JPH02202055A

JPH02202055A - 半導体記憶装置

Info

Publication number: JPH02202055A
Application number: JP1021003A
Authority: JP
Inventors: Hiroaki Suzuki; 宏明鈴木; Yutaka Tanaka; 豊田中; Yoshinori Sakata; 坂田　義則
Original assignee: Toshiba Corp; Toshiba Microelectronics Corp
Current assignee: Toshiba Corp; Toshiba Electronic Device Solutions Corp
Priority date: 1989-01-31
Filing date: 1989-01-31
Publication date: 1990-08-10
Anticipated expiration: 2010-04-19
Also published as: JPH0736425B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】［発明の目的］（産業上の利用分野）この発明は読み出し専用の半導体記憶装置に関する。

（従来の技術）ＡＳＩＣ（特定用途向けＩＣ）等のカスタムＬＳＩに内
蔵される読み出し専用半導体記憶装置（ＲＯＭ）として
は、通常、クロック・パルスが不要で高速動作が可能な
ＮＯＲ型の非同期式ＲＯＭが使用される。

第３図は上記ＮＯＲ型の非同期式ＲＯＭの構成を示す回
路図である。このＲＯＭでは、行デコ−ダ２１及び列デ
コーダ２２によってそれぞれ１本のビット線２３とワー
ド線２４が選択され、両線の交点に存在している１個の
メモリセルトランジスタ２５が選択される。メモリセル
マトリクスを構成する各メモリセルトランジスタ２５は
、ドレインが対応するビット線２３に、ゲートが対応す
るワードｖＡ２４にそれぞれ接続されている。

各メモリセルトランジスタ２５に対応するデータのプロ
グラムは製造工程の途中で行われ、書き込みデータに応
じて、ソースが電源電圧Ｖｃｃもしくは接地電圧Ｖｓｓ
に接続される。

上記構成のＲＯＭのパターン設計を行う手法の一つとし
てマスタースライスによる方法がある。

第４図はこのマスタースライス法により上記第３図のＲ
ＯＭを実現した場合の、１個のメモリセルトランジスタ
の構成を示すパターン平面図である。

図において３１は多結晶シリコンで構成され、前記各メ
モリセルトランジスタ２５のゲート電極を兼ねたワード
線であり、３２．３３．３４はそれぞれアルミニウムで
構成されたビット線、Ｖｃｃ配線及びＶｓｓ配線である
。また、３５はメモリセルトランジスタのソース領域と
なるＮ型拡散層であり、３Ｂは上記Ｎ型拡散層３５に対
し、上記Ｖｃｃ配線３３の近傍に設けられたコンタクト
部、３７は上記Ｎ型拡散層３５に対し、上記Ｖｓｓ配線
３４の近傍に設けられたコンタクト部である。また、３
８はメモリセルトランジスタのドレイン領域となるＮ型
拡散層、３９はこのＮ型拡散層３８に対し、上記ビット
線３２上に設けられたコンタクト部である。

上記ビット線３２を形成する際に、ドレイン領域として
のＮ型拡散層３８は上記コンタクト部３９を介してこの
ビット線３２と接続されるが、ソース領域としてのＮ型
拡散層３５はアルミマスタースライスを用いて上記Ｖｃ
ｃ配線３３もしくはＶｓｓ配線３４に選択的に接続され
る。例えば“１“レベルのデータをプログラムする場合
には、上記コンタクト部３Ｂの位置にＶｃｃ配線３３と
接続されるようなアルミニウム配線４０を形成し、ソー
ス領域としてのＮ型拡散層３５をＶｃｃ配線３３と接続
する。これに対し、１０ルベルのデータをプログラムす
る場合には、上記コンタクト部３７の位置にＶｓｓ配線
３４と接続されるようなアルミニウム配線４１を形成し
、ソース領域としてのＮ型拡散層３５をＶｓｓ配線３４
と接続する。

ところで、上記構成でなるメモリセルトランジスタ１個
当りのワード線方向の寸法ｇは、図中の各配線幅もしく
は間隔Ａ、Ｂ、Ｃ，Ｄにより、次式で与えられる。

ｇ−Ａ＋２Ｂ＋２Ｃ＋Ｄ　　　　・・・（１）このよう
なメモリセルトランジスタを多数設けて集積回路化する
場合、素子の集積度を向上させるためには上記寸法Ωを
できるだけ小さくする必要がある。しかしながら、第４
図のメモリセルトランジスタでは、Ｎ型拡散層３５と接
続を図るための２個のコンタクト部をＶｃｃ配線３３と
Ｖｓｓ配線３４との間に配置しているため、上記寸法ｇ
の縮小化はそれ程望めない。この結果、メモリセルトラ
ンジスタが大形になり、メモリ全体の面積も大きなもの
となる。

（発明が解決しようとする課題）このように従来では、Ｖｃｃ配線及びＶｓｓ配線と接続
するための２個のコンタクト部を形成し、２個のコンタ
クト部のいずれか一方にアルミニウム配線を選択的に設
け、ソース領域をＶｃｃ配線もしくはＶｓｓ配線と選択
的に接続するようにしているので、メモリセルトランジ
スタが大形になり、素子の集積度を高めることができな
いという欠点がある。

この発明は上記のような事情を考慮してなされたもので
あり、その目的は、メモリセルトランジスタの縮小が可
能であり、もって集積度の高い半導体記憶装置を提供す
ることにある。

［発明の構成］（課題を解決するための手段）この発明の半導体記憶装置は、半導体基板上に互いに並
行するように延長された第１及び第２の電源線と、この
第１及び第２の電源線の間に設けられ、これら電源線と
並行するように延長されたビット線と、上記第１及び第
２の電源線並びに上記ビット線と交差して延長されたワ
ード線と、このワード線を境にして分割された一方側で
上記第１の電源線上に配置された第１のコンタクト部と
、上記ワード線を境にして分割された一方側で上記第２
の電源線上に配置された第２のコンタクト部と、上記ワ
ード線を境にして分割された他方側で上記ビット線上に
配置された第３のコンタクト部と、プログラムすべきデ
ータに応じて、上記第１のコンタクト部の位置から上記
ワード線に至る上記基板内もしくは上記第２のコンタク
ト部の位置から上記ワード線に至る上記基板内に形成さ
れるソース領域と、上記第３のコンタクト部の位置から
上記ワード線に至る上記基板内に形成されるドレイン領
域とから構成される。

（作用）この発明による半導体記憶装置は第１及び第２の電源線
上に第１及び第２のコンタクト部を設け、プログラムす
べきデータに応じて上記第１もしくは第２のコンタクト
部の位置にソース領域を形成する。

（実施例）以下、図面を参照してこの発明を実施例により説明する
。

第１図は前記第３図のＮＯＲ型の非同期式％式％）マスタースライス法によって実現した場合の、１個のメ
モリセルトランジスタの構成を示すパターン平面図であ
る。図において、１は図示しない半導体基板上に図示し
ない絶縁膜を介して設けられ、アルミニウムで構成され
たＶｃｃ配線であり、２は同じくアルミニウムで構成さ
れたＶｓｓ配線である。上記再配線１，２は互いに並行
して延長されている。さらに再配線１，２の間には、同
じくアルミニウムで構成されたビット線３が配置されて
おり、このビット線３も配線１，２と並行して延長され
ている。さらに、半導体基板上には絶縁膜を介して、上
記Ｖｃｃ配線１及びＶｓｓ配線２並びにビット線３と交
差するように絶縁膜を介して多結晶シリコン配線４が延
長されている。この多結晶シリコン配線４は前記メモリ
セルトランジスタ（前記第３図中のトランジスタ２５）
のゲート電極とワード線を構成している。上記多結晶シ
リコン配線４を境にして図中上側の上記Ｖｃｃ配線１上
にはコンタクト部５が形成されており、同様に上記多結
晶シリコン配線４を境にして図中上側の上記Ｖｓｓ配線
２上にもコンタクト部６が形成されている。さらに、上
記多結晶シリコン配線４を境にして図中下側の上記ビッ
ト線３上にもコンタクト部７が形成されている。

このメモリセルトランジスタにおいて、プログラムデー
タが例えば“１ルベルの場合には、上記コンタクト部５
の位置からコンタクト７の位置に至る経路に図示のよう
なＳＤＧ領域８が形成される。すなわち、このＳＤＧ領
域８では、コンタクト部５の位置から多結晶シリコン配
線４に至る領域にソース領域としてのＮ型拡散層９が形
成され、コンタクト部７の位置から多結晶シリコン配線
４に至る領域にドレイン領域としてのＮ型数散層ｌＯが
形成され、両拡散領域相互間がチャネル領域にされてい
る。他方、プログラムデータが例えば“０ルベルの場合
には、上記コンタクト部６の位置からコンタクト部７の
位置に至る経路に図示のようなＳＤＧ領域１１が形成さ
れる。すなわち、このＳＤＧ領域１１では、コンタクト
部６の位置から多結晶シリコン配線４に至る領域にソー
ス領域としてのＮ型拡散層１２が形成され、コンタクト
部７の位置から多結晶シリコン配線４に至る領域にドレ
イン領域としてのＮ型拡散層１３が形成され、両拡散領
域相互間がチャネル領域にされている。

ところで、上記構成でなるメモリセルトランジスタワー
ド線方向の寸法ｇ′は、Ｖｃｃ及びＶｓｓ配線１，２の
幅を従来と同様にＡ１コンタクト部と配線との間隔を従
来と同様にＢ１コンタクト部の一辺の寸法を従来と同様
にＣとすると、次式で与えられる。

ｇ′噛Ａ＋２８＋Ｃ・・・（２）この寸法ｇ′は前記した（１）式と比較すると明らかに
小さい。他方、ビット線３の延長方向における寸法は、
いずれも１本のワード線と２個のコンタクト部を設ける
必要があるため同等である。この結果、ワード線方向の
寸法が縮小できる分だけ、メモリセルトランジスタを小
形化することができる。従って、このようなメモリセル
トランジスタが多数形成されてメモリセルマトリクスを
構成した場合、従来よりも素子の集積度の向上を図るこ
とができる。

第２図は上記第１図のような構成のメモリセルトランジ
スタを多数形成して、メモリセルマトリクスを構成した
場合のパターン平面図である。図示のようにそれぞれ複
数のＶｃｃ配線１、Ｖｓｓ配線２が設けられ、Ｖｃｃ配
線１とＶｓｓ配線２が交互に配置され、かつそれらの間
にビット線３が配置されている。また、これらＶｃｃ配
線１、Ｖｓｓ配線２及びビット線３と交差する方向に、
複数の多結晶シリコン配線４が互いに並行して延長する
ように配置されている。そして、各メモリセルトランジ
スタでは、ソース領域をＶｃｃ配線と、Ｖｓｓ配線のど
ちらに接続するかが設計段階で決定され、これに基づい
て設計された不純物導入用マスクを用いて不純物を導入
することにより、図中斜線を施して示すように前記ＳＤ
Ｇ領域８もしくは１１が選択的に形成される。

上記構成によれば、斜線で示すように隣接されたメモリ
セルトランジスタでは必要に応じてコンタクト部が共用
できるので上述したようにパターン面積が大幅に縮小で
きる。また、従来のようにＶｃｃ配線、Ｖｓｓ配線にア
ルミマスタースライスすることがなくなるので、製造工
程数、コストが減少する利点がある。

［発明の効果］以上説明したようにこの発明によれば、メモリセルトラ
ンジスタの縮小化が可能であり、もって集積度の高い半
導体記憶装置が提供できる。

【図面の簡単な説明】

第１図はこの発明に係る半導体記憶装置で使用されるメ
モリセルトランジスタのパターン平面図、第２図は上記
メモリセルトランジスタが多数形成されたメモリセルマ
トリクスの構成を示すパターン平面図、第３図はＲＯＭ
の構成を説明するだめの回路図、第４図は上記第３図回
路で使用されるメモリセルトランジスタの従来の構成を
示すパターン平面図である。１−Ｖ　ｃ　ｃ配線、２・・・Ｖ　ｓ　ｓ配線、３・・
・ビット線、４・・・ワード線、５，６．７・・・コン
タクト部、８、１１．・・ＳＤＧ領域、９．１０．１２
．１３・・・Ｎ型拡散層。第１図出願人代理人　弁理士　鈴江武彦第２図

Claims

【特許請求の範囲】半導体基板上に互いに並行するように延長された第１及
び第２の電源線と、上記第１及び第２の電源線の間に設けられ、これら電源
線と並行するように延長されたビット線と、上記第１及び第２の電源線並びに上記ビット線と交差し
て延長されたワード線と、上記ワード線を境にして分割された一方側で上記第１の
電源線上に配置された第１のコンタクト部と、上記ワード線を境にして分割された一方側で上記第２の
電源線上に配置された第２のコンタクト部と、上記ワード線を境にして分割された他方側で上記ビット
線上に配置された第３のコンタクト部とプログラムすべ
きデータに応じて、上記第１のコンタクト部の位置から
上記ワード線に至る上記基板内もしくは上記第２のコン
タクト部の位置から上記ワード線に至る上記基板内に形
成されるソース領域と、上記第３のコンタクト部の位置から上記ワード線に至る
上記基板内に形成されるドレイン領域とを具備したこと
を特徴とする半導体記憶装置。