JP2005203079A

JP2005203079A - 半導体装置

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Publication number: JP2005203079A
Application number: JP2004362417A
Authority: JP
Inventors: Yutaka Shionoiri; 豊塩野入; Tomoaki Atami; 知昭熱海
Original assignee: Semiconductor Energy Laboratory Co Ltd
Current assignee: Semiconductor Energy Laboratory Co Ltd
Priority date: 2003-12-19
Filing date: 2004-12-15
Publication date: 2005-07-28
Anticipated expiration: 2024-12-15
Also published as: JP4624093B2

Abstract

【課題】本発明は、ワード線選択時の消費電流を低減し、データの読み出しを正確に行うことが可能な半導体装置の提供を課題とする。
【解決手段】本発明の半導体装置は、データ保持手段及び電源制御手段の２つの要素を含むことを特徴とする。データ保持手段は複数のメモリセルを有する。電源制御手段は電源線及び複数のスイッチを有する。また、上記の２つの要素に加えて、複数のスイッチ及び出力バスを有するセレクタ回路と、前記セレクタ回路内のスイッチを選択する第一のデコーダ回路及び第二のデコーダ回路とを有するアドレス選択手段を含むことを特徴とする。
【選択図】図１

Description

本発明は、半導体素子を有する半導体装置に関する。また、本発明は無線通信によりデータの交信が可能な半導体装置（以下「ＩＤタグ」ともいう。）に関する。

近年、半導体素子を有する半導体装置は、高性能なパーソナルコンピュータや携帯情報端末等の電子機器、ＩＣカードやＩＤタグ等の様々な分野に応用され、電子機器に搭載されている中央演算処理回路（ＣＰＵ）の動作の高速化、処理すべきデータ量の増大、ＩＣカード等に記憶すべき情報量の増大等に伴い、大容量化が進められてきた。

一般的に、図４に示すような半導体素子を有する半導体装置は、複数のビット線Ｂｘ（１≦ｘ≦ｍ、ｍは自然数）と複数のワード線Ｗｙ（行アドレス選択線１≦ｙ≦ｎ、ｎは自然数）が絶縁体を介して交差する複数の領域に記憶素子を含むメモリセル１３を有する保持手段（メモリセルアレイ）１１と、前記複数のビット線に繋がる複数のスイッチＳＷｘ（１≦ｘ≦ｍ、ｍは自然数）及び出力バス１２を有するセレクタ回路１４と、前記セレクタ回路１４内のスイッチを選択する第一のデコーダ回路１５及び前記ワード線を選択する第二のデコーダ回路１６とを有する（図４参照）。

特にＲＯＭ（Ｒｅａｄ−Ｏｎｌｙ−Ｍｅｍｏｒｙ、読み出し専用メモリ）は、前記記憶素子が１つのトランジスタである場合が多い。その場合のトランジスタの各電極（ゲート電極、ソース電極、ドレイン電極）の接続であるが、ゲート電極は前記ワード線に接続されており、ソース電極またはドレイン電極は前記ビット線に接続されており、ビット線に接続されているソース電極またはドレイン電極の他端であるドレイン電極またはソース電極は当該メモリセルのデータを表すように高電位電圧電流線２２（ＶＤＤ）又は、低電位電圧電流線２３（ＶＳＳ）に接続されている。

例えば、図５のメモリセル内の記憶素子であるトランジスタ１８のように、ゲート電極がワード線Ｗ１に接続され、ビット線Ｂ１に接続されているソース電極またはドレイン電極の他端であるドレイン電極またはソース電極が高電位電圧電源線２２（ＶＤＤ）に接続されている場合は、メモリセルはＨｉレベル（１）のデータを記憶している。

また、図５のメモリセル内の記憶素子であるトランジスタ１９のように、ゲート電極がワード線Ｗ１に接続され、ビット線Ｂ２に接続されているソース電極またはドレイン電極の他端であるドレイン電極またはソース電極が低電位電圧電源線２３（ＶＳＳ）に接続されている場合は、メモリセルはＬｏレベル（０）のデータを記憶している。

それ以外にも、高電位電圧電源線（ＶＤＤ）に接続することでＨｉレベル（１）のデータを、トランジスタを配置しないことでＬｏレベル（０）のデータを記憶している場合と、高電位電圧電源線（ＶＤＤ）に接続することでＨｉレベル（１）のデータを、電源線に接続しないことでＬｏレベル（０）のデータを記憶している場合と、低電位電圧電源線（ＶＳＳ）に接続することでＬｏレベル（０）のデータを、トランジスタを配置しないことでＨｉレベル（１）のデータを記憶している場合と、低電位電圧電源線（ＶＳＳ）に接続することでＬｏレベル（０）のデータを、電源線に接続しないことでＨｉレベル（１）のデータを記憶している場合等がある。

ここで、ＲＯＭにおいてデータを読み出す場合を簡単に説明する（図５参照）。前記第一のデコーダ回路１５により、前記セレクタ回路１４内の複数のスイッチＳＷｘ（１≦ｘ≦ｍ、ｍは自然数）のうち１つのスイッチが選択され、複数のビット線Ｂｘ（１≦ｘ≦ｍ、ｍは自然数）のうちの１つのビット線が選択される。ビット線はメモリセル内の記憶素子であるトランジスタのソース電極またはドレイン電極に接続されている。また、前記選択されたスイッチにより、選択されたビット線は出力バス１２と接続される（導通する）。さらに、前記第二のデコーダ回路１６により複数のワード線Ｗｙ（１≦ｙ≦ｎ、ｎは自然数）のうちの１つが選択される。ワード線はメモリセ
ル内の記憶素子であるトランジスタのゲート電極に接続されている。

こうして、各デコーダ回路１５、１６及びセレクタ回路１４によって選択されたビット線とワード線が絶縁体を介して交差するメモリセルのみが選択される。つまり、メモリセル内の記憶素子であるトランジスタのビット線と、ビット線と接続されていないドレイン電極またはソース電極が導通し、前述の接続状態によって該当するデータがビット線に接続された出力バス１２に読み出される。例えば、各デコーダ回路１５、１６及びセレクタ回路１４により、記憶素子としてトランジスタ１９を有するメモリセルが選択された場合、トランジスタ１９のソース電極またはドレイン電極に接続されているビット線Ｂ２と、他端であるドレイン電極またはソース電極に接続されている低電位電圧電源線２３（ＶＳＳ）が導通し、低電位電圧電源線２３（ＶＳＳ）のＬｏレベル（０）のデータがビット線Ｂ２に接続された出力バス１２に読み出される。

前述でＲＯＭにおいてデータを読み出す場合を簡単に説明したが、前記第二のデコーダ回路１６により選択された１つのワード線は、実際にデータを読み出すメモリセル内のトランジスタのゲート電極以外の複数のトランジスタのゲート電極にも接続されている。そして、それら複数のトランジスタのソース電極とドレイン電極またはドレイン電極とソース電極が導通状態となっている。前述のように、トランジスタのドレイン電極またはソース電極は当該メモリセルのデータを表すように電源線に接続されている場合が多いので、前記ソース電極とドレイン電極またはドレイン電極とソース電極が導通した場合は、電源線に不必要な電流が流れることになり、消費電流が増加してしまう。データを記憶する記憶素子を有する半導体装置の大容量化に伴い、チップ面積に占める前記記憶素子を含むメモリセル１３を有するメモリセルアレイ１１の割合が増大し、データ読み出し時に選択された１つのワード線に接続されるトランジスタの数も増大する。つまり、ワード線選択時に電源線に流れる不必要な電流も増大し、消費電流が増加するという問題がある。

また、前述のように消費電流が増加すると、電源が電圧降下する可能性があり、正確なデータの読み出しが出来なくなってしまう可能性もある。

上記の実情を鑑み、本発明は、半導体素子を有するＩＤタグを含む半導体装置において、ワード線選択時の消費電流を低減すること、正確なデータの読み出しを行うことを課題とする。

本発明は、前述した課題を解決するために、以下の構成を有する半導体装置、または、ＩＤタグを提供する。

本発明の半導体装置は、データ保持手段及び電源制御手段の２つの要素を含むことを特徴とする。また、上記の２つの要素に加えて、（複数のスイッチ及び出力バスを有するセレクタ回路、前記セレクタ回路内のスイッチを選択する第一のデコーダ回路、及び第二のデコーダ回路を有する）アドレス選択手段、又は複数の画素を有する表示手段の一方又は両方を有することを特徴とする。

データ保持手段が有する複数のメモリセルの各々は、ビット線とワード線が絶縁体を介して交差する領域に記憶素子を有することを特徴とする。記憶素子はトランジスタで構成されている。またトランジスタの他に、容量素子又は／及び抵抗素子で構成される。

電源制御手段は、高電位電圧電源線（ＶＤＤ）、低電位電圧電源線（ＶＳＳ）及び複数のスイッチを有し、前記データ保持手段（メモリセルアレイ）への電源の供給を制御する。複数のスイッチの各々は、スイッチング機能を有する素子から構成される。代表的には、１つ又は複数のトランジスタから構成される。スイッチは、前記データ保持手段（メモリセルアレイ）内の高電位電圧電源線（ＶＤＤ）に接続される第１の電源線と高電位電圧電源線（ＶＤＤ）の間、低電位電圧電源線（ＶＳＳ）に接続される第２の電源線と低電位電圧電源線（ＶＳＳ）の間それぞれに設けられることを特徴とする。前記スイッチの入力ノードは、各々のアドレス選択線に接続される。つまり、前記スイッチは、アドレス選択線により、上述の第１の電源線と高電位電圧電源線（ＶＤＤ）、または、第２の電源線と低電位電圧電源線（ＶＳＳ）の接続、非接続を制御する。なお、前記スイッチがトランジスタの場合の入力ノードは、各トランジスタのゲート電極に相当する。また、前記スイッチがｎ、ｐ各１つのトランジスタを含むアナログスイッチである場合の入力ノードは、前記アナログスイッチを構成するＮ型トランジスタ及びＰ型トランジスタの各々のゲート電極に相当する。

本発明のＩＤタグは、データ保持手段、電源制御手段の２つの要素を含む記憶手段と、制御手段、電源発生手段及び送受信手段を有することを特徴とする。また、本発明のＩＤタグは、データ保持手段、電源制御手段及びアドレス選択手段の３つの要素を含む記憶手段と、制御手段、電源発生手段及び送受信手段を有することを特徴とする。

データ保持手段及び電源制御手段を有する本発明は、消費電流を低減し、正確なデータの読み出しを行うことが出来る。また、データ保持手段及び電源制御手段に加えて、（複数のスイッチ及び出力バスを有するセレクタ回路、前記セレクタ回路内のスイッチを選択する第一のデコーダ回路／及び第二のデコーダ回路を有する）アドレス選択手段、複数の画素を有する表示手段の一方又は両方を有する本発明は、高機能化と高付加価値化を実現した半導体装置を提供することができる。

本発明の実施の形態について、図面を用いて詳細に説明する。但し、本発明は以下の説明に限定されず、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更しうることは当業者であれば容易に理解される。従って、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。なお、以下に説明する本発明の構成において、同じ物を指し示す符号は異なる図面間において共通とする。

（実施の形態１）
本発明の半導体素子を有する半導体装置について、図１を用いて説明する。ＩＤタグを含む半導体装置、データ保持手段（メモリセルアレイ）１１及び電源制御手段２１の２つの要素を含むことを特徴とする。

データ保持手段（以下「メモリセルアレイ」と表記）１１は、マトリクス状に配置された複数のメモリセル１３を有する。また、メモリセルアレイ１１は、列方向に１列目からｍ列目までのビット線Ｂ１〜Ｂｍ（ｍは自然数）と、行方向に１行目からｎ行目までのワード線Ｗ１〜Ｗｎ（ｎは自然数）を有する。さらに、列方向に１列目からｍ列目までの第１の電源線ＶＨ１〜ＶＨｍ（ｍは自然数）、及び第２の電源線ＶＬ１〜ＶＬｍ（ｍは自然数）を有する。メモリセル１３はビット線Ｂｘ（１≦ｘ≦ｎ）とワード線Ｗｙ（１≦ｙ≦ｍ）が絶縁体を介して交差する領域に記憶素子を有する。

記憶素子はトランジスタで構成される。また、トランジスタの他に容量素子又は／及び抵抗素子により構成してもよい。例えば、マスクＲＯＭの場合、図１のメモリセル１３内の記憶素子２４、２５のように、記憶素子は１つのトランジスタから構成される。なお、本発明はマスクＲＯＭのみならず、記憶素子の構成によって、ＰＲＯＭ、ＥＰＲＯＭ、ＥＥＰＲＯＭ、フラッシュメモリ等に適用される。さらに、メモリセル内の記憶素子２４、２５がＨｉレベル（１）のデータを記憶している場合は、記憶素子２４のように前記第１の電源線ＶＨｘ（１≦ｘ≦ｍ、ｍは自然数）に接続され、Ｌｏレベル（０）のデータを記憶している場合は、記憶素子２５のように前記第２の電源線ＶＬｘ（１≦ｘ≦ｍ、ｍは自然数）に接続される。

電源制御手段２１（電源制御回路ともいう）は、メモリセルアレイ１１への電源の供給を制御する回路である。高電位電圧電源線（ＶＤＤ）２２と、低電位電圧電源線（ＶＳＳ）２３、複数のスイッチＳＷＨｘ（１≦ｘ≦ｍ、ｍは自然数）及びＳＷＬｘ（１≦ｘ≦ｍ、ｍは自然数）を有する。複数のスイッチＳＷＨｘ及びＳＷＬｘの各々は、スイッチング機能を有する素子から構成される。例えば１つ又は複数のトランジスタから構成される。複数のスイッチＳＷＨｘは、メモリセル１３内の記憶素子に接続される前記第１の電源線ＶＨｘと高電位電圧電源線（ＶＤＤ）２２の間に設けられる。また、複数のスイッチＳＷＬｘは、メモリセル１３内の記憶素子に接続される前記電源線ＶＬｘと低電位電圧電源線（ＶＳＳ）２３の間に設けられる。前記スイッチＳＷＨｘ及びＳＷＬｘの入力ノードは、各々のアドレス選択線Ｓｘ（１≦ｘ≦ｍ、ｍは自然数）に接続される。つまり、前記スイッチＳＷＨｘ及びＳＷＬｘは、アドレス選択線Ｓｘにより、上述の第１の電源線ＶＨｘと高電位電圧電源線（ＶＤＤ）２２、及び第２の電源線ＶＬｘと低電位電圧電源線（ＶＳＳ）２３の接続、非接続を制御する。

一方、電源制御手段２１のスイッチＳＷＨｘ及びＳＷＬｘが、アナログスイッチ３５及び３６で形成されている例を図２に示す。アナログスイッチの入力ノードとは、アナログスイッチを構成するＮ型トランジスタ及びＰ型トランジスタの各々のゲート電極に相当する。つまり、アナログスイッチを構成するＮ型トランジスタ及びＰ型トランジスタの各々のゲート電極は、対応するアドレス選択線Ｓｘと電気的に接続する。より詳しくは、アナログスイッチを構成するＮ型トランジスタのゲート電極は、対応するアドレス選択線Ｓｘと直接接続し、Ｐ型トランジスタのゲート電極は、インバータ３３の出力ノードに接続する。ここで、インバータ３３の入力ノードは対応するアドレス選択線Ｓｘと直接接続する。

なお、図２のメモリセル内の記憶素子であるトランジスタ３１のように、ゲート電極がワード線Ｗ１に接続され、ビット線Ｂ１に接続されているソース電極またはドレイン電極の他端であるドレイン電極またはソース電極が高電位電圧電源線（ＶＤＤ）２２に接続されている場合は、メモリセルはＨｉレベル（１）のデータを記憶している。また、トランジスタ３２のように、ゲート電極がワード線Ｗ１に接続され、ビット線Ｂ２に接続されているソース電極またはドレイン電極の他端であるドレイン電極またはソース電極が低電位電圧電源線（ＶＳＳ）２３に接続されている場合は、メモリセルはＬｏレベル（０）のデータを記憶している。

また本発明は、メモリセルアレイ１１及び電源制御手段２１の２つの要素に加えて、（セレクタ回路１４と、前記セレクタ回路１４内のスイッチを選択する第一のデコーダ回路１５と、第二のデコーダ回路１６とを有する）アドレス選択手段を含むことを特徴とする。

図１において、アドレス選択手段の一部であるセレクタ回路１４が、複数のスイッチＳＷ１〜ＳＷｍで形成されている形態を示す。アドレス選択手段とは、メモリセルアレイ１１が有するマトリクス状に配置された複数のメモリセル１３から１つのメモリセルを選択する手段である。第一のデコーダ回路１５は、列方向のアドレスを選択するアドレス選択線Ｓ１〜Ｓｍと接続されている。セレクタ回路１４は、ビット線Ｂ１〜Ｂｍに接続される複数のスイッチＳＷ１〜ＳＷｍを有する。第二のデコーダ回路１６はワード線Ｗ１〜Ｗｎに接続されている。また、第一のデコーダ回路１５は、複数あるアドレス選択線Ｓｘに接続し、第二のデコーダ回路１６は、複数あるワード線Ｗｘに接続される。なお、列アドレス選択線は、列アドレス選択信号（Ａｘ、１≦ｘ≦ｍ）を伝達する配線であり、行アドレス選択線は、行アドレス選択信号（Ａｙ、１≦ｙ≦ｎ）を伝達する配線である。さらに、第一のデコーダ回路１５及び第二のデコーダ回路１６は、ＲＥＢ線及びＣＥＢ線から選択された複数の配線に接続する。ここで、ＲＥＢ線（Ｒｅａｄ−Ｅｎａｂｌｅ−Ｂａｒ）はＲＥＢ信号を伝達する配線であり、ＣＥＢ線（Ｃｈｉｐ−Ｅｎａｂｌｅ−Ｂａｒ）線はＣＥＢ信号を伝達する配線である。また、ＲＥＢ信号は読み出し制御信号であり、ＣＥＢ信号はチップ選択信号である。

一方、図２において、セレクタ回路１４内のスイッチとしてアナログスイッチ３４を用いる形態を示す。アナログスイッチの入力ノードとは、アナログスイッチを構成するＮ型トランジスタ及びＰ型トランジスタの各々のゲート電極に相当する。つまり、アナログスイッチを構成するＮ型トランジスタ及びＰ型トランジスタの各々のゲート電極は、対応するアドレス選択線Ｓｘと電気的に接続する。より詳しくは、前記アナログスイッチ３４を構成するＮ型トランジスタのゲート電極は、対応するアドレス選択線Ｓｘと直接接続し、Ｐ型トランジスタのゲート電極は、インバータ３３の出力ノードに接続する。ここで、インバータ３３の入力ノードは対応するアドレス選択線Ｓｘと直接接続する。

本発明は、上記にて挙げた保持手段（メモリセルアレイ）１１及び電源制御手段２１の２つの要素以外に、（セレクタ回路１４と前記セレクタ回路内のスイッチを選択する第一のデコーダ回路１５／及び第二のデコーダ回路１６とを有する）アドレス選択手段に加えて、プリチャージ手段１７を含むことを特徴とする。ここで、プリチャージ手段とはワード線全てが非選択の状態において、ビット線全ての電位を任意の電位に設定する手段である。

本発明は、上記に挙げたデータ保持手段１１、電源制御手段２１の２つの要素以外に、複数の画素を有する表示手段（図示せず）を有していてもよい。表示手段を有することにより、高機能化と高付加価値化が実現した半導体装置を提供することができる。

また、図示しないが、本発明は、２値のデータを判定する際に用いるセンスアンプや、データを出力する際の出力回路（出力バッファ回路）等が必要な場合は、適宜有していても良い。

上記構成を有する半導体装置の動作について、図３のタイミングチャートを用いて説明する。
ここでは、ＲＥＢ線がＨｉレベル、ＣＥＢ線がＬｏレベルの時には読み出しをせず、ＲＥＢ線がＬｏレベル、ＣＥＢ線がＬｏレベルの時には読み出しを行う形態について説明する。なお、図３のタイミングチャートは、あるタイミング（時間）における各配線の電位を示す波形を表す。また、各配線の電位を示す波形の中で、点線で示している部分は、浮遊状態（不定状態、フローティング状態等）であることを示す。さらに、ビット線Ｂｘとワード線Ｗｙによって選択されるメモリセルに記憶されているデータはＨｉレベル（１）、ビット線Ｂｘ＋１とワード線Ｗｙによって選択されるメモリセルに記憶されているデータはＬｏレベル（０）とする。

期間Ｔ１において、ＣＥＢはＬｏレベル、ＲＥＢはＨｉレベルであり、ｘ列目のアドレスを選択するアドレス選択線ＳｘはＬｏレベル、ｘ＋１列目のアドレスを選択するアドレス選択線Ｓｘ＋１はＬｏレベル、ｙ行目のワード線ＷｙはＬｏレベルである。ＣＥＢはＬｏレベル、ＲＥＢはＨｉレベルの時は読み出しが行われない。また、前記アドレス選択線Ｓｘ及びＳｘ＋１がＬｏレベルであることから、各アドレス選択線Ｓｘ及びＳｘ＋１に対応したセレクタ回路１４内のスイッチＳＷｘ及びＳＷｘ＋１、電源制御回路２１内のスイッチＳＷＨｘ及びＳＷＬｘ、ＳＷＨｘ＋１及びＳＷＬｘ＋１は選択されず、全て非導通状態である。つまり、出力バス１２とビット線Ｂｘ及びＢｘ＋１、第１の電源線ＶＨｘ及びＶＨｘ＋１と高電位電圧電源線（ＶＤＤ）２２、第２の電源線ＶＬｘ及びＶＬｘ＋１と低電位電圧電源線（ＶＳＳ）２３は接続されない。さらに、ワード線ＷｙがＬｏであることから、ワード線Ｗｙに接続された複数のメモリセル内の記憶素子であるトランジスタは選択されずに、ソース電極またはドレイン電極と、ドレイン電極またはソース電極が、非導通状態である。従って、ＣＥＢ、ＲＥＢ、Ｓｘ、Ｓｘ＋１、Ｗｙ以外の各配線である、Ｂｘ、Ｂｘ＋１、ＶＨｘ、ＶＨｘ＋１、ＶＬｘ及びＶＬｘ＋１は、浮遊状態である。

期間Ｔ２において、ＣＥＢはＬｏレベル、ＲＥＢはＬｏレベルであり、ｘ列目のアドレスを選択するアドレス選択線ＳｘはＨｉレベル、ｘ＋１列目のアドレスを選択するアドレス選択線Ｓｘ＋１はＬｏレベル、ｙ行目のワード線ＷｙはＨｉレベルである。ＣＥＢはＬｏレベル、ＲＥＢはＬｏレベルの時は読み出しを行う。まず、前記アドレス選択線ＳｘはＨｉレベルであることから、アドレス選択線Ｓｘに対応したセレクタ回路１４内のスイッチＳＷｘ、電源制御回路２１内のスイッチＳＷＨｘ及びＳＷＬｘは選択され、導通状態となる。つまり、ビット線Ｂｘは選択状態となり、出力バスとビット線Ｂｘ、第１の電源線ＶＨｘと高電位電圧電源線（ＶＤＤ）２２、第２の電源線ＶＬｘと低電位電圧電源線（ＶＳＳ）２３は接続される。また、ワード線ＷｙがＨｉであることから、ビット線Ｂｘとワード線Ｗｙが交差するメモリセル内のトランジスタが選択される。ビット線Ｂｘとワード線Ｗｙが交差するメモリセルは、Ｈｉレベル（１）のデータが記憶されている場合には、メモリセル内のトランジスタのソース電極またはドレイン電極に接続されているビット線Ｂｘと、その他端であるドレイン電極またはソース電極に接続されている第１の電源線ＶＨｘは導通する。上述のように、第１の電源線ＶＨｘは高電位電圧電源線（ＶＤＤ）２２と、ビット線Ｂｘは出力バス１２とそれぞれ接続されていることから、Ｈｉレベル（１）のデータが出力バスに読み出される。一方で、前記アドレス選択線Ｓｘ＋１がＬｏレベルであることから、アドレス選択線Ｓｘ＋１に対応したセレクタ回路１４内のスイッチＳＷｘ＋１、電源制御回路２１内のスイッチＳＷＨｘ＋１及びＳＷＬｘ＋１は選択されず、全て非導通状態である。つまり、出力バス１２とビット線Ｂｘ＋１、第１の電源線ＶＨｘ＋１と高電位電圧電源線（ＶＤＤ）、第２の電源線ＶＬｘ＋１と低電位電圧電源線（ＶＳＳ）は接続されない。また、ワード線ＷｙがＨｉであることから、ビット線Ｂｘ＋１とワード線Ｗｙが交差するメモリセル内のトランジスタが選択される。ビット線Ｂｘ＋１とワード線Ｗｙが交差するメモリセルは、Ｌｏレベル（０）のデータが記憶されている場合には、メモリセル内のトランジスタのソース電極またはドレイン電極に接続されているビット線Ｂｘ＋１と、その他端であるドレイン電極またはソース電極に接続されている第２の電源線ＶＬｘ＋１は導通する。しかしながら、上述のように、第２の電源線ＶＬｘ＋１と低電位電圧電源線（ＶＳＳ）、ビット線Ｂｘ＋１と出力バス１２はそれぞれ接続されていないことから、Ｌｏレベル（０）のデータが出力バスに読み出されることはなく、電源の供給もないため、不必要な電流が流れることがなくなる。以上のように、期間Ｔ２においては、ＢｘはＨｉレベル（１、ＶＤＤ）、ＶＨｘはＨｉレベル（１、ＶＤＤ）、ＶＬｘはＬｏレベル（０、ＶＳＳ）、Ｂｘ＋１、ＶＨｘ＋１、ＶＬｘ＋１は浮遊状態、出力バスはＨｉレベル（１、ＶＤＤ）である。

期間Ｔ３はＴ１と全く同じ、ＣＥＢはＬｏレベル、ＲＥＢはＨｉレベルであり、ＳｘはＬｏレベル、Ｓｘ＋１はＬｏレベル、ＷｙはＬｏレベルであるのでＢｘ、Ｂｘ＋１、ＶＨｘ、ＶＨｘ＋１、ＶＬｘ及びＶＬｘ＋１は、浮遊状態（不定状態、フローティング状態等）である。

期間Ｔ４において、ＣＥＢはＬｏレベル、ＲＥＢはＬｏレベルであり、ｘ列目のアドレスを選択するアドレス選択線ＳｘはＬｏレベル、ｘ＋１列目のアドレスを選択するアドレス選択線Ｓｘ＋１はＨｉレベル、ｙ行目のワード線ＷｙはＨｉレベルである。ＣＥＢはＬｏレベル、ＲＥＢはＬｏレベルの時は読み出しを行う。まず、前記アドレス選択線Ｓｘ＋１はＨｉレベルであることから、アドレス選択線Ｓｘ＋１に対応したセレクタ回路１４内のスイッチＳＷｘ＋１（１≦ｘ≦ｍ、ｍは自然数）、電源制御回路２１内のスイッチＳＷＨｘ＋１及びＳＷＬｘ＋１は選択され、導通状態となる。つまり、ビット線Ｂｘ＋１は選択状態となり、出力バスとビット線Ｂｘ＋１、第１の電源線ＶＨｘ＋１と高電位電圧電源線（ＶＤＤ）２２、第２の電源線ＶＬｘ＋１と低電位電圧電源線（ＶＳＳ）２３は接続される。また、ワード線ＷｙがＨｉであることから、ビット線Ｂｘ＋１とワード線Ｗｙが交差するメモリセル内のトランジスタが選択される。ビット線Ｂｘ＋１とワード線Ｗｙが交差するメモリセルは、Ｌｏレベル（０）のデータが記憶されていることから、メモリセル内のトランジスタのソース電極またはドレイン電極に接続されているビット線Ｂｘ＋１と、その他端であるドレイン電極またはソース電極に接続されている第２の電源線ＶＬｘ＋１は導通する。上述のように、第２の電源線ＶＬｘ＋１は低電位電圧電源線（ＶＳＳ）２３と、ビット線Ｂｘ＋１は出力バスとそれぞれ接続されていることから、Ｌｏレベル（０）のデータが出力バス１２に読み出される。一方で、前記アドレス選択線ＳｘがＬｏレベルであることから、アドレス選択線Ｓｘに対応したセレクタ回路１４内のスイッチＳＷｘ、電源制御回路２１内のスイッチＳＷＨｘ及びＳＷＬｘは選択されず、全て非導通状態である。つまり、出力バスとビット線Ｂｘ、第１の電源線ＶＨｘと高電位電圧電源線（ＶＤＤ）２２、第２の電源線ＶＬｘと低電位電圧電源線（ＶＳＳ）２３は接続されない。また、ワード線ＷｙがＨｉであることから、ビット線Ｂｘとワード線Ｗｙが交差するメモリセル内のトランジスタが選択される。ビット線Ｂｘとワード線Ｗｙが交差するメモリセルは、Ｈｉレベル（１）のデータが記憶されている場合には、メモリセル内のトランジスタのソース電極またはドレイン電極に接続されているビット線Ｂｘと、その他端であるドレイン電極またはソース電極に接続されている第１の電源線ＶＨｘは導通する。しかしながら、上述のように、第１の電源線ＶＨｘと高電位電圧電源線（ＶＤＤ）２２、ビット線Ｂｘと出力バス１２はそれぞれ接続されていないことから、Ｈｉレベル（１）のデータが出力バスに読み出されることはなく、電源の供給もないため、不必要な電流が流れることがなくなる。以上のように、期間Ｔ４においては、Ｂｘ＋１はＨｉレベル（１、ＶＤＤ）、ＶＨｘ＋１はＨｉレベル（１、ＶＤＤ）、ＶＬｘ＋１はＬｏレベル（０、ＶＳＳ）、Ｂｘ、ＶＨｘ、ＶＬｘは浮遊状態（不定状態、フローティング状態等）、出力バスはＬｏレベル（０、ＶＳＳ）である。

Ｔ１〜Ｔ４の各期間において、上述のように動作することで、読み出しを行うまたは読み出しを行わないを制御する。

上記構成を有する本発明は、アドレス選択線Ｓｘに制御されたスイッチＳＷＨｘ及びＳＷＬｘにより、ワード線Ｗｘは選択状態にあるがビット線Ｂｘは選択状態にないメモリセルにおいては、第１の電源線ＶＨｘと高電位電圧電源線（ＶＤＤ）２２、及び第２の電源線ＶＬｘと低電位電圧電源線（ＶＳＳ）２３を非接続にすることができる。そのため、メモリセル内のトランジスタの当該メモリセルのデータを表す第１の電源線ＶＨｘまたは第２の電源線ＶＬｘが接続されているドレイン電極またはソース電極には電源が供給されない。よって、メモリセル内のトランジスタのビット線Ｂｘとその他端であるドレイン電極またはソース電極は導通しているが、電源の供給がないため、不必要な電流が流れなくなる。従って、上記構成を有する半導体装置、または、ＩＤタグは、ワード線選択時の消費電流を低減し、正確なデータの読み出しを行うことが出来る。

（実施の形態２）
本発明の半導体装置の一形態であるパネルについて図６（Ａ）、図６（Ｂ）、図７を用いて説明する。パネルは、基板４０６上に、複数の画素を有する画素部４０１と、複数のトランジスタを含む駆動回路４０２、４０３を有する（図６（Ａ）参照）。駆動回路４０２、４０３は、基板４０６に一体形成せずに、外付けにしたり、ＣＯＧ方式等により基板４０６上に実装したりしてもよい。従って、表示手段とは、画素部４０１のみ、又は画素部４０１と駆動回路４０２、４０３に相当する。また、パネルは、基板４０６上に、ＶＲＡＭ（ＶｉｄｅｏＲａｎｄｏｍＡｃｃｅｓｓＭｅｍｏｒｙ）、ＲＡＭ又はＲＯＭに相当する記憶手段４０４と、ＣＰＵ４０５を有する。さらに、パネルは、基板４０６上に、駆動回路４０２、４０３、記憶手段４０４及びＣＰＵ４０５を制御する信号を供給する入力端子４０９を有する。入力端子４０９には、接続フィルム４０８を介して、ビデオ信号等の信号や電位が供給される。また、パネルは、画素部４０１と駆動回路４０２、４０３を囲むシール材（図示せず）を有し、基板４０６と対向基板４０７は、前記シール材により貼り付けられている。なお、図示するパネルでは、対向基板４０７は、画素部４０１と駆動回路４０２、４０３上のみに設けているが、基板４０６全面に設けてもよい。但し、ＣＰＵ４０５は、発熱する恐れがあるため、前記ＣＰＵ４０５に接するように、放熱板を設けるとよい。

図６（Ｂ）はパネルのＡ−Ａ’における断面図を示し、画素部４０１はＴＦＴ４１１と容量素子４１２を有し、駆動回路４０２はＴＦＴからなる素子群４１９を有し、記憶手段４０４はＴＦＴからなる素子群４２０を有する。基板４０６と対向基板４０７の間には、配向膜４１４、液晶層４１５、配向膜４１６、対向電極４１７、シール材４１８を有する。基板４０６と対向基板４０７には偏光板（図示せず）が貼り付けられている。

基板４０６上の回路を構成する素子は、非晶質半導体に比べて移動度等の特性が良好な多結晶半導体（ポリシリコン）により形成されることが好ましく、そうすると、モノシリック化が実現される。このように、画素部と駆動回路以外に、記憶手段やＣＰＵ等の機能回路の一体形成を実現したパネルはシステムオンパネルと呼ばれ、システムの多機能化を図ることができる。上記構成を有するパネルは、接続する外部ＩＣの個数が減少するため、小型・軽量・薄型が実現され、最近普及が急速に進んだ携帯端末に適用すると大変有効である。なお、本形態では、表示素子として液晶素子を用いたパネルを示したが、本発明はこれに制約されない。表示素子として、発光素子等の他の表示素子を用いたパネルに適用してもよい。

上記のパネルにおいて、実施の形態１において説明した半導体装置の構成は、記憶手段４０４の構成に適用される。つまり、記憶手段４０４は、メモリセルアレイ１１及び電源制御手段２１の２つの要素を有することを特徴とする。また、セレクタ回路１４と前記セレクタ回路内のスイッチを選択する第一のデコーダ回路１５及び第二のデコーダ回路１６とを有するアドレス選択手段、プリチャージ手段１７を含むことを特徴とする（図７参照）。上記特徴により、本発明のパネルは、ワード線選択時の消費電流を低減し、正確なデータの読み出しを行うことができ、高機能化と高付加価値化を実現した半導体装置を提供することができる。

次に、基板４０６上の画素部４０１及び駆動回路４０２、４０３を含む表示手段、記憶手段４０４、ＣＰＵ４０５の相互関係とその一連の動作について以下に簡単に説明する。記憶手段４０４からデータの読み出し又は書き込みを行う場合、まず、ＣＰＵ４０５が具備する制御部４２２が含むプログラムカウンタから、データが格納されたメモリセル又はデータを格納するメモリセルのアドレス情報が、記憶手段４０４が含むアドレス選択手段に供給される。指定されたアドレスから読み出された情報は、ＣＰＵ４０５が含む命令レジスタ４２３に供給される。また、指定されたアドレスに書き込む情報は命令レジスタ４２３から供給される。表示手段が含む画素部４０１における画像の表示は、ＣＰＵ４０５から駆動回路４０２、４０３に供給される信号に従って行われる。なお、映像信号が記憶手段４０４に記憶されている場合、ＣＰＵ４０５を介して信号線側の駆動回路４０２に供給される。本実施の形態は、上記の実施の形態と自由に組み合わせることができる。

（実施の形態３）
本発明のＩＤタグ（ＲＦＩＤタグ、ＩＣタグ、電子タグともいう）の構成について、図８（Ａ）〜図８（Ｅ）を用いて説明する。本発明のＩＤタグ３０６は、記憶手段３０１、制御手段３０２及び電源発生手段３０３を含む半導体集積回路（ＩＣチップ）と、アンテナ３０５とを有する（図８（Ａ）参照）。なお、半導体集積回路としては、単結晶半導体基板を用いた半導体素子（ＭＯＳＦＥＴ、バイポーラトランジスタ、インダクタ等）、又は半導体薄膜を用いた半導体素子（ＴＦＴ、有機トランジスタ、ダイオード、ＭＩＭ素子等）で形成することができる。

上記の実施の形態１で説明した半導体装置の構成は、記憶手段３０１の構成に適用される。つまり、記憶手段３０１はメモリセルアレイ及び電源制御手段の２つの要素を含むことを特徴とする。上記特徴により、本発明のＩＤタグ３０６は、ワード線選択時の消費電流を低減し、正確なデータの読み出しを行うことが出来るという効果を奏する。なお、記憶手段３０１は、保持手段が含む記憶素子の構成に従って、マスクＲＯＭ、ＰＲＯＭ、ＥＰＲＯＭ、ＥＥＰＲＯＭ、フラッシュメモリ等になりうるが、ＩＤタグに用いる記憶手段３０１としては、マスクＲＯＭを用いるとよい。

制御手段３０２はロジック回路から構成される。電源発生手段３０３は、非接触型の場合、コイル状に巻かれたアンテナ３０５の電磁誘導作用、相互誘導作用又は静電気による誘導作用が採用される。従って、この場合には、電源発生手段３０３は、アンテナ３０５を兼ねる。アンテナ３０５は、その巻き数を制御することにより、受信する周波数の高さを選ぶことができる。

アンテナ３０５は半導体集積回路３０４と同一の基板上に形成する方法（図８（Ｂ）（Ｄ）参照）、又はアンテナ３０５を含む基板３１３上に、半導体集積回路３０４を実装する方法（図８（Ｃ）（Ｅ）参照）のどちらかの方法を採用する。前者の方法を採用する場合、基板３０８上にＴＦＴ群３０９とアンテナ３０５を設ける（図８（Ｄ）参照）。一方、後者の方法を採用する場合、アンテナ３０５を含む基板３１３上に、導電層３１１と絶縁層３１２を介して、ＴＦＴ群３０９を含む基板３１０を実装する（図８（Ｅ）参照）。なお、図８（Ｄ）（Ｅ）に示すＴＦＴ群３０９は、記憶手段３０１、制御手段３０２及び電源発生手段３０３のいずれかの手段の構成要素である。

また、アンテナをコイル状の形成した半導体装置について図１１（Ａ）〜図１１（Ｄ）を用いて説明する。

図１１（Ａ）および図１１（Ｃ）は、同一基板上に半導体集積回路３０４とアンテナ３３５が形成された半導体装置であり、図１１（Ａ）は上面図、図１１（Ｃ）は図１１（Ａ）のＡ―Ａ’における断面図である。アンテナ３３５は、ＴＦＴ群３０９のソース電極及びドレイン電極と同時に形成され、アンテナの一端はＴＦＴ群３０９に接続している。また、アンテナ３３５上には絶縁膜３３６が形成され、この絶縁膜３３６を介して形成された配線３３７によって、アンテナ３３５の他端とＴＦＴ群３０９が接続している。

図１１（Ｂ）及び図１１（Ｄ）は、アンテナ３３５を含む基板３１３上に、半導体集積回路３０４を実装した半導体装置であり、図１１（Ｂ）は上面図、図１１（Ｄ）は図１１（Ｂ）のＢ―Ｂ’における断面図である。ＴＦＴ群３０９とアンテナ３３５は、導電層３１１及び配線３３８を介して電気的に接続されている。

また、図１５（Ａ）に示すように、ＴＦＴ群３０９が形成されている第１の層間絶縁膜３４１上に第２の層間絶縁膜３４９を形成し、第２の層間絶縁膜３４９上にアンテナ３４５を形成しても良い。この場合、ＴＦＴ群３０９上にもアンテナを形成することができるため、任意の距離のアンテナを形成することができる。

また、図１５（Ｂ）に示すように、図１５（Ａ）に示すアンテナ３４８を有する半導体集積回路をアンテナ３５１、３６１が形成された基板で挟持することができる。ＴＦＴ群３０９が形成されている基板３０８とアンテナ３６１が形成されている基板（第２の基板）３６３とが、第１の接着剤３６４で貼付られている。また、ＴＦＴ群３０９上に第２の層間絶縁膜３４９を介して形成されたアンテナ３４８とアンテナ３５１が形成されている基板（第３の基板）３５３とが、第２の接着剤３５４で貼付られている。

なお、図１５（Ｂ）においては、第２の基板３６３と第３の基板３５３のように異なる基板で、ＴＦＴ群３０９及びアンテナ３４８を有する基板３０８を挟持したが、この構造に限定されるものではない。例えば、第２の基板３６３を折りたたんでＴＦＴ群３０９及びアンテナ３４８を有する基板３０８を挟持してもよい。また、アンテナ３４８を有さないＴＦＴ群３０９をひとつ又は複数の基板で挟持してもよい。

これらの場合、図１５（Ａ）の半導体装置よりもさらにアンテナを長く形成することができる。

次に、ＩＤタグ３０６を用いた通信手順について、以下に簡単に説明する（図８（Ａ）参照）。まず、ＩＤタグ３０６が含むアンテナ３０５がリーダライタ３０７からの電波を受信する。そうすると、電源発生手段３０３において、共振作用により起電力が発生する。そして、ＩＤタグ３０６が含むＩＣチップ３０４が起動して、制御手段３０２により、記憶手段３０１内のデータが信号化される。次に、ＩＤタグ３０６が含むアンテナ３０５から信号を発信する。そうすると、リーダライタ３０７が含むアンテナにより送信された信号を受信する。受信した信号は、リーダライタ３０７が含むコントローラ（図示せず）を介して、データ処理装置（図示せず）に送信され、ソフトウエアを用いてデータ処理が行われる。なお上記通信手順は、コイル型のアンテナ３０５を用い、ＩＤタグ３０６のコイルとリーダライタ３０７のコイル間に誘導されて発生する磁束を利用した電磁誘導方式を用いた場合を例示しているが、マイクロ波帯の電波を使った電波方式を用いてもよい。

ＩＤタグ３０６は、非接触で通信を行う点、複数読取りが可能である点、データの書き込みが可能である点、様々な形状に加工可能である点、選択する周波数によっては、指向性が広く、認識範囲が広い点等の利点を有する。ＩＤタグ３０６は、非接触による無線通信で人や物の個々の情報を識別可能なＩＣタグ、ラベル加工を施して目標物への貼り付けを可能としたラベル、イベントやアミューズメント向けのリストバンド等に適用することができる。また、ＩＤタグ３０６を樹脂材料により成型加工してもよいし、無線通信を阻害する金属に直接固定してもよい。さらに、ＩＤタグ３０６は、入退室管理システムや精算システムといった、システムの運用に活用することができる。

次に、ＩＤタグ３０６を実際に使用するときの一形態について、図９を用いて説明する。図９（Ａ）に示すように、表示部３２１を含む携帯端末の側面には、リーダライタ３２０が設けられ、品物３２２の側面にはＩＤタグ３２３が設けられる。品物３２２が含むＩＤタグ３２３にリーダライタ３２０をかざすと、表示部３２１に品物３２２の原材料や原産地、生産工程ごとの検査結果や流通過程の履歴等、更に商品の説明等の商品に関する情報が表示される。

また、図９（Ｂ）に示すように、商品３２６をベルトコンベアにより搬送する際に、リーダライタ３２４と、商品３２６に設けられたＩＤタグ３２５を用いて、該商品３２６の検品を行うことができる。このように、システムにＩＤタグを活用することで、情報の取得を簡単に行うことができ、高機能化と高付加価値化を実現する。

（実施の形態４）
本実施の形態では、半導体装置の作製方法、主にフレキシブル基板への半導体集積回路の転写工程について、図１２（Ａ）〜図１３（Ｃ）を用いて説明する。

本実施の形態では、ガラス基板上に結晶化された半導体膜を用いて集積回路を形成し、フレキシブル基板へ転写するまでの作製方法について説明する。なお、ここでは半導体素子としてＴＦＴを例に挙げて示すが、記憶素子、ダイオード、光電変換素子、抵抗素子、コイル、容量素子、インダクタなどであっても同様に実施することができる。

まず図１２（Ａ）に示すように、スパッタ法を用いて第１の基板８００上に金属膜８０１、酸化物膜８０２を積層するように成膜する。酸化物膜８０２の成膜の際には、スパッタの前段階としてプレスパッタを行うので、金属膜８０１の表面が酸化し、金属膜８０１と酸化物膜８０２の間に極薄い金属酸化膜８０３が形成される。次に、下地膜８０４、半導体膜を成膜、その後、レーザ光を用いて半導体膜の結晶化を行ない、パターニングすることで、島状の半導体膜８０５を形成する。次に、島状の半導体膜８０５を覆うようにゲート絶縁膜８０７を成膜する。そして、ゲート絶縁膜８０７上に導電膜を成膜し、パターニングすることで、ゲート電極８０８を形成する。そして、島状の半導体膜８０５にｎ型を付与する不純物を添加し、ソース領域、ドレイン領域等を形成する。なおここではＴＦＴ８０６をｎ型とするが、ｐ型のＴＦＴの場合は、ｐ型の導電性を付与する不純物を添加する。

次に、図１２（Ｂ）に示すように、ＴＦＴ８０６を覆って第１の層間絶縁膜８０９を成膜する。そして、ゲート絶縁膜８０７及び第１の層間絶縁膜８０９にコンタクトホールを形成した後、コンタクトホールを介してＴＦＴ８０６と接続する配線８１０を、第１の層間絶縁膜８０９に接するように形成する。上記一連の工程によってＴＦＴ８０６を形成することができるが、ＴＦＴの作製方法は、上述した工程に限定されない。

そして配線８１０を覆うように、第１の層間絶縁膜８０９上に第２の層間絶縁膜８１１を成膜する。基板外部に形成したアンテナを接続するなど、必要な場合には、第２の層間絶縁膜８１１にコンタクトホールを形成し、該コンタクトホールを介して配線８１０と接続するパッド８１２が、第２の層間絶縁膜８１１上に形成される。

次に、第２の層間絶縁膜８１１及びパッド８１２上に保護層８１３を形成する。そして、後の剥離を行ない易くするために、金属酸化膜８０３を結晶化させる。次いで、両面テープ８１４を用い、保護層８１３に第２の基板８１５を貼り付け、第１の基板８００に第３の基板８１６を貼り付ける（図１２（Ｃ））。第３の基板８１６は、後の剥離工程で第１の基板８００が破損することを防ぐ。

そして、金属膜８０１と酸化物膜８０２とを物理的に引き剥がす。剥離後の状態を図１３（Ａ）に示す。その後、接着剤８１７でフレキシブル基板８１８と、酸化物膜８０２とを接着する（図１３（Ｂ））。

次に図１３（Ｃ）に示すように、保護層８１３から両面テープ８１４と第２の基板８１５を剥がし、図１３（Ｃ）に示すように保護層８１３を除去する事で、フレキシブル基板への転写を行うことができる。

本実施の形態において、２回の剥離工程によりフレキシブル基板へ転写する場合を説明したが本形態に限定されない。例えば第２の基板８１５の代わりに、ＩＤチップを搭載する対象物を用い、剥離工程により第１の基板８００を剥離してもよい。すなわち１回の剥離工程で対象物、つまりラベル、カード用の基体、又は商品の容器等へＩＤチップを転写することができる。またフレキシブル基板８１８の代わりにＩＤチップを搭載する対象物を用いることもできる。この場合２回の剥離工程により対象物、つまりラベル、カード用の基体、又は商品の容器等へＩＤチップを転写することができる。

本発明のＩＤタグは、シリコンウェハで作製されたチップと比較して、低コストで形成することができる。ガラス基板等の低価格な母体基板に形成するためである。またシリコンウェハで作製されたチップは、円形のシリコンウェハからチップを取り出すため、母体基板形状に制約があるが、一方本発明のＩＤタグは、母体基板がガラス等の絶縁基板であり、形状に制約がない。そのため、生産性を高めることができ、さらにＩＤタグの形状寸法は自由に設定することができる。

またＩＤタグを形成する材料の面からみても、シリコンウェハから形成されるチップと比較して低コスト、且つ安全な材料を使用している。そのため使用済みのＩＤチップを回収する必要性が低く、環境に優しい。

またシリコンウェハで作製されたＩＣタグは、シリコンウェハによる電波吸収が懸念され、信号の感度が問題となる場合がある。特に、よく用いられる電波１３．５６ＭＨｚ、又は２．４５ＧＨｚに関して電波吸収が懸念される。一方、本発明のＩＤタグは、ガラス等の絶縁基板であるため電波吸収は生じないため好ましい。その結果、高感度なＩＤタグを形成することができる。そのため、本発明のＩＤタグが有するアンテナの面積を小さくすることができ、ＩＤタグの小型化が期待できる。

なお、本実施の形態はその他の実施の形態と組み合わせて実施することが可能である。

（実施の形態５）
本実施の形態では、本発明の半導体装置に内蔵される半導体集積回路の製造方法、特に上記実施の形態と異なる剥離工程について説明する。薄膜トランジスタ等、その他の構成は、上記実施の形態と同様であるため同一番号を付し、説明を省略する。

図１４（Ａ）に示すように、基板８００上に剥離層８１９を形成し、前記剥離層上に下地膜８０４を介して半導体集積回路を有する複数の半導体装置を形成する。また、基板上に１層の下地膜を形成した上にタングステン層とＳｉＯ₂層からなる剥離層を形成し、その上に２層の下地膜を介して半導体集積回路を有する構造としてもよい。

基板８００としては、ガラス基板、石英基板、アルミナなど絶縁物質で形成される基板、シリコンウエハ基板、後工程の処理温度に耐え得る耐熱性を有するプラスチック基板等を用いることができる。この場合、酸化珪素（ＳｉＯｘ）、窒化珪素（ＳｉＮｘ）、酸化窒化珪素（ＳｉＯｘＮｙ）（ｘ＞ｙ）、窒化酸化珪素（ＳｉＮｘＯｙ）（ｘ＞ｙ）（ｘ、ｙ＝１、２・・・）等、基板側から不純物などの拡散を防止するための下地絶縁膜を形成しておいてもよい。また、ステンレスなどの金属または半導体基板などの表面に酸化シリコンや窒化シリコンなどの絶縁膜を形成した基板なども用いることができる。

剥離層８１９（ピールオフ・レイヤー）は、基板８００と半導体集積回路の間に設けられる層であり、後に該剥離層８１９を除去することにより、基板８００と半導体集積回路を分離することができる。剥離層８１９としては、非晶質シリコン、多結晶シリコン、単結晶シリコン、ＳＡＳ（セミアモルファスシリコン（微結晶シリコンともいう。））等、シリコン（Ｓｉ、珪素）を主成分とする層を用いることができる。

ＣｌＦ₃（三フッ化塩素）等のハロゲン化フッ素は、珪素を選択的にエッチングするという特性があるため、剥離層としてシリコン（Ｓｉ、珪素）を主成分とする層を用いることにより、ＣｌＦ₃を含む気体又は液体によって前記剥離層を容易に除去することができる。

下地膜は、剥離層と半導体集積回路の間に設けられるものであり、ＣｌＦ₃等のハロゲン化フッ素によるエッチングから、半導体集積回路を保護する役割も有するものである。ここで、ＣｌＦ₃等のハロゲン化フッ素は、珪素を選択的にエッチングするという特性がある反面、酸化珪素（ＳｉＯ_x）、窒化珪素（ＳｉＮ_x）、酸窒化珪素（ＳｉＯ_xＮ_y又はＳｉＮ_xＯ_y）はほとんどエッチングされない。したがって、時間の経過ととも剥離層８１９はエッチングされてゆくが、酸化珪素、窒化珪素、酸窒化珪素からなる下地膜８０４はほとんどエッチングされないため、半導体集積回路への損傷を防止することができる。

なお、ＣｌＦ₃等のハロゲン化フッ素によってエッチングされる材料を剥離層８１９として用い、一方、エッチングされない材料を下地膜８０４として用いるという条件に従うならば、剥離層８１９及び下地膜８０４の組合せは、上記材料に限定されるものではなく、適宜選択することができる。

図１４（Ｂ）に示すように、複数のＩＤチップの境界に溝８２１を形成する。

半導体集積回路の境界をなす溝８２１の形成は、ダイシング、スクライビング又はマスクを利用したエッチング等によって行うことができる。ダイシングの場合には、ダイシング装置（ダイサー；ｄｉｃｅｒ）を用いるブレードダイシング法が一般的である。ブレード（ｂｌａｄｅ）とは、ダイヤモンド砥粒を埋め込んだ砥石で、その幅は約３０〜５０μｍであり、このブレードを高速回転させることにより、半導体集積回路を分離する。また、スクライビングの場合には、ダイヤモンドスクライビング法とレーザースクライビング法等がある。また、エッチングの場合には、露光、現像工程によりマスクパターンを形成し、ドライエッチング、ウエットエッチング等により素子分離を行うことができる。ドライエッチングにおいては、大気圧プラズマ法を用いてもよい。

図１４（Ｃ）に示すように、溝８２１にハロゲン化フッ素を含む気体又は液体８２２を導入し、剥離層８１９を除去する。

また、ハロゲン化フッ素としては、上記ＣｌＦ₃等に窒素を混合したガスを用いてもよい。また、ＣｌＦ₃は、反応空間の温度によっては液体の場合もあり（沸点１１．７５℃）、その際にはウエットエッチングを採用することもできる。なお、ＣｌＦ₃は、塩素を２００℃以上でフッ素と反応させることにより、Ｃｌ₂（ｇａｓ）＋３Ｆ₂（ｇａｓ）→２ＣｌＦ₃（ｇａｓ）の過程を経て生成することができる。なお、上記剥離層８１９をエッチングし、上記下地膜８０４をエッチングしないようなエッチャントであれば、ＣｌＦ₃に限定されるものでなく、またハロゲン化フッ素に限定されるものでもない。

その後図１４（Ｄ）に示すように、時間の経過ととも剥離層８１９はエッチングされ、最終的に基板８００を剥離することができる。一方、酸化珪素、窒化珪素、酸窒化珪素等や、耐熱性樹脂からなる下地膜８０４や、層間絶縁膜８０９はほとんどエッチングされないため、半導体集積回路への損傷を防止することができる。なお、剥離した基板８００は再利用することができ、コスト削減に繋がる。再利用する場合、上記ダイシングやスクライビング等において、基板に傷が生成されないように制御するのが望ましい。しかし、傷が生成された場合には、有機樹脂や無機膜を塗布法又は液滴吐出法（インクジェット法等）によって形成し、平坦化処理を行ってもよい。

なお、半導体集積回路をハロゲン化フッ素等によるエッチングから保護するために、半導体集積回路上に保護層８１３を形成することは好ましい。特に、ハロゲン化フッ素ガスを加熱してエッチングを行う場合には、耐熱性有機樹脂や、耐熱性無機膜を用いるのが望ましい。耐熱性有機樹脂の代表的なものとして、シリコンと酸素との結合で骨格構造が構成され、置換基に少なくとも水素を含む材料、若しくは置換基にフッ素、アルキル基、または芳香族炭化水素のうち少なくとも一種を有する材料があり、所謂シロキサン系樹脂などとも呼ばれる。

また本実施例において、複数の半導体集積回路の上方に、接着剤を介してジグ（治具）を形成し、溝８２１にハロゲン化フッ素を含む気体又は液体を導入してもよい。

ジグとは、剥離層８１９を除去した後に半導体集積回路がバラバラに分離しないように、一時的に半導体集積回路を固定するための支持基板を指す。ジグは、一つのチップ又は半導体集積回路を構成する半導体集積回路毎、又は複数の半導体集積回路が水平方向若しくは高さ方向に集積されてできた素子毎に形成する。ジグの形状としては、後にハロゲン化フッ素を含む気体又は液体の導入を容易にするために、突起部を設けた櫛状の構造とするのが望ましいが、平坦なジグを用いても構わない。また、ジグとしては、ハロゲン化フッ素によって冒されない酸化珪素を主成分とするガラス基板、石英基板、ステンレス基板等を用いることができるが、ハロゲン化フッ素によって冒されない材料であれば、これらに限定されるものではない。

また、ジグと半導体集積回路との間には、仮接着するための接着剤が設けられている。接着剤としては、ＵＶ光照射によって接着力（粘着力）が低下又は喪失する材料を用いることができる。あるいは、３Ｍ社製のポストイット（登録商標）製品や、ムーア社製ノートスティックス（登録商標）製品等に用いられる再剥離再接着可能な接着剤を用いても構わない。勿論、ジグを簡単に取り外すことができる材料であれば、これらに限定されるものではない。

また本実施例において、半導体集積回路上に耐熱性を有する絶縁膜を形成し、複数の半導体集積回路の境界に溝を形成してもよい。

耐熱性を有する絶縁膜としては、シリコンと酸素との結合で骨格構造が構成され、置換基に少なくとも水素を含む材料、若しくは置換基にフッ素、アルキル基、または芳香族炭化水素のうち少なくとも一種を有する材料、すなわちシロキサン系樹脂等の耐熱性有機樹脂や、耐熱性の無機材料を用いることができる。

本実施例のような剥離方法は、複数の半導体集積回路が形成された基板にストレスを与え、基板を物理的に剥離する物理的方法と比較すると、複数の半導体集積回路が形成された基板から該半導体集積回路を素子分離する際に、ハロゲン化フッ素を用いた化学的方法を採用しているため、素子分離を確実に行うことができ好ましい。

また基板として、ステンレスなどの金属または半導体基板などの表面に酸化シリコンや窒化シリコンなどの絶縁膜を形成した基板なども用いることができることは上述した通りである。例えば、Ｓｉウェハを覆って、酸化珪素膜を形成し、これを基板として使用することができる。

またはＳｉウェハ上に酸化珪素膜等を形成したものを基板として使用してもよい。この場合、ＳｉウェハをＣｌＦ３（三フッ化塩素）等のハロゲン化フッ素によりエッチングし、Ｓｉウェハを除去する。また酸化珪素膜等上には、単結晶シリコンを形成し、単結晶シリコンを有するトランジスタを形成することができる。

このようにＳｉウェハを用いる場合、その他の基板上に半導体集積回路を形成する場合と比較して、微細化を達成することができる。

以上のように剥離された半導体集積回路は、上記実施例と同様に転写することができる。

（実施の形態６）
実施の形態４又は実施形態５において、アンテナが形成されている第２の基板を用いて作製した半導体装置について図１６を用いて説明する。

実施の形態４又は実施の形態５を用いることにより、図１６（Ａ）は、第１のフレキシブル基板８１８上に接着剤８１７を用いてＴＦＴ８０６が設けられている。一方、第２のフレキシブル基板３７１にはアンテナ３７２及びパッド４５０が絶縁膜３７４を介して形成されている。ＴＦＴ８０６のソース電極又はドレイン電極３７５とパッド４５０とが導電層３１１で接続されている。また第１のフレキシブル基板８１８と第２のフレキシブル基板３７１とは、アンテナ３７２及びＴＦＴ８０６が向かい合った状態で接着剤３１５によって、貼り付けられている。

図１６（Ｂ）は、図１６（Ａ）の半導体装置の斜視図である。第１のフレキシブル基板８１８と第２のフレキシブル基板３７１との間にはＴＦＴ８０６で形成された半導体集積回路３０４及びそれに電気的に接続されるアンテナ３７２が設けられている。

本発明が適用される電子機器の一例として、テレビ装置、デジタルカメラ、デジタルビデオカメラ、携帯電話装置（携帯電話機）、ＰＤＡ等の携帯情報端末、携帯型ゲーム機、モニター、ノート型パーソナルコンピューター、カーオーディオ等の音響再生装置、家庭用ゲーム機等の記録媒体を備えた画像再生装置等が挙げられる。以下にはその具体例について説明する。

図１０（Ａ）は携帯端末であり、本体９１０１、表示部９１０２等を含む。図１０（Ｂ）はお風呂用テレビ受像機であり、本体９３０１、表示部９３０２等を含む。図１０（Ｃ）は、携帯情報端末であり、本体９２０１、表示部９２０２等を含む。図１０（Ｄ）は、デジタルビデオカメラであり、表示部９７０１、等を含む。

表示部９１０２を含むパネルは、図１０（Ａ）右図に示すように駆動回路９１０４、ＣＰＵや記憶手段等の機能回路９１０３を具備する。本発明は、機能回路９１０３が有する記憶手段の構成に適用される。駆動回路９１０４だけでなく、機能回路９１０３が一体形成されたパネルを有する電子機器は、接続する外部ＩＣの個数を減らすことができるため、小型・軽量・薄型が実現する。また、表示部を構成する表示素子として、自発光型の発光素子を用いると、バックライトなどが必要ないため、液晶素子を用いる場合に比べて、薄型・小型・軽量が実現される。

また、図１０（Ｅ）は接触型ＩＣカードであり、本体９６０１、ＩＣチップ９６０２、モジュール端子９６０３を含む。ＩＣチップ９６０２は、ＲＡＭ９６０４、ＲＯＭ９６０５、ＣＰＵ９６０６及びＲＡＭ９６０７等を含む。本発明は、ＩＣチップ９６０２が有するＲＯＭ９６０５の記憶手段の構成に適用される。本実施例は、上記の実施の形態と自由に組み合わせることができる。

本発明の実施の形態１を説明する図。本発明の実施の形態１を説明する図。本発明の実施の形態１を説明する図。従来の半導体装置の構成を説明する図。従来の半導体装置の構成を説明する図。本発明の実施の形態２を説明する図。本発明の実施の形態２を説明する図。本発明の実施の形態３を説明する図。本発明の実施の形態３を説明する図。本発明の実施例１を説明する図。本発明の実施の形態３を説明する図。本発明の実施の形態４を説明する図。本発明の実施の形態４を説明する図。本発明の実施の形態５を説明する図。本発明の実施の形態３を説明する図。本発明の実施の形態６を説明する図。

符号の説明

１１保持手段（メモリセルアレイ）
１２出力バス
１３メモリセル
１４セレクタ回路
１５第一のデコーダ回路
１６第二のデコーダ回路
１７プリチャージ手段
１８トランジスタ
１９トランジスタ
２１電源制御手段
２２高電位電圧電源線（ＶＤＤ）
２３低電位電圧電源線（ＶＳＳ）
２４記憶素子
２５記憶素子
３１トランジスタ
３２トランジスタ
３３インバータ
３４アナログスイッチ
３５アナログスイッチ
３６アナログスイッチ
４０１画素部
４０２駆動回路
４０３駆動回路
４０４記憶手段
４０５ＣＰＵ
４０６基板
４０７対向基板
４０８接続フィルム
４０９入力端子
４１１ＴＦＴ
４１２容量素子
４１４配向膜
４１５液晶層
４１６配向膜
４１７対向電極
４１８シール材
４１９素子群
４２０素子群
４２１基板
４２２制御部
４２３命令レジスタ
４２８偏光板
４５０パッド
３０１記憶手段
３０２制御手段
３０３電源発生手段
３０４半導体集積回路（ＩＣチップ）
３０５アンテナ
３０６ＩＤタグ
３０７リーダライタ
３０８基板
３０９ＴＦＴ群
３１０基板
３１１導電層
３１２絶縁層
３１３基板
３１５接着剤
３２０リーダライタ
３２１表示部
３２２品物
３２３ＩＤタグ
３２４リーダライタ
３２５ＩＤタグ
３２６商品
３３１導電層
３３５アンテナ
３３６絶縁膜
３３７配線
３３８配線
３４１層間絶縁膜
３４５アンテナ
３４８アンテナ
３４９層間絶縁膜
３５１アンテナ
３５３基板
３５４接着剤
３６１アンテナ
３６３基板
３６４接着剤
８００基板
８０１金属膜
８０２酸化物膜
８０３金属酸化膜
８０４下地膜
８０５半導体膜
８０６ＴＦＴ
８０７ゲート絶縁膜
８０８ゲート電極
８０９層間絶縁膜
８１０配線
８１１層間絶縁膜
８１２パッド
８１３保護層
８１４両面テープ
８１５基板
８１６基板
８１７接着剤
８１８フレキシブル基板
８１９剥離層
８２１溝
８２２気体又は液体
３７１フレキシブル基板
３７２アンテナ
３７４絶縁膜
３７５ドレイン電極
９１０１本体
９１０２表示部
９３０１本体
９３０２表示部
９２０１本体
９２０２表示部
９７０１表示部
９７０２表示部
９１０４駆動回路
９１０３機能回路
９６０１本体
９６０２ＩＣチップ
９６０３モジュール端子
９６０４ＲＡＭ
９６０５ＲＯＭ
９６０６ＣＰＵ
９６０７ＲＡＭ

Claims

複数のメモリセルを有するデータ保持手段と、
前記データ保持手段への電源の供給を制御するスイッチと、電圧電源線を有する電源制御手段を有することを特徴とする半導体装置。
複数のメモリセルを有するデータ保持手段と、
前記データ保持手段への電源の供給を制御するスイッチと、電圧電源線を有する電源制御手段と、
セレクタ回路と、第一のデコーダ回路と、第二のデコーダ回路を有するアドレス選択手段とを有することを特徴とする半導体装置。
複数のメモリセルを有するデータ保持手段と、
前記データ保持手段への電源の供給を制御するスイッチと、電圧電源線を有する電源制御手段と、
セレクタ回路と、第一のデコーダ回路と、第二のデコーダ回路を有するアドレス選択手段と、
プリチャージ電位線と、プリチャージ信号線を有するプリチャージ手段とを有することを特徴とする半導体装置。
複数のメモリセルを有するデータ保持手段と、
前記データ保持手段への電源の供給を制御するスイッチと、電圧電源線を有する電源制御手段と、
画素を有する表示手段を有することを特徴とする半導体装置。
複数のメモリセルを有するデータ保持手段と、
前記データ保持手段への電源の供給を制御するスイッチと、電圧電源線を有する電源制御手段と、
セレクタ回路と、第一のデコーダ回路及び第二のデコーダ回路を有するアドレス選択手段と、
画素を有する表示手段を有することを特徴とする半導体装置。
請求項１乃至請求項５のいずれか一項において、前記複数のメモリセルの各々はビット線とワード線が絶縁体を介して交差する領域に記憶素子を有することを特徴とする半導体装置。
請求項１乃至請求項５のいずれか一項において、前記複数のメモリセルの各々はビット線とワード線が絶縁体を介して交差する領域に記憶素子を有し、
前記記憶素子は、トランジスタを有することを特徴とする半導体装置。
請求項７において、前記記憶素子は、容量素子又は抵抗素子を有することを特徴とする半導体装置。
請求項７において、前記記憶素子は、容量素子及び抵抗素子を有することを特徴とする半導体装置。
請求項１乃至請求項５のいずれか一項に記載の前記半導体装置は、マスクＲＯＭ又はＰＲＯＭであることを特徴とする半導体装置。
請求項１乃至請求項５のいずれか一項に記載の前記半導体装置は、ＥＰＲＯＭ、ＥＥＰＲＯＭ又はフラッシュメモリであることを特徴とする半導体装置。
複数のメモリセルを有するデータ保持手段と、
前記データ保持手段への電源の供給を制御するスイッチと、電圧電源線を有する電源制御手段と、
セレクタ回路と、第一のデコーダ回路と、第二のデコーダ回路とを有するアドレス選択手段と、
制御手段と、電源発生手段と、送受信手段を有することを特徴とするＩＤタグ。