JP5358731B2 - 半導体装置 - Google Patents
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Description
で、非常に重要である。例えば、CPUとメモリとを搭載する半導体装置において、CP
Uが処理する命令及び処理に必要なデータは、メモリに格納しておく必要がある。また、
CPUの処理は、メモリのデータを順次読み出すことで進行する。つまり、CPUとメモ
リとを搭載する半導体装置において、高性能化のためには、CPUはより複雑な処理をこ
なす必要があり、大容量のメモリが要求されることになる。また、メモリを搭載する半導
体装置において、メモリの消費電力は、半導体装置の消費電力の大部分を占めることが多
い。
開示されている。このようなRFIDには、高性能化のためメモリの容量の増加と低消費
電力化という同時に実現することが困難な性能が要求されている。
現する必要がある。しかしながら、一般に、大容量のメモリは消費電力も大きい。つまり
、メモリを搭載する半導体装置の性能と消費電力とは、トレードオフの関係にある。また
、大容量のメモリでは、読み出しまたは書き込みの対象となるメモリセルの物理アドレス
に依存して、消費電力が異なる。そのため、メモリを搭載する半導体装置の設計では、メ
モリの最高消費電力を想定して電源分配、放熱対策などを施す必要がある。以上のことか
ら、高性能且つ低消費電力の半導体装置を提供するためには、消費電力を軽減でき、且つ
、消費電力を一定にできる大容量のメモリを搭載する必要がある。
モリセルをマトリクス状に配置して構成したメモリブロックを複数配置して構成する。な
お、メモリを構成する複数のメモリブロックは対称に配置する。このように配置すること
で、メモリアレイにおけるビット線の配線長を短縮し、負荷容量を軽減すると同時に、メ
モリ内のあらゆるアドレスのメモリセルに対するデータ読み出しもしくは書き込みにおい
て、消費電流を均一にできる。
メモリに供給される複数のアドレス信号のうちの何個かの電位の組み合わせにより、一意
に特定できるものとする。このようなメモリにおいて、当該メモリブロックを特定できる
アドレス信号の電位の組み合わせにより、当該メモリブロック以外のメモリブロックに供
給されるアドレス信号、読み出し制御信号、書き込み制御信号、書き込みデータ信号の少
なくとも一つは、メモリに供給されるアドレス信号、読み出し制御信号、書き込み制御信
号、書き込みデータ信号の値に依らずに一定値とする。このようにすることで、データ読
み出しまたは書き込みに関係のないメモリブロックにおける消費電力を低減することがで
きる。
1)の階層からなるメモリにおいて、第m(1≦m≦n−1)の階層においてメモリブロ
ックを複数配置して第(m+1)の階層におけるメモリブロックを構成し、第nの階層に
おけるメモリブロックを複数配置してメモリを構成する。なお、第mの階層におけるメモ
リブロックは対称に配置して、第(m+1)の階層におけるメモリブロックを構成する。
また、第nの階層におけるメモリブロックは対称に配置して、メモリを構成する。このよ
うにすることで、メモリ内のあらゆるアドレスのメモリセルに対するデータ読み出し、ま
たは書き込みにおいて、消費電流を均一にできる。
第1〜第nの階層において、メモリに供給される複数のアドレス信号のうちの何個かの電
位の組み合わせにより、各々一意に特定できるものとする。このようなメモリにおいて、
第1〜第nの階層における当該メモリブロックを各々特定できるアドレス信号の電位の組
み合わせにより、第1〜第nの階層において当該メモリブロック以外のメモリブロックに
供給されるアドレス信号、読み出し制御信号、書き込み制御信号、書き込みデータ信号の
少なくとも一つは、メモリに供給されるアドレス信号、読み出し制御信号、書き込み制御
信号、書き込みデータ信号に依らずに一定値とする。このようにすることで、データ読み
出しまたは書き込みに関係のないメモリブロックにおける消費電力を低減することができ
る。
構成された、高性能且つ低消費電力の半導体装置を提供する。
全般を示すものとする。
る他の素子、例えば、スイッチやトランジスタや容量素子やインダクタや抵抗素子やダイ
オードなど、が配置されていても良い。
ブロック動作制御回路と、第2階層メモリブロック入力信号制御回路と、第2階層メモリ
ブロック出力信号制御回路と、第2階層メモリブロックアドレス信号線と、第2階層メモ
リブロック読み出しデータ信号線と、第2階層メモリブロック書き込みデータ信号線と、
第2階層メモリブロック読み出し制御信号線と、第2階層メモリブロック書き込み制御信
号線と、を有する第2階層メモリブロックを搭載する半導体装置である。
を出力する機能と、を有する複数のメモリセルと、第1階層メモリブロックアドレス信号
線と、第1階層メモリブロック読み出しデータ信号線と、第1階層メモリブロック書き込
みデータ信号線と、第1階層メモリブロック読み出し制御信号線と、第1階層メモリブロ
ック書き込み制御信号線と、を有し、第1階層メモリブロックアドレス信号線から供給さ
れる電位の状態により一意に決まるメモリセルに格納された電位を、第1階層メモリブロ
ック読み出し制御信号線から供給される電位に応じて、第1階層メモリブロック読み出し
データ信号線に電位を出力する機能と、第1階層メモリブロックアドレス信号線から供給
される電位の状態により一意に決まるメモリセルに、第1階層メモリブロック書き込み制
御信号線から供給される電位に応じて、第1階層メモリブロック書き込みデータ信号線の
電位を格納する機能と、を有している。
クアドレス信号線から供給される電位の状態により、第2階層メモリブロック動作制御信
号線に供給する電位を生成する機能を有し、第2階層メモリブロック入力信号制御回路は
、第2階層メモリブロック動作制御信号線の電位の状態により、第2階層メモリブロック
アドレス信号線から供給される電位から、第1階層メモリブロックアドレス信号線の電位
を生成する機能と、第2階層メモリブロック書き込みデータ信号線から供給される電位か
ら、第1階層メモリブロック書き込みデータ信号線に供給する電位を生成する機能と、第
2階層メモリブロック読み出し制御信号線から供給される電位から、第1階層メモリブロ
ック読み出し制御信号線に供給する電位を生成する機能と、第2階層メモリブロック書き
込み制御信号線から供給される電位から、第1階層メモリブロック書き込み制御信号線に
供給する電位を生成する機能と、を有している。
線の電位の状態により、第1階層メモリブロック読み出しデータ信号線に供給される電位
から、第2階層メモリブロック読み出しデータ信号線に供給する電位を生成する機能を有
する。
階層メモリブロック動作制御回路と、第2階層メモリブロック入力信号制御回路と、第2
階層メモリブロック出力信号制御回路と、第2階層メモリブロックアドレス信号線と、第
2階層メモリブロック読み出しデータ信号線と、第2階層メモリブロック書き込みデータ
信号線と、第2階層メモリブロック読み出し制御信号線と、第2階層メモリブロック書き
込み制御信号線と、を有する第2階層メモリブロックと、を有する複数の第2階層メモリ
ブロックと、第3階層メモリブロック動作制御回路と、第3階層メモリブロック入力信号
制御回路と、第3階層メモリブロック出力信号制御回路と、第3階層メモリブロックアド
レス信号線と、第3階層メモリブロック読み出しデータ信号線と、第3階層メモリブロッ
ク書き込みデータ信号線と、第3階層メモリブロック読み出し制御信号線と、第3階層メ
モリブロック書き込み制御信号線と、を有する第3階層メモリブロックを搭載する半導体
装置である。
位を出力する機能と、を有する複数のメモリセルと、第1階層メモリブロックアドレス信
号線と、第1階層メモリブロック読み出しデータ信号線と、第1階層メモリブロック書き
込みデータ信号線と、第1階層メモリブロック読み出し制御信号線と、第1階層メモリブ
ロック書き込み制御信号線と、を有し、第1階層メモリブロックアドレス信号線から供給
される電位の状態により一意に決まるメモリセルに格納された電位を、第1階層メモリブ
ロック読み出し制御信号線から供給される電位に応じて、第1階層メモリブロック読み出
しデータ信号線に電位を出力する機能と、第1階層メモリブロックアドレス信号線から供
給される電位の状態により一意に決まるメモリセルに、第1階層メモリブロック書き込み
制御信号線から供給される電位に応じて、第1階層メモリブロック書き込みデータ信号線
の電位を格納する機能と、を有している。
給される電位の状態により、第2階層メモリブロック動作制御信号線に供給する電位を生
成する機能を有し、第2階層メモリブロック入力信号制御回路は、第2階層メモリブロッ
ク動作制御信号線の電位の状態により、第2階層メモリブロックアドレス信号線から供給
される電位から、第1階層メモリブロックアドレス信号線の電位を生成する機能と、第2
階層メモリブロック書き込みデータ信号線から供給される電位から、第1階層メモリブロ
ック書き込みデータ信号線に供給する電位を生成する機能と、第2階層メモリブロック読
み出し制御信号線から供給される電位から、第1階層メモリブロック読み出し制御信号線
に供給する電位を生成する機能と、第2階層メモリブロック書き込み制御信号線から供給
される電位から、第1階層メモリブロック書き込み制御信号線に供給する電位を生成する
機能と、を有している。
号線の電位の状態により、第1階層メモリブロック読み出しデータ信号線に供給される電
位から、第2階層メモリブロック読み出しデータ信号線に供給する電位を生成する機能を
有している。
から供給される電位の状態により、第3階層メモリブロック動作制御信号線に供給する電
位を生成する機能を有している。
号線の電位の状態により、第3階層メモリブロックアドレス信号線から供給される電位か
ら、第2階層メモリブロックアドレス信号線の電位を生成する機能と、第3階層メモリブ
ロック書き込みデータ信号線から供給される電位から、第2階層メモリブロック書き込み
データ信号線に供給する電位を生成する機能と、第3階層メモリブロック読み出し制御信
号線から供給される電位から、第2階層メモリブロック読み出し制御信号線に供給する電
位を生成する機能と、第3階層メモリブロック書き込み制御信号線から供給される電位か
ら、第2階層メモリブロック書き込み制御信号線に供給する電位を生成する機能と、を有
している。
号線の電位の状態により、第2階層メモリブロック読み出しデータ信号線に供給される電
位から、第3階層メモリブロック読み出しデータ信号線に供給する電位を生成する機能を
有している。
3階層メモリブロックを構成することを特徴としてもよい。
2階層メモリブロックを構成することを特徴としてもよい。
性層とする薄膜トランジスタを用いて形成することができる。なお、絶縁表面を有する基
板とは、ガラス基板、石英基板、プラスチック基板のいずれかであってもよい。
書き込みの対象となるメモリセルを含むメモリブロック以外のメモリブロックを待機状態
とすることができるため、メモリを大容量化しても消費電力を抑えることができる。さら
に、メモリを複数のメモリブロックに分割し、該メモリブロックを互いに対称に配置する
ことで、メモリアレイにおけるビット線の負荷容量を軽減し、メモリ内のあらゆるアドレ
スに対するデータの読み出しまたは書き込みにおいて、消費電力を一定に出来る。すなわ
ち、大容量ながら低消費電力且つ消費電力が一定のメモリで構成された、高性能且つ低消
費電力の半導体装置を提供することができる。
の異なる態様で実施することが可能であり、本発明の趣旨及びその範囲から逸脱すること
なくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。した
がって、本実施の形態の記載内容に限定して解釈されるものではない。なお、実施の形態
を説明するための全図において、同一部分又は同様な機能を有する部分には同一の符号を
付し、その繰り返しの説明は省略する。
本発明における半導体装置に搭載するメモリの第1の実施の形態として、図1〜図4を用
いて説明する。図1は、本実施の形態におけるメモリのブロック図である。図2は、本実
施の形態におけるメモリを構成するメモリブロックのブロック図である。図3は、本実施
の形態におけるメモリを構成するメモリブロックのタイミングチャートである。図4は、
本実施の形態におけるメモリのタイミングチャートである。
101〜104と、動作制御回路105と、入力信号制御回路106と、出力信号制御回
路107と、から構成される。ここで、第1〜第4のメモリブロック101〜104は、
図2におけるメモリブロック200である。
リ読み出し/書き込みデータ信号が4ビットのメモリについて、メモリブロックを4個で
メモリを構成する場合について説明する。一般にメモリアドレス信号がaビット(a≧1
)、メモリ読み出しデータ信号がbビット(b≧1)、メモリ書き込みデータ信号がcビ
ット(c≧1)のメモリについて、メモリブロックをd個(d≧1)でメモリを構成する
ことができる。
回路203から構成される。
リクス状に配置して構成される。
ード信号線228は、各々第1〜第4のメモリセル204〜207と電気的に接続されて
いる。第2の読み出しワード信号線225と、第2の書き込みワード信号線229は、各
々第5〜第8のメモリセル208〜211と電気的に接続されている。第3の読み出しワ
ード信号線226と、第3の書き込みワード信号線230は、各々第9〜第12のメモリ
セル212〜215と電気的に接続されている。第4の読み出しワード信号線227と、
第4の書き込みワード信号線231は、各々第13〜第16のメモリセル216〜219
と電気的に接続されている。
込みビット信号線236は、各々第1、第5、第9、第13のメモリセル204、208
、212、216と、電気的に接続されている。第2の読み出しビット信号線233と、
第2の書き込みビット信号線237は、各々第2、第6、第10、第14のメモリセル2
05、209、213、217と、電気的に接続されている。第3の読み出しビット信号
線234と、第3の書き込みビット信号線238は、各々第3、第7、第11、第15の
メモリセル206、210、214、218と、電気的に接続されている。また、第4の
読み出しビット信号線235と、第4の書き込みビット信号線239は、各々第4、第8
、第12、第16のメモリセル207、211、215、219と、電気的に接続されて
いる。
メモリセル204〜207に格納されたデータに応じて、第1〜第4の読み出しビット信
号線232〜235は高電位または低電位となる。また、第1の書き込みワード信号線2
28の電位が”H”の時、第1〜第4の書き込みビット信号線236〜239の電位に応
じて、第1〜第4のメモリセル204〜207に、データが格納される。
モリブロック読み出し制御信号線222と、メモリブロック書き込み制御信号線223と
、から各々供給される第1、第2のメモリブロックアドレス信号と、メモリブロック読み
出し制御信号と、メモリブロック書き込み制御信号と、に応じて、第1〜第4の読み出し
ワード信号線224〜227に供給する第1〜第4の読み出しワード信号と、第1〜第4
の書き込みワード信号線228〜231に供給する第1〜第4の書き込みワード信号と、
を生成する機能を有する。
リブロックアドレス信号と第2のメモリブロックアドレス信号の電位の組み合わせが”L
L”、”LH”、”HL”、”HH”の場合に、それぞれ、第1、第2、第3、第4の読
み出しワード信号を”H”とする機能を有する。例えば、メモリブロック読み出し制御信
号が”H”で、第1のメモリブロックアドレス信号の電位が”L”で第2のメモリブロッ
クアドレス信号の電位が”H”の場合は、第2の読み出しワード信号を”H”とする。
のメモリブロックアドレス信号と第2のメモリブロックアドレス信号の電位の組み合わせ
が”LL”、”LH”、”HL”、”HH”の場合に、それぞれ、第1、第2、第3、第
4の書き込みワード信号を”H”とする機能を有する。例えば、メモリブロック書き込み
制御信号が”H”で、第1のメモリブロックアドレス信号の電位が”L”で第2のメモリ
ブロックアドレス信号の電位が”H”の場合は、第2の書き込みワード信号を”H”とす
る。
信号線232〜235へ供給される第1〜4の読み出しビット信号から、第1〜第4のメ
モリブロック読み出しデータ信号線240〜243に供給する第1〜第4のメモリブロッ
ク読み出しデータ信号を生成する機能を有する。また、RW回路203は、第1〜第4の
メモリブロック書き込みデータ信号線244〜247から供給される第1〜第4のメモリ
ブロック書き込みデータ信号から、第1〜第4の書き込みビット信号線236〜239に
供給する第1〜第4の書き込みビット信号を生成する機能を有する。
アンプにより高速に検出し、ラッチ及びバッファを介して、第1〜第4のメモリブロック
読み出しデータ信号線240〜243に供給する第1〜第4のメモリブロック読み出しデ
ータ信号を生成する。また、第1〜第4のメモリブロック書き込みデータ信号線244〜
247の電位に応じて、第1〜第4の書き込みビット信号線236〜239に供給する第
1〜第4の書き込みビット信号を生成する。
おける第1のメモリブロックアドレス信号線220から供給される第1のメモリブロック
アドレス信号のタイミングチャートを、図3における第1の信号151に示す。同様に、
図2における第2のメモリブロックアドレス信号線221から供給される、第2のメモリ
ブロックアドレス信号のタイミングチャートを図3における第2の信号152に示す。ま
た、図2におけるメモリブロック読み出し制御信号線222と、メモリブロック書き込み
制御信号線223と、から各々供給されるメモリブロック読み出し制御信号と、メモリブ
ロック書き込み制御信号のタイミングチャートを図3における第3の信号153と、第4
の信号154にそれぞれ示す。また、図2における第1〜第4のメモリブロック書き込み
データ信号線244〜247から供給される第1〜第4のメモリブロック書き込みデータ
信号のタイミングチャートを、図3における第5〜8の信号155〜158にそれぞれ示
す。
ァを介して第1〜第4の書き込みビット信号を生成する機能を有するものとする。この場
合、第1〜第4の書き込みビット信号線236〜239に供給される第1〜第4の書き込
みビット信号のタイミングチャートも、図3における第5〜8の信号155〜158のタ
イミングチャートと同様になる。
間171を、メモリブロック書き込み期間とする。また、メモリブロック読み出し制御信
号が”H”である期間、すなわち図3の第3の期間173を、メモリブロック読み出し期
間とする。さらに、メモリブロック読み出し制御信号とメモリブロック書き込み制御信号
とが共に”L”である期間、すなわち図3の第2の期間172を、メモリブロック待機期
間とする。
号線223から供給されるメモリブロック書き込み制御信号が”H”で、第1のメモリブ
ロックアドレス信号線220と第2のメモリブロックアドレス信号線221とから各々供
給される第1のメモリブロックアドレス信号と第2のメモリブロックアドレス信号の電位
の組み合わせが”LL”、”LH”、”HL”、”HH”の場合、それぞれ、第1、第2
、第3、第4の書き込みワード信号が”H”となる。なお、第1、第2、第3、第4の書
き込みワード信号とは、第1、第2、第3、第4の書き込みワード信号線228、229
、230、231から各々供給される信号をいう。したがって、第1〜4の書き込みワー
ド信号のタイミングチャートは、図3における第9〜第12の信号159〜162のよう
になる。
236〜239の電位、つまり、第1〜第4のメモリブロック書き込みデータ信号の電位
が、第1〜第4のメモリセル204〜207に格納される。すなわち、図2における第1
〜第4のメモリセル204〜207に”H”、”H”,”L”、”L”が各々格納される
。同様に、第2の書き込みワード信号が”H”の期間に、第5〜8のメモリセル208〜
211に”L”、”L”、”H”、”H”が、第3の書き込みワード信号が”H”の期間
に、第9〜12のメモリセル212〜215に”H”、”L”、”L”、”H”が、第4
の書き込みワード信号が”H”の期間に、第13〜16のメモリセル216〜219に、
”L”、”H”、”H”、”L”が、各々格納される。
号線222から供給されるメモリブロック読み出し制御信号が”H”で、第1のメモリブ
ロックアドレス信号線220と第2のメモリブロックアドレス信号線221とから各々供
給される第1のメモリブロックアドレス信号と第2のメモリブロックアドレス信号が”L
L”、”LH”、”HL”、”HH”の場合、それぞれ、第1、第2、第3、第4の読み
出しワード信号が”H”となる。なお、第1、第2、第3、第4の読み出しワード信号と
は、第1、第2、第3、第4の読み出しワード信号線224、225、226、227か
ら供給される信号をいう。したがって、第1〜4の読み出しワード信号のタイミングチャ
ートは、図3における第13〜第16の信号163〜166のようになる。
ル204〜207に格納された電位に応じて、第1〜第4の読み出しビット信号線232
〜235に第1〜第4の読み出しビット信号が供給される。ここでは、メモリブロック書
き込み期間171に格納された電位により、第1〜第4の読み出しビット信号は、”H”
、”H”、”L”、”L”となる。
モリセル208〜211に格納された電位に応じて、第1〜第4の読み出しビット信号線
232〜235に第1〜第4の読み出しビット信号が供給される。ここでは、メモリブロ
ック書き込み期間171に格納された電位により、第1〜第4の読み出しビット信号は、
”L”、”L”、”H”、”H”、となる。
モリセル212〜215に格納された電位に応じて、第1〜第4の読み出しビット信号線
232〜235に第1〜第4の読み出しビット信号が供給される。ここでは、メモリブロ
ック書き込み期間171に格納された電位により、第1〜第4の読み出しビット信号は、
”H”、”L”、”L”、”H”、となる。
のメモリセル213〜219に格納された電位に応じて、第1〜第4の読み出しビット信
号線232〜235に第1〜第4の読み出しビット信号が供給される。ここでは、メモリ
ブロック書き込み期間171に格納された電位により、第1〜第4の読み出しビット信号
は、”L”、”H”、”H”、”L”、となる。
〜第20の信号167〜170となる。
1〜第4のメモリブロック読み出しデータ信号を生成する機能を有するものとする。この
場合、第1〜第4のメモリブロック読み出しデータ信号線240〜243に供給される第
1〜第4のメモリブロック読み出しデータ信号のタイミングチャートも、図3における第
17〜第20の信号167〜170のタイミングチャートと同様となる。
、すなわち第1、第2のメモリブロックアドレス信号と、メモリブロック読み出し制御信
号と、メモリブロック書き込み制御信号と、メモリブロック書き込みデータ信号と、が一
定値となっている。この場合、メモリブロックの動作が停止しているため、消費電力を非
常に低減することができる。
ック200である。なお、第1のメモリブロック101に対する入力信号線、すなわち、
図2における第1、第2のメモリブロックアドレス信号線220、221と、メモリブロ
ック読み出し制御信号線222と、メモリブロック書き込み制御信号線223と、第1〜
第4のメモリブロック書き込みデータ信号線244〜247と、をまとめて、図1におけ
る第1のメモリブロック入力信号線113とする。また、第1のメモリブロック101か
らの出力信号線、すなわち、図2における第1〜第4のメモリブロック読み出しデータ信
号線240〜243を、図1における第1のメモリブロック出力信号線117とする。
2における第1、第2のメモリブロックアドレス信号線220、221と、メモリブロッ
ク読み出し制御信号線222と、メモリブロック書き込み制御信号線223と、第1〜第
4のメモリブロック書き込みデータ信号線244〜247と、をまとめて、図1における
第2〜第4のメモリブロック入力信号線114〜116とする。また、第2〜第4のメモ
リブロック102〜104からの出力信号線、すなわち、図2における第1〜第4のメモ
リブロック読み出しデータ信号線240〜243を、図1における第2〜第4のメモリブ
ロック出力信号線118〜120とする。
信号線111より供給される第1〜第4のメモリアドレス信号のうち、第3、第4のメモ
リアドレス信号から、第1〜第4のメモリブロック動作制御信号を生成する機能を有する
。上記第1〜第4のメモリブロック動作制御信号の各々の電位により、第1〜第4のメモ
リブロック101〜104の動作がそれぞれ制御される。なお、第1〜第4のメモリブロ
ック動作制御信号は、第1〜第4のメモリブロック動作制御信号線からなるメモリブロッ
ク動作制御バス信号線112に供給される。
読み出しまたは書き込みの対象となるメモリセルは、第1のメモリブロック101に含ま
れる構成とする。また、同様に、第3のメモリアドレス信号と第4のメモリアドレス信号
とが、各々”LH”、”HL”、”HH”の場合、読み出しまたは書き込みの対象となる
メモリセルは、各々、第2のメモリブロック102、第3のメモリブロック103、第4
のメモリブロック104に含まれる構成とする。つまり、第3のメモリアドレス信号が”
L”で第4のメモリアドレス信号が”H”の場合は、第2のメモリブロック102に読み
出しまたは書き込みの対象となるメモリセルがある。
”の場合、第1のメモリブロック動作制御信号を”H”とし、第2、第3、第4のメモリ
ブロック動作制御信号を”L”とする。また、同様に、第3のメモリアドレス信号と第4
のメモリアドレス信号の組合せが各々”LH”、”HL”、”HH”の場合、第2、第3
、第4のメモリブロック動作制御信号を各々”H”とし、他のメモリブロック動作制御信
号を”L”とする。例えば、第3のメモリアドレス信号が”L”で第4のメモリアドレス
信号”L”の場合は、第1のメモリブロック動作制御信号が”H”となり、残りの第2〜
第4のメモリブロック動作制御信号が”L”となる。
号線109と、第1〜第4のメモリ書き込みデータ信号線からなるメモリ書き込みデータ
バス信号線110と、メモリアドレスバス信号線111と、メモリブロック動作制御バス
信号線112と、から各々供給されるメモリ読み出し制御信号と、メモリ書き込み制御信
号と、第1〜第4のメモリ書き込みデータ信号と、第1、第2のメモリアドレス信号と、
第1〜第4のメモリブロック動作制御信号と、から、第1〜第4のメモリブロック入力信
号を生成する機能を有する。第1〜第4のメモリブロック入力信号は、第1〜第4のメモ
リブロック入力信号線113〜116に各々供給される。
ロック101に読み出しまたは書き込みの対象となるメモリセルが含まれる場合、メモリ
読み出し制御信号と、メモリ書き込み制御信号と、第1〜第4のメモリ書き込みデータ信
号と、第1、第2のメモリアドレス信号と、に応じた電位が、第1のメモリブロック入力
信号となる。一方第2、第3、第4のメモリブロック入力信号は、メモリ読み出し制御信
号と、メモリ書き込み制御信号と、メモリ書き込みデータ信号と、メモリアドレス信号と
、の値によらず一定値とする。また、同様に例えば、第2、第3、第4のメモリブロック
動作制御信号が各々”H”の場合、メモリ読み出し制御信号と、メモリ書き込み制御信号
と、第1〜第4のメモリ書き込みデータ信号と、第1、第2のメモリアドレス信号と、に
応じた電位が、各々第2、第3、第4のメモリブロック入力信号とする。一方、他のメモ
リブロック入力信号は、メモリ読み出し制御信号と、メモリ書き込み制御信号と、メモリ
書き込みデータ信号と、メモリアドレス信号と、の値に依らずに一定値とする。
供給される第1〜第4のメモリブロック出力信号と、メモリブロック動作制御バス信号線
112から供給される第1〜第4のメモリブロック動作制御信号と、から、第1〜第4の
メモリ読み出しデータ信号線からなるメモリ読み出しデータバス信号線121に供給する
第1〜第4のメモリ読み出しデータ信号を生成する機能を有する。
ク動作制御信号に応じて選択し、バッファを介して、当該メモリブロック出力信号を、メ
モリ読み出しデータ信号として、メモリ読み出しデータバス信号線121に供給する。
ある。図1におけるメモリアドレスバス信号線111と、メモリ読み出し制御信号線10
8と、メモリ書き込み制御信号線109と、メモリ書き込みデータバス信号線110と、
から各々供給される第1〜第4のメモリアドレス信号と、メモリ読み出し制御信号と、メ
モリ書き込み制御信号と、第1〜第4のメモリ書き込みデータ信号と、のタイミングチャ
ートを、図4における第1〜第4の信号401〜404とする。なお、第1〜第4のメモ
リアドレス信号の電位を順に記して、第1の信号401を表している。同様に、第1〜第
4のメモリ書き込みデータ信号の電位を順に記して、第4の信号404を表している。
を、メモリ書き込み期間とする。また、メモリ読み出し制御信号が”H”である期間、す
なわち図4の第3の期間420を、メモリ読み出し期間とする。さらに、メモリ読み出し
制御信号とメモリ書き込み制御信号とが共に”L”である期間、すなわち図4の第2の期
間419を、メモリ待機期間とする。
の場合、第1のメモリブロック動作制御信号が”H”となり、第2、第3、第4のメモリ
ブロック動作制御信号は”L”となる。同様に、第3のメモリアドレス信号と第4のメモ
リアドレス信号との電位の組み合わせが各々”LH”、”HL”、”HH”の場合、それ
ぞれ、第2、第3、第4のメモリブロック動作制御信号が各々”H”となり、他のメモリ
ブロック動作制御信号は”L”となる。したがって、第1、第2のメモリブロック動作制
御信号のタイミングチャートは、図4における第5、第6の信号405、406のように
なる。なお、第3、第4のメモリブロック動作制御信号のタイミングチャートは、図4に
は示していないが、常に”L”である。
き込み制御信号と、第1〜第4のメモリ書き込みデータ信号と、第1、第2のメモリアド
レス信号と、に対して、各々第1、第2、第3、第4のメモリブロック動作制御信号との
論理積を演算することで、第1〜第4のメモリブロック入力信号を生成するものとする。
つまり、第1のメモリブロック動作制御信号が”H”の期間は、メモリ読み出し制御信号
と、メモリ書き込み制御信号と、第1〜第4のメモリ書き込みデータ信号と、第1、第2
のメモリアドレス信号と、が第1のメモリブロック入力信号となり、第2〜第4のメモリ
ブロック入力信号は、全て”L”となる。
ス信号のタイミングチャートは、図4における第7の信号407、メモリブロック読み出
し制御信号のタイミングチャートは、図4における第8の信号408、メモリブロック書
き込み制御信号のタイミングチャートは、図4における第9の信号409、第1〜第4の
メモリブロック書き込みデータ信号のタイミングチャートは、図4における第10の信号
410となる。
を表している。同様に、第1〜第4のブロック書き込みデータ信号の電位を順に記して、
第10の信号410を表している。メモリ書き込み期間中に第1のメモリブロック101
に格納されたデータが、メモリ読み出し期間に読み出される。したがって、第1のメモリ
ブロック読み出しデータ信号のタイミングチャートは、図4における第11の信号411
となる。
号のタイミングチャートは、図4における第12の信号412、メモリブロック読み出し
制御信号のタイミングチャートは、図4における第13の信号413、メモリブロック書
き込み制御信号のタイミングチャートは、図4における第14の信号414、第1〜第4
のメモリブロック書き込みデータ信号のタイミングチャートは、図4における第15の信
号415となる。
2を表している。同様に、第1〜第4のメモリブロック書き込みデータ信号の電位を順に
記して、第15の信号415を表している。なお、メモリ書き込み期間中に第2のメモリ
ブロック102に格納されたデータが、メモリ読み出し期間に読み出される。したがって
、第2のメモリブロック読み出しデータ信号のタイミングチャートは、図4における第1
6の信号416となる。
”H”の場合は第1のメモリブロック出力信号を、第2のメモリブロック動作制御信号が
”H”の場合は第2のメモリブロック出力信号を、第3のメモリブロック動作制御信号が
”H”の場合は第3のメモリブロック出力信号を、第4のメモリブロック動作制御信号が
”H”の場合は第4のメモリブロック出力信号を、選択し、第1〜第4のメモリ読み出し
データ信号とするものとする。この場合、第1〜第4のメモリ読み出しデータ信号のタイ
ミングチャートは、図4における第17の信号417となる。
ロック入力信号は、全て”L”としている。このため、第2〜第4のメモリブロック10
2〜104におけるメモリブロック入力信号の電位は、図3におけるメモリブロック待機
期間172の電位と等価である。すなわち、第2〜第4のメモリブロック102〜104
における消費電力は、待機時の消費電力に等しい。同様に、第2のメモリブロック動作制
御信号が”H”の期間は、第1、第3、第4のメモリブロック入力信号は、全て”L”と
なっている。このため、第1、第3、第4のメモリブロック101、103、104にお
ける入力信号の電位は、図3におけるメモリブロック待機期間172の電位と等価である
。すなわち、第1、第3、第4のメモリブロック101、103、104における消費電
力は、待機時の消費電力に等しい。したがって、少なくともメモリ全体の4分の3は、常
に待機状態であり、メモリ全体の消費電力を大幅に軽減することが可能である。
ルを含むメモリブロックの入力信号のみを変化させ、他のメモリブロックの入力信号は変
化しない。すなわち、当該メモリセルを含むメモリブロック以外のメモリブロックにおけ
る消費電力は、待機時の消費電力となる。具体的には、本実施の形態における例の場合は
、少なくともメモリ全体の4分の3を待機時と同様の状態にすることができる。したがっ
て、メモリ全体の消費電力を大幅に低減することができる。なお、メモリブロックは対称
に配置して、メモリを構成する。このようにすることで、メモリアレイにおける読み出し
ビット線または書き込みビット線の配線長を短縮し、負荷容量を軽減すると同時に、メモ
リブロック内のあらゆるアドレスのメモリセルに対するデータ読み出しまたは書き込みに
おいて、消費電流を均一にできる。
構成された、高性能且つ低消費電力の半導体装置を提供する。
本発明における半導体装置に搭載するメモリの第2の実施の形態として、階層構造を有す
るメモリについて、図2、図3、図5〜図8を用いて説明する。図2は、実施の形態1の
説明にも用いたメモリブロックのブロック図であり、本実施の形態における第1階層メモ
リブロックのブロック図である。図3は、実施の形態1の説明にも用いたメモリブロック
のタイミングチャートであり、本実施の形態における第1階層メモリブロックのタイミン
グチャートである。図5は、本実施の形態におけるメモリを構成するメモリブロックのブ
ロック図であり、第2階層メモリブロックのブロック図である。図6は、本実施の形態に
おけるメモリのブロック図である。図7は、本実施の形態における第2の階層のメモリブ
ロックのタイミングチャートである。図8は、本実施の形態におけるメモリのタイミング
チャートである。
リ読み出し/書き込みデータ信号が4ビットのメモリについて、第1階層メモリブロック
を4個で第2階層メモリブロックを構成し、第2階層メモリブロックを4個でメモリを構
成する場合について説明する。一般にメモリアドレス信号がaビット(a≧1)、メモリ
読み出しデータ信号がbビット(b≧1)、メモリ書き込みデータ信号がcビット(c≧
1)のメモリについて、n階層(n≧1)のメモリブロックでメモリを構成することがで
きる。
と、図3に示したメモリブロック200のタイミングチャートと、については、実施の形
態1で説明した内容がそのまま適用できるため、説明を割愛する。
1階層メモリブロック501〜504と、第2階層動作制御回路505と、第2階層入力
信号制御回路506と、第2階層出力信号制御回路507と、から構成される。
ロック200である。なお、第1の第1階層メモリブロック501に対する入力信号線、
すなわち、第1、第2のメモリブロックアドレス信号線220、221と、メモリブロッ
ク読み出し制御信号線222と、メモリブロック書き込み制御信号線223と、第1〜第
4のメモリブロック書き込みデータ信号線244〜247と、をまとめて、図5における
第1の第1階層メモリブロック入力信号線513とする。また、第1の第1階層メモリブ
ロック501からの出力信号線、すなわち、第1〜第4のメモリブロック読み出しデータ
信号線240〜243を、図5における第1の第1階層メモリブロック出力信号線517
とする。
わち、第1、第2のメモリブロックアドレス信号線220、221と、メモリブロック読
み出し制御信号線222と、メモリブロック書き込み制御信号線223と、第1〜第4の
メモリブロック書き込みデータ信号線244〜247と、を各々まとめて、図5における
第2〜第4の第1階層メモリブロック入力信号線514〜516とする。また、第2〜第
4の第1階層メモリブロック502〜504からの出力信号線、すなわち、第1〜第4の
メモリブロック読み出しデータ信号線240〜243を、図5における第2〜第4の第1
階層メモリブロック出力信号線518〜520とする。
らなる第2階層メモリブロックアドレスバス信号線511より供給される第1〜第4の第
2階層メモリブロックアドレス信号のうち、第3、第4の第2階層メモリブロックアドレ
ス信号から、第1〜第4の第2階層メモリブロック動作制御信号線からなる第2階層メモ
リブロック動作制御バス信号線512に供給する第1〜第4の第2階層メモリブロック動
作制御信号を生成する機能を有する。
ドレス信号の電位の組み合わせが”LL”の場合、読み出しまたは書き込みの対象となる
メモリセルは、第1の第1階層メモリブロック501に含まれる構成とする。また、同様
に、第3の第2階層メモリブロックアドレス信号と第4の第2階層メモリブロックアドレ
ス信号の電位の組み合わせが”LH”、”HL”、”HH”の場合、それぞれ、読み出し
または書き込みの対象となるメモリセルは、第2の第1階層メモリブロック502、第3
の第1階層メモリブロック503、第4の第1階層メモリブロック504に含まれる構成
とする。例えば、第3の第2階層メモリブロックアドレス信号が”L”でと第4の第2階
層メモリブロックアドレス信号が”H”の時は、第2の第1階層メモリブロック502が
読み出しまたは書き込みの対象となるメモリセルを含んでいる。
レス信号とが、”LL”の場合第1の第2階層メモリブロック動作制御信号を”H”とし
、第2、第3、第4の第2階層メモリブロック動作制御信号を”L”とする。同様に、第
3の第2階層メモリブロックアドレス信号と第4の第2階層メモリブロックアドレス信号
とが、”LH”、”HL”、”HH”の場合、それぞれ、第2、第3、第4の第2階層メ
モリブロック動作制御信号を各々”H”とし、他の第2階層メモリブロック動作制御信号
を”L”とする。
と、第2階層メモリブロック書き込み制御信号線509と、第1〜第4の第2階層メモリ
ブロック書き込みデータ信号線からなる第2階層メモリブロック書き込みデータバス信号
線510と、第2階層メモリブロックアドレスバス信号線511と、第2階層メモリブロ
ック動作制御バス信号線512と、から各々供給される第2階層メモリブロック読み出し
制御信号と、第2階層メモリブロック書き込み制御信号と、第1〜第4の第2階層メモリ
ブロック書き込みデータ信号と、第1、第2の第2階層メモリブロックアドレス信号と、
第1〜第4の第2階層メモリブロック動作制御信号と、から、第1〜第4の第1階層メモ
リブロック入力信号線513〜516に供給する第1〜第4の第1階層メモリブロック入
力信号を生成する機能を有する。
ロック読み出し制御信号と、第2階層メモリブロック書き込み制御信号と、第1〜第4の
第2階層メモリブロック書き込みデータ信号と、第1、第2の第2階層メモリブロックア
ドレス信号と、に応じた電位を、第1の第1階層メモリブロック入力信号とする。一方、
第2、第3、第4の第1階層メモリブロック入力信号は、第2階層メモリブロック読み出
し制御信号と、第2階層メモリブロック書き込み制御信号と、第2階層メモリブロック書
き込みデータ信号と、第2階層メモリブロックアドレス信号と、の値に依らずに一定値と
する。また、同様に、第2、第3、第4の第2階層メモリブロック動作制御信号が各々”
H”の場合、第2階層メモリブロック読み出し制御信号と、第2階層メモリブロック書き
込み制御信号と、第1〜第4の第2階層メモリブロック書き込みデータ信号と、第1、第
2の第2階層メモリブロックアドレス信号と、に応じた電位を、各々第2、第3、第4の
第1階層メモリブロック入力信号とする。一方、他の第1階層メモリブロック入力信号は
、第2階層メモリブロック読み出し制御信号と、第2階層メモリブロック書き込み制御信
号と、第2階層メモリブロック書き込みデータ信号と、第2階層メモリブロックアドレス
信号と、の値に依らずに一定値とする。
17〜520から供給される第1〜第4の第1階層メモリブロック出力信号と、第2階層
メモリブロック動作制御バス信号線512から供給される第1〜第4の第2階層メモリブ
ロック動作制御信号と、から、第1〜第4の第2階層メモリブロック読み出しデータ信号
線からなる第2階層メモリブロック読み出しデータバス信号線521に供給する第1〜第
4の第2階層メモリブロック読み出しデータ信号を生成する機能を有する。
階層メモリブロック動作制御信号に応じて選択し、バッファを介して、当該メモリブロッ
ク出力信号を、第2階層メモリブロック読み出しデータ信号として、第2階層メモリブロ
ック読み出しデータバス信号線521に供給する。
における第2階層メモリブロックアドレスバス信号線511と、第2階層メモリブロック
読み出し制御信号線508と、第2階層メモリブロック書き込み制御信号線509と、第
2階層メモリブロック書き込みデータバス信号線510と、から各々供給される第1〜第
4の第2階層メモリブロックアドレス信号と、第2階層メモリブロック読み出し制御信号
と、第2階層メモリブロック書き込み制御信号と、第1〜第4の第2階層メモリブロック
書き込みデータ信号と、のタイミングチャートを、図7における第1〜第4の信号701
〜704とする。なお、第1〜第4の第2階層メモリブロックアドレス信号の電位を順に
記して、第1の信号701を表している。同様に、第1〜第4の第2階層メモリブロック
書き込みデータ信号の電位を順に記して、第4の信号704を表している。
第1の期間718を、第2階層メモリブロック書き込み期間とする。また、第2階層メモ
リブロック読み出し制御信号が”H”である期間、すなわち図7の第3の期間720を、
第2階層メモリブロック読み出し期間とする。さらに、第2階層メモリブロック読み出し
制御信号と第2階層メモリブロック書き込み制御信号とが共に”L”である期間、すなわ
ち図7の第2の期間719を、第2階層メモリブロック待機期間とする。
号とが”LL”の場合、第1の第2階層メモリブロック動作制御信号は”H”となり、第
2、第3、第4の第2階層メモリブロック動作制御信号は”L”となる。同様に、第3の
第2階層メモリブロックアドレス信号と第4の第2階層メモリブロックアドレス信号とが
各々”LH”、”HL”、”HH”の場合、第2、第3、第4の第2階層メモリブロック
動作制御信号は各々”H”となり、他の第2階層メモリブロック動作制御信号は”L”と
なる。したがって、第1、第2の第2階層メモリブロック動作制御信号のタイミングチャ
ートは、図7における第5、第6の信号705、706のようになる。なお、第3、第4
の第2階層メモリブロック動作制御信号のタイミングチャートは、図7には示していない
が、常に”L”である。
出し制御信号と、第2階層メモリブロック書き込み制御信号と、第1〜第4の第2階層メ
モリブロック書き込みデータ信号と、第1、第2の第2階層メモリブロックアドレス信号
と、に対して、各々第1、第2、第3、第4の第2階層メモリブロック動作制御信号との
論理積を演算することで、第1〜第4の第1階層メモリブロック入力信号を生成するもの
とする。つまり、第1の第1階層メモリブロック動作制御信号が”H”の期間は、第2階
層メモリブロック読み出し制御信号と、第2階層メモリブロック書き込み制御信号と、第
1〜第4の第2階層メモリブロック書き込みデータ信号と、第1、第2の第2階層メモリ
ブロックアドレス信号と、が第1の第1階層メモリブロック入力信号となり、第2〜第4
の第1階層メモリブロック入力信号は、全て”L”となる。
リブロックアドレス信号のタイミングチャートは、図7における第7の信号707、第2
階層メモリブロック読み出し制御信号のタイミングチャートは、図7における第8の信号
708、第2階層メモリブロック書き込み制御信号のタイミングチャートは、図7におけ
る第9の信号709、第1〜第4の第2階層メモリブロック書き込みデータ信号のタイミ
ングチャートは、図7における第10の信号710となる。
号707を表している。同様に、第1〜第4の第2階層メモリブロック書き込みデータ信
号の電位を順に記して、第10の信号710を表している。第2階層メモリブロック書き
込み期間中に第1の第1階層メモリブロック501に格納されたデータが、第2階層メモ
リブロック読み出し期間に読み出される。したがって、第1の第2階層メモリブロック読
み出しデータ信号のタイミングチャートは、図7における第11の信号711となる。
ロックアドレス信号のタイミングチャートは、図7における第12の信号712、の第2
階層メモリブロック読み出し制御信号のタイミングチャートは、図7における第13の信
号713、の第2階層メモリブロック書き込み制御信号のタイミングチャートは、図7に
おける第14の信号714、第1〜第4の第2階層メモリブロック書き込みデータ信号の
タイミングチャートは、図7における第15の信号715となる。
信号712を表している。同様に、第1〜第4の第2階層メモリブロック書き込みデータ
信号の電位を順に記して、第15の信号715を表している。なお、第2階層メモリブロ
ック書き込み期間中に第2の第1階層メモリブロック502に格納されたデータが、第2
階層メモリブロック読み出し期間に読み出される。したがって、第2の第2階層メモリブ
ロック読み出しデータ信号のタイミングチャートは、図7における第16の信号716と
なる。
ク動作制御信号が”H”の場合は第1の第1階層メモリブロック出力信号を、第2の第2
階層メモリブロック動作制御信号が”H”の場合は第2の第1階層メモリブロック出力信
号を、第3の第2階層メモリブロック動作制御信号が”H”の場合は第3の第1階層メモ
リブロック出力信号を、第4の第2階層メモリブロック動作制御信号が”H”の場合は第
4の第1階層メモリブロック出力信号を、各々選択し、第1〜第4の第2階層メモリブロ
ック読み出しデータ信号とするものとする。この場合、第1〜第4の第2階層メモリブロ
ック読み出しデータ信号のタイミングチャートは、図7における第17の信号717とな
る。
第1階層メモリブロック入力信号は、全て”L”としている。これは、第2〜第4の第1
階層メモリブロック502〜504におけるブロック入力信号の電位は、図3におけるメ
モリブロック待機期間172の電位と等価である。すなわち、第2〜第4の第1階層メモ
リブロック502〜504における消費電力は、待機時の消費電力に等しい。同様に、第
2の第1階層メモリブロック動作制御信号が”H”の期間は、第1、第3、第4の第1階
層メモリブロック入力信号は、全て”L”となっている。これは、第1、第3、第4の第
1階層メモリブロック501、503、504における入力信号の電位は、図3における
メモリブロック待機期間172の電位と等価である。すなわち、第1、第3、第4の第1
階層メモリブロック501、503、504における消費電力は、待機時の消費電力に等
しい。したがって、第2階層メモリブロック500において、少なくともメモリブロック
全体の4分の3は、常に待機状態であり、メモリ全体の消費電力を大幅に軽減することが
可能である。
ック601〜604と、動作制御回路605と、入力信号制御回路606と、出力信号制
御回路607と、から構成される。ここで、第1〜第4の第2階層メモリブロック601
〜604は、図5における第2階層メモリブロック500である。つまり、本実施の形態
のメモリ600は、メモリ600自身とブロック図が同じ構成の第2階層メモリブロック
500を複数有している。
る第2階層メモリブロックアドレスバス信号線511と、第2階層メモリブロック読み出
し制御信号線508と、第2階層メモリブロック書き込み制御信号線509と、第2階層
メモリブロック書き込みデータバス信号線510と、をまとめて、図6における第1の第
2階層メモリブロック入力信号線613とする。また、第1の第2階層メモリブロック6
01からの出力信号線、すなわち、図5における第2階層メモリブロック読み出しデータ
バス信号線521を、図6における第1の第2階層メモリブロック出力信号線617とす
る。
わち、図5における第2階層メモリブロックアドレスバス信号線511と、第2階層メモ
リブロック読み出し制御信号線508と、第2階層メモリブロック書き込み制御信号線5
09と、第2階層メモリブロック書き込みデータバス信号線510と、を各々まとめて、
図6における第2〜第4の第2階層メモリブロック入力信号線614〜616とする。ま
た、第2〜第4の第2階層メモリブロック602〜604からの出力信号線、すなわち、
図5における第2階層メモリブロック読み出しデータバス信号線521を、図6における
第2〜第4の第2階層メモリブロック出力信号線618〜620とする。
信号線611より供給される第1〜第6のメモリアドレス信号のうち、第5、第6のメモ
リアドレス信号から、第1〜第4のメモリブロック動作制御信号線からなるメモリブロッ
ク動作制御バス信号線612に供給する第1〜第4のメモリブロック動作制御信号を生成
する機能を有する。
読み出しまたは書き込みの対象となるメモリセルは、第1の第2階層メモリブロック60
1に含まれる構成とする。また、同様に、第5のメモリアドレス信号と第6のメモリアド
レス信号とが各々”LH”、”HL”、”HH”の場合、読み出しまたは書き込みの対象
となるメモリセルは、各々第2の第2階層メモリブロック602、第3の第2階層メモリ
ブロック603、第4の第2階層メモリブロック604に含まれる構成とする。
”LL”、”LH”、”HL”、”HH”の場合、それぞれ、第1、第2、第3、第4の
メモリブロック動作制御信号を”H”とし、他のメモリブロック動作制御信号を”L”と
する。例えば、第5のメモリアドレス信号、第6のメモリアドレス信号の電位が共に”L
”の場合は、第1のメモリブロック動作制御信号を”H”とし、残りの第2〜第4のメモ
リブロック動作制御信号を”L”とする。
号線609と、第1〜第4のメモリ書き込みデータ信号線からなるメモリ書き込みデータ
バス信号線610と、メモリアドレスバス信号線611と、メモリブロック動作制御バス
信号線612と、から各々供給されるメモリ読み出し制御信号と、メモリ書き込み制御信
号と、第1〜第4のメモリ書き込みデータ信号と、第1、第2のメモリアドレス信号と、
第1〜第4の第2階層メモリブロック動作制御信号と、から、第1〜第4の第2階層メモ
リブロック入力信号線613〜616に供給する第1〜第4の第2階層メモリブロック入
力信号を生成する機能を有する。
と、メモリ書き込み制御信号と、第1〜第4のメモリ書き込みデータ信号と、第1、第2
のメモリアドレス信号と、に応じた電位を、第1の第2階層メモリブロック入力信号とす
る。一方、第2、第3、第4の第2階層メモリブロック入力信号は、メモリ読み出し制御
信号と、メモリ書き込み制御信号と、メモリ書き込みデータ信号と、メモリアドレス信号
と、の値に依らずに一定値とする。また、同様に、例えば、第2、第3、第4のメモリブ
ロック動作制御信号線が各々”H”の場合、メモリ読み出し制御信号と、メモリ書き込み
制御信号と、第1〜第4のメモリ書き込みデータ信号と、第1、第2のメモリアドレス信
号と、に応じた電位を、各々第2、第3、第4の第2階層メモリブロック入力信号とする
。一方、他の第2階層メモリブロック入力信号は、メモリ読み出し制御信号と、メモリ書
き込み制御信号と、メモリ書き込みデータ信号と、メモリアドレス信号と、の値に依らず
に一定値とする。
20から供給される第1〜第4の第2階層メモリブロック出力信号と、メモリブロック動
作制御バス信号線612から供給される第1〜第4のメモリブロック動作制御信号と、か
ら、第1〜第4のメモリ読み出しデータ信号線からなるメモリ読み出しデータバス信号線
621に供給する第1〜第4のメモリ読み出しデータ信号を生成する機能を有する。
リブロック動作制御信号に応じて選択し、バッファを介して、当該ブロック出力信号を、
メモリ読み出しデータ信号として、メモリ読み出しデータバス信号線621に供給する。
ある。図6におけるメモリアドレスバス信号線611と、メモリ読み出し制御信号線60
8と、メモリ書き込み制御信号線609と、メモリ書き込みデータバス信号線610と、
から各々供給される第1〜第6のメモリアドレス信号と、メモリ読み出し制御信号と、メ
モリ書き込み制御信号と、第1〜第4のメモリ書き込みデータ信号と、のタイミングチャ
ートを、図8における第1〜第4の信号801〜804とする。なお、第1〜第6のメモ
リアドレス信号の電位を順に記して、第1の信号801を表している。同様に、第1〜第
4のメモリ書き込みデータ信号の電位を順に記して、第4の信号804を表している。
を、メモリ書き込み期間とする。また、メモリ読み出し制御信号が”H”である期間、す
なわち図8の第3の期間820を、メモリ読み出し期間とする。さらに、メモリ読み出し
制御信号とメモリ書き込み制御信号とが共に”L”である期間、すなわち図8の第2の期
間819を、メモリ待機期間とする。
リブロック動作制御信号は”H”となり、第2、第3、第4のメモリブロック動作制御信
号は”L”となる。同様に、第5のメモリアドレス信号と第6のメモリアドレス信号とが
各々”LH”、”HL”、”HH”の場合、第2、第3、第4のメモリブロック動作制御
信号は各々”H”となり、他のメモリブロック動作制御信号は”L”となる。したがって
、第1、第2のメモリブロック動作制御信号のタイミングチャートは、図8における第5
、第6の信号805、806のようになる。なお、第3、第4のメモリブロック動作制御
信号のタイミングチャートは、図8には示していないが、常に”L”である。
き込み制御信号と、第1〜第4のメモリ書き込みデータ信号と、第1〜第4のメモリアド
レス信号と、に対して、各々第1、第2、第3、第4のメモリブロック動作制御信号との
論理積を演算することで、第1〜第4の第2階層メモリブロック入力信号を生成するもの
とする。つまり、第1のメモリブロック動作制御信号が”H”の期間は、メモリ読み出し
制御信号と、メモリ書き込み制御信号と、第1〜第4のメモリ書き込みデータ信号と、第
1〜第4のメモリアドレス信号と、が第1の第2階層メモリブロック入力信号となり、第
2〜第4の第2階層メモリブロック入力信号は、全て”L”となる。
リブロックアドレス信号のタイミングチャートは、図8における第7の信号807、第2
階層メモリブロック読み出し制御信号のタイミングチャートは、図8における第8の信号
808、第2階層メモリブロック書き込み制御信号のタイミングチャートは、図8におけ
る第9の信号809、第1〜第4の第2階層メモリブロック書き込みデータ信号のタイミ
ングチャートは、図8における第10の信号810となる。
号807を表している。同様に、第1〜第4の第2階層メモリブロック書き込みデータ信
号の電位を順に記して、第10の信号810を表している。メモリ書き込み期間中に第1
の第2階層メモリブロック601に格納されたデータが、メモリ読み出し期間に読み出さ
れる。したがって、第1の第2階層メモリブロック読み出しデータ信号のタイミングチャ
ートは、図8における第11の信号811となる。
ロックアドレス信号のタイミングチャートは、図8における第12の信号812、第2階
層メモリブロック読み出し制御信号のタイミングチャートは、図8における第13の信号
813、第2階層メモリブロック書き込み制御信号のタイミングチャートは、図8におけ
る第14の信号814、第1〜第4の第2階層メモリブロック書き込みデータ信号のタイ
ミングチャートは、図8における第15の信号815となる。
信号812を表している。同様に、第1〜第4の第2階層メモリブロック書き込みデータ
信号の電位を順に記して、第15の信号815を表している。なお、メモリ書き込み期間
中に第2の第2階層メモリブロック602に格納されたデータが、メモリ読み出し期間に
読み出される。したがって、第2の第2階層メモリブロック読み出しデータ信号のタイミ
ングチャートは、図8における第16の信号816となる。
”H”の場合は第1の第2階層メモリブロック出力信号を、第2のメモリブロック動作制
御信号が”H”の場合は第2の第2階層メモリブロック出力信号を、第3のメモリブロッ
ク動作制御信号が”H”の場合は第3の第2階層メモリブロック出力信号を、第4のメモ
リブロック動作制御信号が”H”の場合は第4の第2階層メモリブロック出力信号を、各
々選択し、第1〜第4のメモリ読み出しデータ信号とするものとする。この場合、第1〜
第4のメモリ読み出しデータ信号のタイミングチャートは、図8における第17の信号8
17となる。
第2階層メモリブロック入力信号は、全て”L”としている。これは、第2〜第4の第2
階層メモリブロック602〜604における第2階層メモリブロック入力信号の電位は、
図7における第2階層メモリブロック待機期間719の電位と等価である。すなわち、第
2〜第4の第2階層メモリブロック602〜604における消費電力は、待機時の消費電
力に等しい。同様に、第2の第2階層メモリブロック動作制御信号が”H”の期間は、第
1、第3、第4の第2階層メモリブロック入力信号は、全て”L”となっている。これは
、第1、第3、第4の第2階層メモリブロック601、603、604における入力信号
の電位は、図7における第2階層メモリブロック待機期間719の電位と等価である。す
なわち、第1、第3、第4の第2階層メモリブロック601、603、604における消
費電力は、待機時の消費電力に等しい。したがって、メモリ600において、少なくとも
全体の4分の3は、常に待機状態であり、メモリ全体の消費電力を大幅に軽減することが
可能であることがわかる。
なくとも4分の3は、常に待機状態である。したがって、メモリ600において、少なく
とも全体の16分の15は、常に待機状態であり、メモリ全体の消費電力を大幅に軽減す
ることが可能であることがわかる。
ルを含むメモリブロックの入力信号のみを変化させ、他のメモリブロックの入力信号を変
化しない。すなわち、当該メモリセルを含むメモリブロック以外のメモリブロックにおけ
る消費電力は、待機時の消費電力となる。具体的には、本実施の形態における例の場合は
、少なくともメモリ全体の16分の15を待機時と同様の状態にすることができる。した
がって、全体の消費電力を大幅に低減することができる。なお、メモリブロックは対称に
配置して、メモリを構成する。このようにすることで、メモリアレイにおける読み出しビ
ット線または書き込みビット線の配線長を短縮し、負荷容量を軽減すると同時に、メモリ
ブロック内のあらゆるアドレスのメモリセルに対するデータ読み出しまたは書き込みにお
いて、消費電流を均一にできる。
構成された、高性能且つ低消費電力の半導体装置を提供することができる。
る。図9(A)、図9(B)は、本発明における半導体装置に搭載するメモリを、SRA
M(Static RAM)とした場合の、メモリセル(図9(A))と、列RW回路(
図9(B))と、の例である。また、図9(C)、図9(D)は、本発明における半導体
装置に搭載するメモリを、マスクROMとした場合の、メモリセル(図9(C))と、列
RW回路(図9(D))と、の例である。
用いて構成した場合について説明する。
902、903と、第1、第2のスイッチトランジスタ904、905と、第1、第2の
インバータ906、907と、から構成される。第1、第2のスイッチトランジスタ90
4、905のゲート電極は、ワード信号線901に電気的に接続されている。また、第1
、第2のスイッチトランジスタ904、905のドレイン電極は、各々第1、第2のビッ
ト信号線902、903と電気的に接続されている。第1のインバータ906の入力端子
と、第2のインバータ907の出力端子と、第1のスイッチトランジスタ904のソース
電極と、は電気的に接続されている。第2のインバータ907の入力端子と、第1のイン
バータ906の出力端子と、第2のスイッチトランジスタ905のソース電極と、は電気
的に接続されている。第1、第2のインバータ906、907でラッチ908が構成され
る。
4〜219に相当する。但し、書き込みワード信号線と、読み出しワード信号線と、を共
通にして、ワード信号線901としている。また、読み出しビット信号線と、書き込みビ
ット信号線と、を共通にして、且つ、正信号と負信号とを供給する1対の信号線、すなわ
ち第1、第2のビット信号線902、903としている。
スアンプ911と、第1、第2のトランジスタ912、913と、インバータ914と、
読み出し制御信号線915と、読み出しデータ信号線916と、書き込み制御信号線91
7と、書き込みデータ信号線918と、反転書き込みデータ信号線919と、から構成さ
れている。
線915と、読み出しデータ信号線916と、電気的に接続されている。第1、第2のト
ランジスタ912、913のゲート電極は、書き込み制御信号線917と電気的に接続さ
れており、ドレイン電極は、各々第1、第2のビット信号線902、903と電気的に接
続されており、ソース電極は、各々書き込みデータ信号線918、反転書き込みデータ信
号線919と電気的に接続されている。インバータ914の入力端子、出力端子は、各々
書き込みデータ信号線918、反転書き込みデータ信号線919と電気的に接続されてい
る。
する。但し、読み出しビット信号線と、書き込みビット信号線と、を共通にして、且つ、
正信号と負信号とを供給する1対の信号線、すなわち第1、第2のビット信号線902、
903としている。
のビット信号線902と、第2のビット信号線903と、から各々供給される第1のビッ
ト信号と、第2のビット信号と、の微小な電位差から、第1、第2のビット信号の電位を
高速に検出し、読み出しデータ信号線916に、読み出しデータ信号を供給する機能を有
する。また、書き込みデータ信号線918から供給される書き込みデータ信号は、インバ
ータ914により、反転書き込みデータ信号として反転書き込みデータ信号線919に供
給される。
17に供給する書き込み制御信号を”H”とする。続いて、書き込みデータ信号線918
より、書き込みデータ信号を供給する。ここでは、例えば”H”とする。この時、反転書
き込みデータ信号線919より供給される反転書き込みデータ信号は”L”となる。書き
込みデータ信号と、反転書き込みデータ信号と、は、各々第1、第2のトランジスタ91
2、913と、を介して、第1、第2のビット信号線902、903に、第1、第2のビ
ット信号として供給され、各々”H”、”L”、となる。
。この時、ラッチ908において、第1のインバータ906の入力と第2のインバータ9
07の出力と、が”H”、第1のインバータ906の出力と第2のインバータ907の入
力と、が”L”となり、メモリセルへのデータの書き込みが完了する。
御信号線917に供給する書き込み制御信号を”L”とし、第1、第2のビット信号線9
02,903の電位を、フロート状態とする。続いて、ワード信号線901に供給される
ワード信号を”H”とする。この時、ラッチ908で保持している電位が、第1、第2の
ビット信号として、第1、第2のビット信号線902、903に供給される。例えば、ラ
ッチ908において、第1のインバータ906の入力と第2のインバータ907の出力と
、に”H”、第1のインバータ906の出力と第2のインバータ907の入力と、に”L
”となるデータが格納されている場合、第1、第2のビット信号は、それぞれ”H”、”
L”となる。ここで、読み出し制御信号線915に供給する読み出し制御信号を”H”と
する。この時、センスアンプ911により、読み出しデータ信号線916に、読み出しデ
ータ信号として、”H”が供給される。すなわち、データが読み出されたことになる。
用いて構成した場合について説明する。
モリトランジスタ923と、から構成される。メモリトランジスタ923のゲート電極は
、ワード信号線921に電気的に接続されている。メモリトランジスタ923のドレイン
電極は、ビット信号線922と電気的に接続されている。メモリトランジスタ923のソ
ース電極は、接地配線と電気的に接続されている。なお、図9(C)では、メモリセルが
、データ”L”を格納している例を示している。データ”H”を格納している例の場合に
は、メモリトランジスタ923のソース電極を、浮遊状態としておけばよい。すなわち、
メモリトランジスタ923のソース電極を、接地配線と電気的に接続するか否かにより、
データ”L”かデータ”H”を格納することが出来る。
4〜219に相当する。但し、書き込み機能は有していないため、書き込みワード信号線
と、書き込みビット信号線は存在しない。
ンジスタ932と、読み出しデータ信号線933と、読み出し制御信号線934と、から
構成されている。
接続されている。トランジスタ932のゲート電極と、ソース電極と、ドレイン電極とは
、各々読み出し制御信号線934と、電源線と、ビット信号線922と、電気的に接続さ
れている。
する。但し、書き込み機能は有していないため、書き込みデータ信号線と、書き込み制御
信号線は存在しない。
”とする。この時、トランジスタ932より、”H”電位がビット信号線922に供給さ
れ、ビット信号線922の電位は”H”となる。また、ラッチ回路931には、”H”が
格納される。また、読み出しデータ信号線933に、読み出しデータ信号として、”H”
が供給される。続いて、読み出し制御信号を”H”とする。この時、ラッチ回路931に
より、ビット信号線922の電位は”H”のままである。また、読み出しデータ信号も”
H”のままである。
る。この時、メモリトランジスタ923より、ビット信号線922に、ビット信号として
、”L”が供給される。すると、ラッチ回路931には、”L”が格納され、読み出しデ
ータ信号も”L”となる。
モリセルが、データ”H”を格納している場合には、ワード信号線921に供給されるワ
ード信号を”H”とした時、メモリトランジスタ923は、ビット信号を駆動する能力は
無い。すなわち、ラッチ回路931には、”H”が格納されたままで、読み出しデータも
”H”のままである。すなわち、データが読み出されたことになる。
構成された、高性能且つ低消費電力の半導体装置を提供する。
いて説明する。図10は、本発明における半導体装置に搭載するメモリが4つのメモリブ
ロックを有する場合の配置例である。
、制御回路1005と、メモリ入出力バス信号線1006と、第1〜第4のメモリブロッ
ク入出力バス信号線1007〜1010と、から構成される。ここで、メモリ入出力バス
信号線1006は、メモリ1000の入力信号線と、出力信号線と、をまとめて表した信
号線である。例えば、図1のメモリ100における、メモリ読み出し制御信号線108と
、メモリ書き込み制御信号線109と、メモリ書き込みデータバス信号線110と、メモ
リアドレスバス信号線111と、メモリ読み出しデータバス信号線121と、をまとめて
表した信号線である。また、第1〜第4のメモリブロック入出力バス信号線1007〜1
010は、第1〜第4のメモリブロック1001〜1004における入力信号線と、出力
信号線と、を各々まとめて表した信号線である。例えば、図1のメモリ100における、
第1〜第4のメモリブロック入力信号線113〜116と、第1〜第4のメモリブロック
出力信号線117〜120と、を各々まとめて表した信号線である。
図1のメモリ100において、動作制御回路105と、入力信号制御回路106と、出力
信号制御回路107と、をまとめて表した回路である。
垂直軸に対して線対称に配置されている。また、第3のメモリブロック1003は、第1
のメモリブロック1001と、水平軸に対して線対称に配置されている。さらに、第4の
メモリブロック1004は、第1のメモリブロック1001と、点対称に配置されている
。
第4のメモリブロック入出力バス信号線1007〜1010は、概ね長さを等しくするこ
とができる。つまり、メモリブロック入出力バス信号線に負荷される容量は、概ね等しく
することができる。したがって、各々のメモリブロックに対するデータ読み出し、及びデ
ータ書き込み時に、メモリブロック入出力バス信号線の充電・放電における消費電力は概
ね等しくすることができる。
配、放熱対策などを施す必要がある。つまり、読み出しまたは書き込みの対象となるメモ
リセルの物理アドレスに依存して、消費電力が異なる場合は、設計コストが増大すること
になる。一方、本実施例におけるメモリを搭載する半導体装置では、メモリセルの物理ア
ドレスに依存せずに、消費電力を低減することができる。
ける第1〜第4のメモリブロック1001〜1004を、第2階層メモリブロックとし、
各々複数の第1階層メモリブロックから構成することができる。この場合、図10のメモ
リ1000における第1〜第4のメモリブロック1001〜1004と同様に、第1〜第
4の第1階層メモリブロックを配置すれば良い。
n階層メモリブロックから構成し、第m(2≦m≦n)階層メモリブロックを、第(m−
1)階層メモリブロックから構成することができる。この場合、第m階層メモリブロック
は、図10のメモリ1000における第1〜第4のメモリブロック1001〜1004と
同様に、第1〜第4の第(m−1)階層メモリブロックを配置すれば良い。
書き込みの対象となるメモリセルの物理アドレスに依存せずに、消費電力を一定に近づけ
ることができる。
構成された、高性能且つ低消費電力の半導体装置を提供することができる。
。つまり、本発明はメモリを具備した電子機器を含むものである。例えば、本発明のメモ
リを適用した電子機器として、ビデオカメラやデジタルカメラ等のカメラ、ゴーグル型デ
ィスプレイ(ヘッドマウントディスプレイ)、ナビゲーションシステム、音響再生装置(
カーオーディオ、オーディオコンポ等)、コンピュータ、ゲーム機器、携帯情報端末(モ
バイルコンピュータ、携帯電話、携帯型ゲーム機または電子書籍等)、記録媒体を備えた
画像再生装置(具体的にはDVD(digital versatile disc)等
の記録媒体を再生し、その画像を表示しうるディスプレイを備えた装置)などが挙げられ
る。それら電子機器の具体例を図11に示す。
(A)の裏側を示す図である。このデジタルカメラは、筐体2111、表示部2112、
レンズ2113、操作キー2114、シャッターボタン2115などを有する。また、取
り出し可能な不揮発性のメモリ2116を備えており、当該デジタルカメラで撮影したデ
ータをメモリ2116に記憶させておく構成となっている。本発明のメモリを不揮発性の
メモリ2116に適用することができる。
の携帯電話は筐体2121、表示部2122、操作キー2123などを含む。また、携帯
電話は、取り出し可能な不揮発性のメモリ2125を備えており、当該携帯電話の電話番
号等のデータ、映像、音楽データ等をメモリ2125に記憶させ再生することができる。
本発明のメモリは当該メモリ2125に適用することができる。
である。図11(D)に示すデジタルプレーヤーは、本体2130、表示部2131、メ
モリ部2132、操作部2133、イヤホン2134等を含んでいる。なお、イヤホン2
134の代わりにヘッドホンや無線式イヤホンを用いることができる。メモリ部2132
は、本発明のメモリを用いることができる。例えば、記録容量が20〜200ギガバイト
(GB)の大容量メモリを用い、操作部2133を操作することにより、映像や音声(音
楽)を記録、再生することができる。なお、表示部2131は黒色の背景に白色の文字を
表示することで消費電力を抑えられる。これは携帯型のオーディオ装置において特に有効
である。なお、メモリ部2132は取り出し可能な構成としてもよい。
ックは、本体2141、表示部2142、操作キー2143、メモリ部2144を含んで
いる。またモデムが本体2141に内蔵されていてもよいし、無線で情報を送受信できる
構成としてもよい。メモリ部2144は、本発明を用いて形成された不揮発性の半導体記
憶装置を用いることができる。例えば、記録容量が20ギガバイト〜200ギガバイト(
GB)のNAND型不揮発性メモリを用い、操作キー2143を操作することにより、映
像や音声(音楽)を記録、再生することができる。なお、メモリ部2144は、取り出し
可能な構成としてもよい。
の電子機器に用いることが可能である。本発明のメモリは大容量でかつ低消費電力である
ため、図11に示すようなバッテリー駆動の電子機器において、バッテリー駆動時間に影
響を与えず、大容量のデータを持ち運びできることを可能にする。
AM(SRAM)を構成する一例について、図12〜図14を参照して説明する。
る結晶性の半導体で形成することが好ましい。例えば、シリコン膜をレーザアニールなど
によって結晶化された多結晶シリコン、単結晶シリコンなどが適用される。その他にも半
導体特性を示す、金属酸化物半導体、アモルファスシリコン、有機半導体を適用すること
も可能である。
トランジスタの半導体領域として確定されるよりも広い面積を有する領域)に形成する。
そして、フォトリソグラフィー技術によって、半導体層上にマスクパターンを形成する。
そのマスクパターンを利用して半導体層をエッチング処理することにより、TFTのソー
ス領域及びドレイン領域及びチャネル形成領域を含む特定形状の島状の半導体層1510
、1511を形成する。その半導体層1510、1511の形状はレイアウトの適切さを
考慮して決められる。
2(B)に示すマスクパターン1520を備えている。このマスクパターン1520は、
フォトリソグラフィー工程で用いるレジストがポジ型かネガ型かで異なる。ポジ型レジス
トを用いる場合には、図12(B)で示すマスクパターン1520は、遮光部として作製
される。マスクパターン1520は、多角形の頂部Aを削除した形状となっている。また
、屈曲部Bにおいては、その角部が直角とならないように屈曲する形状となっている。こ
のフォトマスクのパターンは、例えば、パターンの角部において、一辺が10μm以下の
大きさの直角三角形を削除している。
層1510、1511に反映される。その場合、マスクパターン1520と相似の形状が
転写されても良いが、マスクパターン1520の角部がさらに丸みを帯びるように転写さ
れていても良い。すなわち、マスクパターン1520よりもさらにパターン形状をなめら
かにした、丸め部を設けても良い。
一部に含む絶縁層が形成される。この絶縁層を形成する目的の一つはゲート絶縁層である
。そして、図13(A)で示すように、半導体層と一部が重なるようにゲート配線161
2、1613、1614を形成する。ゲート配線1612は半導体層1510に対応して
形成される。ゲート配線1613は半導体層1510、1511に対応して形成される。
また、ゲート配線1614は半導体層1510、1511に対応して形成される。ゲート
配線は、金属層又は導電性の高い半導体層を成膜し、フォトリソグラフィー技術によって
その形状を絶縁層上に作り込む。
621を備えている。このマスクパターン1621は、角部において、一辺が10μm以
下の直角三角形、または、一辺が配線の線幅の1/2以下で、線幅の1/5以上の長さの
直角三角形を削除している。図13(B)で示すマスクパターン1621は、その形状が
、図13(A)で示すゲート配線1612、1613、1614に反映される。その場合
、マスクパターン1621と相似の形状が転写されても良いが、マスクパターン1621
の角部がさらに丸みを帯びるように転写されていても良い。すなわち、マスクパターン1
621よりもさらにパターン形状をなめらかにした、丸め部を設けても良い。すなわち、
ゲート配線1612、1613、1614の角部は、線幅の1/2以下であって1/5以
上に角部に丸みをおびさせる。凸部はプラズマによるドライエッチの際、異常放電による
微粉の発生を抑え、凹部では、洗浄のときに、たとえできた微粉であっても、それが角に
集まりやすいのを洗い流す結果として歩留まり向上が甚だしく実現できるという効果を有
する。
絶縁層は酸化シリコンなどの無機絶縁材料若しくポリイミドやアクリル樹脂などを使った
有機絶縁材料を使って形成する。この層間絶縁層とゲート配線1612、1613、16
14の間には窒化シリコン若しくは窒化酸化シリコンなどの絶縁層を介在させても良い。
また、層間絶縁層上にも窒化シリコン若しくは窒化酸化シリコンなどの絶縁層を設けても
良い。この絶縁層は、外因性の金属イオンや水分などTFTにとっては良くない不純物に
より半導体層やゲート絶縁層を汚染するのを防ぐことができる。
半導体層に対応して設けられる。金属若しくは金属化合物の一層若しくは複数層で形成さ
れる配線層は、フォトリソグラフィー技術によってマスクパターンが形成され、エッチン
グ加工により所定のパターンに形成される。そして、図14(A)で示すように、半導体
層と一部が重なるように配線1715〜1720を形成する。配線はある特定の素子間を
連結する。配線は特定の素子と素子の間を直線で結ぶのではなく、レイアウトの制約上屈
曲部が含まれる。また、コンタクト部やその他の領域において配線幅が変化する。コンタ
クト部では、コンタクトホールが配線幅と同等若しくは大きい場合には、その部分で配線
幅が広がるように変化する。
クパターン1722を備えている。この場合においても、配線は、その角部において一辺
が10μm以下の直角三角形、または、一辺が配線の線幅の1/2以下で、線幅の1/5
以上の長さの直角三角形を削除し、角部が丸みをおびるパターンを有せしめる。角部は、
線幅の1/2以下で、1/5以上に角部に丸みをおびさせる。このような配線は、凸部は
プラズマによるドライエッチの際、異常放電による微粉の発生を抑え、凹部では、洗浄の
ときに、たとえできた微粉であっても、それが角に集まりやすいのを洗い流す結果として
歩留まり向上が甚だしく実現できるという効果を有する。配線の角部がラウンドをとるこ
とにより、電気的にも伝導させ易くなる。また、複数の平行配線では、ゴミを洗い流すの
にはきわめて好都合である。
膜トランジスタ1725、1726が形成されている。nチャネル型薄膜トランジスタ1
723とpチャネル型薄膜トランジスタ1725及びnチャネル型薄膜トランジスタ17
24とpチャネル型薄膜トランジスタ1726はインバータを構成している。この6つの
薄膜トランジスタを含む回路はSRAMを形成している。これらの薄膜トランジスタの上
層には、窒化シリコンや酸化シリコンなどの絶縁層が形成されていても良い。
に提供することができる。
図16を参照して説明する。
ランジスタの他、薄膜トランジスタ(TFT)で構成することもできる。図15はこれら
の回路を構成する薄膜トランジスタの断面構造を示す図である。図15には、nチャネル
型薄膜トランジスタ1821、nチャネル型薄膜トランジスタ1822、容量素子182
4、抵抗素子1825、pチャネル型薄膜トランジスタ1823が示されている。各薄膜
トランジスタは半導体層1805、絶縁層1808、ゲート電極1809を備えている。
ゲート電極1809は、第1導電層1803と第2導電層1802の積層構造で形成され
ている。また、図16(A)〜(E)は、図15で示すnチャネル型薄膜トランジスタ1
821、nチャネル型薄膜トランジスタ1822、容量素子1824、抵抗素子1825
、pチャネル型薄膜トランジスタ1823にそれぞれ対応する上面図であり、併せて参照
することができる。
の流れる方向)において、ゲート電極の両側に低濃度ドレイン(LDD)とも呼ばれ、配
線1804とコンタクトを形成するソース領域及びドレイン領域を形成する不純物領域1
806の不純物濃度よりも低濃度にドープされた不純物領域1807が半導体層1805
に形成されている。不純物領域1806と不純物領域1807には、nチャネル型薄膜ト
ランジスタ1821を構成する場合、n型を付与する不純物としてリンなどが添加されて
いる。LDDはホットエレクトロン劣化や短チャネル効果を抑制する手段として形成され
る。
9において、第1導電層1803は、第2導電層1802の両側に広がって形成されてい
る。この場合において、第1導電層1803の膜厚は、第2導電層の膜厚よりも薄く形成
されている。第1導電層1803の厚さは、10〜100kVの電界で加速されたイオン
種を通過させることが可能な厚さに形成されている。不純物領域1807はゲート電極1
809の第1導電層1803と重なるように形成されている。すなわち、ゲート電極18
09とオーバーラップするLDD領域を形成している。この構造は、ゲート電極1809
において、第2導電層1802をマスクとして、第1導電層1803を通して一導電型の
不純物を添加することにより、自己整合的に不純物領域1807を形成している。すなわ
ち、ゲート電極とオーバーラップするLDDを自己整合的に形成している。
いられるトランスミッションゲート(アナログスイッチとも呼ぶ)を構成する薄膜トラン
ジスタに適用される。これらのTFTは、ソース電極やドレイン電極に正負両方の電圧が
印加されるため、ゲート電極の両側にLDDを設けることが好ましい。
れらの両端を揃えるようにパターニングしてもよい。その結果、微細なゲート配線を形成
することができる。またゲート電極とオーバーラップするLDDを自己整合的に形成する
必要もないからである。
領域1806の不純物濃度よりも低濃度にドープされた不純物領域1807が半導体層1
805に形成されている。図16(B)で示すように、nチャネル型薄膜トランジスタ1
822のゲート電極1809において、第1導電層1803は、第2導電層1802の片
側に広がって形成されている。この場合も同様に、第2導電層1802をマスクとして、
第1導電層1803を通して一導電型の不純物を添加することにより、自己整合的にLD
Dを形成することができる。
、もしくは負電圧のみが印加される薄膜トランジスタに適用すればよい。具体的には、イ
ンバータ回路、NAND回路、NOR回路、ラッチ回路といった論理ゲートを構成する薄
膜トランジスタや、センスアンプ、定電圧発生回路、VCOといったアナログ回路を構成
する薄膜トランジスタに適用すればよい。
層1808を挟んで形成されている。容量素子1824を形成する半導体層1805には
、不純物領域1810と不純物領域1811を備えている。不純物領域1811は、半導
体層1805において第1導電層1803と重なる位置に形成される。また、不純物領域
1810は配線1804とコンタクトを形成する。不純物領域1811は、第1導電層1
803を通して一導電型の不純物を添加することができるので、不純物領域1810と不
純物領域1811に含まれる不純物濃度は同じにすることもできるし、異ならせることも
可能である。いずれにしても、容量素子1824において、半導体層1805は電極とし
て機能させるので、一導電型の不純物を添加して低抵抗化しておくことが好ましい。また
、第1導電層1803は、図16(C)に示すように、第2導電層1802を補助的な電
極として利用することにより、電極として十分に機能させることができる。このように、
第1導電層1803と第2導電層1802を組み合わせた複合的な電極構造とすることに
より、容量素子1824を自己整合的に形成することができる。
回路が有する共振容量として用いられる。特に、共振容量は、容量素子の2端子間に正負
両方の電圧が印加されるため、2端子間の電圧の正負によらず容量として機能することが
必要である。
る。第1導電層1803は30〜150nm程度の厚さに形成されるので、その幅や長さ
を適宜設定して抵抗素子を構成することができる。
られる。また、VCOなどで電流を制御する場合の負荷としても用いられる場合がある。
抵抗素子は、高濃度に不純物元素を含む半導体層や、膜厚の薄い金属層によって構成すれ
ばよい。抵抗値が膜厚、膜質、不純物濃度、活性化率などに依存する半導体層に対して、
金属層は、膜厚、膜質という少ないパラメータにより抵抗値が決定するため、抵抗素子の
ばらつきを小さくすることができ好ましい。
不純物領域1812を備えている。この不純物領域1812は、配線1804とコンタク
トを形成するソース領域及びドレイン領域を形成する。ゲート電極1809の構成は第1
導電層1803と第2導電層1802が重畳した構成となっている。pチャネル型薄膜ト
ランジスタ1823はLDDを設けないシングルドレイン構造である。pチャネル型薄膜
トランジスタ1823を形成する場合、不純物領域1812にはp型を付与する不純物と
して硼素などが添加される。一方、不純物領域1812にリンを添加すればシングルドレ
イン構造のnチャネル型薄膜トランジスタとすることもできる。
対してマイクロ波で励起され、電子温度が2eV以下、イオンエネルギーが5eV以下、
電子密度が1011〜1013/cm3程度である高密度プラズマ処理によって酸化又は
窒化処理してもよい。このとき、基板温度を300〜450℃とし、酸化雰囲気(O2、
N2Oなど)又は窒化雰囲気(N2、NH3など)で処理することにより、半導体層18
05とゲート絶縁層として機能する絶縁層1808の界面の欠陥準位を低減することがで
きる。ゲート絶縁層として機能する絶縁層1808対してこの処理を行うことにより、こ
の絶縁層の緻密化を図ることができる。すなわち、荷電欠陥の生成を抑え、トランジスタ
のしきい値電圧の変動を抑えることができる。また、トランジスタを3V以下の電圧で駆
動させる場合には、このプラズマ処理により酸化若しくは窒化された絶縁層をゲート絶縁
層として機能する絶縁層1808として適用することができる。また、トランジスタの駆
動電圧が3V以上の場合には、このプラズマ処理で半導体層1805の表面に形成した絶
縁層とCVD法(プラズマCVD法若しくは熱CVD法)で堆積した絶縁層とを組み合わ
せてゲート絶縁層として機能する絶縁層1808を形成することができる。また、同様に
この絶縁層は、容量素子1824の誘電体層としても利用することができる。この場合、
このプラズマ処理で形成された絶縁層は、1〜10nmの厚さで形成され、緻密な膜であ
るので、大きな電荷容量を持つ容量素子を形成することができる。
より、さまざまな構成の素子を形成することができる。第1導電層のみが形成される領域
と、第1導電層と第2導電層が積層されている領域は、回折格子パターン或いは半透膜か
らなる光強度低減機能を有する補助パターンを設置したフォトマスクまたはレチクルを用
いて形成することができる。すなわち、フォトリソグラフィー工程において、フォトレジ
ストを露光する際に、フォトマスクの透過光量を調節して、現像されるレジストマスクの
厚さを異ならせる。この場合、フォトマスクまたはレチクルに解像度限界以下のスリット
を設けて上記複雑な形状を有するレジストを形成してもよい。また、現像後に約200℃
のベークを行ってフォトレジスト材料で形成されるマスクパターンを変形させてもよい。
置したフォトマスクまたはレチクルを用いることにより、第1導電層のみが形成される領
域と、第1導電層と第2導電層が積層されている領域を連続して形成することができる。
図16(A)に示すように、第1導電層のみが形成される領域を半導体層上に選択的に形
成することができる。このような領域は、半導体層上において有効であるが、それ以外の
領域(ゲート電極と連続する配線領域)では必要がない。このフォトマスク又はレチクル
を用いることにより、配線部分は、第1導電層のみの領域を作らないで済むので、配線密
度を高めることができる。
タルまたはモリブデンなどの高融点金属、又は高融点金属を主成分とする合金もしくは化
合物を30〜50nmの厚さで形成する。また、第2導電層はタングステン、クロム、タ
ンタル、窒化タンタルまたはモリブデンなどの高融点金属、又は高融点金属を主成分とす
る合金もしくは化合物で300〜600nmの厚さに形成する。例えば、第1導電層と第
2導電層をそれぞれ異なる導電材料を用い、後に行うエッチング工程でエッチングレート
の差が生じるようにする。一例として、第1導電層に窒化タンタルを用い、第2導電層と
してタングステン膜を用いることができる。
ーンを設置したフォトマスクまたはレチクルを用いて、電極構造の異なるトランジスタ、
容量素子、抵抗素子を、同じパターニング工程によって作り分けることができることを示
している。これにより、回路の特性に応じて、形態の異なる素子を、工程を増やすことな
く作り込み、集積化することができる。
電力の無線チップを、より軽量で安価に提供することができる。
下、無線チップという)が脚光を浴びている。無線チップは、無線通信装置(以下、リー
ダ/ライタという)を使った通信信号(動作磁界)の授受により、データを書き込む、ま
たは、データを読み出すことができる。
ードなどを利用した商品管理は広く一般的に用いられているが、バーコードはデータを光
学的に読み取るため、遮蔽物があるとデータを読み取れない。一方、無線チップでは、無
線でデータを読み取るため、遮蔽物があっても読み取れる。従って、商品管理を効率化、
低コスト化することができる。その他、乗車券、航空旅客券、料金の自動精算など、広範
に応用することができる。
まっている。例えば、送受信データを暗号化することで、第三者へのデータ漏洩を防止す
ることができる。これには、復号化/暗号化の処理をハードウェア的に処理する方式と、
ソフトウェア的に処理する方式と、ハードウェア及びソフトウェアを併用する方式と、が
考えられる。ハードウェア的に処理する方式では、復号化/暗号化を行う専用回路で演算
回路を構成する。ソフトウェア的に処理する方式では、CPU(Central Pro
cessing Unit:中央処理装置)と大規模メモリとで演算回路を構成し、復号
化/暗号化プログラムをCPUで実行する。ハードウェア及びソフトウェアを併用する方
式では、専用回路と、CPUと、メモリと、で演算回路を構成し、専用回路で復号化/暗
号化の演算処理の一部分を行い、残りの演算処理のプログラムをCPUで実行する。いず
れも無線チップに大容量のメモリを搭載することが要求される。本発明を適用することに
より、メモリの大容量化しても、消費電力があがることを回避することができる。
について図17〜図19を用いて説明する。図17は、無線チップのブロック図であり、
図18は無線チップのレイアウト図であり、図19は無線チップの断面図である。
プ2601は、CPU2602と、ROM2603と、RAM2604と、コントローラ
2605と、からなる演算回路2606と、アンテナ2607と、共振回路2608と、
電源回路2609と、リセット回路2610と、クロック生成回路2611と、復調回路
2612と、変調回路2613と、電源管理回路2614と、からなるアナログ部261
5と、から構成される。コントローラ2605は、CPUインターフェース(CPUIF
)2616と、制御レジスタ2617と、コード抽出回路2618と、符号化回路261
9と、から構成される。なお、図17では、説明の簡単化のため、通信信号を受信信号2
620と、送信信号2621とに分けて示したが、実際には、両者は一体とされた信号で
あり、無線チップ2601及びリーダ/ライタの間で同時に送受信される。受信信号26
20は、アンテナ2607と共振回路2608とで受信された後、復調回路2612によ
り復調される。また、送信信号2621は、変調回路2613により変調された後、アン
テナ2607より送信される。
テナ2607と共振回路2608により、誘導起電力を生じる。誘導起電力は、電源回路
2609における電気容量により保持され、また電気容量によって電位が安定化され、無
線チップ2601の各回路に電源電圧として供給される。リセット回路2610は、無線
チップ2601全体の初期リセット信号を生成する。例えば、電源電圧の上昇に遅延して
立ち上がる信号をリセット信号として生成する。クロック生成回路2611は、電源管理
回路2614より生成される制御信号に応じて、クロック信号の周波数とデューティー比
を変更する。復調回路2612は、ASK方式の受信信号2620の振幅の変動を”0”
または”1”の受信データ2622として検出する。復調回路2612は、例えばローパ
スフィルターとする。さらに、変調回路2613は、送信データをASK方式の送信信号
2621の振幅を変動させて送信する。例えば、送信データ2623が”0”の場合、共
振回路2608の共振点を変化させ、通信信号の振幅を変化させる。電源管理回路261
4は、電源回路2609より演算回路2606に供給される電源電圧または演算回路26
06における消費電流を監視し、クロック生成回路2611において、クロック信号の周
波数とデューティー比を変更するための制御信号を生成する。
信信号2620により、無線チップ2601が暗号文2622データを含む信号を受信す
る。受信信号2620は、復調回路2612で復調された後、コード抽出回路2618で
制御コマンドや暗号文のデータなどに分解され、制御レジスタ2617に格納される。こ
こで、制御コマンドは、無線チップ2601の応答を指定するデータである。例えば、固
有ID番号の送信、動作停止、暗号解読などを指定する。ここでは、暗号解読の制御コマ
ンドを受信したとする。
号解読プログラムにしたがって、ROM2603にあらかじめ格納された秘密鍵2624
を用いて暗号文を解読(復号)する。復号された暗号文(復号文2623)は、制御レジ
スタ2617に格納される。この際、RAM2604をデータ格納領域として用いる。な
お、CPU2602は、CPUIF2616を介してROM2603、RAM2604、
制御レジスタ2617にアクセスする。CPUIF2616は、CPU2602が要求す
るアドレスより、ROM2603、RAM2604、制御レジスタ2617のいずれかに
対するアクセス信号を生成する機能を有している。
路2613で変調し、アンテナ2607より送信信号2621をリーダ/ライタに送信す
る。
Uと大規模メモリとで演算回路を構成し、プログラムをCPUで実行する方式について説
明したが、目的に応じて最適な演算方式を選び、当該方式に基づいて構成することも可能
である。例えば、演算方式として、他にも、演算をハードウェア的に処理する方式と、ハ
ードウェア及びソフトウェアを併用する方式と、が考えられる。ハードウェア的に処理す
る方式では、専用回路で演算回路を構成すれば良い。ハードウェア及びソフトウェアを併
用する方式では、専用回路と、CPUと、メモリと、で演算回路を構成し、専用回路で演
算処理の一部分を行い、残りの演算処理のプログラムをCPUで実行すれば良い。
おいて、図17に相当する部分には、同一の番号を付し、説明を省略する。
ircuit)を無線チップ2601に貼る時に用いる電極パッド群であり、アンテナバ
ンプ2708は、アンテナ(図示せず)を貼り付ける電極パッドである。なお、アンテナ
を貼り付ける際には、アンテナバンプ2708に過度の圧力が印加される可能性がある。
したがって、アンテナバンプ2708の下には、トランジスタなど、回路を構成する部品
を配置しないことが望ましい。
電圧を通信信号から得るため、例えば、アンテナや電源回路で不良が発生している場合、
演算回路が全く動作しない。このため、不良解析が著しく困難となる。しかし、FPCパ
ッド2707を介して、FPCから無線チップ2601に電源電圧を供給し、また、アン
テナより供給される電気信号の代わりに、任意の電気信号を入力することで、演算回路を
動作させることが可能になる。したがって、不良解析が効率的に行える。
効である。すなわち、FPCパッド2707において、電極パッドを、プローバーの針の
ピッチに合わせて配置することで、プローバーによる測定が可能となる。プローバーを用
いることで、不良解析時に、FPCを貼り付ける工数を減らすことができる。また、基板
上に複数の無線チップを形成した状態でも測定できるので、個々の無線チップに分断する
工数も減らすことができる。また、量産時に、アンテナを貼り付ける工程の直前に、無線
チップの良品検査を行うことが可能である。したがって、工程の早い段階で不良品を選別
できるので、生産コストを削減することができる。
伝搬に時間差が生じる場合でも、安定して演算回路を動作させることができる。したがっ
て、高性能な演算回路を有する、信頼性の高い半導体装置を提供することができる。また
、通信信号からの誘導起電力により電源電圧を供給し、ASK方式により通信データを送
受信する無線チップにおいて、通信信号が不安定な場合や電源電圧が不安定となる場合に
も、同期回路を安定して動作させることができる。したがって、大規模な演算回路を搭載
した無線チップに好適な構成で、高性能且つ信頼性の高い無線チップを提供することがで
きる。
縁表面を有する大型基板上に形成した半導体薄膜を活性層とする薄膜トランジスタにより
作製すると、製造コストを大幅に下げられる。さらに、特にプラスチック基板の場合には
、製造コストの削減に加えて、機械的柔軟性を有するため、本発明における半導体装置の
完成後の取り扱いに多様性を持たせることができる。また、本発明の半導体装置は、SO
I基板を用いて形成されていてもよい。
うに、配線1804まで形成する。配線1804を覆うように、絶縁層1853を形成す
る。絶縁層1853は、無機材料又は有機材料を用いることができる。無機材料は、酸化
珪素、窒化珪素を用いることができる。有機材料はポリイミド、アクリル、ポリアミド、
ポリイミドアミド、レジスト又はベンゾシクロブテン、シロキサン、ポリシラザンを用い
ることができる。なお、シロキサンとは、シリコン(Si)と酸素(O)との結合で骨格
構造が構成される。置換基として、少なくとも水素を含む有機基(例えばアルキル基、芳
香族炭化水素)が用いられる。置換基として、フルオロ基を用いてもよい。または置換基
として、少なくとも水素を含む有機基と、フルオロ基とを用いてもよい。ポリシラザンは
、珪素(Si)と窒素(N)の結合を有するポリマー材料を出発原料として形成される。
うに、絶縁層1853に開口部を形成する。開口部において、上端の角部は丸みを帯び、
側面にはテーパをつけるとよい。その後に形成するパターンの段切れを防止することがで
きるからである。
チタン(Ti)、モリブデン(Mo)、タングステン(W)もしくはシリコン(Si)の
元素からなる膜又はこれらの元素を用いた合金膜等から形成することができる。またイン
ジウム錫酸化物(ITO)、酸化珪素を含むインジウム錫酸化物、2から20%の酸化亜
鉛を含む酸化インジウム等の透光性材料を用いることができる。このとき、接続配線18
52はnチャネル型薄膜トランジスタ1821、nチャネル型薄膜トランジスタ1822
、容量素子1824、抵抗素子1825、pチャネル型薄膜トランジスタ1823といっ
た領域には重ならないようにする。不要な寄生容量の発生を防止するためである。
1854は、絶縁層1853と同様に作製することができる。
口部を形成する。開口部内に、導電性微粒子1855を有する異方性導電体1856を設
け、導電層1857を有するFPC(フレキシブルプリントサーキット)1858を接続
する。このようにして、本発明に係る無線チップを作製することができる。
。送受信される信号は、125kHz、13.56MHz、915MHz、2.45GH
zなどがあり、それぞれISO規格などが設定される。具体的なアンテナとしては、ダイ
ポールアンテナ、パッチアンテナ、ループアンテナ、八木アンテナなどが用いればよい。
以下、無線チップに接続されるアンテナ形状について説明する。
20(A)において、無線チップ1601が中心部に設けられ、アンテナ1602は無線
チップ1601の接続端子に接続されている。アンテナの長さを確保するため、アンテナ
1602は矩形状に折れ曲がっている。
設けられた形態を示す。アンテナの長さを確保するため、アンテナ1603は矩形状に折
れ曲がっている。
の両端に設けられた形態を示す。
られている形態を示す。
選択すればよい。そのため、ダイポールアンテナであれば折り返しダイポールアンテナで
あってもよい。ループアンテナであれば、円形ループアンテナ、方形ループアンテナであ
ってもよい。パッチアンテナであれば円形パッチアンテナ、方形アンテナであってもよい
。
。パッチアンテナの基板として用いる誘電材料の誘電率を高くすることによってアンテナ
を小型化することができる。また、パッチアンテナの場合、機械強度が高いため、繰り返
し使用することが可能である。
の混合物等で形成することができる。セラミックの代表例としては、アルミナ、ガラス、
フォルステライト等が挙げられる。さらには、複数のセラミックを混合して用いてもよい
。また、高い誘電率を得るためには、誘電体層を、強誘電体材料で形成することが好まし
い。強誘電体材料の代表例としては、チタン酸バリウム(BaTiO3)、チタン酸鉛(
PbTiO3)、チタン酸ストロンチウム(SrTiO3)、ジルコン酸鉛(PbZrO
3)、二オブ酸リチウム(LiNbO3)、チタン酸ジルコン鉛(PZT)等が挙げられ
る。さらには、複数の強誘電体材料を混合して用いてもよい。
回路を薄膜トランジスタで作製することができる。本実施形態では、無線チップを構成す
る回路を薄膜トランジスタで形成し、薄膜トランジスタの製造に使用した基板から、可撓
性(フレキシブル)基板に回路を転載し、フレキシブルな無線チップを製造する方法を示
す。
型TFT(「pch−TFT」とも表記する。)及びnチャネル型TFT(「nch−T
FT」とも表記する。)、コンデンサ、及び電源回路などに設けられる高耐圧型のnチャ
ネル型TFTを代表的に示す。以下、図21〜図26に図示する断面図を用いて、無線チ
ップの作製方法を説明する。
61a〜261cでなる剥離層261を形成する。第1層261aは、平行平板型プラズ
マCVD装置により、原料ガスにSiH4、N2Oを用いて酸化窒化シリコン膜(SiO
xNy、x>y)を厚さ100nm形成する。第2層261bとして、厚さ30nmのタ
ングステン膜をスパッタリング装置で成膜する。第3層261cとして、厚さ200nm
の酸化シリコン膜をスパッタリング装置で成膜する。
表面が酸化され、界面にタングステン酸化物が形成される。タングステン酸化物が形成さ
れることで、のちに素子形成層を他の基板に転載するときに、基板260を分離しやすく
なる。第1層261aは、素子形成層を作製している間、第2層261bの密着性を維持
するための層である。
ンタル(Ta)、ニオブ(Nb)、ニッケル(Ni)、コバルト(CO)、ジルコニウム
(Zr)、亜鉛(ZN)、ルテニウム(Ru)、ロジウム(Rh)、パラジウム(Pd)
、オスミウム(Os)、イリジウム(Ir)の金属膜や、これらの金属の化合物からなる
膜が好ましい。また、第2層261bの厚さは20nm以上40nm以下とすることがで
きる。
る。第1層249aとして、プラズマCVD装置により原料ガスにSiH4、N2O、N
H3、H2を用いて酸化窒化シリコン(SiOxNy、x<y)を厚さ50nm形成する
。第1層249aの窒素の組成比が40%以上となるようにしてバリア性を高めた。第2
層249bは、プラズマCVD装置によりSiH4、N2Oを原料ガスに用いて、酸化窒
化シリコン(SiOxNy、x>y)を厚さ100nm成膜する。第2層249bの窒素
の組成比は0.5%以下とする。
を形成する。結晶性シリコン膜271は次の方法で作製する。プラズマCVD装置により
、原料ガスにSiH4およびH2を用い、厚さ66nmの非晶質シリコン膜を形成する。
非晶質シリコン膜にレーザを照射して結晶化させることで、結晶性シリコン膜271とす
る。レーザ照射方法の一例を示す。LD励起のYVO4レーザの第2高調波(波長532
nm)を照射する。特に第2高調波に限定する必要はないが、第2高調波はエネルギー効
率の点で3次以上の高次の高調波より優れている。照射面において、ビームの形状が長さ
500μm、幅20μm程度の線状となるように、またその強度が10〜20Wとなるよ
うに光学系を調整する。またビームを基板に対して相対的に10〜50cm/secの速
度で移動する。
。ここでは、イオンドーピング装置において、ドーピングガスに水素で希釈したジボラン
(B2H6)を用い、ボロンを結晶性シリコン膜271の全体に添加する。非晶質シリコ
ンを結晶化した結晶性シリコンは不対結合を有するため、理想的な真性シリコンではなく
、弱いn型の導電性を示す。そのため、p型不純物を微量添加することにより、結晶性シ
リコン膜271が真性シリコンとなるようにする効果がある。この工程は必要に応じて行
えばよい。
73〜276を形成する。半導体層273〜275は、それぞれ、TFTのチャネル形成
領域、ソース領域およびドレイン領域が形成される。半導体層276はMIS型コンデン
サの電極を構成する。結晶性シリコン膜271を加工する方法の一例を示す。フォトリソ
グラフィ工程によりレジストを結晶性シリコン膜271上に形成し、レジストをマスクに
して、ドライエッチング装置により、エッチング剤にSF6、O2を用いて結晶性シリコ
ン膜271をエッチングすることで、所定の形状の半導体層273〜276を形成する。
nチャネル型TFTの半導体層274および275にp型不純物を微量添加する(図22
参照)。ここでは、ドーピングガスに水素で希釈したジボラン(B2H6)を用い、イオ
ンドーピング装置により半導体層274、275にボロンをドーピングする。ドーピング
が終了したらレジストR31を除去する。
することを目的とする。nチャネル型TFTの半導体層274、275に5×1015a
toms/cm3以上1×1017atoms/cm3以下の濃度でボロンを添加すれば
よい。図22(P5)の工程は必要に応じて行えばよい。
膜277はTFTのゲート絶縁膜、コンデンサの誘電体となる。ここでは、プラズマCV
D装置により、プラズマCVD装置により原料ガスSiH4、N2Oを用いて酸化窒化シ
リコン膜(SiOxNy、x>y)を厚さ20〜40nm形成する。
コンデンサの半導体層276にn型不純物を添加する。ドーピングガスに水素で希釈した
ホスフィン(PH3)を用いて、イオンドーピング装置により半導体層276にリンをド
ーピングし、半導体層276全体にn型不純物領域279を形成する。ドーピング工程が
終了したら、レジストR32を除去する。
は、TFTのゲート電極などを構成する。ここでは、導電膜281を2層の多層構造とす
る。1層目は厚さ30nmの窒化タンタル、2層目は厚さ370nmのタングステンとす
る。窒化タンタル、タングステンはそれぞれスパッタリング装置で成膜する。
装置により導電膜281をエッチングして、図23(P9)に示すように、第1導電膜2
84〜286を半導体層273〜276上に形成する。第1導電膜283〜285はTF
Tのゲート電極またはゲート配線となる。高耐圧型のnチャネル型TFTでは、他のTF
Tよりもゲート幅(チャネル長)が広くなるように、導電膜285を形成している。第1
導電膜286はコンデンサの一方の電極を構成する。
nductively Coupled Plasma:誘導結合型プラズマ)エッチン
グ装置を用いる。エッチング剤としては、はじめにタングステンをエッチングするためC
l2、SF6、O2の混合ガスを用い、つぎに、処理室に導入するエッチング剤をCl2
ガスのみに変更し、タンタル窒化物をエッチングする。
る。nチャネル型TFTの半導体層274と275にn型不純物を添加する。第1導電膜
284がマスクとなり半導体層274にn型低濃度不純物領域288、289が自己整合
的に形成され、第1導電膜285がマスクとなり半導体層275にn型低濃度不純物領域
290、291が自己整合的に形成される。水素で希釈したホスフィン(PH3)をドー
ピングガスに用い、イオンドーピング装置により半導体層274、275にリンを添加す
る。図23(P10)の工程は、nチャネル型TFTにLDD領域を形成するための工程
である。n型低濃度不純物領域288、289のn型不純物が、1×1016atoms
/cm3以上5×1018atoms/cm3以下の範囲で含まれるようにする。
、pチャネル型TFTの半導体層273にp型不純物を添加する。半導体層は、n型不純
物領域として残す部分がレジストR34に覆われているため、露出している半導体層27
3がp型不純物領域となる。第1導電膜283がマスクとなり半導体層273にp型高濃
度不純物領域273a、273bが自己整合的に形成される。また第1導電膜283で覆
われている領域273cがチャネル形成領域として自己整合的に形成される。p型不純物
領域の添加は、ドーピングガスに水素で希釈したジボラン(B2H6)を用いる。ドーピ
ングが終了したらレジストR34を除去する。
6を形成する。絶縁層293〜296はサイドウォール、側壁と呼ばれるものである。ま
ず、原料ガスにSiH4、N2Oを用いて、プラズマCVD装置により酸化窒化シリコン
膜(SiOxNy、x>y)を100nmの厚さに形成する。次に、原料ガスにSiH4
、N2Oを用いて、LPCVD装置により酸化シリコン膜を200nmの厚さに形成する
。フォトリソグラフィ工程によりレジストを形成する。このレジストを用いて、まず、上
層の酸化シリコン膜をバッファードフッ酸でウェットエッチング処理する。次に、レジス
トを除去し、下層の窒化酸化シリコン膜ドライエッチング処理をすることで、絶縁層29
3〜296が形成される。この一連の工程で、酸化窒化シリコンでなる絶縁膜277もエ
ッチングされ、絶縁膜277は第1導電膜283〜286と絶縁層293〜296の下部
のみ残る。
る。nチャネル型TFTの半導体層274、275とコンデンサの半導体層にn型不純物
を添加し、n型高濃度不純物領域を形成する。半導体層274は、第1導電膜284、絶
縁層294がマスクとなり、n型低濃度不純物領域288、289にさらにn型不純物が
添加され、n型高濃度不純物領域274a、274bが自己整合的に形成される。第1導
電膜284と重なる領域274cがチャネル形成領域として自己整合的に確定する。また
、n型低濃度不純物領域288、289において絶縁層294と重なる領域274e、2
74dは、そのままn型低濃度不純物領域として確定する。半導体層275も半導体層2
74と同様、n型高濃度不純物領域275a、275b、チャネル形成領域275c、n
型低濃度不純物領域275e、275dが形成される。また、第1導電膜286および絶
縁層296がマスクとなり、n型不純物領域279にさらにn型不純物が添加され、n型
高濃度不純物領域276a、276bが自己整合的に形成される。半導体層276の第1
導電膜286および絶縁層296と重なる領域がn型不純物領域276cとして確定する
。
ガスに水素で希釈したホスフィン(PH3)を用いればよい。nチャネル型TFTのn型
高濃度不純物領域274a、274b、275a、275bには、リンの濃度が1×10
20atoms/cm3以上2×1021atoms/cm3以下の範囲になるように、
リンがドーピングされる。
する。キャップ絶縁膜298として、プラズマCVD装置により、プラズマCVD装置に
より酸化窒化シリコン膜(SiOxNy、x>y)を50nmの厚さに形成する。酸化窒
化シリコン膜の原料ガスには、SiH4、N2Oを用いる。キャップ絶縁膜298を成膜
した後、窒素雰囲気中で550℃の加熱処理を行い、半導体層273〜276に添加した
n型不純物およびp型不純物を活性化する。
層間絶縁膜300を2層構造とする。1層目の絶縁膜として、プラズマCVD装置により
原料ガスにSiH4、N2Oを用いて、酸化窒化シリコン(SiOxNy、x<y)を1
00nmの厚さに形成する。2層目の絶縁膜には、プラズマCVD装置により原料ガスに
SiH4、N2O、NH3、H2を用いて、酸化窒化シリコン(SiOxNy、x>y)
を600nmの厚さに形成する。
ャップ絶縁膜298を除去し、コンタクトホールを形成する。第1層間絶縁膜300上に
導電膜を形成する。ここでは、導電膜を4層構造とする。下から、厚さ60nmのチタン
、40nmの窒化チタン、500nmの純アルミニウム、100nmの窒化チタンの順に
積層する。それぞれの層はスパッタリング装置で成膜する。フォトリソグラフィ工程とド
ライエッチング工程により導電膜を所定の形状に加工し、第2導電膜303〜314を形
成する。
と第1導電膜が半導体層上で接続するように示しているが、実際には、第2導電膜と第1
導電膜とのコンタクト部分は半導体層上をさけて形成されている。
って、n型不純物領域276c、絶縁膜277、第1導電膜285でなる積層構造のMI
S型コンデンサが形成される。第2導電膜314はアンテナ回路の端子であり、後の工程
で、アンテナ322が接続される。
6には、第2導電膜302、316に達するコンタクトホールを形成する。第2層間絶縁
膜316を感光性ポリイミドで形成する例を示す。スピナーを用いて1.5μmの厚さで
ポリイミドを塗布する。フォトリソグラフィ工程を用いて、ポリイミドを露光し、現像す
ることでコンタクトホールが形成されたポリイミドが形成される。現像後、ポリイミドを
焼成する。
ング工程により、この導電膜を所定の形状に加工し、第3導電膜320を形成する。第3
導電膜320を構成する導電膜として、厚さ100nmのTiをスパッタリング装置で成
膜する。第3導電膜320はアンテナ322をアンテナ回路の端子(第2導電膜314)
と接続するためのアンテナのバンプである。
ここでは、第2層間絶縁膜316と同様の方法で、感光性ポリイミドで形成する。開口部
はアンテナ322を形成する領域に形成される。
スクを用いてアルミニウムを蒸着し、所定の形状のアンテナ322を開口部に形成する。
形成される。次に、図26に示すように、無線チップを可撓性基板との中に封止する工程
を説明する。
フィ工程とエッチング工程を行うことにより、またはレーザ光を照射することにより、保
護絶縁層323と共に基板260上に積層された絶縁膜を除去し、剥離層261に達する
開口部を形成する。基板260上には、同じ複数の無線チップを構成する回路が複数形成
されている。無線チップごとに、回路を分割するように形成される。
る。剥離層261の第2層261bと第3層261cの界面で接合が弱くなっているため
、物理的に力を加えることで開口部の端部から剥離が進行し、素子形成層250から基板
260を剥がすことできる。基板260が剥がれた下地絶縁層249に可撓性基板324
を接着剤により固定する。そして、転載用の基板を取り外す。保護絶縁層323に他方の
可撓性基板325を接着剤により固定する。そして、可撓性基板324と可撓性基板32
5の外側から圧力を加えながら、加熱処理をすることにより、可撓性基板324と可撓性
基板325で無線チップを構成する回路を封止する。
、実施例5のように、外付けアンテナを用いることもできる。
用した基板を残すこともできる。この場合、基板が撓むように、基板を研磨、または研削
して薄くすればよい。
能である。なお、本実施例で示した基板の剥離方法は、無線チップの作製方法に限定され
るものではなく、他の半導体装置に適用することで、撓めることが可能な半導体装置を作
成することができる。
使用方法を説明する。
証書類(運転免許証や住民票等、図27(A)参照)、包装用容器類(包装紙やボトル等
、図27(C)参照)、記録媒体(DVDソフトやビデオテープ等、図27(B)参照)
、乗り物類(自転車等、図27(D)参照)、身の回り品(鞄や眼鏡等)、食品類、植物
類、動物類、人体、衣類、生活用品類、電子機器等の商品や荷物の荷札(図27(E)、
図27(F)参照)等の物品に設けて使用することができる。電子機器とは、液晶表示装
置、EL表示装置、テレビジョン装置(単にテレビ、テレビ受像機、テレビジョン受像機
とも呼ぶ)及び携帯電話等を指す。
るいは、表面に貼り付ける、または埋め込むことにより、物品に固定される。例えば、本
なら紙に埋め込むことで、有機樹脂からなるパッケージなら当該有機樹脂に埋め込むこと
で各物品に固定される。本発明の半導体装置3000は、小型、薄型、軽量を実現するた
め、物品に固定した後も、その物品自体のデザイン性を損なうことがない。また、紙幣、
硬貨、有価証券類、無記名債券類、証書類等に本発明の半導体装置3000を設けること
により、認証機能を設けることができ、この認証機能を活用すれば、偽造を防止すること
ができる。また、包装用容器類、記録媒体、身の回り品、食品類、衣類、生活用品類、電
子機器等に本発明の半導体装置を取り付けることにより、検品システム等のシステムの効
率化を図ることができる。
101 メモリブロック
102 メモリブロック
103 メモリブロック
104 メモリブロック
105 動作制御回路
106 入力信号制御回路
107 出力信号制御回路
108 制御信号線
109 制御信号線
110 データバス信号線
111 メモリアドレスバス信号線
112 メモリブロック動作制御バス信号線
113 メモリブロック入力信号線
114 メモリブロック入力信号線
117 メモリブロック出力信号線
118 メモリブロック出力信号線
119 メモリブロック出力信号線
120 メモリブロック出力信号線
121 データバス信号線
Claims (3)
- 矩形の領域上に設けられた第2のメモリブロックを有し、
前記第2のメモリブロックは、複数の第1のメモリブロックと、制御回路と、入力端子と、第1のバスラインと、第2のバスラインと、を有し、
前記制御回路は、
第2のアドレス信号に応じて、動作制御信号を生成することができる機能と、
前記動作制御信号、及び、前記第2のアドレス信号に応じて、第1のアドレス信号を生成することができる機能と、
前記動作制御信号、及び、第2の書き込みデータに応じて、第1の書き込みデータを生成することができる機能と、
前記動作制御信号、及び、第2の読み出し制御信号に応じて、第1の読み出し制御信号を生成することができる機能と、
前記動作制御信号、及び、第2の書き込み制御信号に応じて、第1の書き込み制御信号を生成することができる機能と、
前記動作制御信号、及び、第1の読み出しデータに応じて、第2の読み出しデータを生成することができる機能と、
を有し、
前記第1のバスラインは、前記入力端子と前記制御回路との間において、信号を伝えることができる機能を有し、
前記第2のバスラインは、前記制御回路と前記複数の第1のメモリブロックそれぞれとの間において、信号を伝えることができる機能を有し、
前記複数の第1のメモリブロックは、それぞれ、
複数のメモリセルと、
前記第1のアドレス信号、及び、前記第1の読み出し制御信号に応じて、前記複数のメモリセルのうちのいずれかに記憶されたデータを、前記第1の読み出しデータとして読み出すことができる機能と、
前記第1のアドレス信号、及び、前記第1の書き込み制御信号に応じて、前記第1の書き込みデータを、前記複数のメモリセルのうちのいずれかに書き込むことができる機能と、
を有する半導体装置であって、
前記複数の第1のメモリブロックは、前記領域上において、物理的に対称に配置され、
前記入力端子は、前記領域の一辺に設けられ、
前記制御回路は、前記複数の第1のメモリブロックの間に設けられ、
前記制御回路と、前記複数の第1のメモリブロックのうちの1つとの間において、信号を伝えることができる機能を有する前記第2のバスラインの長さは、
前記制御回路と、前記複数の第1のメモリブロックのうちの別の1つとの間において、信号を伝えることができる機能を有する前記第2のバスラインの長さと概略等しいことを特徴とする半導体装置。 - 請求項1において、
前記複数の第1のメモリブロックは、デコーダを有し、
前記デコーダに、前記第1のアドレス信号、前記第1の読み出し制御信号、及び前記第1の書き込み制御信号が供給され、
前記複数の第1のメモリブロック間において、それぞれが有する前記デコーダは物理的に対称に配置されていることを特徴とする半導体装置。 - 請求項1において、
前記複数の第1のメモリブロックは、読み出し及び書き込み回路を有し、
前記読み出し及び書き込み回路に、前記第1の書き込みデータが供給され、
前記読み出し及び書き込み回路から、前記第1の読み出しデータが出力され、
前記複数の第1のメモリブロック間において、それぞれが有する前記読み出し及び書き込み回路は物理的に対称に配置されていることを特徴とする半導体装置。
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