JP2008034083A

JP2008034083A - 半導体装置及び電子機器

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Publication number: JP2008034083A
Application number: JP2007160833A
Authority: JP
Inventors: Takayuki Inoue; 卓之井上; Yoshimoto Kurokawa; 義元黒川; Takayuki Ikeda; 隆之池田
Original assignee: Semiconductor Energy Laboratory Co Ltd
Current assignee: Semiconductor Energy Laboratory Co Ltd
Priority date: 2006-06-30
Filing date: 2007-06-19
Publication date: 2008-02-14

Abstract

【課題】メモリにおけるデータの読み出しに関し、低消費電力なメモリを搭載した半導体装置を提供することを課題とする。
【解決手段】ワード線と、ビット線と、ワード線及びビット線に電気的に接続されたメモリセルを有する半導体装置において、ビット線に接続され、ビット線の電位をメモリセルに保持されたデータを読み出すための電位にするプリチャージ回路を有し、プリチャージ回路はビット線毎に設けられており、ビット線毎にメモリセルに保持されたデータを読み出すための電位にする構成とする。
【選択図】図２

Description

本発明は半導体装置に関する。特にメモリを搭載した半導体装置に関する。また、当該半導体装置を具備する電子機器に関する。

メモリを搭載する半導体装置において、メモリの性能は、半導体装置の性能を決定する上で、非常に重要である。例えば、ＣＰＵとメモリとを搭載する半導体装置において、ＣＰＵが処理する命令及び処理に必要なデータは、メモリに格納しておく必要がある。また、ＣＰＵの処理は、メモリのデータを順次読み出すことで進行する。つまり、ＣＰＵとメモリとを搭載する半導体装置において、高性能化のためには、ＣＰＵはより複雑な処理をこなす必要があり、大容量のメモリが要求されることになる。また、メモリを搭載する半導体装置において、メモリの消費電力は、半導体装置の消費電力の大部分を占めることが多い。

本発明者が著者の一人として含まれる非特許文献１には、メモリを具備する半導体装置の一例として、ＣＰＵ（中央演算装置：ＣｅｎｔｒａｌＰｒｏｃｅｓｓｉｎｇＵｎｉｔ）とメモリとを搭載したＲＦＩＤ（無線認証：ＲａｄｉｏＦｒｅｑｕｅｎｃｙＩｄｅｎｔｉｆｉｃａｔｉｏｎ）装置（以下、ＲＦＩＤという）が開示されている。このようなＲＦＩＤには、高性能化のためメモリの容量の増加と低消費電力化という同時に実現することが困難な性能が要求されている。
ＨｉｒｏｋｉＤｅｍｂｏ他、「ＲＦＣＰＵｓｏｎＧｌａｓｓａｎｄＰｌａｓｔｉｃＳｕｂｓｔｒａｔｅｓｆａｂｒｉｃａｔｅｄｂｙＴＦＴＴｒａｎｓｆｅｒＴｅｃｈｎｏｌｏｇｙ」ＩＥＥＥ、ＴＥＣＨＮＩＣＡＬＤＩＧＥＳＴＯＦＩＮＴＥＲＮＡＴＩＯＮＡＬＥＬＥＣＴＲＯＮＤＥＶＩＣＥＳＭＥＥＴＩＮＧ、２００５年１２月５日、ｐｐ．１０６７−１０６９．

メモリを搭載する半導体装置において、近年のメモリ容量の増加に伴い、データの読み出しに伴う消費電力の増加が顕在化してくる。特に、データの読み出しが高速に行われるＲＯＭ（ＲｅａｄＯｎｌｙＭｅｍｏｒｙ）においては、記録されたデータの読み出し時に、各ビット線をプリチャージする必要がある。そのためＲＯＭのデータの読み出しにおいては、消費電力の増加は特に大きくなってしまっていた。

ここで従来のメモリにおけるデータの読み出しを行うＲＯＭの一例として、図５に示すようなマスクＲＯＭの構成を用いて説明する。なお、図５はマスクＲＯＭのブロック図について示したものである。また、図６は図５の領域５１１を拡大した本発明の回路図である。また図７は図６におけるマスクＲＯＭの回路図についてのタイミングチャートである。

まず図５について説明する。図５においてマスクＲＯＭは、アドレス信号線５０１と、アドレス入力バッファ５０２と、ローデコーダ５０３と、グランド線５０４（ＧＮＤ線とも言う）と、メモリマトリクス５０５と、リードイネーブル信号線５０６と、プリチャージ回路５０７と、カラムデコーダ５０８と、データ出力バッファ５０９と、データ信号線５１０と、から構成される。

図５において、アドレス信号線５０１は、１０本のアドレス信号線Ａ０〜Ａ９から構成されるものとして説明する。またメモリマトリクス５０５は、複数のメモリセルから構成されるものとして説明する。また、データ信号線５１０は、８本のデータ信号線Ｄ０〜Ｄ７で構成されるものとして説明する。なお、ここで示すアドレス信号線５０１の数、データ信号線５１０の数は一例であり、これに限定されるものでは無いことを付記する。

次に図６において図５における領域５１１の構成について説明する。図５における領域５１１として、ｎ（ｎは自然数）番目のワード線６０１と、（ｎ＋１）番目のワード線６０２と、ｍ（ｍは自然数）番目のビット線６０３と、（ｍ＋１）番目のビット線６０４と、ｎ番目のワード線６０１とｍ番目のビット線６０３の交点に対応して配置されたｎ行ｍ列のメモリセル６０５と、（ｎ＋１）番目のワード線６０２とｍ番目のビット線６０３の交点に対応して配置された（ｎ＋１）行ｍ列のメモリセル６０６と、ｎ番目のワード線６０１と（ｍ＋１）番目のビット線６０４の交点に対応して配置されたｎ行（ｍ＋１）列のメモリセル６０７と、（ｎ＋１）番目のワード線６０２と（ｍ＋１）番目のビット線６０４の交点に対応して配置された（ｎ＋１）行（ｍ＋１）列のメモリセル６０８と、ｍ番目のプリチャージ回路６０９と、（ｍ＋１）番目のプリチャージ回路６１０と、リードイネーブル信号線６１１と、ｍ番目のラッチ回路６１２と、（ｍ＋１）番目のラッチ回路６１３と、ｍ番目のアナログスイッチ６１４と、（ｍ＋１）番目のアナログスイッチ６１５と、ｍ番目のセレクト信号線６１６と、ｍ番目の反転セレクト信号線６１７と、（ｍ＋１）番目のセレクト信号線６１８と、（ｍ＋１）番目の反転セレクト信号線６１９と、メモリの出力データ信号線６２０と、を示す。

なお、本明細書においては、ｎ番目のワード線とｍ番目のビット線の交点に対応して配置されたメモリセルをｎ行ｍ列のメモリセルと呼ぶことにする。

ｎ行ｍ列のメモリセル６０５、（ｎ＋１）行ｍ列のメモリセル６０６、ｎ行（ｍ＋１）列のメモリセル６０７、（ｎ＋１）行（ｍ＋１）列のメモリセル６０８は、各々１つのＮチャネル型トランジスタから構成される。ここで、ｎ行ｍ列のメモリセル６０５において、Ｎチャネル型トランジスタのゲートはｎ番目のワード線６０１に、ソースはグランド線に、ドレインはｍ番目のビット線６０３に各々電気的に接続されている。（ｎ＋１）行ｍ列のメモリセル６０６において、Ｎチャネル型トランジスタのゲートは（ｎ＋１）番目のワード線６０２に、ドレインはｍ番目のビット線６０３に各々電気的に接続され、ソースは電気的にどこにも接続しておらず、フローティングの状態である。ｎ行（ｍ＋１）列のメモリセル６０７において、Ｎチャネル型トランジスタのゲートはｎ番目のワード線６０１に、ソースはグランド線に、ドレインは（ｍ＋１）番目のビット線６０４に各々電気的に接続されている。（ｎ＋１）行（ｍ＋１）列のメモリセル６０８において、Ｎチャネル型トランジスタのゲートは（ｎ＋１）番目のワード線６０２に、ソースはグランド線に、ドレインは（ｍ＋１）番目のビット線６０４に各々電気的に接続されている。また、ｍ番目のプリチャージ回路６０９と（ｍ＋１）番目のプリチャージ回路６１０はＰチャネル型トランジスタから構成される。ｍ番目のプリチャージ回路６０９のＰチャネル型トランジスタのゲートはリードイネーブル信号線６１１、ソースは電源線６２１、ドレインはｍ番目のビット線６０３に各々電気的に接続されている。（ｍ＋１）番目のプリチャージ回路６１０のＰチャネル型トランジスタのゲートはリードイネーブル信号線６１１、ソースは電源線６２２、ドレインは（ｍ＋１）番目のビット線６０４に各々電気的に接続されている。

ｍ番目のアナログスイッチ６１４には、ｍ番目のセレクト信号線６１６とｍ番目の反転セレクト信号線６１７が各々電気的に接続されている。なお、ｍ番目のセレクト信号線６１６の電位を高電位レベル（以下、Ｈレベルという）とし、ｍ番目の反転セレクト信号線６１７の電位を低電位レベル（以下、Ｌレベルという）とすることで、ｍ番目のアナログスイッチ６１４を電気的に導通もしくは非導通とすることができる。（ｍ＋１）番目のアナログスイッチ６１５には、（ｍ＋１）番目のセレクト信号線６１８と（ｍ＋１）番目の反転セレクト信号線６１９が各々電気的に接続されている。なお、（ｍ＋１）番目のセレクト信号線６１８の電位をＨレベルとし、（ｍ＋１）番目の反転セレクト信号線６１９の電位をＬレベルとすることで、（ｍ＋１）番目のアナログスイッチ６１５を電気的に導通もしくは非導通とすることができる。なお、ｍ番目のセレクト信号線６１６の電位および（ｍ＋１）番目のセレクト信号線６１８の電位は、メモリアドレス信号の特定のビットをデコードして、生成される。すなわち、いずれか一つがＨレベルであり、残りがＬレベルとなる。また、ｍ番目のセレクト信号線６１６の電位がＬレベルの時、ｍ番目の反転セレクト信号線６１７の電位はＨレベルとし、ｍ番目のセレクト信号線６１６の電位がＨレベルの時、ｍ番目の反転セレクト信号線６１７の電位はＬレベルとする。同様に、（ｍ＋１）番目のセレクト信号線６１８の電位がＬレベルの時、（ｍ＋１）番目の反転セレクト信号線６１９の電位はＨレベルとし、（ｍ＋１）番目のセレクト信号線６１８の電位がＨレベルの時、（ｍ＋１）番目の反転セレクト信号線６１９の電位はＬレベルとする。

次に図７において図６で示したメモリセルに入出力される信号のタイミングチャートについて示す。図７は、リードイネーブル信号線６１１の電位、ｍ番目のビット線６０３の電位、（ｍ＋１）番目のビット線６０４の電位、ｎ番目のワード線６０１の電位、（ｎ＋１）番目のワード線６０２の電位、ｍ番目のセレクト信号線６１６の電位、（ｍ＋１）番目のセレクト信号線６１８の電位、出力データ信号線６２０の電位のタイミングチャートである。

また図７において、Ｔ１−１は第１のプリチャージ期間、Ｔ１−２は第１の読み出し期間、Ｔ２−１は第２のプリチャージ期間、Ｔ２−２は第２の読み出し期間、Ｔ３−１は第３のプリチャージ期間、Ｔ３−２は第３の読み出し期間、Ｔ４−１は第４のプリチャージ期間、Ｔ４−２は第４の読み出し期間である。

なお、本明細書において各信号線にＨレベル、Ｌレベルが入力される例を具体的に説明しているが、各信号線の電位については回路を構成するトランジスタの極性に依存するものであるため、特にこれに限定されないものであることを付記する。

次に、図６に示したメモリの動作を図７に示すタイミングチャートを用いて具体的に説明する。最初にｎ行ｍ列のメモリセル６０５のデータを読み出す場合について説明する。

まず、第１のプリチャージ期間Ｔ１―１において、リードイネーブル信号線６１１に供給されるリードイネーブル信号線６１１の電位をＬレベルとする。このとき、ｍ番目のプリチャージ回路６０９と（ｍ＋１）番目のプリチャージ回路６１０のＰチャネル型トランジスタのゲートの電位がＬレベルになる。したがって、ｍ番目のビット線６０３と（ｍ＋１）番目のビット線６０４の電位は共にＨレベルとなる。

また、ｎ番目のワード線６０１と（ｎ＋１）番目のワード線６０２の電位は共にＬレベルとする。さらに、ｎ行ｍ列のメモリセル６０５のデータを読み出す為に、ｍ番目のセレクト信号線６１６の電位はＨレベルとし、（ｍ＋１）番目のセレクト信号線６１８の電位はＬレベルとする。すなわち、ｍ番目のアナログスイッチ６１４は導通し、（ｍ＋１）番目のアナログスイッチ６１５は非導通である。

なお、ｍ番目のビット線６０３、（ｍ＋１）番目のビット線６０４の電位は、それぞれｍ番目のラッチ回路６１２、（ｍ＋１）番目のラッチ回路６１３によって保持される。すなわち、Ｈレベルを保持する。以上がｍ番目のプリチャージ期間Ｔ１−１におけるプリチャージ動作である。

次に第１の読み出し期間Ｔ１−２において、リードイネーブル信号線６１１の電位をＨレベルにする。この時、ｍ番目のプリチャージ回路６０９と（ｍ＋１）番目のプリチャージ回路６１０のＰチャネル型トランジスタのゲートの電位はＨレベルになる。

またｎ行ｍ列のメモリセル６０５のデータを読み出す為に、ｎ番目のワード線６０１の電位をＨレベルとする。この時、ｎ行ｍ列のメモリセル６０５とｎ行（ｍ＋１）列のメモリセル６０７におけるＮチャネル型トランジスタのゲートの電位がＨレベルになる。

この時、ｎ行ｍ列のメモリセル６０５におけるＮチャネル型トランジスタのソースはグランドに電気的に接続されているので、ｎ行ｍ列のビット線６０３の電位はＬレベルになる。同様に、ｎ行（ｍ＋１）列のメモリセル６０７におけるＮチャネル型トランジスタのソースはグランドに電気的に接続されているので、（ｍ＋１）番目のビット線６０４の電位はＬレベルになる。

ここで、ｍ番目のアナログスイッチ６１４が導通しているので、出力データ信号線６２０の電位はｍ番目のビット線６０３の電位と同様にＬレベルになる。これにより、ｎ行ｍ列のメモリセル６０５のデータが読み出される事になる。以上が、ｎ行ｍ列のメモリセル６０５のデータを読み出す動作の説明である。

次に、（ｎ＋１）行ｍ列のメモリセル６０６のデータを読み出す場合について説明する。

まず、第２のプリチャージ期間Ｔ２―１において、リードイネーブル信号線６１１に供給されるリードイネーブル信号線６１１の電位をＬレベルとする。この時、ｍ番目のプリチャージ回路６０９と（ｍ＋１）番目のプリチャージ回路６１０のＰチャネル型トランジスタのゲートの電位がＬレベルになる。したがって、ｍ番目のビット線６０３と（ｍ＋１）番目のビット線６０４の電位は共にＨレベルとなる。

また、ｎ番目のワード線６０１と（ｎ＋１）番目のワード線６０２の電位は共にＬレベルとする。さらに、（ｎ＋１）行ｍ列のメモリセル６０６のデータを読み出す為に、ｍ番目のセレクト信号線６１６の電位はＨレベルとし、（ｍ＋１）番目のセレクト信号線６１８の電位はＬレベルとする。すなわち、ｍ番目のアナログスイッチ６１４は導通し、（ｍ＋１）番目のアナログスイッチ６１５は非導通である。

なお、この時、ｍ番目のビット線６０３、（ｍ＋１）番目のビット線６０４の電位は、それぞれｍ番目のラッチ回路６１２、（ｍ＋１）番目のラッチ回路６１３によって保持される。すなわち、Ｈレベルを保持する。以上が第２のプリチャージ期間Ｔ２−１におけるプリチャージ動作である。

次に第２の読み出し期間Ｔ２−２において、リードイネーブル信号線６１１の電位をＨレベルにする。この時、ｍ番目のプリチャージ回路６０９と（ｍ＋１）番目のプリチャージ回路６１０のＰチャネル型トランジスタのゲートの電位はＨレベルになる。

また、（ｎ＋１）行ｍ列のメモリセル６０６のデータを読み出す為に、（ｎ＋１）番目のワード線６０２の電位をＨレベルとする。この時、（ｎ＋１）行ｍ列のメモリセル６０６と（ｎ＋１）行（ｍ＋１）列のメモリセル６０８におけるＮチャネル型トランジスタのゲートの電位がＨレベルになる。

この時、（ｎ＋１）行ｍ列のメモリセル６０６におけるＮチャネル型トランジスタのソースは未接続なので、ｍ番目のビット線６０３の電位はＨレベルになる。一方（ｎ＋１）行（ｍ＋１）列のメモリセル６０８におけるＮチャネル型トランジスタのソースはグランドに電気的に接続されているので、（ｍ＋１）番目のビット線６０４の電位はＬレベルになる。

ここで、ｍ番目のアナログスイッチ６１４が導通しているので、出力データ信号線６２０の電位はｍ番目のビット線６０３の電位と同様にＨレベルになる。これにより、（ｎ＋１）行ｍ列のメモリセル６０６のデータが読み出される事になる。以上が、メモリセル６０６のデータを読み出す動作の説明である。

以下同様に、第３のプリチャージ期間Ｔ３−１においてプリチャージ動作が行われ、第３の読み出し期間Ｔ３−２においてｎ行（ｍ＋１）列のメモリセル６０７のデータが読み出されることになる。同様に、第４のプリチャージ期間Ｔ４−１においてプリチャージ動作が行われ、第４の読み出し期間Ｔ４−２において（ｎ＋１）行（ｍ＋１）列のメモリセル６０８のデータが読み出されることになる。

以上が、図６に示したメモリの動作の説明である。

図７のタイミングチャートに示すように、従来のデータの読み出しをおこなうメモリの動作において、プリチャージ期間にビット線の電位をＨレベルとすることで電位の変動が増え、大量の電力が消費されることになる。また従来のデータの読み出しをおこなうメモリの動作において、読み出し期間にビット線の電位をＬレベルとすることで電位の変動が増え、大量の電力が消費されることになる。

例えば、図７における第２の読み出し期間Ｔ２−２においてデータを読み出したいメモリセルは、（ｎ＋１）行ｍ列のメモリセル６０６であるが、同時に（ｎ＋１）行（ｍ＋１）列のメモリセル６０８に繋がっている（ｍ＋１）番目のビット線６０４の電位もＬレベルとなる。つまり、読み出すつもりのないビット線においても電力が消費されていることがわかる。

本発明は、上位の諸問題を鑑みなされたもので、メモリにおけるデータの読み出しに関し、低消費電力なメモリを搭載した半導体装置を提供することを課題とする。

本発明におけるメモリを搭載する半導体装置は、読み出したいデータが格納されたメモリセルに接続されたビット線を選択的にプリチャージする。そして、読み出されないメモリセルに繋がるビット線の電位がプリチャージされない構成とする。本発明の具体的な構成としてはメモリ内のビット線及びデータ線の電位を選択的にプリチャージするようにアナログスイッチを設けることを特徴とする。以下、本発明の具体的な構成について示す。

本発明の半導体装置の一は、ワード線と、第１のビット線及び第２のビット線と、ワード線及び第１のビット線に電気的に接続された第１のメモリセルと、ワード線及び第２のビット線に電気的に接続された第２のメモリセルと、第１のビット線に第１のメモリセルに保持されたデータを読み出すための電位を出力する第１のプリチャージ回路と、第２のビット線に第２のメモリセルに保持されたデータを読み出すための電位を出力する第２のプリチャージ回路と、第１のビット線と第１のプリチャージ回路との間に設けられた第１のスイッチング素子と、第２のビット線と第２のプリチャージ回路との間に設けられた第２のスイッチング素子と、を有し、第１のスイッチング素子により選択された第１のビット線には、第１のメモリセルに保持されたデータを読み出すための電位が入力され、第２のスイッチング素子により選択された第２のビット線には、第２のメモリセルに保持されたデータを読み出すための電位が入力される構成とする。

本発明の半導体装置の一は、ワード線と、第１のビット線及び第２のビット線と、ワード線及び第１のビット線に電気的に接続された第１のメモリセルと、ワード線及び第２のビット線に電気的に接続された第２のメモリセルと、第１のビット線及び第２のビット線から選択されたビット線に第１のメモリセル及び第２のメモリセルの一方のメモリセルに保持されたデータを読み出すための電位を出力するプリチャージ回路と、第１のビット線とプリチャージ回路との間に設けられた第１のスイッチング素子と、第２のビット線とプリチャージ回路との間に設けられた第２のスイッチング素子と、を有し、第１のスイッチング素子により選択された第１のビット線には、第１のメモリセルに保持されたデータを読み出すための電位が入力され、第２のスイッチング素子により選択された第２のビット線には、第２のメモリセルに保持されたデータを読み出すための電位が入力される構成とする。

また本発明において、メモリセルは、トランジスタを有し、トランジスタは、ゲート端子がワード線に接続され、ソースまたはドレインのうち一方の端子がビット線に接続されていてもよい。また、トランジスタは、同一基板上に設けられ、基板はガラス基板、石英基板、及びプラスチック基板のいずれかであるものでもよい。また、トランジスタは、ＳＯＩ基板を有するものであってもよい。

また本発明において、ビット線に電気的に接続され、メモリセルに保持されたデータを読み出すための電位を保持するラッチ回路を有するものでもよい。

また本発明において、プリチャージ回路は、トランジスタを有し、トランジスタは、ソース及びドレインのうち一方の端子がスイッチング素子に電気的に接続されていてもよい。

また、本発明において、メモリセルのいずれかを選択し、保持されたデータを読み出すためのデコーダを有し、デコーダは、ワード線及びビット線を介してメモリセルに接続される構成であってもよい。

なお、本明細書に示すスイッチは、様々な形態のものを用いることができ、一例として、電気的スイッチや機械的なスイッチなどがある。つまり、電流の流れを制御できるものであればよく、特定のものに限定されず、様々なものを用いることができる。例えば、トランジスタでもよいし、ダイオード（ＰＮダイオード、ＰＩＮダイオード、ショットキーダイオード、ダイオード接続のトランジスタなど）でもよいし、それらを組み合わせた論理回路でもよい。よって、スイッチとしてトランジスタを用いる場合、そのトランジスタは、単なるスイッチとして動作するため、トランジスタの極性（導電型）は特に限定されない。ただし、オフ電流が少ない方が望ましい場合、オフ電流が少ない方の極性のトランジスタを用いることが望ましい。オフ電流が少ないトランジスタとしては、ＬＤＤ領域を設けているものやマルチゲート構造にしているもの等がある。また、スイッチとして動作させるトランジスタのソース端子の電位が、低電位側電源（Ｖｓｓ、ＧＮＤ、０Ｖなど）に近い状態で動作する場合はＮチャネル型を、反対に、ソース端子の電位が、高電位側電源（Ｖｄｄなど）に近い状態で動作する場合はＰチャネル型を用いることが望ましい。なぜなら、ゲートとソースの間電圧の絶対値を大きくできるため、スイッチとして、安定した動作を行うことができるからである。なお、Ｎチャネル型とＰチャネル型の両方を用いて、ＣＭＯＳ型のスイッチにしてもよい。ＣＭＯＳ型のスイッチにすると、スイッチを介して出力する電圧（つまりスイッチへの入力電圧）が、出力電圧に対して、高かったり、低かったりして、状況が変化する場合においても、適切に動作させることが出来る。

なお、本発明において接続されているとは、電気的に接続されている場合と直接接続されている場合とを含むものとする。したがって、本発明が開示する構成において、所定の接続関係に加え、その間に電気的な接続を可能とする他の素子（例えば、スイッチやトランジスタや容量素子やインダクタや抵抗素子やダイオードなど）が配置されていてもよい。あるいは、間に他の素子を挟まずに、直接接続されて、配置されていてもよい。なお、電気的な接続を可能とする他の素子を間に介さずに接続されていて、直接接続されている場合のみを含む場合であって、電気的に接続されている場合を含まない場合には、直接接続されている、と記載するものとする。なお、電気的に接続されている、と記載する場合は、電気的に接続されている場合と直接接続されている場合とを含むものとする。

なお、本発明において、トランジスタは、様々な形態のトランジスタを適用させることが出来る。よって、適用可能なトランジスタの種類に限定はない。したがって、非晶質シリコンや多結晶シリコンに代表される非単結晶半導体膜を用いた薄膜トランジスタ（ＴＦＴ）、半導体基板やＳＯＩ基板を用いて形成されるトランジスタ、ＭＯＳ型トランジスタ、接合型トランジスタ、バイポーラトランジスタ、ＺｎＯ、ａ−ＩｎＧａＺｎＯなどの化合物半導体を用いたトランジスタ、有機半導体やカーボンナノチューブを用いたトランジスタ、その他のトランジスタを適用することができる。なお、非単結晶半導体膜には水素またはハロゲンが含まれていてもよい。また、トランジスタが配置されている基板の種類は、様々なものを用いることができ、特定のものに限定されることはない。従って例えば、単結晶基板、ＳＯＩ基板、ガラス基板、石英基板、プラスチック基板、紙基板、セロファン基板、石材基板、ステンレス・スチル基板、ステンレス・スチル・ホイルを有する基板などに配置することが出来る。また、ある基板でトランジスタを形成し、その後、別の基板にトランジスタを移動させて、別の基板上に配置するようにしてもよい。

なお、トランジスタの構成は、様々な形態をとることができる。特定の構成に限定されない。例えば、ゲート本数が２本以上になっているマルチゲート構造を用いてもよい。マルチゲート構造にすることにより、オフ電流を低減することができ、また、トランジスタの耐圧を向上させて信頼性を良くすることができ、また、飽和領域で動作する時に、ドレイン・ソース間電圧が変化しても、ドレイン・ソース間電流があまり変化せず、フラットな特性にすることができる。また、チャネルの上下にゲート電極が配置されている構造でもよい。チャネルの上下にゲート電極が配置されている構造にすることにより、チャネル領域が増えるため、電流値を大きくし、空乏層ができやすくなってＳ値を小さくすることができる。また、チャネルの上にゲート電極が配置されている構造でもよいし、チャネルの下にゲート電極が配置されている構造でもよいし、正スタガ構造であってもよいし、逆スタガ構造でもよいし、チャネル領域が複数の領域に分かれていてもよいし、並列に接続されていてもよいし、直列に接続されていてもよい。また、チャネル（もしくはその一部）にソース電極やドレイン電極が重なっていてもよい。チャネル（もしくはその一部）にソース電極やドレイン電極が重なってない構造にすることにより、チャネルの一部に電荷がたまって、動作が不安定になることを防ぐことができる。また、ＬＤＤ領域があってもよい。ＬＤＤ領域を設けることにより、オフ電流を低減することができ、また、トランジスタの耐圧を向上させて信頼性を良くすることができ、また、飽和領域で動作する時に、ドレイン・ソース間電圧が変化しても、ドレイン・ソース間電流があまり変化せず、フラットな特性にすることができる。

なお、トランジスタとは、それぞれ、ゲートと、ドレインと、ソースとを含む少なくとも三つの端子を有する素子であり、ドレイン領域とソース領域の間にチャネル領域を有する。ここで、ソースとドレインとは、トランジスタの構造や動作条件等によって変わるため、いずれがソースまたはドレインであるかを限定することが困難である。そこで、本発明においては、ソース及びドレインとして機能する領域を、ソースもしくはドレインと呼ばない場合がある。その場合、一例としては、それぞれを第１端子、第２端子と表記する場合がある。

なお、ゲートとは、ゲート電極とゲート配線（ゲート線とも言う）とを含んだ全体、もしくは、それらの一部のことを言う。ゲート電極とは、チャネル領域やＬＤＤ（ＬｉｇｈｔｌｙＤｏｐｅｄＤｒａｉｎ）領域などを形成する半導体と、ゲート絶縁膜を介してオーバーラップしている部分の導電膜のことを言う。

なお、ソースとは、ソース領域とソース電極とソース配線（ソース線またはソース信号線等とも言う）とを含んだ全体、もしくは、それらの一部のことを言う。ソース領域とは、Ｐ型不純物（ボロンやガリウムなど）やＮ型不純物（リンやヒ素など）が多く含まれる半導体領域のことを言う。従って、少しだけＰ型不純物やＮ型不純物が含まれる領域、いわゆる、ＬＤＤ（ＬｉｇｈｔｌｙＤｏｐｅｄＤｒａｉｎ）領域は、ソース領域には含まれない。ソース電極とは、ソース領域とは別の材料で形成され、ソース領域と電気的に接続されて配置されている部分の導電層のことを言う。ただし、ソース電極は、ソース領域も含んでソース電極と呼ぶこともある。ソース配線とは、各画素のソース電極の間を接続するための配線、または、ソース電極と別の配線とを接続するための配線のことを言う。

しかしながら、ソース電極としても機能し、ソース配線としても機能するような部分も存在する。そのような領域は、ソース電極と呼んでも良いし、ソース配線と呼んでも良い。つまり、ソース電極とソース配線とが、明確に区別できないような領域も存在する。例えば、延伸して配置されているソース配線とオーバーラップしてソース領域がある場合、その領域はソース配線として機能しているが、ソース電極としても機能していることになる。よって、そのような領域は、ソース電極と呼んでも良いし、ソース配線と呼んでも良い。

また、ソース電極と同じ材料で形成され、ソース電極とつながっている領域や、ソース電極とソース電極とを接続する部分も、ソース電極と呼んでも良い。また、ソース領域とオーバーラップしている部分も、ソース電極と呼んでも良い。同様に、ソース配線と同じ材料で形成され、ソース配線とつながっている領域も、ソース配線と呼んでも良い。このような領域は、厳密な意味では、別のソース電極と接続させる機能を有していたりすることがない場合がある。しかし、製造の効率などの関係で、ソース電極やソース配線と同じ材料で形成され、ソース電極やソース配線とつながっている領域がある。よって、そのような領域もソース電極やソース配線と呼んでも良い。

また、例えば、ソース電極とソース配線とを接続してさせている部分の導電膜も、ソース電極と呼んでも良いし、ソース配線と呼んでも良い。

なお、ソース端子とは、ソース領域や、ソース電極や、ソース電極と電気的に接続されている領域について、その一部分のことを言う。

なお、ドレインの定義については、ソースと同様であるため、説明を省略する。

なお、本発明において、半導体装置とは半導体素子（トランジスタやダイオードなど）を含む回路を有する装置をいう。また、半導体特性を利用することで機能しうる装置全般でもよい。

なお、本発明において、ある物の上に形成されている、あるいは、〜上に形成されている、というように、〜の上に、あるいは、〜上に、という記載については、ある物の上に直接接していることに限定されない。直接接してはいない場合、つまり、間に別のものが挟まっている場合も含むものとする。従って例えば、層Ａの上に（もしくは層Ａ上に）、層Ｂが形成されている、という場合は、層Ａの上に直接接して層Ｂが形成されている場合と、層Ａの上に直接接して別の層（例えば層Ｃや層Ｄなど）が形成されていて、その上に直接接して層Ｂが形成されている場合とを含むものとする。また、〜の上方に、という記載についても同様であり、ある物の上に直接接していることに限定されず、間に別のものが挟まっている場合も含むものとする。従って例えば、層Ａの上方に、層Ｂが形成されている、という場合は、層Ａの上に直接接して層Ｂが形成されている場合と、層Ａの上に直接接して別の層（例えば層Ｃや層Ｄなど）が形成されていて、その上に直接接して層Ｂが形成されている場合とを含むものとする。なお、〜の下に、あるいは、〜の下方に、の場合についても、同様であり、直接接している場合と、接していない場合とを含むこととする。

本発明により、半導体装置に搭載されたメモリにおいて、各ビット線の選択的なプリチャージを行うことができる。換言すれば、メモリからのデータの読み出しに関係のないビット線のプリチャージをしないことにより、低消費電力のメモリを搭載した半導体装置とすることができる。

以下、本発明の実施の態様、実施例について、図面を参照して説明する。但し、本発明は多くの異なる態様で実施することが可能であり、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本実施の形態の記載内容に限定して解釈されるものではない。なお、以下に示す図面において、同一部分又は同様な機能を有する部分には同一の符号を付し、その繰り返しの説明は省略する。

（実施の形態１）
以下、本実施の形態を図１、図２、図３を用いて説明する。図１は本発明におけるマスクＲＯＭのブロック図である。また、図２は図１の領域１１１を拡大した本発明の回路図である。また、図３は図２の回路図におけるタイミングチャートである。なお、本実施の形態では、メモリセルが２行２列のメモリとして説明するが、一般にｎ行ｍ列とすることができる（ｎ、ｍは自然数）。

本実施の形態においては、データの読み出しを行うＲＯＭの一例としてマスクＲＯＭを用いて説明を行う。図１においてマスクＲＯＭは、アドレス信号線１０１と、アドレス入力バッファ１０２と、ローデコーダ１０３と、グランド線１０４と、メモリマトリクス１０５と、リードイネーブル信号線１０６と、スイッチング回路１０７と、プリチャージ回路１０８と、データ出力バッファ１０９と、データ信号線１１０と、から構成される。

図１において、アドレス信号線１０１は、１０本のアドレス信号線Ａ０〜Ａ９から構成されるものとして説明する。またメモリマトリクス１０５は、複数のメモリセルから構成されるものとして説明する。また、データ信号線１１０は、８本のデータ信号線Ｄ０〜Ｄ７で構成されるものとして説明する。なお、ここで示すアドレス信号線１０１の数、データ信号線１１０の数は例であり、これに限定されるものではないことを付記する。

次に図２において図１におけるマスクＲＯＭの領域１１１の構成について説明する。図２における領域１１１として、ｎ番目のワード線２０１と、（ｎ＋１）番目のワード線２０２と、ｍ番目のビット線２０３と、（ｍ＋１）番目のビット線２０４と、ｎ番目のワード線２０１とｍ番目のビット線２０３が交差する地点に配置されたｎ行ｍ列のメモリセル２０５と、（ｎ＋１）番目のワード線２０２とｍ番目のビット線２０３が交差する地点に配置された（ｎ＋１）行ｍ列のメモリセル２０６と、ｎ番目のワード線２０１と（ｍ＋１）番目のビット線２０４が交差する地点に配置されたｎ行（ｍ＋１）列のメモリセル２０７と、（ｎ＋１）番目のワード線２０２と（ｍ＋１）番目のビット線２０４が交差する地点に配置された（ｎ＋１）行（ｍ＋１）列のメモリセル２０８と、ｍ番目のラッチ回路２０９と、（ｍ＋１）番目のラッチ回路２１０と、ｍ番目のアナログスイッチ２１１と、（ｍ＋１）番目のアナログスイッチ２１２と、ｍ番目のセレクト信号線２１３と、ｍ番目の反転セレクト信号線２１４と、（ｍ＋１）番目のセレクト信号線２１５と、（ｍ＋１）番目の反転セレクト信号線２１６と、ｍ番目のプリチャージ回路２１７と、（ｍ＋１）番目のプリチャージ回路２１８と、リードイネーブル信号線２１９と、メモリの出力データ信号線２２０と、から構成される。

ｎ行ｍ列のメモリセル２０５、（ｎ＋１）行ｍ列のメモリセル２０６、ｎ行（ｍ＋１）列のメモリセル２０７、（ｎ＋１）行（ｍ＋１）列のメモリセル２０８は、各々１つのＮチャネル型トランジスタから構成される。ここで、ｎ行ｍ列のメモリセル２０５において、Ｎチャネル型トランジスタのゲートはｎ番目のワード線２０１に、ソースはグランド線に、ドレインはｍ番目のビット線２０３に各々電気的に接続されている。（ｎ＋１）行ｍ列のメモリセル２０６において、Ｎチャネル型トランジスタのゲートは（ｎ＋１）番目のワード線２０２に、ドレインはｍ番目のビット線２０３に各々電気的に接続され、ソースは電気的にどこにも接続しておらず、フローティングの状態である。ｎ行（ｍ＋１）列のメモリセル２０７において、Ｎチャネル型トランジスタのゲートはｎ番目のワード線２０１に、ソースはグランド線に、ドレインは（ｍ＋１）番目のビット線２０４に各々電気的に接続されている。（ｎ＋１）行（ｍ＋１）列のメモリセル２０８において、Ｎチャネル型トランジスタのゲートは（ｎ＋１）番目のワード線２０２に、ソースはグランド線に、ドレインは（ｍ＋１）番目のビット線２０４に各々電気的に接続されている。また、ｍ番目のプリチャージ回路２１７と（ｍ＋１）番目のプリチャージ回路２１８はＰチャネル型トランジスタから構成される。ｍ番目のプリチャージ回路２１７のＰチャネル型トランジスタのゲートはリードイネーブル信号線２１９、ソースは電源線２２１、ドレインはメモリの出力データ信号線２２０に各々電気的に接続されている。（ｍ＋１）番目のプリチャージ回路２１８のＰチャネル型トランジスタのゲートはリードイネーブル信号線２１９、ソースは電源線２２２、ドレインはメモリの出力データ信号線２２０に各々電気的に接続されている。

ｍ番目のアナログスイッチ２１１には、ｍ番目のセレクト信号線２１３とｍ番目の反転セレクト信号線２１４が各々電気的に接続されている。なお、ｍ番目のセレクト信号線２１３の電位をＨレベルとし、ｍ番目の反転セレクト信号線２１４の電位をＬレベルとすることで、ｍ番目のアナログスイッチ２１１を電気的に導通もしくは非導通とすることができる。（ｍ＋１）番目のアナログスイッチ２１２には、（ｍ＋１）番目のセレクト信号線２１５と（ｍ＋１）番目の反転セレクト信号線２１６が各々電気的に接続されている。なお、（ｍ＋１）番目のセレクト信号線２１５の電位をＨレベルとし、（ｍ＋１）番目の反転セレクト信号線２１６の電位をＬレベルとすることで、（ｍ＋１）番目のアナログスイッチを電気的に導通もしくは非導通とすることができる。なお、ｍ番目のセレクト信号線２１３の電位および（ｍ＋１）番目のセレクト信号線２１５の電位は、メモリアドレス信号の特定のビットをデコードして、生成される。すなわち、いずれか一つがＨレベルであり、残りがＬレベルとなる。また、ｍ番目のセレクト信号線２１３の電位がＬレベルの時、ｍ番目の反転セレクト信号線２１４の電位はＨレベルとし、ｍ番目のセレクト信号線２１３の電位がＨレベルの時、ｍ番目の反転セレクト信号線２１４の電位はＬレベルとする。同様に、（ｍ＋１）番目のセレクト信号線２１５の電位がＬレベルの時、（ｍ＋１）番目の反転セレクト信号線２１６の電位はＨレベルとし、（ｍ＋１）番目のセレクト信号線２１５の電位がＨレベルの時、（ｍ＋１）番目の反転セレクト信号線２１６の電位はＬレベルとする。

また図３は、リードイネーブル信号線２１９の電位、ｍ番目のビット線２０３の電位、（ｍ＋１）番目のビット線２０４の電位、ｎ番目のワード線２０１の電位、（ｎ＋１）番目のワード線２０２の電位、ｍ番目のセレクト信号線２１３の電位、（ｍ＋１）番目のセレクト信号線２１５の電位、メモリの出力データ信号線２２０の電位のタイミングチャートであり、各々の電位は、図２におけるリードイネーブル信号線２１９、ｍ番目のビット線２０３、（ｍ＋１）番目のビット線２０４、ｎ番目のワード線２０１、（ｎ＋１）番目のワード線２０２、ｍ番目のセレクト信号線２１３、（ｍ＋１）番目のセレクト信号線２１５、メモリの出力データ信号線２２０の電位に対応する。

また図３において、Ｓ１−１は第１のプリチャージ期間、Ｓ１−２は第１の読み出し期間、Ｓ２−１は第２のプリチャージ期間、Ｓ２−２は第２の読み出し期間、Ｓ３−１は第３のプリチャージ期間、Ｓ３−２は第３の読み出し期間、Ｓ４−１は第４のプリチャージ期間、Ｓ４−２は第４の読み出し期間である。

次に、図２に示したメモリの動作を説明する。最初にｎ行ｍ列のメモリセル２０５のデータを読み出す場合について説明する。

まず、第１のプリチャージ期間Ｓ１−１において、リードイネーブル信号線２１９の電位をＬレベルとする。この時、ｍ番目のプリチャージ回路２１７と（ｍ＋１）番目のプリチャージ回路２１８のＰチャネル型トランジスタのゲートの電位がＬレベルになる。また、ｎ番目のワード線２０１の電位と（ｎ＋１）番目のワード線２０２の電位をＬレベルとする。

さらに、ｍ番目のセレクト信号線２１３の電位をＨレベルとし、（ｍ＋１）番目のセレクト信号線２１５の電位をＬレベルとする。この時、ｍ番目のアナログスイッチ２１１は導通し、（ｍ＋１）番目のアナログスイッチ２１２は非導通となる。したがって、ｍ番目のビット線２０３の電位はＨレベルとなる。一方、（ｍ＋１）番目のビット線２０４の電位は変化しない。

なお、ｍ番目のビット線２０３の電位は、ｍ番目のラッチ回路２０９によって保持される。すなわち、Ｈレベルを保持する。以上が第１のプリチャージ期間Ｓ１−１におけるプリチャージ動作である。

次に第１の読み出し期間Ｓ１−２において、リードイネーブル信号線２１９の電位をＨレベルにする。この時、ｍ番目のプリチャージ回路２１７と（ｍ＋１）番目のプリチャージ回路２１８のＰチャネル型トランジスタのゲートの電位はＬレベルになる。

また、ｎ行ｍ列のメモリセル２０５のデータを読み出す為に、ｎ番目のワード線２０１をＨレベルとする。この時、ｎ行ｍ列のメモリセル２０５とｎ行（ｍ＋１）列のメモリセル２０７におけるＮチャネル型トランジスタのゲートの電位がＨレベルになる。

この時、ｎ行ｍ列のメモリセル２０５におけるＮチャネル型トランジスタのソースはグランドに電気的に接続されているので、ｍ番目のビット線２０３の電位はＬレベルになる。同様に、ｎ行（ｍ＋１）列のメモリセル２０７におけるＮチャネル型トランジスタのソースはグランドに電気的に接続されているので、（ｍ＋１）番目のビット線２０４の電位はＬレベルになる。

ここで、ｍ番目のアナログスイッチ２１１が導通しているので、出力データ信号線２２０の電位はｍ番目のビット線２０３の電位と同様にＬレベルになる。これにより、メモリセル２０５のデータが読み出されることになる。以上がメモリセル２０５のデータを読み出す動作の説明である。

次に、（ｎ＋１）行ｍ列のメモリセル２０６のデータを読み出す場合について説明する。

まず、第２のプリチャージ期間Ｓ２−１において、リードイネーブル信号線２１９をＬレベルとする。この時、ｍ番目のプリチャージ回路２１７と（ｍ＋１）番目のプリチャージ回路２１８のＰチャネル型トランジスタのゲートの電位がＬレベルになる。また、ｎ番目のワード線２０１と（ｎ＋１）番目のワード線２０２はＬレベルのまま変化しない。

さらに、ｍ番目のセレクト信号線２１３をＨレベルとし、（ｍ＋１）番目のセレクト信号線２１５をＬレベルとする。この時、ｍ番目のアナログスイッチ２１１は導通し、（ｍ＋１）番目のアナログスイッチ２１２は非導通となる。したがって、ｍ番目のビット線２０３の電位はＨレベルとなる。また、（ｍ＋１）番目のビット線２０４の電位はＬレベルとなる。

なお、ｍ番目のビット線２０３の電位は、ｍ番目のラッチ回路２０９によって保持される。すなわち、Ｈレベルを保持する。同様に、（ｍ＋１）番目のビット線２０４の電位は、（ｍ＋１）番目のラッチ回路２１０によって保持される。すなわち、Ｌレベルを保持する。以上が第２のプリチャージ期間Ｓ２−１におけるプリチャージ動作である。

次に第２の読み出し期間Ｓ２−２において、リードイネーブル信号線２１９の電位をＨレベルにする。この時、ｍ番目のプリチャージ回路２１７と（ｍ＋１）番目のプリチャージ回路２１８のＰチャネル型トランジスタのゲートの電位はＬレベルになる。

また、（ｎ＋１）行ｍ列のメモリセル２０６のデータを読み出す為に、（ｎ＋１）番目のワード線２０２の電位をＨレベルとする。この時、（ｎ＋１）行ｍ列のメモリセル２０６と（ｎ＋１）行（ｍ＋１）列のメモリセル２０８におけるＮチャネル型トランジスタのゲートの電位がＨレベルになる。

この時、（ｎ＋１）行ｍ列のメモリセル２０６におけるＮチャネル型トランジスタのソースは未接続なので、ｍ番目のビット線２０３の電位はＨレベルになる。一方、（ｎ＋１）行（ｍ＋１）列のメモリセル２０８におけるＮチャネル型トランジスタのソースはグランドに電気的に接続されているので、（ｍ＋１）番目のビット線２０４の電位はＬレベルになる。

ここで、ｍ番目のアナログスイッチ２１１が導通しているので、出力データ信号線２２０の電位はｍ番目のビット線２０３の電位と同様にＨレベルになる。これにより、メモリセル２０６のデータが読み出されることになる。以上がメモリセル２０６のデータを読み出す動作の説明である。

以下同様に、第３のプリチャージ期間Ｓ３−１においてプリチャージ動作が行われ、第３の読み出し期間Ｓ３−２においてｎ行（ｍ＋１）列のメモリセル２０７のデータが読み出されることになる。同様に、第４のプリチャージ期間Ｓ４−１においてプリチャージ動作が行われ、第４の読み出し期間Ｓ４−２において（ｎ＋１）行（ｍ＋１）列のメモリセル２０７のデータが読み出されることになる。

以上が、図２に示したメモリの動作の説明である。

また、図５乃至図７において示した従来のＲＯＭのデータの読み出しに関する構成と本発明のＲＯＭの読み出しに関する構成について比較し、本発明の有利な点について説明する。

従来例として示したマスクＲＯＭの回路である図６の回路では、図７のタイミングチャートに示すように、ｍ番目のビット線６０３は２回、（ｍ＋１）番目のビット線６０４は４回Ｈレベルとなっている。一方、図２の回路では、図３のタイミングチャートより、ｍ番目のビット線２０３の電位は１回、（ｍ＋１）番目のビット線２０４の電位は３回Ｈレベルとなっている。つまり、本発明において無駄にプリチャージされることを回避できる。すなわち、消費電力を削減することができる。以上のような構成とする事で、メモリを搭載した低消費電力の半導体装置を提供する事ができる。

なお、本実施の形態は、他の実施の形態、他の実施例と適宜組み合わせて実施することが可能である。
（実施の形態２）

本実施の形態においては、上記実施の形態１において説明した構成とは異なる構成について示し説明する。

なお、本実施形態におけるマスクＲＯＭの構成におけるブロック図は、実施の形態１の図１で示した構成と同様であるため本実施の形態において、その説明については、実施の形態１に記載の図１の説明を援用するものとする。

また、図４は本実施の形態におけるマスクＲＯＭの回路図である。本実施の形態においては、実施の形態１において示した図１における領域１１１として、ｎ番目のワード線２０１と、（ｎ＋１）番目のワード線２０２と、ｍ番目のビット線２０３と、（ｍ＋１）番目のビット線２０４と、ｎ番目のワード線２０１とｍ番目のビット線２０３が交差する地点に配置されたｎ行ｍ列のメモリセル２０５と、（ｎ＋１）番目のワード線２０２とｍ番目のビット線２０３が交差する地点に配置された（ｎ＋１）行ｍ列のメモリセル２０６と、ｎ番目のワード線２０１と（ｍ＋１）番目のビット線２０４が交差する地点に配置されたｎ行（ｍ＋１）列のメモリセル２０７と、（ｎ＋１）番目のワード線２０２と（ｍ＋１）番目のビット線２０４が交差する地点に配置された（ｎ＋１）行（ｍ＋１）列のメモリセル２０７と、ｍ番目のラッチ回路２０９と、（ｍ＋１）番目のラッチ回路２１０と、ｍ番目のアナログスイッチ２１１と、（ｍ＋１）番目のアナログスイッチ２１２と、ｍ番目のセレクト信号線２１３と、ｍ番目の反転セレクト信号線２１４と、（ｍ＋１）番目のセレクト信号線２１５と、（ｍ＋１）番目の反転セレクト信号線２１６と、プリチャージ回路４０１と、リードイネーブル信号線２１９と、メモリの出力データ信号線２２０と、から構成される。

ｎ行ｍ列のメモリセル２０５、（ｎ＋１）行ｍ列のメモリセル２０６、ｎ行（ｍ＋１）列のメモリセル２０７、（ｎ＋１）行（ｍ＋１）列のメモリセル２０８は、各々１つのＮチャネル型トランジスタから構成される。ここで、ｎ行ｍ列のメモリセル２０５において、Ｎチャネル型トランジスタのゲートはｎ番目のワード線２０１に、ソースはグランド線に、ドレインはｍ番目のビット線２０３に各々電気的に接続されている。（ｎ＋１）行ｍ列のメモリセル２０６において、Ｎチャネル型トランジスタのゲートは（ｎ＋１）番目のワード線２０２に、ドレインはｍ番目のビット線２０３に各々電気的に接続され、ソースは電気的にどこにも接続しておらず、フローティングの状態である。ｎ行（ｍ＋１）列のメモリセル２０７において、Ｎチャネル型トランジスタのゲートはｎ番目のワード線２０１に、ソースはグランド線に、ドレインは（ｍ＋１）番目のビット線２０４に各々電気的に接続されている。（ｎ＋１）行（ｍ＋１）列のメモリセル２０７において、Ｎチャネル型トランジスタのゲートは（ｎ＋１）番目のワード線２０２に、ソースはグランド線に、ドレインは（ｍ＋１）番目のビット線２０４に各々電気的に接続されている。また、プリチャージ回路４０１はＰチャネル型トランジスタから構成される。プリチャージ回路４０１のＰチャネル型トランジスタのゲートはリードイネーブル信号線２１９、ソースは電源線４０２、ドレインはメモリの出力データ信号線２２０に各々電気的に接続されている。

なお図４に示すマスクＲＯＭの構成におけるタイミングチャートについては、上記実施の形態１において示した図３の構成と同様であるため本実施の形態においては、その説明について実施の形態１に記載の図３の説明を援用するものとする。

図４におけるマスクＲＯＭの構成において、実施の形態１における図２の構成との違いは、各ビット線に対応して設けられていたプリチャージ回路４０１が、複数のビット線に対応して１個のプリチャージ回路が設けられている点である。

そのため実施の形態１におけるマスクＲＯＭの回路図である図２と、実施の形態２におけるマスクＲＯＭの回路図である図４と、を比較すると、プリチャージ回路に関するトランジスタの数が図４の方が少ない。図２と図４におけるマスクＲＯＭのタイミングチャートについては同様であり、消費電力削減に関しては同様の性能を有している。そのためプリチャージ回路に関するトランジスタ数の少ない図４の方が小型化という点で優れている。すなわち、図４に示したマスクＲＯＭを具備する半導体装置は、図２に示したマスクＲＯＭを具備する半導体装置に比べ、より小型な半導体装置を提供することができるといえる。

以上のような構成とする事で、メモリを搭載した低消費電力であり、且つ小型化を達成した半導体装置を提供することができる。

なお、本実施の形態は、他の実施の形態、他の実施例と自由に組み合わせて実施することが可能である。

本発明の半導体装置は、メモリを具備したあらゆる分野の電子機器に用いることが可能である。つまり、本発明はメモリを具備した電子機器を含むものである。例えば、本発明の半導体装置を適用した電子機器として、ビデオカメラやデジタルカメラ等のカメラ、ゴーグル型ディスプレイ（ヘッドマウントディスプレイ）、ナビゲーションシステム、音響再生装置（カーオーディオ、オーディオコンポ等）、コンピュータ、ゲーム機器、携帯情報端末（モバイルコンピュータ、携帯電話、携帯型ゲーム機または電子書籍等）、または記録媒体を備えた画像再生装置（具体的にはＤＶＤ（ｄｉｇｉｔａｌｖｅｒｓａｔｉｌｅｄｉｓｃ）等の記録媒体を再生し、その画像を表示しうるディスプレイを備えた装置）などが挙げられる。それら電子機器の具体例を図８に示す。

図８（Ａ）、図８（Ｂ）は、デジタルカメラを示している。図８（Ｂ）は、図８（Ａ）の裏側を示す図である。このデジタルカメラは、筐体２１１１、表示部２１１２、レンズ２１１３、操作キー２１１４、シャッターボタン２１１５などを有する。また、取り出し可能なメモリ２１１６を備えており、当該デジタルカメラで撮影したデータをメモリ２１１６に記憶させておく構成となっている。本発明の半導体装置をメモリ１２２５に適用することができる。

また、図８（Ｃ）は、携帯電話を示しており、携帯端末の１つの代表例である。この携帯電話は筐体２１２１、表示部２１２２、操作キー２１２３などを含む。また、携帯電話は、取り出し可能なメモリ２１２５を備えており、当該携帯電話の電話番号等のデータ、映像、音楽データ等をメモリ２１２５に記憶させ再生することができる。本発明の半導体装置は当該メモリ２１２５に適用することができる。

また、図８（Ｄ）は、デジタルプレーヤーを示しており、オーディオ装置の１つの代表例である。図８（Ｄ）に示すデジタルプレーヤーは、本体２１３０、表示部２１３１、メモリ部２１３２、操作部２１３３、イヤホン２１３４等を含んでいる。なお、イヤホン２１３４の代わりにヘッドホンや無線式イヤホンを用いることができる。メモリ部２１３２は、本発明の半導体装置を用いることができる。例えば、記録容量が２０〜２００ギガバイト（ＧＢ）の大容量メモリを用い、操作部２１３３を操作することにより、映像や音声（音楽）を記録、再生することができる。なお、表示部２１３１は黒色の背景に白色の文字を表示することで消費電力を抑えられる。これは携帯型のオーディオ装置において特に有効である。なお、メモリ部２１３２は取り出し可能な構成としてもよい。

また、図８（Ｅ）は、電子ブック（電子ペーパーともいう）を示している。この電子ブックは、本体２１４１、表示部２１４２、操作キー２１４３、メモリ部２１４４を含んでいる。またモデムが本体２１４１に内蔵されていてもよいし、無線で情報を送受信できる構成としてもよい。メモリ部２１４４は、本発明の半導体装置を用いることができる。例えば、記録容量が２０〜２００ギガバイト（ＧＢ）のメモリを用い、操作キー２１４３を操作することにより、映像や音声（音楽）を記録、再生することができる。なお、メモリ部２１４４は、取り出し可能な構成としてもよい。

以上の様に、本発明の適用範囲は極めて広く、メモリを有するものであればあらゆる分野の電子機器に用いることが可能である。本発明の半導体装置は低消費電力であるため、図８に示すようなバッテリー駆動の電子機器において、バッテリー駆動時間に影響を与えず、データを持ち運びできることを可能にする。

なお、本実施例は、上記実施の形態と適宜組み合わせて行うことができる。

近年、超小型ＩＣチップと、無線通信用のアンテナを組み合わせた小型の半導体装置（以下、無線チップという）が脚光を浴びている。無線チップは、無線通信装置（以下、リーダ／ライタという）を使った通信信号（動作磁界）の授受により、データの書き込み、またはデータの読み出しを行うことができる。

無線チップの応用分野として、例えば、流通業界における商品管理が挙げられる。現在では、バーコードなどを利用した商品管理が主流であるが、バーコードは光学的に読み取るため、遮蔽物があるとデータを読み取れない。一方、無線チップでは、無線でデータを読み取るため、無線による通信信号が通過するのであれば遮蔽物があっても読み取れる。従って、商品管理の効率化、低コスト化などが期待されている。その他、乗車券、航空旅客券、料金の自動精算など、広範な応用が期待されている。

無線チップの応用分野が広がりつつある中で、より高機能な無線チップに対する要求も高まっている。例えば、送受信データを暗号化することで、第三者へのデータ漏洩の防止が期待される。これには、復号化／暗号化の処理をハードウェア的に処理する方式と、ソフトウェア的に処理する方式と、ハードウェア的に処理する方式及びソフトウェア的に処理する方式を併用する方式と、が考えられる。ハードウェア的に処理する方式では、復号化／暗号化を行う専用回路で演算回路を構成する。ソフトウェア的に処理する方式では、ＣＰＵ（ＣｅｎｔｒａｌＰｒｏｃｅｓｓｉｎｇＵｎｉｔ：中央処理装置）と大規模メモリとで演算回路を構成し、復号化／暗号化プログラムをＣＰＵで実行する。ハードウェア的に処理する方式及びソフトウェア的に処理する方式を併用する方式では、専用回路と、ＣＰＵと、メモリと、で演算回路を構成し、専用回路で復号化／暗号化の演算処理の一部分を行い、残りの演算処理のプログラムをＣＰＵで実行する。いずれも無線チップに大容量のメモリを搭載することが要求される。本発明を適用することにより、メモリの大容量化に伴い、消費電力が高くなることを回避することができる。

本実施例では、本発明における半導体装置の例として、暗号処理機能を有する無線チップについて図９、図１０を用いて説明する。図９は、無線チップのブロック図であり、図１０は無線チップのレイアウト図である。

まず、図９を用いて無線チップのブロック構成を説明する。図９において、無線チップ１００１は、ＣＰＵ１００２と、ＲＯＭ１００３と、ＲＡＭ１００４と、コントローラ１００５と、からなる演算回路１００６と、アンテナ１００７と、共振回路１００８と、電源回路１００９と、リセット回路１０１０と、クロック生成回路１０１１と、復調回路１０１２と、変調回路１０１３と、電源管理回路１０１４と、からなるアナログ部１０１５と、から構成される。コントローラ１００５は、ＣＰＵインターフェース（ＣＰＵＩＦ）１０１６と、制御レジスタ１０１７と、コード抽出回路１０１８と、符号化回路１０１９と、から構成される。なお、図９では、説明の簡単化のため、通信信号を受信信号１０２０と、送信信号１０２１とに分けて示したが、実際には、両者は一体とされた信号であり、無線チップ１００１及びリーダ／ライタの間で同時に送受信される。受信信号１０２０は、アンテナ１００７と共振回路１００８とで受信された後、復調回路１０１２により復調される。また、送信信号１０２１は、変調回路１０１３により変調された後、アンテナ１００７より送信される。

図９において、通信信号により形成される磁界中に無線チップ１００１を置くと、アンテナ１００７と共振回路１００８により、誘導起電力を生じる。誘導起電力は、電源回路１００９における電気容量により保持され、また電気容量によって電位が安定化され、無線チップ１００１の各回路に電源電圧として供給される。リセット回路１０１０は、無線チップ１００１全体の初期リセット信号を生成する。例えば、電源電圧の上昇に遅延して立ち上がる信号をリセット信号として生成する。クロック生成回路１０１１は、電源管理回路１０１４より生成される制御信号に応じて、クロック信号の周波数とデューティー比を変更する。復調回路１０１２は、ＡＳＫ方式の受信信号１０２０の振幅の変動を”０”／”１”の受信データ１０２２として検出する。復調回路１０１２は、例えばローパスフィルターとする。さらに、変調回路１０１３は、送信データをＡＳＫ方式の送信信号１０２１の振幅を変動させて送信する。例えば、送信データ１０２３が”０”の場合、共振回路１００８の共振点を変化させ、通信信号の振幅を変化させる。電源管理回路１０１４は、電源回路１００９より演算回路１００６に供給される電源電圧または演算回路１００６における消費電流を監視し、クロック生成回路１０１１において、クロック信号の周波数とデューティー比を変更するための制御信号を生成する。

本実施例における無線チップの動作を説明する。まず、無線チップ１００１がリーダ／ライタより送信された暗号文データを含む受信信号１０２０受信する。受信信号１０２０は、復調回路１０１２で復調された後、コード抽出回路１０１８で制御コマンドや暗号文のデータなどに分解され、制御レジスタ１０１７に格納される。ここで、制御コマンドは、無線チップ１００１の応答を指定するデータである。例えば、固有ＩＤ番号の送信、動作停止、暗号解読などを指定する。ここでは、暗号解読の制御コマンドを受信したとする。

続いて、演算回路１００６において、ＣＰＵ１００２が、ＲＯＭ１００３に格納された暗号解読プログラムにしたがって、ＲＯＭ１００３にあらかじめ格納された秘密鍵１０２４を用いて暗号文を解読（復号）する。復号された暗号文（復号文）は、制御レジスタ１０１７に格納される。この際、ＲＡＭ１００４をデータ格納領域として用いる。なお、ＣＰＵ１００２は、ＣＰＵインターフェース１０１６を介してＲＯＭ１００３、ＲＡＭ１００４、制御レジスタ１０１７にアクセスする。ＣＰＵインターフェース１０１６は、ＣＰＵ１００２が要求するアドレスより、ＲＯＭ１００３、ＲＡＭ１００４、制御レジスタ１０１７のいずれかに対するアクセス信号を生成する機能を有している。

最後に、符号化回路１０１９において、復号文から送信データ１０２３を生成し、変調回路１０１３で変調し、アンテナ１００７より送信信号１０２１をリーダ／ライタに送信する。

なお、本実施例では、演算方式として、ソフトウェア的に処理する方式、すなわち、ＣＰＵと大規模メモリとで演算回路を構成し、プログラムをＣＰＵで実行する方式について説明したが、目的に応じて最適な演算方式を選び、最適な演算方式に基づいて演算回路を構成することも可能である。例えば、演算方式として、他にも演算をハードウェア的に処理する方式、すなわち、ハードウェア的に処理する方式では、特定の処理のみを行う専用回路で構成される演算回路を用いて演算処理を行う方式と、ハードウェア的に処理する方式及びソフトウェア的に処理する方式を併用する方式と、が考えられる。ハードウェア的に処理する方式及びソフトウェア的に処理する方式を併用する方式では、専用回路と、ＣＰＵと、メモリと、で演算回路を構成し、専用回路で演算処理の一部分を行い、残りの演算処理のプログラムをＣＰＵで実行すれば良い。

次に、図１０を用いて、無線チップのレイアウト構成について説明する。なお、図１０において、図９に相当する部分には、同一の番号を付し、説明を省略する。

図１０において、ＦＰＣパッド１１０７は、ＦＰＣ（ＦｌｅｘｉｂｌｅＰｒｉｎｔＣｉｒｃｕｉｔ）を無線チップ１００１に貼る時に用いる電極パッド群であり、アンテナバンプ１１０８は、アンテナ（図示せず）を貼り付ける電極パッドである。なお、アンテナを貼り付ける際には、アンテナバンプ１１０８に過度の圧力が印加される可能性がある。したがって、アンテナバンプ１１０８の下には、トランジスタなど、回路を構成する部品を配置しないことが望ましい。

ＦＰＣパッド１１０７は、主に不良解析時に用いると有効である。無線チップでは、電源電圧を通信信号から得るため、例えば、アンテナや電源回路で不良が発生している場合、演算回路が全く動作しない。このため、不良解析が著しく困難となる。しかし、ＦＰＣより、ＦＰＣパッド１１０７を介して無線チップ１００１に電源電圧を供給し、また、アンテナより供給される電気信号の代わりに、任意の電気信号を入力することで、演算回路を動作させることが可能になる。したがって、不良解析が効率的に行える。

さらに、ＦＰＣパッド１１０７を、プローバーを使った測定が可能な配置にすると更に有効である。すなわち、ＦＰＣパッド１１０７において、電極パッドを、プローバーの針のピッチに合わせて配置することで、プローバーによる測定が可能となる。プローバーを用いることで、不良解析時に、ＦＰＣを貼り付ける工数を減らすことができる。また、基板上に複数の無線チップを形成した状態でも測定できるので、個々の無線チップに分断する工数も減らすことができる。また、量産時に、アンテナを貼り付ける工程の直前に、無線チップの良品検査を行うことが可能である。したがって、工程の早い段階で不良品を選別できるので、生産コストを削減することができる。

なお、本実施例は、上記実施の形態と適宜組み合わせて行うことができる。すなわち半導体装置である無線チップに搭載されたメモリにおいて、各ビット線の選択的なプリチャージを行うことができる。換言すれば、メモリからのデータの読み出しに関係のないビット線のプリチャージをしないことにより、低消費電力のメモリを搭載した半導体装置を提供することができる。

本実施例では、上記実施例で示した無線チップの作製方法を説明する。本発明に係る無線チップを構成する各回路を薄膜トランジスタで作製することができる。本実施例では、無線チップを構成する回路を薄膜トランジスタで形成し、薄膜トランジスタの製造に使用した基板から、可撓性（フレキシブル）基板に回路を転載し、フレキシブルな無線チップを製造する方法を示す。

本実施例では、無線チップを構成する回路として、インバータなどを構成するＰチャネル型ＴＦＴ（「Ｐｃｈ−ＴＦＴ」とも表記する。）及びＮチャネル型ＴＦＴ（「Ｎｃｈ−ＴＦＴ」とも表記する。）、並びに薄膜トランジスタ上のアンテナを代表的に示す。以下、図１１〜図１３に図示する断面図を用いて、無線チップの作製方法を説明する。

まず、基板１３０１の一表面に絶縁膜１３０２を介して剥離層１３０３を形成し、続けて下地膜として機能する絶縁膜１３０４と半導体膜１３０５（例えば、非晶質珪素を含む膜）を積層して形成する（図１１（Ａ）参照）。なお、絶縁膜１３０２、剥離層１３０３、絶縁膜１３０４および非晶質半導体膜１３０５は、連続して形成することができる。

基板１３０１は、ガラス基板、石英基板、金属基板（例えばステンレス基板など）、セラミック基板、シリコン基板等の半導体基板、など、から選択されるものである。他にもプラスチック基板として、ポリエチレンテレフタレート（ＰＥＴ）、ポリエチレンナフタレート（ＰＥＮ）、ポリエーテルスルホン（ＰＥＳ）、アクリルなどの基板を選択することもできる。なお、本工程では、剥離層１３０３は、絶縁膜１３０２を介して基板１３０１の全面に設けているが、必要に応じて、基板１３０１の全面に剥離層を設けた後に、フォトリソグラフィ法により選択的に形成してもよい。

絶縁膜１３０２、絶縁膜１３０４は、ＣＶＤ法やスパッタリング法等を用いて、酸化シリコン、窒化シリコン、酸化窒化シリコン（ＳｉＯ_ｘＮ_ｙ）（ｘ＞ｙ＞０）、窒化酸化シリコン（ＳｉＮ_ｘＯ_ｙ）（ｘ＞ｙ＞０）等の絶縁材料を用いて形成する。例えば、絶縁膜１３０２、１３０４を２層構造とする場合、第１層目の絶縁膜として窒化酸化シリコン膜を形成し、第２層目の絶縁膜として酸化窒化シリコン膜を形成するとよい。また、第１層目の絶縁膜として窒化シリコン膜を形成し、第２層目の絶縁膜として酸化シリコン膜を形成してもよい。絶縁膜１３０２は、基板１３０１から剥離層１３０３又はその上に形成される素子に不純物元素が混入するのを防ぐブロッキング層として機能し、絶縁膜１３０４は基板１３０１、剥離層１３０３からその上に形成される素子に不純物元素が混入するのを防ぐブロッキング層として機能する。このように、ブロッキング層として機能する絶縁膜１３０２、１３０４を形成することによって、基板１３０１からＮａなどのアルカリ金属やアルカリ土類金属が、剥離層１３０３から剥離層に含まれる不純物元素がこの上に形成する素子に悪影響を与えることを防ぐことができる。なお、基板１３０１として石英を用いるような場合には絶縁膜１３０２、１３０４を省略してもよい。

剥離層１３０３は、金属膜や金属膜と金属酸化膜の積層構造等を用いることができる。金属膜としては、タングステン（Ｗ）、モリブデン（Ｍｏ）、チタン（Ｔｉ）、タンタル（Ｔａ）、ニオブ（Ｎｂ）、ニッケル（Ｎｉ）、コバルト（Ｃｏ）、ジルコニウム（Ｚｒ）、亜鉛（Ｚｎ）、ルテニウム（Ｒｕ）、ロジウム（Ｒｈ）、パラジウム（Ｐｄ）、オスミウム（Ｏｓ）、イリジウム（Ｉｒ）から選択された元素、または元素を主成分とする合金材料若しくは化合物材料からなる膜を単層又は積層して形成する。また、これらの材料は、スパッタ法やプラズマＣＶＤ法等の各種ＣＶＤ法等を用いて形成することができる。金属膜と金属酸化膜の積層構造としては、上述した金属膜を形成した後に、酸素雰囲気下またはＮ_２Ｏ雰囲気下におけるプラズマ処理、酸素雰囲気下またはＮ_２Ｏ雰囲気下における加熱処理を行うことによって、金属膜表面に当該金属膜の酸化物または酸化窒化物を設けることができる。例えば、金属膜としてスパッタ法やＣＶＤ法等によりタングステン膜を設けた場合、タングステン膜にプラズマ処理を行うことによって、タングステン膜表面にタングステン酸化物からなる金属酸化膜を形成することができる。他にも、例えば、金属膜（例えば、タングステン）を形成した後に、当該金属膜上にスパッタ法で酸化珪素（ＳｉＯ_２）等の絶縁膜を設けると共に、金属膜上に金属酸化物（例えば、タングステン上にタングステン酸化物）を形成してもよい。また、プラズマ処理として、例えば上述した高密度プラズマ処理を行ってもよい。また、金属酸化膜の他にも、金属窒化物や金属酸化窒化物を用いてもよい。この場合、金属膜に窒素雰囲気下または窒素と酸素雰囲気下でプラズマ処理や加熱処理を行えばよい。

非晶質半導体膜１３０５は、スパッタリング法、ＬＰＣＶＤ法、プラズマＣＶＤ法等により、２５〜２００ｎｍ（好ましくは３０〜１５０ｎｍ）の厚さで形成する。

次に、非晶質半導体膜１３０５にレーザー光を照射して結晶化を行う。なお、レーザー光の照射と、ＲＴＡ又はファーネスアニール炉を用いる熱結晶化法、結晶化を助長する金属元素を用いる熱結晶化法とを組み合わせた方法等により非晶質半導体膜１３０５の結晶化を行ってもよい。その後、得られた結晶質半導体膜を所望の形状にエッチングして、結晶質半導体膜１３０５ａ〜１３０５ｆを形成し、当該半導体膜１３０５ａ〜１３０５ｆを覆うようにゲート絶縁膜１３０６を形成する（図１１（Ｂ）参照）。

ゲート絶縁膜１３０６は、ＣＶＤ法やスパッタリング法等を用いて、酸化シリコン、窒化シリコン、酸化窒化シリコン（ＳｉＯ_ｘＮ_ｙ）（ｘ＞ｙ＞０）、窒化酸化シリコン（ＳｉＮ_ｘＯ_ｙ）（ｘ＞ｙ＞０）等の絶縁材料を用いて形成する。例えば、ゲート絶縁膜１３０６を２層構造とする場合、第１層目の絶縁膜として酸化窒化シリコン膜を形成し、第２層目の絶縁膜として窒化酸化シリコン膜を形成するとよい。また、第１層目の絶縁膜として酸化シリコン膜を形成し、第２層目の絶縁膜として窒化シリコン膜を形成してもよい。

結晶質半導体膜１３０５ａ〜１３０５ｆの作製工程の一例を以下に簡単に説明すると、まず、プラズマＣＶＤ法を用いて、膜厚５０〜６０ｎｍの非晶質半導体膜を形成する。次に、結晶化を助長する金属元素であるニッケルを含む溶液を非晶質半導体膜上に保持させた後、非晶質半導体膜に脱水素化の処理（５００℃、１時間）と、熱結晶化の処理（５５０℃、４時間）を行って結晶質半導体膜を形成する。その後、レーザー光を照射し、フォトリソグラフィ法を用いることよって結晶質半導体膜１３０５ａ〜１３０５ｆを形成する。なお、結晶化を助長する金属元素を用いる熱結晶化を行わずに、レーザー光の照射だけで非晶質半導体膜の結晶化を行ってもよい。

結晶化に用いるレーザー発振器としては、連続発振型のレーザービーム（ＣＷレーザービーム）やパルス発振型のレーザービーム（パルスレーザービーム）を用いることができる。ここで用いることができるレーザービームは、Ａｒレーザー、Ｋｒレーザー、エキシマレーザーなどの気体レーザー、単結晶のＹＡＧ、ＹＶＯ_４、フォルステライト（Ｍｇ_２ＳｉＯ_４）、ＹＡｌＯ_３、ＧｄＶＯ_４、若しくは多結晶（セラミック）のＹＡＧ、Ｙ_２Ｏ_３、ＹＶＯ_４、ＹＡｌＯ_３、ＧｄＶＯ_４に、ドーパントとしてＮｄ、Ｙｂ、Ｃｒ、Ｔｉ、Ｈｏ、Ｅｒ、Ｔｍ、Ｔａのうち１種または複数種添加されているものを媒質とするレーザー、ガラスレーザー、ルビーレーザー、アレキサンドライトレーザー、Ｔｉ：サファイアレーザー、銅蒸気レーザーまたは金蒸気レーザーのうち一種または複数種から発振されるものを用いることができる。このようなレーザービームの基本波、及びこれらの基本波の第２高調波から第４高調波のレーザービームを照射することで、大粒径の結晶を得ることができる。例えば、Ｎｄ：ＹＶＯ_４レーザー（基本波１０６４ｎｍ）の第２高調波（５３２ｎｍ）や第３高調波（３５５ｎｍ）を用いることができる。このときレーザーのパワー密度は０．０１〜１００ＭＷ／ｃｍ^２程度（好ましくは０．１〜１０ＭＷ／ｃｍ^２）が必要である。そして、走査速度を１０〜２０００ｃｍ／ｓｅｃ程度として照射する。なお、単結晶のＹＡＧ、ＹＶＯ_４、フォルステライト（Ｍｇ_２ＳｉＯ_４）、ＹＡｌＯ_３、ＧｄＶＯ_４、若しくは多結晶（セラミック）のＹＡＧ、Ｙ_２Ｏ_３、ＹＶＯ_４、ＹＡｌＯ_３、ＧｄＶＯ_４に、ドーパントとしてＮｄ、Ｙｂ、Ｃｒ、Ｔｉ、Ｈｏ、Ｅｒ、Ｔｍ、Ｔａのうち１種または複数種添加されているものを媒質とするレーザー、Ａｒイオンレーザー、またはＴｉ：サファイアレーザーは、連続発振をさせることが可能であり、Ｑスイッチ動作やモード同期などを行うことによって１０ＭＨｚ以上の発振周波数でパルス発振をさせることも可能である。１０ＭＨｚ以上の発振周波数でレーザービームを発振させると、半導体膜がレーザーによって溶融してから固化するまでの間に、次のパルスが半導体膜に照射される。従って、発振周波数が低いパルスレーザーを用いる場合と異なり、半導体膜中において固液界面を連続的に移動させることができるため、走査方向に向かって連続的に成長した結晶粒を得ることができる。

また、ゲート絶縁膜１３０６は、半導体膜１３０５ａ〜１３０５ｆに対し前述の高密度プラズマ処理を行い、表面を酸化又は窒化することで形成しても良い。例えば、Ｈｅ、Ａｒ、Ｋｒ、Ｘｅなどの希ガスと、酸素、酸化窒素（ＮＯ_２）、アンモニア、窒素、水素などの混合ガスを導入したプラズマ処理で形成する。この場合のプラズマの励起は、マイクロ波の導入により行うと、低電子温度で高密度のプラズマを生成することができる。この高密度プラズマで生成された酸素ラジカル（ＯＨラジカルを含む場合もある）や窒素ラジカル（ＮＨラジカルを含む場合もある）によって、半導体膜の表面を酸化又は窒化することができる。

このような高密度プラズマを用いた処理により、１〜２０ｎｍ、代表的には５〜１０ｎｍの絶縁膜が半導体膜に形成される。この場合の反応は、固相反応であるため、当該絶縁膜と半導体膜との界面準位密度はきわめて低くすることができる。このような、高密度プラズマ処理は、半導体膜（結晶性シリコン、或いは多結晶シリコン）を直接酸化（若しくは窒化）するため、形成される絶縁膜の厚さは理想的には、ばらつきをきわめて小さくすることができる。加えて、結晶性シリコンの結晶粒界でも酸化が強くされることがないため、非常に好ましい状態となる。すなわち、ここで示す高密度プラズマ処理で半導体膜の表面を固相酸化することにより、結晶粒界において異常に酸化反応をさせることなく、均一性が良く、界面準位密度が低い絶縁膜を形成することができる。

ゲート絶縁膜は、高密度プラズマ処理によって形成される絶縁膜のみを用いても良いし、それにプラズマや熱反応を利用したＣＶＤ法で酸化シリコン、酸窒化シリコン、窒化シリコンなどの絶縁膜を堆積し、積層させても良い。いずれにしても、高密度プラズマで形成した絶縁膜をゲート絶縁膜の一部又は全部に含んで形成されるトランジスタは、特性のばらつきを小さくすることができる。

また、半導体膜に対し、連続発振レーザー若しくは１０ＭＨｚ以上の周波数で発振するレーザービームを照射しながら一方向に走査して結晶化させて得られた半導体膜１３０５ａ〜１３０５ｆは、そのビームの走査方向に結晶が成長する特性がある。その走査方向をチャネル長方向（チャネル形成領域が形成されたときにキャリアが流れる方向）に合わせてトランジスタを配置し、上記ゲート絶縁層を組み合わせることで、特性ばらつきが小さく、しかも電界効果移動度が高い薄膜トランジスタ（ＴＦＴ）を得ることができる。

次に、ゲート絶縁膜１３０６上に、第１の導電膜と第２の導電膜とを積層して形成する。ここでは、第１の導電膜は、ＣＶＤ法やスパッタリング法等により、２０〜１００ｎｍの厚さで形成する。第２の導電膜は、１００〜４００ｎｍの厚さで形成する。第１の導電膜と第２の導電膜は、タンタル（Ｔａ）、タングステン（Ｗ）、チタン（Ｔｉ）、モリブデン（Ｍｏ）、アルミニウム（Ａｌ）、銅（Ｃｕ）、クロム（Ｃｒ）、ニオブ（Ｎｂ）等から選択された元素又はこれらの元素を主成分とする合金材料若しくは化合物材料で形成する。または、リン等の不純物元素をドーピングした多結晶珪素に代表される半導体材料により形成する。第１の導電膜と第２の導電膜の組み合わせの例を挙げると、窒化タンタル膜とタングステン膜、窒化タングステン膜とタングステン膜、窒化モリブデン膜とモリブデン膜等が挙げられる。タングステンや窒化タンタルは、耐熱性が高いため、第１の導電膜と第２の導電膜を形成した後に、熱活性化を目的とした加熱処理を行うことができる。また、２層構造ではなく、３層構造の場合は、モリブデン膜とアルミニウム膜とモリブデン膜の積層構造を採用するとよい。

次に、フォトリソグラフィ法を用いてレジストからなるマスクを形成し、ゲート電極とゲート線を形成するためのエッチング処理を行って、半導体膜１３０５ａ〜１３０５ｆの上方にゲート電極１３０７を形成する。ここでは、ゲート電極１３０７として、第１の導電膜１３０７ａと第２の導電膜１３０７ｂの積層構造で設けた例を示している。

次に、ゲート電極１３０７をマスクとして半導体膜１３０５ａ〜１３０５ｆに、イオンドープ法またはイオン注入法により、ｎ型を付与する不純物元素を低濃度に添加し、その後、フォトリソグラフィ法によりレジストからなるマスクを選択的に形成して、ｐ型を付与する不純物元素を高濃度に添加する。ｎ型を示す不純物元素としては、リン（Ｐ）やヒ素（Ａｓ）等を用いることができる。ｐ型を示す不純物元素としては、ボロン（Ｂ）やアルミニウム（Ａｌ）やガリウム（Ｇａ）等を用いることができる。ここでは、ｎ型を付与する不純物元素としてリン（Ｐ）を用い、１×１０^１５〜１×１０^１９／ｃｍ^３の濃度で含まれるように半導体膜１３０５ａ〜１３０５ｆに選択的に導入し、ｎ型を示す不純物領域１３０８を形成する。また、ｐ型を付与する不純物元素としてボロン（Ｂ）を用い、１×１０^１９〜１×１０^２０／ｃｍ^３の濃度で含まれるように選択的に半導体膜１３０５ｃ、１３０５ｅに導入し、ｐ型を示す不純物領域１３０９を形成する（図１１（Ｃ）参照）。

続いて、ゲート絶縁膜１３０６とゲート電極１３０７を覆うように、絶縁膜を形成する。絶縁膜は、プラズマＣＶＤ法やスパッタリング法等により、珪素、珪素の酸化物又は珪素の窒化物の無機材料を含む膜や、有機樹脂などの有機材料を含む膜を、単層又は積層して形成する。次に、絶縁膜を、垂直方向を主体とした異方性エッチングにより選択的にエッチングして、ゲート電極１３０７の側面に接する絶縁膜１３１０（サイドウォールともよばれる）を形成する。絶縁膜１３１０は、ＬＤＤ（ＬｉｇｈｔｌｙＤｏｐｅｄｄｒａｉｎ）領域を形成する際のドーピング用のマスクとして用いる。

続いて、フォトリソグラフィ法により形成したレジストからなるマスクと、ゲート電極１３０７および絶縁膜１３１０をマスクとして用いて、半導体膜１３０５ａ、１３０５ｂ、１３０５ｄ、１３０５ｆにｎ型を付与する不純物元素を高濃度に添加して、ｎ型を示す不純物領域１３１１を形成する。ここでは、ｎ型を付与する不純物元素としてリン（Ｐ）を用い、１×１０^１９〜１×１０^２０／ｃｍ^３の濃度で含まれるように半導体膜１３０５ａ、１３０５ｂ、１３０５ｄ、１３０５ｆに選択的に導入し、不純物領域１３０８より高濃度のｎ型を示す不純物領域１３１１を形成する。

以上の工程により、Ｎチャネル型薄膜トランジスタ１３００ａ、１３００ｂ、１３００ｄ、１３００ｆとＰチャネル型薄膜トランジスタ１３００ｃ、１３００ｅが形成される（図１１（Ｄ）参照）。

Ｎチャネル型薄膜トランジスタ１３００ａは、ゲート電極１３０７と重なる半導体膜１３０５ａの領域にチャネル形成領域が形成され、ゲート電極１３０７及び絶縁膜１３１０と重ならない領域にソース領域又はドレイン領域を形成する不純物領域１３１１が形成され、絶縁膜１３１０と重なる領域であってチャネル形成領域と不純物領域１３１１の間に低濃度不純物領域（ＬＤＤ領域）が形成されている。また、Ｎチャネル型薄膜トランジスタ１３００ｂ、１３００ｄ、１３００ｆも同様にチャネル形成領域、低濃度不純物領域及び不純物領域１３１１が形成されている。

Ｐチャネル型薄膜トランジスタ１３００ｃは、ゲート電極１３０７と重なる半導体膜１３０５ｃの領域にチャネル形成領域が形成され、ゲート電極１３０７と重ならない領域にソース領域又はドレイン領域を形成する不純物領域１３０９が形成されている。また、Ｐチャネル型薄膜トランジスタ１３００ｅも同様にチャネル形成領域及び不純物領域１３０９が形成されている。なお、ここでは、Ｐチャネル型薄膜トランジスタ１３００ｃ、１３００ｅには、ＬＤＤ領域を設けていないが、Ｐチャネル型薄膜トランジスタにＬＤＤ領域を設けてもよいし、Ｎチャネル型薄膜トランジスタにＬＤＤ領域を設けない構成としてもよい。

次に、半導体膜１３０５ａ〜１３０５ｆ、ゲート電極１３０７等を覆うように、絶縁膜を単層または積層して形成し、当該絶縁膜上に薄膜トランジスタ１３００ａ〜１３００ｆのソース領域又はドレイン領域を形成する不純物領域１３０９、１３１１と電気的に接続する導電膜１３１３を形成する（図１２（Ａ）参照）。絶縁膜は、ＣＶＤ法、スパッタ法、ＳＯＧ法、液滴吐出法、スクリーン印刷法等により、珪素の酸化物や珪素の窒化物等の無機材料、ポリイミド、ポリアミド、ベンゾシクロブテン、アクリル、エポキシ等の有機材料やシロキサン材料等により、単層または積層で形成する。ここでは、当該絶縁膜を２層で設け、１層目の絶縁膜１３１２ａとして窒化酸化珪素膜で形成し、２層目の絶縁膜１３１２ｂとして酸化窒化珪素膜で形成する。また、導電膜１３１３は、薄膜トランジスタ１３００ａ〜１３００ｆのソース電極又はドレイン電極を形成しうる。

なお、絶縁膜１３１２ａ、１３１２ｂを形成する前、または絶縁膜１３１２ａ、１３１２ｂのうちの１つまたは複数の薄膜を形成した後に、半導体膜の結晶性の回復や半導体膜に添加された不純物元素の活性化、半導体膜の水素化を目的とした加熱処理を行うとよい。加熱処理には、熱アニール、レーザーアニール法またはＲＴＡ法などを適用するとよい。

導電膜１３１３は、ＣＶＤ法やスパッタリング法等により、アルミニウム（Ａｌ）、タングステン（Ｗ）、チタン（Ｔｉ）、タンタル（Ｔａ）、モリブデン（Ｍｏ）、ニッケル（Ｎｉ）、白金（Ｐｔ）、銅（Ｃｕ）、金（Ａｕ）、銀（Ａｇ）、マンガン（Ｍｎ）、ネオジウム（Ｎｄ）、炭素（Ｃ）、シリコン（Ｓｉ）から選択された元素、又はこれらの元素を主成分とする合金材料若しくは化合物材料で、単層又は積層で形成する。アルミニウムを主成分とする合金材料とは、例えば、アルミニウムを主成分としニッケルを含む材料、又は、アルミニウムを主成分とし、ニッケルと、炭素と珪素の一方又は両方とを含む合金材料に相当する。導電膜１３１３は、例えば、バリア膜とアルミニウムシリコン（Ａｌ−Ｓｉ）膜とバリア膜の積層構造、バリア膜とアルミニウムシリコン（Ａｌ−Ｓｉ）膜と窒化チタン膜とバリア膜の積層構造を採用するとよい。なお、バリア膜とは、チタン、チタンの窒化物、モリブデン、又はモリブデンの窒化物からなる薄膜に相当する。アルミニウムやアルミニウムシリコンは抵抗値が低く、安価であるため、導電膜１３１３を形成する材料として最適である。また、上層と下層のバリア層を設けると、アルミニウムやアルミニウムシリコンのヒロックの発生を防止することができる。また、還元性の高い元素であるチタンからなるバリア膜を形成すると、結晶質半導体膜上に薄い自然酸化膜ができていたとしても、この自然酸化膜を還元し、結晶質半導体膜と良好なコンタクトをとることができる。

次に、導電膜１３１３を覆うように、絶縁膜１３１４を形成し、当該絶縁膜１３１４上に、薄膜トランジスタ１３００ａ、１３００ｆのソース電極又はドレイン電極を形成する導電膜１３１３とそれぞれ電気的に接続する導電膜１３１５ａ、１３１５ｂを形成する。また、薄膜トランジスタ１３００ｂ、１３００ｅのソース電極又はドレイン電極を形成する導電膜１３１３とそれぞれ電気的に接続する導電膜１３１６を形成する。なお、導電膜１３１５ａ、１３１５ｂと導電膜１３１６は同一の材料で同時に形成してもよい。導電膜１３１５ａ、１３１５ｂと導電膜１３１６は、上述した導電膜１３１３で示したいずれかの材料を用いて形成することができる。

続いて、導電膜１３１６にアンテナとして機能する導電膜１３１７が電気的に接続されるように形成する（図１２（Ｂ）参照）。

絶縁膜１３１４は、ＣＶＤ法やスパッタ法等により、酸化珪素（ＳｉＯ_ｘ）、窒化珪素（ＳｉＮ_ｘ）、酸化窒化珪素（ＳｉＯ_ｘＮ_ｙ）（ｘ＞ｙ＞０）、窒化酸化珪素（ＳｉＮ_ｘＯ_ｙ）（ｘ＞ｙ＞０）等の酸素または窒素を有する絶縁膜やＤＬＣ（ダイヤモンドライクカーボン）等の炭素を含む膜、エポキシ、ポリイミド、ポリアミド、ポリビニルフェノール、ベンゾシクロブテン、アクリル等の有機材料またはシロキサン樹脂等のシロキサン材料からなる単層または積層構造で設けることができる。なお、シロキサン材料とは、Ｓｉ−Ｏ−Ｓｉ結合を含む材料に相当する。シロキサンは、シリコン（Ｓｉ）と酸素（Ｏ）との結合で骨格構造が構成される。置換基として、少なくとも水素を含む有機基（例えばアルキル基、芳香族炭化水素）が用いられる。置換基として、フルオロ基を用いることもできる。または置換基として、少なくとも水素を含む有機基と、フルオロ基とを用いてもよい。

導電膜１３１７は、ＣＶＤ法、スパッタリング法、スクリーン印刷やグラビア印刷等の印刷法、液滴吐出法、ディスペンサ法、メッキ法等を用いて、導電性材料により形成する。導電性材料は、アルミニウム（Ａｌ）、チタン（Ｔｉ）、銀（Ａｇ）、銅（Ｃｕ）、金（Ａｕ）、白金（Ｐｔ）ニッケル（Ｎｉ）、パラジウム（Ｐｄ）、タンタル（Ｔａ）、モリブデン（Ｍｏ）から選択された元素、又はこれらの元素を主成分とする合金材料若しくは化合物材料で、単層構造又は積層構造で形成する。

例えば、スクリーン印刷法を用いてアンテナとして機能する導電膜１３１７を形成する場合には、粒径が数ｎｍから数十μｍの導電体粒子を有機樹脂に溶解または分散させた導電性のペーストを選択的に印刷することによって設けることができる。導電体粒子としては、銀（Ａｇ）、金（Ａｕ）、銅（Ｃｕ）、ニッケル（Ｎｉ）、白金（Ｐｔ）、パラジウム（Ｐｄ）、タンタル（Ｔａ）、モリブデン（Ｍｏ）およびチタン（Ｔｉ）等のいずれか一つ以上の金属粒子やハロゲン化銀の微粒子、または分散性ナノ粒子を用いることができる。また、導電性ペーストに含まれる有機樹脂は、金属粒子のバインダー、溶媒、分散剤および被覆材として機能する有機樹脂から選ばれた一つまたは複数を用いることができる。代表的には、エポキシ樹脂、シリコーン樹脂等の有機樹脂が挙げられる。また、導電膜の形成にあたり、導電性のペーストを押し出した後に焼成することが好ましい。例えば、導電性のペーストの材料として、銀を主成分とする微粒子（例えば粒径１ｎｍ以上１００ｎｍ以下）を用いる場合、１５０〜３００℃の温度範囲で焼成することにより硬化させて導電膜を得ることができる。また、はんだや鉛フリーのはんだを主成分とする微粒子を用いてもよく、この場合は粒径２０μｍ以下の微粒子を用いることが好ましい。はんだや鉛フリーのはんだは、低コストであるといった利点を有している。

また、導電膜１３１５ａ、１３１５ｂは、後の工程において本発明の半導体装置に含まれるバッテリーと電気的に接続される配線として機能しうる。また、アンテナとして機能する導電膜１３１７を形成する際に、導電膜１３１５ａ、１３１５ｂに電気的に接続するように別途導電膜を形成し、当該導電膜をバッテリーに接続する配線として利用してもよい。

次に、導電膜１３１７を覆うように絶縁膜１３１８を形成した後、薄膜トランジスタ１３００ａ〜１３００ｆ、導電膜１３１７等を含む層（以下、「素子形成層１３１９」と記す）を基板１３０１から剥離する。ここでは、レーザー光（例えばＵＶ光）を照射することによって、薄膜トランジスタ１３００ａ〜１３００ｆを避けた領域に開口部を形成後（図１２（Ｃ）参照）、物理的な力を用いて基板１３０１から素子形成層１３１９を剥離することができる。また、基板１３０１から素子形成層１３１９を剥離する前に、形成した開口部にエッチング剤を導入して、剥離層１３０３を選択的に除去してもよい。エッチング剤は、フッ化ハロゲンまたはハロゲン間化合物を含む気体又は液体を使用する。例えば、フッ化ハロゲンを含む気体として三フッ化塩素（ＣｌＦ_３）を使用する。そうすると、素子形成層１３１９は、基板１３０１から剥離された状態となる。なお、剥離層１３０３は、全て除去せず一部分を残存させてもよい。こうすることによって、エッチング剤の消費量を抑え剥離層の除去に要する処理時間を短縮することが可能となる。また、剥離層１３０３の除去を行った後にも、基板１３０１上に素子形成層１３１９を保持しておくことが可能となる。また、素子形成層１３１９が剥離された基板１３０１を再利用することによって、コストの削減をすることができる。

絶縁膜１３１８は、ＣＶＤ法やスパッタ法等により、酸化珪素（ＳｉＯ_ｘ）、窒化珪素（ＳｉＮｘ）、酸化窒化珪素（ＳｉＯ_ｘＮ_ｙ）（ｘ＞ｙ＞０）、窒化酸化珪素（ＳｉＮ_ｘＯ_ｙ）（ｘ＞ｙ＞０）等の酸素または窒素を有する絶縁膜やＤＬＣ（ダイヤモンドライクカーボン）等の炭素を含む膜、エポキシ、ポリイミド、ポリアミド、ポリビニルフェノール、ベンゾシクロブテン、アクリル等の有機材料またはシロキサン樹脂等のシロキサン材料からなる単層または積層構造で設けることができる。

本実施例では、レーザー光の照射により素子形成層１３１９に開口部を形成した後に、当該素子形成層１３１９の一方の面（絶縁膜１３１８の露出した面）に第１のシート材１３２０を貼り合わせた後、基板１３０１から素子形成層１３１９を剥離する（図１３（Ａ）参照）。

次に、素子形成層１３１９の他方の面（剥離により露出した面）に、第２のシート材１３２１を貼り合わせた後、加熱処理と加圧処理の一方又は両方を行って第２のシート材１３２１を貼り合わせる（図１３（Ｂ）参照）。第１のシート材１３２０、第２のシート材１３２１として、ホットメルトフィルム等を用いることができる。

また、第１のシート材１３２０、第２のシート材１３２１として、静電気等を防止する帯電防止対策を施したフィルム（以下、帯電防止フィルムと記す）を用いることもできる。帯電防止フィルムとしては、帯電防止可能な材料を樹脂中に分散させたフィルム、及び帯電防止可能な材料が貼り付けられたフィルム等が挙げられる。帯電防止可能な材料が設けられたフィルムは、片面に帯電防止可能な材料を設けたフィルムであってもよいし、両面に帯電防止可能な材料を設けたフィルムであってもよい。さらに、片面に帯電防止可能な材料が設けられたフィルムは、帯電防止可能な材料が設けられた面をフィルムの内側になるように層に貼り付けてもよいし、フィルムの外側になるように貼り付けてもよい。なお、帯電防止可能な材料はフィルムの全面、あるいは一部に設けてあればよい。ここでの帯電防止可能な材料としては、金属、インジウムと錫の酸化物（ＩＴＯ）、又は両性界面活性剤や陽イオン性界面活性剤や非イオン性界面活性剤等の界面活性剤などを用いることができる。また、他にも帯電防止材料として、側鎖にカルボキシル基および４級アンモニウム塩基をもつ架橋性共重合体高分子を含む樹脂材料等を用いることができる。これらの材料をフィルムに貼り付けたり、練り込んだり、塗布することによって帯電防止フィルムとすることができる。帯電防止フィルムで封止を行うことによって、商品として取り扱う際に、外部からの静電気等によって半導体素子に悪影響が及ぶことを抑制することができる。

なお、本実施例は、上記実施の形態と適宜組み合わせて行うことができる。すなわち半導体装置に搭載されたメモリにおいて、各ビット線の選択的なプリチャージを行うことができる。換言すれば、メモリからのデータの読み出しに関係のないビット線のプリチャージをしないことにより、低消費電力のメモリを搭載した半導体装置を提供することができる。

本実施例では、上記実施例とは異なる無線チップの作製方法について説明する。本発明におけるトランジスタは上記実施例で説明した絶縁基板上の薄膜トランジスタの他、単結晶基板上のＭＯＳトランジスタで構成することもできる。

本実施例では、無線チップを構成する回路として、インバータなどを構成するＰチャネル型ＴＦＴ（「Ｐｃｈ−ＴＦＴ」とも表記する。）及びＮチャネル型ＴＦＴ（「Ｎｃｈ−ＴＦＴ」とも表記する。）を代表的に示す。以下、図１４〜図１６に図示する断面図を用いて、無線チップの作製方法を説明する。

まず、半導体基板２３００に素子を分離した領域２３０４、２３０６（以下、領域２３０４、２３０６とも記す）を形成する（図１４（Ａ）参照）。半導体基板２３００に設けられた領域２３０４、２３０６は、それぞれ絶縁膜２３０２（フィールド酸化膜ともいう）によって分離されている。また、ここでは、半導体基板２３００としてｎ型の導電型を有する単結晶Ｓｉ基板を用い、半導体基板２３００の領域２３０６にｐウェル２３０７を設けた例を示している。

また、基板２３００は、半導体基板であれば特に限定されず用いることができる。例えば、ｎ型又はｐ型の導電型を有する単結晶シリコン基板、化合物半導体基板（ＧａＡｓ基板、ＩｎＰ基板、ＧａＮ基板、ＳｉＣ基板、サファイア基板、ＺｎＳｅ基板等）、貼り合わせ法またはＳＩＭＯＸ（ＳｅｐａｒａｔｉｏｎｂｙＩｍｐｌａｎｔｅｄＯｘｙｇｅｎ）法を用いて作製されたＳＯＩ（ＳｉｌｉｃｏｎｏｎＩｎｓｕｌａｔｏｒ）基板等を用いることができる。

素子分離領域２３０４、２３０６は、選択酸化法（ＬＯＣＯＳ（ＬｏｃａｌＯｘｉｄａｔｉｏｎｏｆＳｉｌｉｃｏｎ）法）又はトレンチ分離法等を適宜用いることができる。

また、半導体基板２３００の領域２３０６に形成されたｐウェルは、半導体基板２３００にｐ型の導電型を有する不純物元素を選択的に導入することによって形成することができる。ｐ型を示す不純物元素としては、ボロン（Ｂ）やアルミニウム（Ａｌ）やガリウム（Ｇａ）等を用いることができる。

なお、本実施例では、半導体基板２３００としてｎ型の導電型を有する半導体基板を用いているため、領域２３０４には不純物元素の導入を行っていないが、ｎ型を示す不純物元素を導入することにより領域２３０４にｎウェルを形成してもよい。ｎ型を示す不純物元素としては、リン（Ｐ）やヒ素（Ａｓ）等を用いることができる。一方、ｐ型の導電型を有する半導体基板を用いる場合には、領域２３０４にｎ型を示す不純物元素を導入してｎウェルを形成し、領域２３０６には不純物元素の導入を行わない構成としてもよい。

次に、領域２３０４、２３０６を覆うように絶縁膜２３３２、２３３４をそれぞれ形成する（図１４（Ｂ）参照）。

絶縁膜２３３２、２３３４は、例えば、熱処理を行い半導体基板２３００に設けられた領域２３０４、２３０６の表面を酸化させることにより酸化珪素膜で絶縁膜２３３２、２３３４を形成することができる。また、熱酸化法により酸化珪素膜を形成した後に、窒化処理を行うことによって酸化珪素膜の表面を窒化させることにより、酸化珪素膜と酸素と窒素を有する膜（酸窒化珪素膜）との積層構造で形成してもよい。

他にも、上述したように、プラズマ処理を用いて絶縁膜２３３２、２３３４を形成してもよい。例えば、半導体基板２３００に設けられた領域２３０４、２３０６の表面に高密度プラズマ処理により酸化処理又は窒化処理を行うことにより、絶縁膜２３３２、２３３４として酸化珪素（ＳｉＯｘ）膜又は窒化珪素（ＳｉＮｘ）膜で形成することができる。また、高密度プラズマ処理により領域２３０４、２３０６の表面に酸化処理を行った後に、再度高密度プラズマ処理を行うことによって窒化処理を行ってもよい。この場合、領域２３０４、２３０６の表面に接して酸化珪素膜が形成され、当該酸化珪素膜上に（酸窒化珪素膜）が形成され、絶縁膜２３３２、２３３４は酸化珪素膜と酸窒化珪素膜とが積層された膜となる。また、熱酸化法により領域２３０４、２３０６の表面に酸化珪素膜を形成した後に高密度プラズマ処理により酸化処理又は窒化処理を行ってもよい。

また、半導体基板２３００の領域２３０４、２３０６に形成された絶縁膜２３３２、２３３４は、後に完成するトランジスタにおいてゲート絶縁膜として機能する。

次に、領域２３０４、２３０６の上方に形成された絶縁膜２３３２、２３３４を覆うように導電膜を形成する（図１４（Ｃ）参照）。ここでは、導電膜として、導電膜２３３６と導電膜２３３８を順に積層して形成した例を示している。もちろん、導電膜は、単層又は３層以上の積層構造で形成してもよい。

導電膜２３３６、２３３８としては、タンタル（Ｔａ）、タングステン（Ｗ）、チタン（Ｔｉ）、モリブデン（Ｍｏ）、アルミニウム（Ａｌ）、銅（Ｃｕ）、クロム（Ｃｒ）、ニオブ（Ｎｂ）等から選択された元素またはこれらの元素を主成分とする合金材料若しくは化合物材料で形成することができる。また、これらの元素を窒化した金属窒化膜で形成することもできる。他にも、リン等の不純物元素をドーピングした多結晶珪素に代表される半導体材料により形成することもできる。

ここでは、導電膜２３３６として窒化タンタルを用いて形成し、その上に導電膜２３３８としてタングステンを用いて積層構造で設ける。また、他にも、導電膜２３３６として、窒化タングステン、窒化モリブデン又は窒化チタンから選ばれた単層又は積層膜を用い、導電膜２３３８として、タンタル、モリブデン、チタンから選ばれた単層又は積層膜を用いることができる。

次に、積層して設けられた導電膜２３３６、２３３８を選択的にエッチングして除去することによって、領域２３０４、２３０６の上方の一部に導電膜２３３６、２３３８を残存させ、それぞれゲート電極２３４０、２３４２を形成する（図１５（Ａ）参照）。

次に、領域２３０４を覆うようにレジストマスク２３４８を選択的に形成し、当該レジストマスク２３４８、ゲート電極２３４２をマスクとして領域２３０６に不純物元素を導入することによって不純物領域を形成する（図１５（Ｂ）参照）。不純物元素としては、ｎ型を付与する不純物元素又はｐ型を付与する不純物元素を用いる。ｎ型を示す不純物元素としては、リン（Ｐ）やヒ素（Ａｓ）等を用いることができる。ｐ型を示す不純物元素としては、ボロン（Ｂ）やアルミニウム（Ａｌ）やガリウム（Ｇａ）等を用いることができる。ここでは、不純物元素として、リン（Ｐ）を用いる。

図１５（Ｂ）においては、不純物元素を導入することによって、領域２３０６にソース領域又はドレイン領域を形成する不純物領域２３５２とチャネル形成領域２３５０が形成される。

次に、領域２３０６を覆うようにレジストマスク２３６６を選択的に形成し、当該レジストマスク２３６６、ゲート電極２３４０をマスクとして領域２３０４に不純物元素を導入することによって不純物領域を形成する（図１５（Ｃ）参照）。不純物元素としては、ｎ型を付与する不純物元素又はｐ型を付与する不純物元素を用いる。ｎ型を示す不純物元素としては、リン（Ｐ）やヒ素（Ａｓ）等を用いることができる。ｐ型を示す不純物元素としては、ボロン（Ｂ）やアルミニウム（Ａｌ）やガリウム（Ｇａ）等を用いることができる。ここでは、図１５（Ｂ）で領域２３０６に導入した不純物元素と異なる導電型を有する不純物元素（例えば、ボロン（Ｂ））を導入する。その結果、領域２３０４にソース領域又はドレイン領域を形成する不純物領域２３７０とチャネル形成領域２３６８を形成される。

次に、絶縁膜２３３２、２３３４、ゲート電極２３４０、２３４２を覆うように第２の絶縁膜２３７２を形成し、当該第２の絶縁膜２３７２上に領域２３０４、２３０６にそれぞれ形成された不純物領域２３５２、２３７０と電気的に接続する配線２３７４を形成する（図１６参照）。

第２の絶縁膜２３７２は、ＣＶＤ法やスパッタ法等により、酸化珪素（ＳｉＯ_ｘ）、窒化珪素（ＳｉＮ_ｘ）、酸化窒化珪素（ＳｉＯ_ｘＮ_ｙ）（ｘ＞ｙ＞０）、窒化酸化珪素（ＳｉＮ_ｘＯ_ｙ）（ｘ＞ｙ＞０）等の酸素または窒素を有する絶縁膜やＤＬＣ（ダイヤモンドライクカーボン）等の炭素を含む膜、エポキシ、ポリイミド、ポリアミド、ポリビニルフェノール、ベンゾシクロブテン、アクリル等の有機材料またはシロキサン樹脂等のシロキサン材料からなる単層または積層構造で設けることができる。なお、シロキサン材料とは、Ｓｉ−Ｏ−Ｓｉ結合を含む材料に相当する。シロキサンは、シリコン（Ｓｉ）と酸素（Ｏ）との結合で骨格構造が構成される。置換基として、少なくとも水素を含む有機基（例えばアルキル基、芳香族炭化水素）が用いられる。置換基として、フルオロ基を用いることもできる。または置換基として、少なくとも水素を含む有機基と、フルオロ基とを用いてもよい。

配線２３７４は、ＣＶＤ法やスパッタリング法等により、アルミニウム（Ａｌ）、タングステン（Ｗ）、チタン（Ｔｉ）、タンタル（Ｔａ）、モリブデン（Ｍｏ）、ニッケル（Ｎｉ）、白金（Ｐｔ）、銅（Ｃｕ）、金（Ａｕ）、銀（Ａｇ）、マンガン（Ｍｎ）、ネオジウム（Ｎｄ）、炭素（Ｃ）、シリコン（Ｓｉ）から選択された元素、又はこれらの元素を主成分とする合金材料若しくは化合物材料で、単層又は積層で形成する。アルミニウムを主成分とする合金材料とは、例えば、アルミニウムを主成分とし、ニッケルを含む材料、又は、アルミニウムを主成分とし、ニッケルと、炭素と珪素の一方又は両方とを含む合金材料に相当する。配線２３７４は、例えば、バリア膜とアルミニウムシリコン（Ａｌ−Ｓｉ）膜とバリア膜の積層構造、バリア膜とアルミニウムシリコン（Ａｌ−Ｓｉ）膜と窒化チタン膜とバリア膜の積層構造を採用するとよい。なお、バリア膜とは、チタン、チタンの窒化物、モリブデン、又はモリブデンの窒化物からなる薄膜に相当する。アルミニウムやアルミニウムシリコンは抵抗値が低く、安価であるため、配線２３７４を形成する材料として最適である。また、上層と下層のバリア層を設けると、アルミニウムやアルミニウムシリコンのヒロックの発生を防止することができる。また、還元性の高い元素であるチタンからなるバリア膜を形成すると、結晶質半導体膜上に薄い自然酸化膜ができていたとしても、この自然酸化膜を還元し、結晶質半導体膜と良好なコンタクトをとることができる。

なお、本発明の半導体装置を構成するトランジスタの構造は図示した構造に限定されるものではないことを付記する。例えば、逆スタガ構造、フィンＦＥＴ構造等の構造のトランジスタの構造を取り得る。フィンＦＥＴ構造であることでトランジスタサイズの微細化に伴う短チャネル効果を抑制することができるため好適である。

本実施例では、上記実施例とは異なる無線チップの作製方法について説明する。本発明の半導体装置におけるトランジスタは上記実施例で説明した単結晶基板上のＭＯＳトランジスタとは異なる作製方法で設けられたＭＯＳトランジスタで構成することもできる。

本実施例では、無線チップを構成する回路として、インバータなどを構成するＰチャネル型ＴＦＴ（「Ｐｃｈ−ＴＦＴ」とも表記する。）及びＮチャネル型ＴＦＴ（「Ｎｃｈ−ＴＦＴ」とも表記する。）を代表的に示す。以下、図１７〜図２０に図示する断面図を用いて、無線チップの作製方法を説明する。

まず、基板２６００上に絶縁膜を形成する。ここでは、ｎ型の導電型を有する単結晶Ｓｉを基板２６００として用い、当該基板２６００上に絶縁膜２６０２と絶縁膜２６０４を形成する（図１７（Ａ）参照）。例えば、基板２６００に熱処理を行うことにより絶縁膜２６０２として酸化珪素（ＳｉＯｘ）を形成し、当該絶縁膜２６０２上にＣＶＤ法を用いて窒化珪素（ＳｉＮｘ）を成膜する。

また、基板２６００は、半導体基板であれば特に限定されず用いることができる。例えば、ｎ型又はｐ型の導電型を有する単結晶Ｓｉ基板、化合物半導体基板（ＧａＡｓ基板、ＩｎＰ基板、ＧａＮ基板、ＳｉＣ基板、サファイア基板、ＺｎＳｅ基板等）、貼り合わせ法またはＳＩＭＯＸ（ＳｅｐａｒａｔｉｏｎｂｙＩＭｐｌａｎｔｅｄＯＸｙｇｅｎ）法を用いて作製されたＳＯＩ（ＳｉｌｉｃｏｎｏｎＩｎｓｕｌａｔｏｒ）基板等を用いることができる。

また、絶縁膜２６０４は、絶縁膜２６０２を形成した後に高密度プラズマ処理により当該絶縁膜２６０２を窒化することにより設けてもよい。なお、基板２６００上に設ける絶縁膜は単層又は３層以上の積層構造で設けてもよい。

次に、絶縁膜２６０４上に選択的にレジストマスク２６０６のパターンを形成し、当該レジストマスク２６０６をマスクとして選択的にエッチングを行うことによって、基板２６００に選択的に凹部２６０８を形成する（図１７（Ｂ）参照）。基板２６００、絶縁膜２６０２、２６０４のエッチングとしては、プラズマを利用したドライエッチングにより行うことができる。

次に、レジストマスク２６０６のパターンを除去した後、基板２６００に形成された凹部２６０８を覆うように絶縁膜２６１０を形成する（図１７（Ｃ）参照）。

絶縁膜２６１０は、ＣＶＤ法やスパッタリング法等を用いて、酸化シリコン、窒化シリコン、酸化窒化シリコン（ＳｉＯ_ｘＮ_ｙ）（ｘ＞ｙ＞０）、窒化酸化シリコン（ＳｉＮ_ｘＯ_ｙ）（ｘ＞ｙ＞０）等の絶縁材料を用いて形成する。ここでは、絶縁膜２６１０として、常圧ＣＶＤ法または減圧ＣＶＤ法によりＴＥＯＳ（テトラエチルオルソシリケート）ガスを用いて酸化珪素膜を形成する。

次に、研削処理、研磨処理又はＣＭＰ（ＣｈｅｍｉｃａｌＭｅｃｈａｎｉｃａｌＰｏｌｉｓｈｉｎｇ）処理を行うことによって、基板２６００の表面を露出させる。ここでは、基板２６００の表面を露出させることにより、基板２６００の凹部２６０８に形成された絶縁膜２６１１間に領域２６１２、２６１３が設けられる。なお、絶縁膜２６１１は、基板２６００の表面に形成された絶縁膜２６１０が研削処理、研磨処理又はＣＭＰ処理により除去されることにより得られたものである。続いて、ｐ型の導電型を有する不純物元素を選択的に導入することによって、基板２６００の領域２６１３にｐウェル２６１５を形成する（図１８（Ａ）参照）。

ｐ型を示す不純物元素としては、ボロン（Ｂ）やアルミニウム（Ａｌ）やガリウム（Ｇａ）等を用いることができる。ここでは、不純物元素として、ボロン（Ｂ）を領域２６１３に導入する。

なお、本実施例では、基板２６００としてｎ型の導電型を有する半導体基板を用いているため、領域２６１２には不純物元素の導入を行っていないが、ｎ型を示す不純物元素を導入することにより領域２６１２にｎウェルを形成してもよい。ｎ型を示す不純物元素としては、リン（Ｐ）やヒ素（Ａｓ）等を用いることができる。

一方、ｐ型の導電型を有する半導体基板を用いる場合には、領域２６１２にｎ型を示す不純物元素を導入してｎウェルを形成し、領域２６１３には不純物元素の導入を行わない構成としてもよい。

次に、基板２６００の領域２６１２、２６１３の表面上に絶縁膜２６３２、２６３４をそれぞれ形成する（図１８（Ｂ）参照）。

絶縁膜２６３２、２６３４は、例えば、熱処理を行い基板２６００に設けられた領域２６１２、２６１３の表面を酸化させることにより酸化珪素膜で絶縁膜２６３２、２６３４を形成することができる。また、熱酸化法により酸化珪素膜を形成した後に、窒化処理を行うことによって酸化珪素膜の表面を窒化させることにより、酸化珪素膜と酸素と窒素を有する膜（酸窒化珪素膜）との積層構造で形成してもよい。

他にも、上述したように、プラズマ処理を用いて絶縁膜２６３２、２６３４を形成してもよい。例えば、基板２６００に設けられた領域２６１２、２６１３の表面に高密度プラズマ処理により酸化処理又は窒化処理を行うことにより、絶縁膜２６３２、２６３４として酸化珪素（ＳｉＯ_ｘ）膜又は窒化珪素（ＳｉＮ_ｘ）膜で形成することができる。また、高密度プラズマ処理により領域２６１２、２６１３の表面に酸化処理を行った後に、再度高密度プラズマ処理を行うことによって窒化処理を行ってもよい。この場合、領域２６１２、２６１３の表面に接して酸化珪素膜が形成され、当該酸化珪素膜上に（酸窒化珪素膜）が形成され、絶縁膜２６３２、２６３４は酸化珪素膜と酸窒化珪素膜とが積層された膜となる。また、熱酸化法により領域２６１２、２６１３の表面に酸化珪素膜を形成した後に高密度プラズマ処理により酸化処理又は窒化処理を行ってもよい。

なお、基板２６００の領域２６１２、２６１３に形成された絶縁膜２６３２、２６３４は、後に完成するトランジスタにおいてゲート絶縁膜として機能する。

次に、基板２６００に設けられた領域２６１２、２６１３の上方に形成された絶縁膜２６３２、２６３４を覆うように導電膜を形成する（図１８（Ｃ）参照）。ここでは、導電膜として、導電膜２６３６と導電膜２６３８を順に積層して形成した例を示している。もちろん、導電膜は、単層又は３層以上の積層構造で形成してもよい。

導電膜２６３６、２６３８としては、タンタル（Ｔａ）、タングステン（Ｗ）、チタン（Ｔｉ）、モリブデン（Ｍｏ）、アルミニウム（Ａｌ）、銅（Ｃｕ）、クロム（Ｃｒ）、ニオブ（Ｎｂ）等から選択された元素またはこれらの元素を主成分とする合金材料若しくは化合物材料で形成することができる。また、これらの元素を窒化した金属窒化膜で形成することもできる。他にも、リン等の不純物元素をドーピングした多結晶珪素に代表される半導体材料により形成することもできる。

ここでは、導電膜２６３６として窒化タンタルを用いて形成し、その上に導電膜２６３８としてタングステンを用いて積層構造で設ける。また、他にも、導電膜２６３６として、窒化タンタル、窒化タングステン、窒化モリブデン又は窒化チタンから選ばれた単層又は積層膜を用い、導電膜２６３８として、タングステン、タンタル、モリブデン、チタンから選ばれた単層又は積層膜を用いることができる。

次に、積層して設けられた導電膜２６３６、２６３８を選択的にエッチングして除去することによって、基板２６００の領域２６１２、２６１３の上方の一部に導電膜２６３６、２６３８を残存させ、それぞれゲート電極として機能する導電膜２６４０、２６４２を形成する（図１９（Ａ）参照）。また、ここでは、基板２６００において、導電膜２６４０、２６４２と重ならない領域２６１２、２６１３の表面が露出するようにする。

具体的には、基板２６００の領域２６１２において、導電膜２６４０の下方に形成された絶縁膜２６３２のうち当該導電膜２６４０と重ならない部分を選択的に除去し、導電膜２６４０と絶縁膜２６３２の端部が概略一致するように形成する。また、基板２６００の領域２６１３において、導電膜２６４２の下方に形成された絶縁膜２６３４のうち当該導電膜２６４２と重ならない部分を選択的に除去し、導電膜２６４２と絶縁膜２６３４の端部が概略一致するように形成する。

この場合、導電膜２６４０、２６４２の形成と同時に重ならない部分の絶縁膜等を除去してもよいし、導電膜２６４０、２６４２を形成後残存したレジストマスク又は当該導電膜２６４０、２６４２をマスクとして重ならない部分の絶縁膜等を除去してもよい。

次に、基板２６００の領域２６１２、２６１３に不純物元素を選択的に導入する（図１９（Ｂ）参照）。ここでは、領域２６１３に導電膜２６４２をマスクとしてｎ型を付与する低濃度の不純物元素を選択的に導入し、領域２６１２に導電膜２６４０をマスクとしてｐ型を付与する低濃度の不純物元素を選択的に導入する。ｎ型を付与する不純物元素としては、リン（Ｐ）やヒ素（Ａｓ）等を用いることができる。ｐ型を付与する不純物元素としては、ボロン（Ｂ）やアルミニウム（Ａｌ）やガリウム（Ｇａ）等を用いることができる。

次に、導電膜２６４０、２６４２の側面に接するサイドウォール２６５４を形成する。具体的には、プラズマＣＶＤ法やスパッタリング法等により、珪素、珪素の酸化物又は珪素の窒化物の無機材料を含む膜や、有機樹脂などの有機材料を含む膜を、単層又は積層して形成する。そして、当該絶縁膜を、垂直方向を主体とした異方性エッチングにより選択的にエッチングして、導電膜２６４０、２６４２の側面に接するように形成することができる。なお、サイドウォール２６５４は、ＬＤＤ（ＬｉｇｈｔｌｙＤｏｐｅｄｄｒａｉｎ）領域を形成する際のドーピング用のマスクとして用いる。また、ここでは、サイドウォール２６５４は、導電膜２６４０、２６４２の下方に形成された絶縁膜やゲート電極の側面にも接するように形成されている。

続いて、当該サイドウォール２６５４、導電膜２６４０、２６４２をマスクとして基板２６００の領域２６１２、２６１３に不純物元素を導入することによって、ソース領域又はドレイン領域として機能する不純物領域を形成する（図１９（Ｃ）参照）。ここでは、基板２６００の領域２６１３にサイドウォール２６５４と導電膜２６４２をマスクとして高濃度のｎ型を付与する不純物元素を導入し、領域２６１２にサイドウォール２６５４と導電膜２６４０をマスクとして高濃度のｐ型を付与する不純物元素を導入する。

その結果、基板２６００の領域２６１２には、ソース領域又はドレイン領域を形成する不純物領域２６５８と、ＬＤＤ領域を形成する低濃度不純物領域２６６０と、チャネル形成領域２６５６が形成される。また、基板２６００の領域２６１３には、ソース領域又はドレイン領域を形成する不純物領域２６６４と、ＬＤＤ領域を形成する低濃度不純物領域２６６６と、チャネル形成領域２６６２が形成される。

なお、本実施例では、導電膜２６４０、２６４２と重ならない基板２６００の領域２６１２、２６１３を露出させた状態で不純物元素の導入を行っている。従って、基板２６００の領域２６１２、２６１３にそれぞれ形成されるチャネル形成領域２６５６、２６６２は導電膜２６４０、２６４２と自己整合的に形成することができる。

次に、基板２６００の領域２６１２、２６１３上に設けられた絶縁膜や導電膜等を覆うように第２の絶縁膜２６７７を形成し、当該絶縁膜２６７７に開口部２６７８を形成する（図２０（Ａ）参照）。

第２の絶縁膜２６７７は、ＣＶＤ法やスパッタ法等により、酸化珪素（ＳｉＯ_ｘ）、窒化珪素（ＳｉＮ_ｘ）、酸化窒化珪素（ＳｉＯ_ｘＮ_ｙ）（ｘ＞ｙ＞０）、窒化酸化珪素（ＳｉＮ_ｘＯ_ｙ）（ｘ＞ｙ＞０）等の酸素または窒素を有する絶縁膜やＤＬＣ（ダイヤモンドライクカーボン）等の炭素を含む膜、エポキシ、ポリイミド、ポリアミド、ポリビニルフェノール、ベンゾシクロブテン、アクリル等の有機材料またはシロキサン樹脂等のシロキサン材料からなる単層または積層構造で設けることができる。なお、シロキサン材料とは、Ｓｉ−Ｏ−Ｓｉ結合を含む材料に相当する。シロキサンは、シリコン（Ｓｉ）と酸素（Ｏ）との結合で骨格構造が構成される。置換基として、少なくとも水素を含む有機基（例えばアルキル基、芳香族炭化水素）が用いられる。置換基として、フルオロ基を用いることもできる。または置換基として、少なくとも水素を含む有機基と、フルオロ基とを用いてもよい。

次に、ＣＶＤ法を用いて開口部２６７８に導電膜２６８０を形成し、当該導電膜２６８０と電気的に接続するように絶縁膜２６７７上に導電膜２６８２ａ〜２６８２ｄを選択的に形成する（図２０（Ｂ）参照）。

導電膜２６８０、２６８２ａ〜２６８２ｄは、ＣＶＤ法やスパッタリング法等により、アルミニウム（Ａｌ）、タングステン（Ｗ）、チタン（Ｔｉ）、タンタル（Ｔａ）、モリブデン（Ｍｏ）、ニッケル（Ｎｉ）、白金（Ｐｔ）、銅（Ｃｕ）、金（Ａｕ）、銀（Ａｇ）、マンガン（Ｍｎ）、ネオジウム（Ｎｄ）、炭素（Ｃ）、シリコン（Ｓｉ）から選択された元素、又はこれらの元素を主成分とする合金材料若しくは化合物材料で、単層又は積層で形成する。アルミニウムを主成分とする合金材料とは、例えば、アルミニウムを主成分としニッケルを含む材料、又は、アルミニウムを主成分とし、ニッケルと、炭素と珪素の一方又は両方とを含む合金材料に相当する。導電膜２６８０、２６８２ａ〜２６８２ｄは、例えば、バリア膜とアルミニウムシリコン（Ａｌ−Ｓｉ）膜とバリア膜の積層構造、バリア膜とアルミニウムシリコン（Ａｌ−Ｓｉ）膜と窒化チタン膜とバリア膜の積層構造を採用するとよい。なお、バリア膜とは、チタン、チタンの窒化物、モリブデン、又はモリブデンの窒化物からなる薄膜に相当する。アルミニウムやアルミニウムシリコンは抵抗値が低く、安価であるため、導電膜２６８０を形成する材料として最適である。また、上層と下層のバリア層を設けると、アルミニウムやアルミニウムシリコンのヒロックの発生を防止することができる。また、還元性の高い元素であるチタンからなるバリア膜を形成すると、結晶質半導体膜上に薄い自然酸化膜ができていたとしても、この自然酸化膜を還元し、結晶質半導体膜と良好なコンタクトをとることができる。ここでは、導電膜２６８０はＣＶＤ法によりタングステン（Ｗ）を選択成長させることにより形成することができる。

以上の工程により、基板２６００の領域２６１２に形成されたｐ型のトランジスタと、領域２６１３に形成されたｎ型のトランジスタとを具備する半導体装置を得ることができる。

図２１を用いて、上記実施例で説明した無線チップとして機能する半導体装置３０００の使用方法を説明する。

無線チップの用途は広範にわたるが、例えば、紙幣、硬貨、有価証券類、無記名債券類、証書類（運転免許証や住民票等、図２１（Ａ）参照）、包装用容器類（包装紙やボトル等、図２１（Ｃ）参照）、記録媒体（ＤＶＤソフトやビデオテープ等、図２１（Ｂ）参照）、乗り物類（自転車等、図２１（Ｄ）参照）、身の回り品（鞄や眼鏡等）、食品類、植物類、動物類、人体、衣類、生活用品類、電子機器等の商品、又は荷物の荷札（図２１（Ｅ）、図２１（Ｆ）参照）等の物品に設けて使用することができる。電子機器とは、液晶表示装置、ＥＬ表示装置、テレビジョン装置（単にテレビ、テレビ受像機、テレビジョン受像機とも呼ぶ）及び携帯電話等を指す。

本発明の半導体装置３０００は、プリント基板に実装、または、表面に貼ったり、埋め込んだりすることにより、物品に固定される。例えば、本なら紙に埋め込み、また、有機樹脂からなるパッケージなら当該有機樹脂に埋め込み、各物品に固定される。本発明の半導体装置３０００は、小型、薄型、軽量を実現するため、物品に固定した後も、その物品自体のデザイン性を損なうことがない。また、紙幣、硬貨、有価証券類、無記名債券類、証書類等に本発明の半導体装置３０００を設けることにより、認証機能を設けることができ、この認証機能を活用すれば、偽造を防止することができる。また、包装用容器類、記録媒体、身の回り品、食品類、衣類、生活用品類、電子機器等に本発明の半導体装置３０００を取り付けることにより、検品システム等のシステムの効率化を図ることができる。

本発明におけるマスクＲＯＭブロック図。実施の形態１のプリチャージ回路図。図２の回路図におけるタイミングチャート図。実施の形態２におけるプリチャージ回路図。従来のマスクＲＯＭブロック図。従来のプリチャージ回路図。図６の回路図におけるタイミングチャート図。本発明を用いた実施例１の構成について示す図。本発明を用いた実施例２の構成について示す図。本発明を用いた実施例２の構成について示す図。本発明を用いた実施例３の構成について示す図。本発明を用いた実施例３の構成について示す図。本発明を用いた実施例３の構成について示す図。本発明を用いた実施例４の構成について示す図。本発明を用いた実施例４の構成について示す図。本発明を用いた実施例４の構成について示す図。本発明を用いた実施例５の構成について示す図。本発明を用いた実施例５の構成について示す図。本発明を用いた実施例５の構成について示す図。本発明を用いた実施例５の構成について示す図。本発明を用いた実施例６の構成について示す図。

符号の説明

１０１アドレス信号線
１０２アドレス入力バッファ
１０３ローデコーダ
１０４グランド線
１０５メモリマトリクス
１０６リードイネーブル信号線
１０７スイッチング回路
１０８プリチャージ回路
１０９データ出力バッファ
１１０データ信号線
１１１領域
２０１ワード線
２０２ワード線
２０３ビット線
２０４ビット線
２０５メモリセル
２０６メモリセル
２０７メモリセル
２０８メモリセル
２０９ラッチ回路
２１０ラッチ回路
２１１アナログスイッチ
２１２アナログスイッチ
２１３セレクト信号線
２１４反転セレクト信号線
２１５セレクト信号線
２１６反転セレクト信号線
２１７プリチャージ回路
２１８プリチャージ回路
２１９リードイネーブル信号線
２２０出力データ信号線
２２０データ信号線
２２１電源線
２２２電源線
４０１プリチャージ回路
４０２電源線
５０１アドレス信号線
５０２アドレス入力バッファ
５０３ローデコーダ
５０４グランド線
５０５メモリマトリクス
５０６リードイネーブル信号線
５０７プリチャージ回路
５０８カラムデコーダ
５０９データ出力バッファ
５１０データ信号線
５１１領域
６０１ワード線
６０２ワード線
６０３ビット線
６０４ビット線
６０５メモリセル
６０６メモリセル
６０７メモリセル
６０８メモリセル
６０９プリチャージ回路
６１０プリチャージ回路
６１１リードイネーブル信号線
６１２ラッチ回路
６１３ラッチ回路
６１４アナログスイッチ
６１５アナログスイッチ
６１６セレクト信号線
６１７反転セレクト信号線
６１８セレクト信号線
６１９反転セレクト信号線
６２０出力データ信号線
６２１電源線
６２２電源線
１００１無線チップ
１００２ＣＰＵ
１００３ＲＯＭ
１００４ＲＡＭ
１００５コントローラ
１００６演算回路
１００７アンテナ
１００８共振回路
１００９電源回路
１０１０リセット回路
１０１１クロック生成回路
１０１２復調回路
１０１３変調回路
１０１４電源管理回路
１０１５アナログ部
１０１６ＣＰＵインターフェース
１０１７制御レジスタ
１０１８コード抽出回路
１０１９符号化回路
１０２０受信信号
１０２１送信信号
１０２２受信データ
１０２３送信データ
１０２４秘密鍵
１１０７ＦＰＣパッド
１１０８アンテナバンプ
１２２５メモリ
１３０１基板
１３０２絶縁膜
１３０３剥離層
１３０４絶縁膜
１３０５半導体膜
１３０６ゲート絶縁膜
１３０７ゲート電極
１３０８不純物領域
１３０９不純物領域
１３１０絶縁膜
１３１１不純物領域
１３１３導電膜
１３１４絶縁膜
１３１６導電膜
１３１７導電膜
１３１８絶縁膜
１３１９素子形成層
１３２０シート材
１３２１シート材
２１１１筐体
２１１２表示部
２１１３レンズ
２１１４操作キー
２１１５シャッターボタン
２１１６メモリ
２１２１筐体
２１２２表示部
２１２３操作キー
２１２５メモリ
２１３０本体
２１３１表示部
２１３２メモリ部
２１３３操作部
２１３４イヤホン
２１４１本体
２１４２表示部
２１４３操作キー
２１４４メモリ部
２３００基板
２３０２絶縁膜
２３０４領域
２３０６領域
２３０７ｐウェル
２３３２絶縁膜
２３３６導電膜
２３３８導電膜
２３４０ゲート電極
２３４２ゲート電極
２３４８レジストマスク
２３５０チャネル形成領域
２３５２不純物領域
２３６６レジストマスク
２３６８チャネル形成領域
２３７０不純物領域
２３７２絶縁膜
２３７４配線
２６００基板
２６０２絶縁膜
２６０４絶縁膜
２６０６レジストマスク
２６０８凹部
２６１０絶縁膜
２６１１絶縁膜
２６１２領域
２６１３領域
２６１４領域
２６１５ｐウェル
２６３２絶縁膜
２６３４絶縁膜
２６３６導電膜
２６３８導電膜
２６４０導電膜
２６４２導電膜
２６５４サイドウォール
２６５６チャネル形成領域
２６５８不純物領域
２６６０低濃度不純物領域
２６６２チャネル形成領域
２６６４不純物領域
２６６６低濃度不純物領域
２６７７絶縁膜
２６７８開口部
２６８０導電膜
２６８２ａ導電膜
２６８２ｂ導電膜
２６８２ｃ導電膜
２６８２ｄ導電膜
３０００半導体装置
１３００ａ薄膜トランジスタ
１３００ｂ薄膜トランジスタ
１３００ｃ薄膜トランジスタ
１３００ｅ薄膜トランジスタ
１３０５ａ半導体膜
１３０５ｃ半導体膜
１３０７ａ導電膜
１３０７ｂ導電膜
１３１２ａ絶縁膜
１３１２ｂ絶縁膜
１３１５ａ導電膜

Claims

ワード線と、
第１のビット線及び第２のビット線と、
前記ワード線及び前記第１のビット線に電気的に接続された第１のメモリセルと、
前記ワード線及び前記第２のビット線に電気的に接続された第２のメモリセルと、
前記第１のビット線に前記メモリセルに保持されたデータを読み出すための電位を出力する第１のプリチャージ回路と、
前記第２のビット線に前記メモリセルに保持されたデータを読み出すための電位を出力する第２のプリチャージ回路と、
前記第１のビット線と前記第１のプリチャージ回路との間に設けられた第１のスイッチング素子と、
前記第２のビット線と前記第２のプリチャージ回路との間に設けられた第２のスイッチング素子と、を有し、
前記第１のスイッチング素子により選択された前記第１のビット線には、前記第１のメモリセルに保持されたデータを読み出すための電位が入力され、
前記第２のスイッチング素子により選択された前記第２のビット線には、前記第２のメモリセルに保持されたデータを読み出すための電位が入力されることを特徴とする半導体装置。
請求項１において、
前記第１のプリチャージ回路は、第１のトランジスタを有し、
前記第２のプリチャージ回路は、第２のトランジスタを有し、
前記第１のトランジスタは、ソース及びドレインのうち一方の端子が前記第１のスイッチング素子に電気的に接続され、
前記第２のトランジスタは、ソース及びドレインのうち一方の端子が前記第２のスイッチング素子に電気的に接続されることを特徴とする半導体装置。
ワード線と、
第１のビット線及び第２のビット線と、
前記ワード線及び前記第１のビット線に電気的に接続された第１のメモリセルと、
前記ワード線及び前記第２のビット線に電気的に接続された第２のメモリセルと、
前記第１のビット線及び前記第２のビット線から選択されたビット線に前記第１のメモリセル及び前記第２のメモリセルの一方の前記メモリセルに保持されたデータを読み出すための電位を出力するプリチャージ回路と、
前記第１のビット線と前記プリチャージ回路との間に設けられた第１のスイッチング素子と、
前記第２のビット線と前記プリチャージ回路との間に設けられた第２のスイッチング素子と、を有し、
前記第１のスイッチング素子により選択された前記第１のビット線には、前記第１のメモリセルに保持されたデータを読み出すための電位が入力され、
前記第２のスイッチング素子により選択された第２のビット線には、第２のメモリセルに保持されたデータを読み出すための電位が入力されることを特徴とする半導体装置。
請求項３において、
前記プリチャージ回路は、トランジスタを有し、
前記トランジスタは、ソース及びドレインのうち一方の端子が前記スイッチング素子に電気的に接続されることを特徴とする半導体装置。
請求項１乃至請求項４のいずれか一において、
前記第１のメモリセルは、第１のトランジスタを有し、
前記第２のメモリセルは、第２のトランジスタを有し、
前記第１のトランジスタは、ゲート端子が前記ワード線に接続され、前記ソース及び前記ドレインのうち一方の端子が前記第１のビット線に接続され、
前記第２のトランジスタは、ゲート端子が前記ワード線に接続され、前記ソース及び前記ドレインのうち一方の端子が前記第２のビット線に接続されることを特徴とする半導体装置。
請求項１乃至請求項５のいずれか一において、
前記第１のトランジスタまたは前記第２のトランジスタは、同一基板上に設けられ、
前記基板は、ガラス基板、石英基板、及びプラスチック基板のいずれかであることを特徴とする半導体装置。
請求項１乃至請求項５のいずれか一において、
前記第１のトランジスタまたは前記第２のトランジスタは、ＳＯＩ基板を有することを特徴とする半導体装置。
請求項１乃至請求項７のいずれか一において、
前記第１のビット線に電気的に接続された第１のラッチ回路と、
前記第２のビット線に電気的に接続された第２のラッチ回路と、を有し、
前記第１のラッチ回路には、前記第１のメモリセルに保持されたデータを読み出すための電位が保持され、
前記第２のラッチ回路には、前記第２のメモリセルに保持されたデータを読み出すため電位が保持されることを特徴とする半導体装置。
請求項１乃至請求項８のいずれか一において、
前記第１のメモリセル及び前記第２のメモリセルのいずれかを選択し、保持されたデータを読み出すためのデコーダを有し、
前記デコーダは、前記第１のビット線及び前記第２のビット線、並びに前記ワード線を介して前記第１のメモリセル及び前記第２のメモリセルに電気的に接続されることを特徴とする半導体装置。
請求項１乃至請求項９のいずれか一に記載の半導体装置を具備する電子機器。