KR101358951B1 - 클록 동기 회로 및 그것을 구비한 반도체장치 - Google Patents

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요시유키 쿠로카와
타카유키 이케다
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가부시키가이샤 한도오따이 에네루기 켄큐쇼
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Abstract

다수의 회로 간에서 다른 클록을 사용한 경우에도, 안정된 통신이 가능한 클록 동기 회로 및 그것을 구비한 반도체장치의 제공을 과제로 한다. 수신한 데이터의 변화점을 검출하여 리셋 신호를 출력하는 수단과, 클록 신호를 발생하는 기준 클록 발생 수단과, 상기 기준 클록 발생 회로로부터 출력된 상기 클록 신호를 카운트하고, 또한 상기 리셋 신호가 입력된 경우에 상기 클록 신호를 카운트하여 얻어진 카운터값을 리셋하는 수단을 구비한다.
Figure R1020070063843
클록 동기 회로, 반도체장치, 클록 발생 히로, 클록 카운터 회로

Description

클록 동기 회로 및 그것을 구비한 반도체장치{Clock synchronization circuit and a semiconductor device provided therewith}
도 1은 본 발명의 클록 동기 회로의 일례를 나타내는 도면.
도 2는 본 발명의 클록 동기 회로의 플로차트의 일례를 나타내는 도면.
도 3은 본 발명의 클록 동기 회로의 타이밍 차트의 일례를 나타내는 도면.
도 4는 본 발명의 클록 동기 회로의 일례를 나타내는 도면.
도 5는 종래의 반도체장치를 나타내는 도면.
도 6은 종래의 반도체장치의 타이밍 차트를 나타내는 도면.
도 7은 본 발명의 반도체장치의 일례를 나타내는 도면.
도 8은 본 발명의 반도체장치의 일례를 나타내는 도면.
도 9는 본 발명의 반도체장치의 제작방법의 일례를 나타내는 도면.
도 10은 본 발명의 반도체장치의 제작방법의 일례를 나타내는 도면.
도 11은 본 발명의 반도체장치의 제작방법의 일례를 나타내는 도면.
도 12는 본 발명의 반도체장치의 제작방법의 일례를 나타내는 도면.
도 13은 본 발명의 반도체장치의 제작방법의 일례를 나타내는 도면.
도 14는 본 발명의 반도체장치의 제작방법의 일례를 나타내는 도면.
도 15는 본 발명의 반도체장치의 제작방법의 일례를 나타내는 도면.
도 16은 본 발명의 반도체장치의 제작방법의 일례를 나타내는 도면.
도 17은 본 발명의 반도체장치의 제작방법의 일례를 나타내는 도면.
도 18은 본 발명의 반도체장치의 제작방법의 일례를 나타내는 도면.
도 19는 본 발명의 반도체장치의 사용 형태의 예를 나타내는 도면.
본 발명은, 다수의 클록을 사용한 경우의 클록 동기(同期) 회로 및 그것을 구비한 반도체장치에 관한 것이다.
근년, 인터넷의 보급으로 IT(Information Technology)는 전세계에 침투하여, 대변혁을 초래하고 있다. 특히 최근에는 유비쿼터스 정보 사회라고 일컬어지는 바와 같이, 언제, 어디에서라도, 네트워크에 액세스할 수 있는 환경이 갖추어져 있다. 이러한 환경 속에서, 개개의 대상물에 ID(개체 식별 번호)를 부여함으로써, 그 대상물의 이력을 명확하게 하여, 생산, 관리 등에 도움이 되는 개체 인식 기술이 주목받고 있다. 그 중에서도, 특히, RFID(Radio Frequency Identification) 태그(tag)(ID 태그, IC 태그, IC 칩, RF 태그, 무선 태그, 무선 칩, 전자 태그라고도 불림) 등의, 무선으로 신호의 송수신이 가능한 반도체장치가 기업 내, 시장 등에서 시험적으로 도입되기 시작하고 있다.
이와 같은 반도체장치는, 리더/라이터(reader/writer)로부터 수신한 신호에 기초하여 동작을 행하는데, 구체적으로는 리더/라이터에 제공된 송신 회로로부터 출력된 신호가 RFID 태그 등의 반도체장치에 제공된 수신 회로에 입력된다.
예를 들어, 기준 클록 발생 회로(411), 데이터 신호 발생 회로(412)가 형성된 송신 회로(410)로부터, 기준 클록 발생 회로(421), 분주(分周) 회로(423), 수신 회로 동작용 기준 클록 발생 회로(424)가 제공된 수신 회로(420)에 데이터 신호가 송신되는 경우를 생각한다(도 5). 이 경우, 송신 회로(410)에서는 기준 클록 발생 회로(411)에 의해 클록 신호가 생성되고, 수신 회로(420)에서는 기준 클록 발생 회로(421)에 의해 클록 신호가 생성된다. 그리고, 송신 회로(410)의 기준 클록 발생 회로(411)에서 생성된 클록 신호에 동기하는 데이터 신호(데이터 신호(402) 및 데이터 신호(404))가 수신 회로(420)의 클록 회로(422)에 입력되고, 수신 회로 동작용 기준 클록 발생 회로(424)에 의해 생성된 클록 신호에 의해 래치(latch)된다.
일반적으로, 외부의 리더/라이터 등에 제공된 송신 회로(410)와 RFID 태그 등에 제공된 수신 회로(420)에서 신호의 송수신을 행하는 경우, 각각의 회로마다 서로 다른 클록 신호를 사용하여 신호의 송수신을 행한다.
다수의 회로 간(예를 들어, 송신 회로와 송수신 회로 간)에서 다른 클록 신호를 사용하고 있는 경우, 각 회로에서의 데이터 신호는 각 회로의 클록 신호에 동기하고 있다. 그 결과, 데이터 신호의 변화점과 데이터 신호를 받는 회로의 클록 신호의 변화점이 서로 겹치는 경우나, 인접하게 되는 경우가 있다. 이것에 의해, 데이터 신호를 받는 경우, 데이터 신호의 셋업 시간 및 홀드 시간이 일정하게 되지 않는 문제가 생긴다.
예를 들어, 도 6은 송신 회로(410)로부터 수신 회로(420)에 입력되는 데이터 신호(여기서는, "데이터 신호(402)" 또는 "데이터 신호(404)")가 수신 회로(420)에서의 수신 회로 동작용 기준 클록 발생 회로(424)에서 생성된 수신 회로 동작용 기준 클록 신호(401)에 대하여 편차가 생긴 경우의 타이밍 차트를 나타내고 있다.
이 경우, 송신 회로(410)로부터 수신 회로(420)에 입력되는 데이터 신호의 변화 타이밍이 수신 회로 동작용 기준 클록 신호(401)의 상승에 대하여 일정한 기간(406)만큼 빠른 경우의 데이터 신호(402)에 대응하는 논리값(403)과, 수신 회로 동작용 기준 클록 신호(401)의 상승에 대하여 일정한 기간(407)만큼 늦은 경우의 데이터 신호(404)에 대응하는 논리값(405)이 출력된다. 즉, 수신 회로 동작용 기준 클록 신호(401)에 대하여, 송신 회로(410)로부터 수신 회로(420)에 입력되는 데이터 신호가 빨라지거나 늦어지거나 하면, 수신 회로 동작용 기준 클록 신호(401)의 상승 엣지(edge)에서 판정한 경우, 판정한 논리값이 다르게 출력된다.
이와 같이, 송신 회로로부터 수신 회로에 입력되는 데이터 신호의 변화 타이밍과 수신 회로 동작용 클록 신호의 상승 타이밍의 관계가 조금이라도 빠르거나, 늦거나 하면, 수신 회로 동작용 클록 신호의 상승 타이밍에서의 논리값이 달라 회로 동작이 불안정하게 된다는 문제가 있었다.
본 발명은 상기 문제를 감안하여, 다수의 회로 간에서 서로 다른 클록 신호를 사용한 경우에도, 안정된 통신이 가능한 클록 동기 회로 및 그것을 구비한 반도체장치를 제공하는 것을 과제로 한다.
또한, 본 발명의 클록 동기 회로의 하나는, 수신한 데이터의 변화점을 검출하고 리셋 신호를 출력하는 수단과, 클록 신호를 출력하는 기준 클록 발생 회로와, 클록 신호를 카운트하는 기준 클록 카운터 회로를 가지고, 기준 클록 카운터 회로는 리셋 신호가 기준 클록 카운터 회로에 입력된 경우에 클록 신호를 카운트하여 얻어진 카운터값을 리셋한다.
또한, 본 발명의 클록 동기 회로의 하나는, 수신한 데이터의 변화점을 검출하고 리셋 신호를 출력하는 수단과, 클록 신호를 출력하는 기준 클록 발생 회로와, 클록 신호를 카운트하는 기준 클록 카운터 회로와, 기준 클록 카운터 회로로부터 출력된 신호를 분주(分周)하는 분주 회로와, 분주 회로로부터 출력된 신호에 따라 회로 동작용 기준 클록 신호를 출력하는 수단을 가지고, 기준 클록 카운터 회로는 리셋 신호가 기준 클록 카운터 회로에 입력된 경우에 클록 신호를 카운트하여 얻어진 카운터값을 리셋한다.
또한, 본 발명의 클록 동기 회로의 하나는, 수신한 데이터 신호의 변화점을 검출하는 데이터 신호 카운터 회로와, 데이터 신호 카운터 회로로부터 출력된 신호가 입력되는 카운터값 비교 회로와, 클록 신호를 출력하는 기준 클록 발생 회로와, 클록 신호를 카운트하고 카운터값을 얻는 기준 클록 카운터 회로와, 기준 클록 카운터 회로로부터 출력된 신호를 분주하는 분주 회로와, 분주 회로로부터 출력된 신호에 따라 회로 동작용 기준 클록 신호를 출력하는 수단을 가지고, 카운터값 비교 회로는 데이터 신호 카운터 회로로부터 출력되는 신호에 따라 리셋 신호를 출력하고, 기준 클록 카운터 회로는 리셋 신호에 따라 카운터값을 리셋한다.
본 발명의 반도체장치의 하나는, 안테나를 구비하여 리더/라이터와 무선 통신에 의해 신호의 송수신을 행하는 반도체장치로서, 리더/라이터로부터 수신한 데이터 신호의 변화점을 검출하고 리셋 신호를 출력하는 수단과, 클록 신호를 출력하는 기준 클록 발생 회로와, 클록 신호를 카운트하는 기준 클록 카운터 회로를 가지고, 기준 클록 카운터 회로는 리셋 신호가 기준 클록 카운터 회로에 입력된 경우에 클록 신호를 카운트하여 얻어진 카운터값을 리셋한다.
또한, 본 발명의 반도체장치의 하나는, 안테나를 구비하고 리더/라이터와 무선 통신에 의해 신호의 송수신을 행하는 반도체장치로서, 리더/라이터로부터 수신한 데이터 신호의 변화점을 검출하고 리셋 신호를 출력하는 수단과, 클록 신호를 출력하는 기준 클록 발생 회로와, 클록 신호를 카운트하는 기준 클록 카운터 회로와, 기준 클록 카운터 회로로부터 출력된 신호를 분주하는 분주 회로와, 분주 회로로부터 출력된 신호에 따라 회로 동작용 기준 클록 신호를 출력하는 수단을 가지고, 기준 클록 카운터 회로는 리셋 신호가 기준 클록 카운터 회로에 입력된 경우에 클록 신호를 카운트하여 얻어진 카운터값을 리셋한다.
또한, 본 발명의 반도체장치의 하나는, 안테나를 구비하고 리더/라이터와 무선 통신에 의해 신호의 송수신을 행하는 반도체장치로서, 리더/라이터로부터 수신한 데이터 신호의 변화점을 검출하는 데이터 신호 카운터 회로와, 데이터 신호 카운터 회로로부터 출력된 신호가 입력되는 카운터값 비교 회로와, 클록 신호를 출력하는 기준 클록 발생 회로와, 클록 신호를 카운트하고 카운터값을 얻는 기준 클록 카운터 회로와, 기준 클록 카운터 회로로부터 출력된 신호를 분주하는 분주 회로 와, 분주 회로로부터 출력된 신호에 따라 회로 동작용 기준 클록 신호를 출력하는 수단을 가지고, 카운터값 비교 회로는 데이터 신호 카운터 회로로부터 출력되는 신호에 따라 리셋 신호를 출력하고, 기준 클록 카운터 회로는 리셋 신호에 따라 카운터값을 리셋한다.
본 발명의 실시형태에 대하여 도면을 사용하여 이하에 설명한다. 그러나, 본 발명은 이하의 설명에 한정되지 않고, 본 발명의 취지 및 그 범위로부터 벗어남이 없이 그의 형태 및 상세한 것을 다양하게 변경할 수 있다는 것은 당업자라면 용이하게 이해될 것이다. 따라서, 본 발명은 이하에 나타내는 실시형태의 기재 내용에 한정하여 해석되는 것은 아니다. 또한, 이하에 설명하는 본 발명의 구성에 있어서, 같은 것을 가리키는 부호는 다른 도면 간에 공통으로 사용하는 경우가 있다.
[실시형태 1]
본 실시형태에서는, 본 발명의 클록 동기 회로의 일례에 대하여 도면을 참조하여 설명한다.
본 발명의 클록 동기 회로는, 수신한 데이터 신호(특정 데이터를 포함하는 신호)의 변화점을 검출하여 리셋 신호를 출력하는 수단과, 클록 신호를 발생하는 기준 클록 발생 수단과, 기준 클록 발생 수단으로부터 출력된 클록 신호를 카운트하고, 또한 리셋 신호가 입력된 경우에 클록 신호를 카운트하여 얻어진 카운터값을 리셋하는 수단을 가지고 있다. 또한, 이 클록 신호의 카운트에 따라 수신 회로 동작용 기준 클록 신호 발생 수단이 수신 회로를 동작하기 위한 기준이 되는 클록 신호를 출력한다. 이하, 구체적인 구성 등에 대하여 설명한다.
도 1에, 클록 동기 회로의 블록도를 나타낸다. 도 1에 나타내는 클록 동기 회로는, 제1 기억 수단(121), 제2 기억 수단(122), 제1 기억 수단(121)으로부터의 출력 신호(103)의 반전(反轉) 신호(105)를 발생하는 수단(123), 제2 기억 수단(122)으로부터 출력된 신호(104)와 제1 기억 수단(121)으로부터의 출력 신호(103)의 반전 신호(105)를 비교하는 수단(124), 기준 클록 발생 회로(125), 기준 클록 카운터 회로(126), 분주(分周) 회로(127), 수신 회로 동작용 기준 클록 발생 회로(128)를 가지고 있다. 또한, 수신 회로 동작용 기준 클록 발생 회로(128)에서 생성된 수신 회로 동작용 기준 클록 신호는 반도체장치를 구성하는 논리 회로 등의 회로에 출력된다.
여기서는, 제1 기억 수단(121)과 제2 기억 수단(122)으로서 래치 회로(이하, "제1 래치 회로(121)", "제2 래치 회로(122)"라고도 기재함)를 사용하고, 제1 기억 수단(121)으로부터의 출력 신호(103)의 반전 신호(105)를 생성하는 수단(123)으로서 NOT 회로(이하, "NOT 회로(123)"라고도 기재함)를 사용하고, 제2 기억 수단(122)으로부터 출력된 신호(104)와 제1 기억 수단(121)으로부터의 출력 신호(103)의 반전 신호(105)를 비교하는 수단(124)으로서 AND 회로(이하, "AND 회로(124)"라고도 기재함)를 사용하는 예를 나타내고 있다. 또한, 이러한 회로에 한정되지 않고, 수신한 데이터의 변화점을 검출할 수 있는 회로라면 어떠한 회로를 사용하여도 좋다.
기준 클록 발생 회로(125)는 수신 회로(120)에서 클록 신호를 발생하는 회로이다. 또한, 기준 클록 카운터 회로(126)는 기준 클록 발생 회로(125)로부터 발생 한 클록 신호를 카운트하는 수단을 가지고 있다. 또한, 기준 클록 카운터 회로(126)는, AND 회로(124)로부터 출력된 리셋 신호(106)에 따라, 기준 클록 발생 회로(125)로부터 출력된 클록 신호(107)를 카운트하여 얻어진 카운터값을 리셋하는 수단을 가지고 있다. 또한, 분주 회로(127)는 기준 클록 카운터 회로(126)로부터 발생한 신호(108)를 분주하는 회로이다. 수신 회로 동작용 기준 클록 발생 회로(128)는 수신 회로(120)의 동작용 기준 클록 신호를 생성하는 회로이다.
또한, 도 1에서는, 기준 클록 발생 회로(111)와 데이터 신호 발생 회로(112)를 가지는 송신 회로(110)가 도시되어 있다. 송신 회로(110)는 도 1에 나타낸 수신 회로(120)에 입력하는 데이터 신호(102)를 발생하는 회로로서 기능한다. 기준 클록 발생 회로(111)는 송신 회로(110)에서 클록 신호를 생성하는 회로이고, 데이터 신호 발생 회로(112)는 수신 회로(120)에 입력하는 데이터 신호(102)를 생성하는 회로이다. 즉, 수신 회로(120)와 송신 회로(110)는 각각 클록 신호를 발생하는 회로(여기서는, 수신 회로(120)에 있어서의 기준 클록 발생 회로(125)와, 송신 회로(110)에 있어서의 기준 클록 발생 회로(111))를 내장하고 있다. 따라서, 통상, 수신 회로(120)와 송신 회로(110)는 각각 다른 클록 신호를 생성하고 있고, 동기 동작하고 있지 않다.
또한, 송신 회로(110)에 있어서의 기준 클록 발생 회로(111)로부터 출력되는 신호(101)는 데이터 신호 발생 회로(112)를 동작시키는 클록 신호이고, 데이터 신호 발생 회로(112)로부터 출력되는 데이터 신호(102)가 수신 회로(120)의 회로(제1 기억 수단(121), 논리 회로 등)에 입력된다. 또한, 송신 회로(110)와 수신 회 로(120)의 데이터 신호(102)의 송수신은 무선 통신을 이용하여도 좋고, 유선 통신을 이용하여 행하여도 좋다.
수신 회로(120)에서, 제1 래치 회로(121)로부터 출력된 신호(103)는 제2 래치 회로(122)와 NOT 회로(123)에 입력된다. 또한, 수신 회로(120)에 있어서의 기준 클록 발생 회로(125)로부터 출력된 신호(117)는 제1 래치 회로(121) 및 제2 래치 회로(122)를 동작시키는 클록 신호로서 이 제1 래치 회로(121) 및 제2 래치 회로(122)에 입력된다.
또한, 여기서는, 수신한 데이터 신호(102)의 변화점을 검출하는 수단으로서, 제1 래치 회로(121), 제2 래치 회로(122), NOT 회로(123), AND 회로(124)를 사용하여 검출하는 예를 나타내고 있지만, 대신에 OR 회로, NAND 회로, NOR 회로, EXOR 회로, EX-NOR 회로 등의 판정 회로 수단을 사용하여도 좋다.
또한, 여기서는, 수신 회로(120)에서 분주 회로(127)를 사용하고 있지만, 기준 클록 카운터 회로(126)의 값에 따라 수신 회로(120)에서의 수신 회로 동작용 기준 클록 발생 회로(128)의 주파수를 만족하는 경우에는, 사용하지 않는 구성으로 하는 것도 가능하다.
다음에, 본 실시형태에서 나타내는 클록 동기 회로에 있어서의 회로 동작의 일례를 도 2의 플로차트를 사용하여 설명한다.
먼저, 전원이 공급되면 수신 회로(120)의 기준 클록 발생 회로(125)에서 클록 신호가 발생한다(201). 여기서는, 기준 클록 발생 회로(125)로서 링 오실레이터(ring oscillater)를 사용하여 클록 신호를 발생시키고, 기준 클록 카운터 회 로(126)에 의해 클록 신호를 카운트한다(202). 또한, 기준 클록 발생 회로(125)로서 링 오실레이터 외에, 수정 발진기나 외부로부터의 입력 신호 수단을 이용하여도 좋다.
다음에, 외부 회로(여기서는, 송신 회로(110))로부터 동기 신호가 입력되었는지의 여부를 제1 기억 수단(121), 제2 기억 수단(122) 등에 의해 판정한다(203). 동기 신호가 입력되어 있지 않은 경우("아니오")에는, 다시 링 오실레이터의 클록 신호를 카운트한다(202). 한편, 동기 신호가 입력된 경우("예")에는, 카운트에 의해 얻어진 카운터값이 적절한 값인지 아닌지를 판정한다(204).
카운터값이 적절하지 않은 경우("아니오")에는, 카운터값을 파기한다(208). 카운터값이 적절한 경우("예")에는, 이 카운터값이 래치 레지스터에 기억된다(205). 또한, 여기서는, 래치 레지스터는 기준 클록 카운터 회로(126)에 형성한 구성으로 할 수 있다. 또한, 동기 신호가 입력된 경우에는 리셋 신호에 의해 카운터값이 리셋된다.
다음에, 래치 레지스터에 기억된 카운터값과 클록 발생용 카운터의 값을 비교하는 회로에 의해, 205에서 래치 레지스터에 기억된 카운터값을 비교한다(206). 또한, 래치 레지스터와 클록 발생용 카운터값을 비교하는 회로는 기준 클록 카운터 회로(126)에 설치한 구성으로 할 수 있다. 또한, 여기서 말하는 클록 발생용 카운터란, 분주 회로(127)의 분주수를 결정하기 위한 카운터를 가리킨다.
래치 레지스터에 기억된 카운터값과 클록 발생용 카운터값이 다른 경우("아니오"), 클록 발생용 카운터값을 카운트업시키고(210), 수신 회로 동작용 기준 클 록 발생 회로(128)에 의해 클록 신호를 발생시킨다(211). 한편, 래치 레지스터에 기억된 카운터값과 클록 발생용 카운터값이 같은 경우("예"), 클록 카운터를 리셋하는 회로에 의해 클록 발생용 카운터값을 리셋한다(207).
다음에, 상기한 회로 동작의 타이밍 차트에 대하여 도 3을 참조하여 설명한다.
도 3에 나타내는 타이밍 차트는, 송신 회로(110)로부터 수신 회로(120)에 입력되는 데이터 신호(102), 제1 래치 회로(121)로부터 출력되는 신호(103), 제2 래치 회로(122)로부터 출력되는 신호(104), 기준 클록 리셋 신호(106), 클록 신호(107), 기준 클록 카운터 회로(126)에서 생성되는 기준 클록 카운터값(306), 수신 회로 동작용 기준 클록 발생 회로(128)에서 생성되는 수신 회로 동작용 기준 클록 신호(307)의 동작을 나타내고 있다.
또한, 도 3에서, 송신 회로(110)로부터 수신 회로(120)에 입력되는 데이터 신호(102)와 수신 회로(120)의 제1 래치 회로(121)로부터 출력되는 신호(103)와의 시간차를 시간차(308)로서 나타내고 있고, 제1 래치 회로(121)로부터 출력되는 신호(103)와 제2 래치 회로(122)로부터 출력되는 신호(104)와의 시간차를 시간차(309)로서 나타내고 있다. 또한, 기준 클록을 리셋하는 기간을 기간(310)으로서 나타내고 있다.
여기서는, 송신 회로(110)로부터 수신 회로(120)에 입력되는 데이터 신호(102)와 제1 래치 회로(121)로부터 출력되는 신호(103)와의 시간차(308)에 따라, 송신 회로(110)와 수신 회로(120)의 시간의 편차를 조정한다.
또한, 제1 래치 회로(121)와 제2 래치 회로(122)가 기억한 데이터의 비교를 행함으로써, 기준 클록 리셋 신호(106)를 발생시킨다. 즉, 제1 래치 회로(121)로부터 출력되는 신호(103)와 제2 래치 회로(122)로부터 출력되는 신호(104)와의 비교에 의해 기준 클록 리셋 기간(310)이 발생한다. 기준 클록 리셋 기간(310)에 의해 기준 클록 카운터값(306)의 값이 리셋된다. 또한, 기준 클록 카운터값(306)의 값으로부터 수신 회로 동작용 기준 클록 신호(307)가 발생한다.
이상과 같이, 상기한 클록 동기 회로를 적용함으로써, 수신 회로 동작용 기준 클록 발생 회로(128)로부터 출력되는 수신 회로 동작용 기준 클록 신호(307)는, 송신 회로(110)로부터 출력된 데이터 신호와 동기를 취하는 것이 가능하게 된다. 따라서, 이 수신 회로 동작용 기준 클록 신호(307)를 이용하여 반도체장치의 논리 회로 등을 구동함으로써, 다수의 회로 간에서 다른 클록 신호를 사용한 경우에도, 안정된 통신이 가능하게 된다.
또한, 본 실시형태는 본 명세서의 다른 실시형태와 자유롭게 조합하여 실시할 수 있다.
[실시형태 2]
본 실시형태에서는, 상기 실시형태와 다른 구조를 가지는 클록 동기 회로의 일례에 관하여 도면을 참조하여 설명한다.
도 4에 동기 회로의 블록도의 일례를 나타낸다. 도 4에 나타내는 동기 회로는, 데이터 신호 카운터 회로(510), 카운터값 비교 회로(511), 기준 클록 발생 회로(125), 기준 클록 카운터 회로(126), 분주 회로(127), 수신 회로 동작용 기준 클 록 발생 회로(128)를 가지고 있다. 즉, 도 1에 나타낸 동기 회로에서, 제1 래치 회로(121), 제2 래치 회로(122), NOT 회로(123), AND 회로(124)를 데이터 신호 카운터 회로(510), 카운터값 비교 회로(511)로 치환한 구조로 되어 있다.
데이터 신호 카운터 회로(510)는 수신한 데이터 신호의 변화점을 검출하는 수단을 구비하고 있고, 데이터 신호의 Low 또는 High의 데이터 신호를 카운트한다. 데이터 신호 카운터 회로(510)로부터 출력된 신호(501)는 카운터값 비교 회로(511)에 입력된다. 카운터값 비교 회로(511)에 있어서, 데이터 신호 카운터 회로(510)에서 카운트하여 얻어진 카운터값의 신호와 미리 설정된 비교값이 비교되어 일치하는 경우에 이 카운터값 비교 회로(511)로부터 리셋 신호(502)가 출력된다.
이와 같이, 송신 회로(110)로부터 송신된 데이터 신호의 변화점을 검출하고, 이 변화점에 기초하여 생성된 리셋 신호를 사용하여 기준 클록 카운터 회로(126)의 카운트를 제어함으로써, 송신 회로(110)와 수신 회로(120)에서 다른 클록 신호를 사용한 경우에도, 수신 회로에서 동기를 취할 수 있다.
또한, 본 실시형태는 본 명세서의 다른 실시형태와 자유롭게 조합하여 실시할 수 있다.
[실시형태 3]
본 실시형태에서는, 상기 실시형태에서 나타낸 클록 동기 회로를 가지고, 또한 무선으로 정보의 송수신이 가능한 반도체장치에 관하여 도면을 참조하여 설명한다.
근년, 초소형 IC 칩과, 무선 통신용의 안테나를 조합한 RFID 태그 등의 반도 체장치가 각광을 받고 있다. RFID 태그는 무선 통신 장치(리더/라이터라고도 함)를 사용한 통신 신호(동작 자계(磁界))의 수수(授受)에 의해 데이터를 기입하거나 데이터를 판독할 수 있다.
RFID 태그 등의, 무선으로 정보의 송수신이 가능한 반도체장치의 응용 분야로서, 예를 들어, 유통업계에서의 상품 관리를 들 수 있다. 근년에는, 바코드 등을 이용한 상품 관리가 주류이지만, 바코드는 광학적으로 읽어내기 때문에, 차폐물이 있으면 데이터를 읽어낼 수 없다. 한편, RFID 태그에서는 무선으로 데이터를 읽어내기 때문에, 차폐물이 있어도 읽어낼 수 있다. 따라서, 상품 관리의 효율화, 저비용화 등을 도모할 수 있다. 그 외에, 승차권, 항공 여객권, 요금 자동 정산 등, 광범위한 응용이 예상되고 있다.
RFID 태그의 응용 분야가 넓어지고 있는 가운데, 보다 고기능의 RFID 태그에 대한 요구도 높아지고 있다. 예를 들어, 송수신 데이터를 암호화함으로써, 제 3자에의 데이터 누설의 방지가 가능하게 된다. 이것에는, 복호화/암호화 처리를 하드웨어적으로 처리하는 방식과, 소프트웨어적으로 처리하는 방식과, 하드웨어 및 소프트웨어를 병용하는 방식을 생각할 수 있다. 하드웨어적으로 처리하는 방식에서는, 복호화/암호화를 행하는 전용 회로로 연산 회로를 구성한다. 소프트웨어적으로 처리하는 방식에서는, CPU(Central Processing Unit : 중앙처리장치)와 대규모 메모리로 연산 회로를 구성하고, 복호화/암호화 프로그램을 CPU에서 실행한다. 하드웨어 및 소프트웨어를 병용하는 방식에서는, 전용 회로와, CPU와, 메모리로 연산 회로를 구성하고, 전용 회로에서 복호화/암호화의 연산 처리의 일부분을 행하고, 나머지 연산 처리 프로그램을 CPU에서 실행한다.
본 실시형태에서는, 본 발명의 반도체장치의 일례로서, 암호 처리 기능을 가지는 RFID 태그에 대하여 도 7 및 도 8을 사용하여 설명한다. 도 7은, RFID 태그의 블록도이고, 도 8은 RFID 태그의 레이아웃도이다.
먼저, 도 7을 사용하여 본 실시형태에서 나타내는 반도체장치의 블록 구성을 설명한다. 도 7에서, RFID 태그 등의 반도체장치(이하 "RFID 태그(1001)"라고 기재함)는, CPU(1002)와, ROM(1003)과, RAM(1004)과, 컨트롤러(1005)로 구성되는 연산 회로(1006)와, 안테나(1007)와, 공진 회로(1008)와, 전원 회로(1009)와, 리셋 회로(1010)와, 클록 생성 회로(1011)와, 복조 회로(1012)와, 변조 회로(1013)와, 전원 관리 회로(1014)로 구성되는 아날로그부(1015)를 가지고 있다. 컨트롤러(1005)는 CPU 인터페이스(CPUIF)(1016)와, 제어 레지스터(1017)와, 코드 추출 회로(1018)와, 부호화 회로(1019)로 구성된다. 또한, 도 7에서는, 설명의 간단화를 위해, 통신 신호를 수신 신호(1020)와 송신 신호(1021)로 나누어 나타내었지만, 실제로는, 양자는 일체로 된 신호이고, RFID 태그(1001) 및 리더/라이터 사이에서 동시에 송수신된다. 수신 신호(1020)는 안테나(1007)와 공진 회로(1008)에 의해 수신된 후 복조 회로(1012)에 의해 복조된다. 또한, 송신 신호(1021)는 변조 회로(1013)에 의해 변조된 후 안테나(1007)로부터 송신된다. 또한, 클록 생성 회로(1011)는 상기 실시형태에서 나타낸 구성으로 형성할 수 있다.
도 7에서, 통신 신호에 의해 형성되는 자계 중에 RFID 태그(1001)를 두면, 안테나(1007)와 공진 회로(1008)에 의해 유도 기전력을 일으킨다. 유도 기전력은 전원 회로(1009)의 전기 용량에 의해 보유되고, 또한 전기 용량에 의해 전위가 안정화되어, RFID 태그(1001)의 각 회로에 전원 전압으로서 공급된다. 리셋 회로(1010)는 RFID 태그(1001) 전체의 초기 리셋 신호를 생성한다. 예를 들어, 전원 전압의 상승에 지연하여 상승 신호를 리셋 신호로서 생성한다. 클록 생성 회로(1011)는 전원 관리 회로(1014)로부터 생성되는 제어 신호에 따라, 클록 신호의 주파수와 듀티비를 변경한다. 복조 회로(1012)는 ASK 방식의 수신 신호(1020)의 진폭의 변동을 "0"/"1"의 수신 데이터(1022)로서 검출한다. 복조 회로(1012)는, 예를 들어, 로우 패스 필터(low pass filter)로 한다. 또한, 변조 회로(1013)는 송신 데이터를 ASK 방식의 송신 신호(1021)의 진폭을 변동시켜 송신한다. 예를 들어, 송신 데이터(1023)가 "0"인 경우, 공진 회로(1008)의 공진점을 변화시켜, 통신 신호의 진폭을 변화시킨다. 전원 관리 회로(1014)는 전원 회로(1009)로부터 연산 회로(1006)에 공급되는 전원 전압 또는 연산 회로(1006)에서의 소비전류를 감시하고, 클록 생성 회로(1011)에서 클록 신호의 주파수와 듀티비를 변경하기 위한 제어 신호를 생성한다.
본 실시형태에 있어서의 RFID 태그의 동작을 설명한다. 먼저, 리더/라이터로부터 송신된 암호문 데이터를 포함하는 수신 신호(1020)를 RFID 태그(1001)에 의해 수신한다. 수신 신호(1020)는 복조 회로(1012)에서 복조된 후, 코드 추출 회로(1018)에서 제어 커맨드나 암호문의 데이터 등으로 분해되어 제어 레지스터(1017)에 격납된다. 여기서, 제어 커맨드는 RFID 태그(1001)의 응답을 지정하는 데이터이다. 예를 들어, 고유 ID 번호의 송신, 동작 정지, 암호 해독 등을 지정한 다. 여기서는, 암호 해독의 제어 커맨드를 수신한 것으로 한다.
계속하여, 연산 회로(1006)에서, CPU(1002)가 ROM(1003)에 격납된 암호 해독 프로그램에 따라, ROM(1003)에 미리 격납된 비밀키(1024)를 사용하여 암호문을 해독(복호)한다. 복호된 암호문(복호문)은 제어 레지스터(1017)에 격납된다. 이 때, RAM(1004)을 데이터 격납 영역으로서 사용한다. 또한, CPU(1002)는 CPUIF(1016)를 통하여 ROM(1003), RAM(1004), 제어 레지스터(1017)에 액세스한다. CPUIF(1016)는, CPU(1002)가 요구하는 어드레스로부터, ROM(1003), RAM(1004), 제어 레지스터(1017)의 어느 하나에 대한 액세스 신호를 생성하는 기능을 가지고 있다.
마지막으로, 부호화 회로(1019)에서, 복호문으로부터 송신 데이터(1023)를 생성하고, 변조 회로(1013)에서 변조하여, 안테나(1007)로부터 송신 신호(1021)를 리더/라이터로 송신한다.
또한, 본 실시형태에서는, 연산 방식으로서 소프트웨어적으로 처리하는 방식, 즉, CPU와 대규모 메모리로 연산 회로를 구성하고, 프로그램을 CPU에서 실행하는 방식에 대하여 설명하였지만, 목적에 따라 최적의 연산 방식을 선택하고, 이 방식에 기초하여 구성하는 것도 가능하다. 예를 들어, 연산 방식으로서, 그 외에도, 연산을 하드웨어적으로 처리하는 방식과, 하드웨어 및 소프트웨어를 병용하는 방식을 생각할 수 있다. 하드웨어적으로 처리하는 방식에서는, 전용 회로로 연산 회로를 구성하면 좋다. 하드웨어 및 소프트웨어를 병용하는 방식에서는, 전용 회로와, CPU와, 메모리와, 연산 회로를 구성하고, 전용 회로에서 연산 처리의 일부분을 행 하고, 나머지 연산 처리의 프로 그램을 CPU에서 실행하면 좋다.
다음에, 도 8을 사용하여 RFID 태그의 레이아웃 구성에 대하여 설명한다. 또한, 도 8에서, 도 7에 상당하는 부분에는 동일한 번호를 붙이고, 설명을 생략한다.
도 8에서, FPC 패드(1107)는 FPC(Flexible Print Circuit)를 RFID 태그(1001)에 붙일 때 사용하는 전극 패드 군(群)이고, 안테나 범프(1108)는 안테나(도시하지 않음)를 붙이는 전극 패드이다. 또한, 안테나를 붙일 때에는, 안테나 범프(1108)에 과도한 압력이 인가될 가능성이 있다. 따라서, 안테나 범프(1108) 아래에는 트랜지스터 등, 회로를 구성하는 부품을 배치하지 않는 것이 바람직하다.
FPC 패드(1107)는 주로 불량 해석 시에 사용하면 유효하다. 반도체장치에서는, 전원 전압을 통신 신호로부터 얻기 때문에, 예를 들어, 안테나나 전원 회로에서 불량이 발생한 경우, 연산 회로가 전혀 동작하지 않는다. 이 때문에, 불량 해석이 현저히 곤란하게 된다. 그러나, FPC로부터 FPC 패드(1107)를 거쳐 RFID 태그(1001)에 전원 전압을 공급하고, 또한, 안테나로부터 공급되는 전기 신호 대신에, 임의의 전기 신호를 입력함으로써, 연산 회로를 동작시키는 것이 가능하게 된다. 따라서, 불량 해석을 효율적으로 행할 수 있다.
또한, FPC 패드(1107)를 프로버(prober)를 사용한 측정이 가능한 배치로 하면 더욱 유효하다. 즉, FPC 패드(1107)에서, 전극 패드를 프로버의 침의 피치에 맞추어 배치함으로써, 프로버에 의한 측정이 가능하게 된다. 프로버를 사용함으로써, 불량 해석 시에 FPC를 부착하는 공정수를 줄일 수가 있다. 또한, 기판 상에 다수의 RFID 태그를 형성한 상태에서도 측정할 수 있으므로, 개개의 RFID 태그로 분단하는 공정수도 줄일 수 있다. 또, 양산 시에 안테나를 붙이는 공정 직전에, RFID 태그의 양품(良品) 검사를 행하는 것이 가능하다. 따라서, 공정의 이른 단계에서 불량품을 선별할 수 있으므로, 생산 비용을 삭감할 수 있다.
또한, 본 실시형태는 본 명세서의 다른 실시형태와 자유롭게 조합하여 실시할 수 있다.
[실시형태 4]
본 실시형태에서는, 상기 실시형태에서 나타낸 RFID 태그 등의 반도체장치를 구성하는 소자의 제작방법을 설명한다. 본 발명의 반도체장치를 구성하는 각 회로의 소자로서 박막트랜지스터를 사용하여 제작할 수 있다. 본 실시형태에서는, 반도체장치를 구성하는 회로를 박막트랜지스터로 형성하고, 박막트랜지스터의 제조에 사용한 기판으로부터 가요성(flexible) 기판에 회로를 전재(轉載)하여, 유연한 반도체장치를 제조하는 방법을 나타낸다.
본 실시형태에서는, 반도체장치를 구성하는 회로로서, 인버터 등을 구성하는 p채널형 TFT("Pch-TFT"라고도 표기함) 및 n채널형 TFT("Nch-TFT"라고도 표기함), 및 안테나를 대표적으로 나타낸다. 이하, 도 9도∼도 11에 나타내는 단면도를 사용하여 반도체장치 제작방법을 설명한다.
먼저, 기판(1301)의 일 표면에 절연막(1302)을 사이에 두고 박리층(1303)을 형성하고, 계속하여, 하지막으로서 기능하는 절연막(1304)과 반도체막(1305)(예를 들어, 비정질 규소를 함유하는 막)을 적층하여 형성한다(도 9(A) 참조). 또한, 절 연막(1302), 박리층(1303), 절연막(1304) 및 비정질 반도체막(1305)은 연속하여 형성할 수 있다.
기판(1301)은, 유리 기판, 석영 기판, 금속 기판(예를 들어, 스테인리스 강 기판 등), 세라믹 기판, Si 기판 등의 반도체 기판 등으로부터 선택되는 것이다. 그 외에도, 플라스틱 기판으로서, 폴리에틸렌 테레프탈레이트(PET), 폴리에틸렌 나프탈레이트(PEN), 폴리에테르 술폰(PES), 아크릴 등의 기판을 선택할 수도 있다. 또한, 본 공정에서는, 박리층(1303)은 절연막(1302)을 사이에 두고 기판(1301)의 전면(全面)에 형성하고 있지만, 필요에 따라, 기판(1301)의 전면에 박리층을 형성한 후에, 포토리소그래피법에 의해 선택적으로 형성하여도 좋다.
절연막(1302)과 절연막(1304)은 CVD법이나 스퍼터링법 등을 이용하여, 산화규소, 질화규소, 산화질화규소(SiOxNy)(x＞y＞O), 질화산화규소(SiNxOy)(x＞y＞O) 등의 절연 재료를 사용하여 형성한다. 예를 들어, 절연막(1302, 1304)을 2층 구조로 하는 경우, 첫번째 층의 절연막으로서 질화산화규소막을 형성하고, 두번째 층의 절연막으로서 산화질화규소막을 형성하면 좋다. 또한, 척번째 층의 절연막으로서 질화규소막을 형성하고, 두번째 층의 절연막으로서 산화규소막을 형성하여도 좋다. 절연막(1302)은 기판(1301)으로부터 박리층(1303) 또는 그 위에 형성되는 소자에 불순물 원소가 혼입하는 것을 막는 블로킹층으로서 기능하고, 절연막(1304)은 기판(1301) 및 박리층(1303)으로부터 그 위에 형성되는 소자에 불순물 원소가 혼입하는 것을 막는 블로킹층으로서 기능한다. 이와 같이, 블로킹층으로서 기능하는 절연막(1302, 1304)을 형성함으로써, 기판(1301)으로부터 Na 등의 알칼리 금속이나 알칼리토류 금속이, 박리층(1303)으로부터 박리층에 포함되는 불순물 원소가 그 위에 형성하는 소자에 악영향을 주는 것을 방지할 수 있다. 또한, 기판(1301)으로서 석영을 사용하는것과 같은 경우에는 절연막(1302, 1304)을 생략하여도 좋다.
박리층(1303)은 금속막이나 금속막과 금속 산화막의 적층 구조 등을 사용할 수 있다. 금속막으로서는, 텅스텐(W), 몰리브덴(Mo), 티탄(Ti), 탄탈(Ta), 니오브(Nb), 니켈(Ni), 코발트(Co), 지르코늄(Zr), 아연(Zn), 루테늄(Ru), 로듐(Rh), 팔라듐(Pd), 오스뮴(0s), 이리듐(Ir)으로부터 선택된 원소 또는 이들 원소를 주성분으로 하는 합금 재료 또는 화합물 재료로 된 막을 단층 또는 적층하여 형성한다. 또한, 금속막이나 금속 산화막은 스퍼터링법이나 플라즈마 CVD법 등의 각종 CVD법 등에 의해, 이들 재료를 사용하여 형성할 수 있다. 금속막과 금속 산화막의 적층 구조로서는, 상기한 금속막을 형성한 후에, 산소 분위기 또는 N20 분위기 하에서의 플라즈마 처리, 산소 분위기 또는 N20 분위기 하에서의 가열 처리를 행함으로써, 금속막 표면에 이 금속막의 산화물 또는 산화질화물을 제공할 수 있다. 예를 들어, 금속막으로서 스퍼터링법이나 CVD법 등에 의해 텅스텐막을 형성한 경우, 텅스텐막에 플라즈마 처리를 행함으로써, 텅스텐막 표면에 텅스텐 산화물로 된 금속 산화막을 형성할 수 있다. 또한, 이 경우, 텅스텐의 산화물은 WOx로 나타내어지고, X는 2∼3이며, X가 2인 경우(WO2), X가 2.5인 경우(W205), X가 2.75인 경우(W4011), X가 3의 경우(WO3) 등이 있다. 텅스텐의 산화물을 형성함에 있어서, 상기에 예로 든 X의 값에 특별히 제약은 없고, 에칭 레이트 등을 기본으로 어느 산화물을 형성할지를 결정하면 된다. 그 외에도, 예를 들어, 금속막(예를 들어, 텅스텐)을 형성한 후에, 이 금속막 상에 스퍼터링법으로 산화규소(SiO2) 등의 절연막을 형성함과 동시에, 금속막 상에 금속 산화물(예를 들어, 텅스텐 상에 텅스텐 산화물)을 형성하여도 좋다. 또한, 플라즈마 처리로서, 예를 들어, 고밀도 플라즈마 처리를 행하여도 좋다. 또한, 금속 산화막 외에도, 금속 질화물이나 금속 산화질화물을 사용하여도 좋다. 이 경우, 금속막에 질소 분위기 하 또는 질소와 산소 분위기 하에서 플라즈마 처리나 가열 처리를 행하면 좋다.
비정질 반도체막(1305)은, 스퍼터링법, LPCVD법, 플라즈마 CVD법 등에 의해, 25∼20O nm(바람직하게는 30∼150 nm)의 두께로 형성한다.
다음에, 비정질 반도체막(1305)에 레이저광을 조사하여 결정화를 행한다. 또한, 레이저광 조사와 RTA 또는 퍼니스 어닐노를 이용하는 열 결정화법, 결정화를 조장하는 금속 원소를 이용하는 열 결정화법을 조합한 방법 등에 의해 비정질 반도체막(1305)의 결정화를 행하여도 좋다. 그 후, 얻어진 결정질 반도체막을 소망의 형상으로 에칭하여 결정질 반도체막(1305a∼1305f)을 형성하고, 이 반도체막(1305a∼1305f)을 덮도록 게이트 절연막(1306)을 형성한다(도 9(B) 참조).
게이트 절연막(1306)은, CVD법이나 스퍼터링법 등을 이용하여, 산화규소, 질화규소, 산화질화규소(SiOxNy)(x＞y＞O), 질화산화규소(SiNxOy)(x＞y＞O) 등의 절연 재료를 사용하여 형성한다. 예를 들어, 게이트 절연막(1306)을 2층 구조로 하는 경우, 첫번째 층의 절연막으로서 산화질화규소막을 형성하고, 두번째 층의 절연 막으로서 질화산화규소막을 형성하면 좋다. 또한, 첫번째 층의 절연막으로서 산화규소막을 형성하고, 두번째 층의 절연막으로서 질화규소막을 형성하여도 좋다.
결정질 반도체막(1305a∼1305f)의 제작 공정의 일례를 이하에 간단히 설명하면, 먼저, 플라즈마 CVD법을 이용하여 막 두께 50∼60 nm의 비정질 반도체막을 형성한다. 다음에, 결정화를 조장하는 금속 원소인 니켈을 함유하는 용액을 비정질 반도체막 상에 보유시킨 후, 비정질 반도체막에 탈수소화 처리(500℃, 1시간)와 열 결정화 처리(55O℃, 4시간)를 행하여 결정질 반도체막을 형성한다. 그 후, 레이저광을 조사하고, 포토리소그래피법을 이용함으로써 결정질 반도체막(1305a∼1305f)을 형성한다. 또한, 결정화를 조장하는 금속 원소를 이용하는 열 결정화를 행하지 않고, 레이저광 조사만으로 비정질 반도체막의 결정화를 행하여도 좋다.
결정화에 사용하는 레이저 발진기로서는, 연속 발진형 레이저 빔(CW 레이저 빔)이나 펄스 발진형 레이저 빔(펄스 레이저 빔)을 사용할 수 있다. 여기서 사용할 수 있는 레이저 빔은, Ar 레이저, Kr 레이저, 엑시머 레이저 등의 기체 레이저, 단결정의 YAG, YVO4, 포르스테라이트(forsterite)(Mg2SiO4), YAlO3, GdVO4, 또는 다결정(세라믹)의 YAG, Y203, YVO4, YAl03, GdVO4에, 도펀트로서 Nd, Yb, Cr, Ti, Ho, Er, Tm, Ta 중 1종 또는 다수 종을 첨가한 것을 매질로 하는 레이저, 유리 레이저, 루비 레이저, 알렉산드라이트 레이저, Ti:사파이어 레이저, 구리 증기 레이저 또는 금 증기 레이저 중 1종 또는 다수 종으로부터 발진되는 것을 사용할 수 있다. 이와 같은 레이저 빔의 기본파, 및 이들 기본파의 제2 고조파 내지 제4 고조파의 레 이저 빔을 조사함으로써, 대립경의 결정을 얻을 수 있다. 예를 들어, Nd:YV04 레이저(기본파 1064 nm)의 제2 고조파(532 nm)나 제3 고조파(355 nm)를 사용할 수 있다. 이 때 레이저의 파워 밀도는 O.01∼100 MW/cm2 정도(바람직하게는 O.1∼10 MW/cm2)가 필요하다. 그리고, 주사 속도를 10∼2000 cm/sec 정도로 하여 조사한다. 또한, 단결정의 YAG, YVO4, 포르스테라이트(Mg2SiO4), YAlO3, GdVO4, 또는 다결정(세라믹)의 YAG, Y2O3, YVO4, YAl03, GdVO4에, 도펀트로서 Nd, Yb, Cr, Ti, Ho, Er, Tm, Ta 중 1종 또는 다수 종을 첨가한 것을 매질로 하는 레이저, Ar 이온 레이저, 또는 Ti:사파이어 레이저는 연속 발진시키는 것이 가능하고, Q 스위치 동작이나 모드 동기 등을 행함으로써 10 MHz 이상의 발진 주파수로 펄스 발진시키는 것도 가능하다. 10 MHz 이상의 발진 주파수로 레이저 빔을 발진시키면, 반도체막이 레이저에 의해 용융하고 나서 고화할 때까지의 사이에 다음 펄스가 반도체막에 조사된다. 따라서, 발진 주파수가 낮은 펄스 레이저를 사용하는 경우와 달리, 반도체막 중에서 고액 계면을 연속적으로 이동시킬 수 있기 때문에, 주사 방향을 향하여 연속적으로 성장한 결정립을 얻을 수 있다.
또한, 게이트 절연막(1306)은, 반도체막(1305a∼1305f)에 대하여 상기한 고밀도 플라즈마 처리를 행하여 표면을 산화 또는 질화함으로써 형성하여도 좋다. 예를 들어, He, Ar, Kr, Xe 등의 희가스와 산소, 산화질소(NO2), 암모니아, 질소, 수소 등의 혼합 가스를 도입한 플라즈마 처리로 형성한다. 이 경우의 플라즈마 여 기는 마이크로파의 도입에 의해 행하면, 낮은 전자 온도로 고밀도의 플라즈마를 생성할 수 있다. 이 고밀도 플라즈마로 생성된 산소 라디칼(OH 라디칼을 포함하는 경우도 있음)이나 질소 라디칼(NH 라디칼을 포함하는 경우도 있음)에 의해 반도체막의 표면을 산화 또는 질화할 수 있다.
이와 같은 고밀도 플라즈마를 사용한 처리에 의해, 1∼20 nm, 대표적으로는 5∼10 nm의 절연막이 반도체막에 형성된다. 이 경우의 반응은 고상 반응이기 때문에, 이 절연막과 반도체막과의 계면 준위 밀도는 극히 낮게 할 수 있다. 이와 같은, 고밀도 플라즈마 처리는 반도체막(결정성 규소, 또는 다결정 규소)을 직접 산화(또는 질화)하기 때문에, 형성되는 절연막의 두께는 이상적으로는 편차를 극히 작게 할 수 있다. 또한, 결정성 규소의 결정립계에서도 산화가 강하게 되는 일이 없기 때문에, 매우 바람직한 상태가 된다. 즉, 여기서 나타내는 고밀도 플라즈마 처리로 반도체막의 표면을 고상 산화함으로써, 결정립계에서 비정상적으로 산화 반응을 시키는 일 없이, 균일성이 좋고 계면 준위 밀도가 낮은 절연막을 형성할 수 있다.
게이트 절연막은, 고밀도 플라즈마 처리에 의해 형성되는 절연막만을 사용하여도 좋고, 그것에 플라즈마나 열 반응을 이용한 CVD법에 의해 산화규소, 산질화규소, 질화규소 등의 절연막을 퇴적하여 적층시켜도 좋다. 어쨌든, 고밀도 플라즈마로 형성한 절연막을 게이트 절연막의 일부 또는 전부에 포함하여 형성되는 트랜지스터는 특성 편차를 작게 할 수 있다.
또한, 반도체막에 대하여 연속 발진 레이저 또는 10 MHz 이상의 주파수로 발 진하는 레이저 빔을 조사하면서 한 방향으로 주사하여 결정화시켜 얻어진 반도체막(1305a∼1305f)은 그 빔의 주사 방향으로 결정이 성장하는 특성이 있다. 그 주사 방향을 채널 길이 방향(채널 형성 영역이 형성되었을 때 캐리어가 흐르는 방향)에 맞추어 트랜지스터를 배치하고, 상기 게이트 절연막을 조합함으로써, 특성 편차가 작고 또한 전계효과 이동도가 높은 박막트랜지스터(TFT)를 얻을 수 있다.
다음에, 게이트 절연막(1306) 상에 제1 도전막과 제2 도전막을 적층하여 형성한다. 여기서는, 제1 도전막은 CVD법이나 스퍼터링법 등에 의해 20∼100 nm의 두께로 형성한다. 제2 도전막은 100∼400 nm의 두께로 형성한다. 제1 도전막과 제2 도전막은, 탄탈(Ta), 텅스텐(W), 티탄(Ti), 몰리브덴(Mo), 알루미늄(Al), 구리(Cu), 크롬(Cr), 니오브(Nb) 등으로부터 선택된 원소 또는 이들 원소를 주성분으로 하는 합금 재료 또는 화합물 재료로 형성한다. 또는, 인 등의 불순물 원소를 도핑한 다결정 규소로 대표되는 반도체 재료에 의해 형성한다. 제1 도전막과 제2 도전막의 조합의 예를 들면, 질화 탄탈막과 텅스텐막, 질화 텅스텐막과 텅스텐막, 질화 몰리브덴막과 몰리브덴막 등을 들 수 있다. 텅스텐이나 질화 탄탈은 내열성이 높기 때문에, 제1 도전막과 제2 도전막을 형성한 후에, 열 활성화를 목적으로 한 가열 처리를 행할 수 있다. 또한, 2층 구조가 아니라 3층 구조의 경우에는, 몰리브덴막과 알루미늄막과 몰리브덴막의 적층 구조를 채용하면 좋다.
다음에, 포토리소그래피법을 사용하여 레지스트로 된 마스크를 형성하고, 게이트 전극과 게이트선을 형성하기 위한 에칭 처리를 행하여, 반도체막(1305a∼1305f)의 상방에 게이트 전극(1307)을 형성한다. 여기서는, 게이트 전극(1307)으 로서, 제1 도전막(1307a)과 제2 도전막(1307b)의 적층 구조로 형성한 예를 나타내고 있다.
다음에, 게이트 전극(1307)을 마스크로 하여 반도체막(1305a∼1305f)에 이온 도핑법 또는 이온 주입법에 의해, n형을 부여하는 불순물 원소를 저농도로 첨가하고, 그 후, 포토리소그래피법에 의해 레지스트로 된 마스크를 선택적으로 형성하여, p형을 부여하는 불순물 원소를 고농도로 첨가한다. n형을 나타내는 불순물 원소로서는, 인(P)이나 비소(As) 등을 사용할 수 있다. p형을 나타내는 불순물 원소로서는, 붕소(B)나 알루미늄(Al)이나 갈륨(Ga) 등을 사용할 수 있다. 여기서는, n형을 부여하는 불순물 원소로서 인(P)을 사용하고 1×1015∼1×1019 /cm3의 농도로 포함되도록 반도체막(1305a∼1305f)에 선택적으로 도입하여, n형을 나타내는 불순물 영역(1308)을 형성한다. 또한, p형을 부여하는 불순물 원소로서 붕소(B)를 사용하여 1×1019∼1×1020 /cm3의 농도로 포함되도록 선택적으로 반도체막(1305c, 1305e)에 도입하여, p형을 나타내는 불순물 영역(1309)을 형성한다(도 9(C) 참조).
그 다음, 게이트 절연막(1306)과 게이트 전극(1307)을 덮도록 절연막을 형성한다. 이 절연막은, 플라즈마 CVD법이나 스퍼터링법 등에 의해, 규소, 규소의 산화물 또는 규소의 질화물의 무기 재료를 포함하는 막이나, 유기 수지 등의 유기 재료를 포함하는 막을 단층 또는 적층하여 형성한다. 다음에, 절연막을, 수직 방향을 주체로 한 이방성 에칭에 의해 선택적으로 에칭하여, 게이트 전극(1307)의 측면에 접하는 절연막(1310)(사이드월(sidewall)이라고도 불림)을 형성한다. 이 절연 막(1310)은, LDD(Lightly Doped drain) 영역을 형성할 때의 도핑용 마스크로서 이용한다.
계속하여, 포토리소그래피법에 의해 형성한 레지스트로 된 마스크와, 게이트 전극(1307) 및 절연막(1310)을 마스크로서 사용하여, 반도체막(1305a, 1305b, 1305d, 1305f)에 n형을 부여하는 불순물 원소를 고농도로 첨가하여, n형을 나타내는 불순물 영역(1311)을 형성한다. 여기서는, n형을 부여하는 불순물 원소로서 인(P)을 사용하여 1×1019∼1×1020 /cm3의 농도로 포함되도록 반도체막(1305a, 1305b, 1305d, 1305f)에 선택적으로 도입하여, 불순물 영역(1308)보다 고농도의 n형을 나타내는 불순물 영역(1311)을 형성한다.
이상의 공정에 의해, n채널형 박막트랜지스터(1300a, 1300b, 1300d, 1300f)와 p채널형 박막트랜지스터(1300c, 1300e)가 형성된다(도 9(D) 참조).
n채널형 박막트랜지스터(1300a)는, 게이트 전극(1307)과 겹치는 반도체막(1305a)의 영역에 채널 형성 영역이 형성되고, 게이트 전극(1307) 및 절연막(1310)과 겹치지 않는 영역에 소스 영역 또는 드레인 영역을 형성하는 불순물 영역(1311)이 형성되고, 절연막(1310)과 겹치는 영역이고 채널 형성 영역과 불순물 영역(1311) 사이에 저농도 불순물 영역(LDD 영역)이 형성되어 있다. 또한, n채널형 박막트랜지스터(1300b, 1300d, 1300f)도 마찬가지로 채널 형성 영역, 저농도 불순물 영역 및 불순물 영역(1311)이 형성되어 있다.
p채널형 박막트랜지스터(1300c)는, 게이트 전극(1307)과 겹치는 반도체 막(1305c)의 영역에 채널 형성 영역이 형성되고, 게이트 전극(1307)과 겹치지 않는 영역에 소스 영역 또는 드레인 영역을 형성하는 불순물 영역(1309)이 형성되어 있다. 또한, p채널형 박막트랜지스터(1300e)도 마찬가지로 채널 형성 영역 및 불순물 영역(1309)이 형성되어 있다. 또한, 여기서는, p채널형 박막트랜지스터(1300c, 13OOe)에는 LDD 영역을 형성하지 않지만, p채널형 박막트랜지스터에 LDD 영역을 형성하여도 좋고, n채널형 박막트랜지스터에 LDD 영역을 형성하지 않는 구성으로 하여도 좋다.
다음에, 반도체막(1305a∼1305f), 게이트 전극(1307) 등을 덮도록 절연막을 단층 또는 적층하여 형성하고, 이 절연막 상에 박막트랜지스터(1300a∼1300f)의 소스 영역 또는 드레인 영역을 형성하는 불순물 영역(1309, 1311)과 전기적으로 접속하는 도전막(1313)을 형성한다(도 10(A) 참조). 절연막은, CVD법, 스퍼터링법, SOG법, 액적 토출법, 스크린 인쇄법 등에 의해, 규소의 산화물이나 규소의 질화물 등의 무기 재료, 폴리이미드, 폴리아미드, 벤조시클로부텐, 아크릴, 에폭시 등의 유기 재료나 실록산 재료 등에 의해 단층 또는 적층으로 형성한다. 여기서는, 이 절연막을 2층으로 형성하고, 첫번째 층의 절연막(1312a)으로서 질화산화규소막을 형성하고, 두번째 층의 절연막(1312b)으로서 산화질화규소막을 형성한다. 또한, 도전막(1313)은 박막트랜지스터(1300a∼1300f)의 소스 전극 또는 드레인 전극을 형성할 수 있다.
또한, 절연막(1312a, 1312b)을 형성하기 전, 또는 절연막(1312a, 1312b) 중 하나 또는 다수의 박막을 형성한 후에, 반도체막의 결정성의 회복이나 반도체막에 첨가된 불순물 원소의 활성화, 반도체막의 수소화를 목적으로 한 가열 처리를 행하면 좋다. 가열 처리에는, 열어닐, 레이저 어닐법 또는 RTA법 등을 적용하면 좋다.
도전막(1313)은, CVD법이나 스퍼터링법 등에 의해, 알루미늄(Al), 텅스텐(W), 티탄(Ti), 탄탈(Ta), 몰리브덴(Mo), 니켈(Ni), 백금(Pt), 구리(Cu), 금(Au), 은(Ag), 망간(Mn), 네오디뮴(Nd), 탄소(C), 규소(Si)로부터 선택된 원소 또는 이들 원소를 주성분으로 하는 합금 재료 또는 화합물 재료로 단층 또는 적층으로 형성한다. 알루미늄을 주성분으로 하는 합금 재료란, 예를 들어, 알루미늄을 주성분으로 하고 니켈을 함유하는 재료, 또는, 알루미늄을 주성분으로 하고 니켈과, 탄소와 규소 중의 어느 하나 또는 모두를 함유하는 합금 재료에 상당한다. 도전막(1313)은, 예를 들어, 배리어막과 알루미늄-규소(Al-Si) 막과 배리어막의 적층 구조, 배리어막과 알루미늄-규소(Al-Si)막과 질화 티탄막과 배리어막의 적층 구조를 채용하면 좋다. 또한, 배리어막이란, 티탄, 티탄의 질화물, 몰리브덴, 또는 몰리브덴의 질화물로 이루어지는 박막에 상당한다. 알루미늄이나 알루미늄-규소는 저항값이 낮고 저렴하기 때문에, 도전막(1313)을 형성하는 재료로서 최적이다. 또한, 상층과 하층의 배리어층을 형성하면, 알루미늄이나 알루미늄-규소의 힐록(hillock)의 발생을 방지할 수 있다. 또한, 환원성이 높은 원소인 티탄으로 이루어지는 배리어막을 형성하면, 결정질 반도체막 상에 얇은 자연산화막이 생성되어 있었다고 하여도, 이 자연산화막을 환원하여 결정질 반도체막과 양호한 콘택트를 취할 수 있다.
다음에, 도전막(1313)을 덮도록 절연막(1314)을 형성하고, 이 절연막(1314) 상에, 박막트랜지스터(1300a, 1300f)의 소스 전극 또는 드레인 전극을 형성하는 도전막(1313)과 각각 전기적으로 접속하는 도전막(1315a, 1315b)을 형성한다. 또한, 박막트랜지스터(1300b)의 소스 전극 또는 드레인 전극을 형성하는 도전막(1313)과 전기적으로 접속하는 도전막(1316)을 형성한다. 또한, 도전막(1315a, 1315b)과 도전막(1316)은 동일한 재료로 동시에 형성하여도 좋다. 도전막(1315a, 1315b)과 도전막(1316)은, 상기한 도전막(1313)으로 나타낸 어느 하나의 재료를 사용하여 형성할 수 있다.
계속하여, 도전막(1316)에 안테나로서 기능하는 도전막(1317)이 전기적으로 접속되도록 형성한다(도 10(B) 참조).
절연막(1314)은 CVD법이나 스퍼터링법 등에 의해, 산화규소(Si0x), 질화규소(SiNx), 산화질화규소(SiOxNy)(x＞y), 질화산화규소(SiNxOy)(x＞y) 등의 산소 또는 질소를 가지는 절연막이나 DLC(diamond-like carbon) 등의 탄소를 함유하는 막, 에폭시, 폴리이미드, 폴리아미드, 폴리비닐페놀, 벤조시클로부텐, 아크릴 등의 유기 재료 또는 실록산 수지 등의 실록산 재료로 이루어지는 단층 또는 적층 구조로 형성할 수 있다. 또한, 실록산 재료란, Si-O-Si의 결합을 포함하는 재료에 상당한다. 실록산은 규소(Si)와 산소(0)와의 결합으로 골격 구조가 구성된다. 치환기로서, 적어도 수소를 함유하는 유기기(예를 들어, 알킬기, 방향족 탄화수소)가 사용된다. 치환기로서, 플루오로기를 사용할 수도 있다. 또는, 치환기로서, 적어도 수소를 함유하는 유기기와 플루오로기를 사용하여도 좋다.
도전막(1317)은, CVD법, 스퍼터링법, 스크린 인쇄나 그라비아 인쇄 등의 인 쇄법, 액적 토출법, 디스펜서법, 도금법 등을 이용하여, 도전성 재료에 의해 형성한다. 도전성 재료는, 알루미늄(Al), 티탄(Ti), 은(Ag), 구리(Cu), 금(Au), 백금(Pt) 니켈(Ni), 팔라듐(Pd), 탄탈(Ta), 몰리브덴(Mo)으로부터 선택된 원소 또는 이들 원소를 주성분으로 하는 합금 재료 또는 화합물 재료로 단층 구조 또는 적층 구조로 형성한다.
예를 들어, 스크린 인쇄법을 이용하여 안테나로서 기능하는 도전막(1317)을 형성하는 경우에는, 입경이 수 nm 내지 수십 ㎛의 도전체 입자를 유기 수지에 용해 또는 분산시킨 도전성 페이스트를 선택적으로 인쇄함으로써 형성할 수 있다. 도전체 입자로서는, 은(Ag), 금(Au), 구리(Cu), 니켈(Ni), 백금(Pt), 팔라듐(Pd), 탄탈(Ta), 몰리브덴(M0) 및 티탄(Ti) 등의 어느 하나 이상의 금속 입자나 할로겐화 은의 미립자 또는 분산성 나노 입자를 사용할 수 있다. 또한, 도전성 페이스트에 포함되는 유기 수지는 금속 입자의 바인더, 용매, 분산제 및 피복재로서 기능하는 유기 수지로부터 선택된 하나 또는 다수를 사용할 수 있다. 대표적으로는, 에폭시 수지, 실리콘 수지 등의 유기 수지를 들 수 있다. 또한, 도전막의 형성에 있어서, 도전성 페이스트를 압출한 후에 소성하는 것이 바람직하다. 예를 들어, 도전성 페이스트의 재료로서, 은을 주성분으로 하는 미립자(예를 들어, 입경 1 nm 이상 100 nm 이하)를 사용하는 경우, 150∼30O℃의 온도 범위에서 소성함으로써 경화시켜 도전막을 얻을 수 있다. 또한, 땜납이나 무연 땜납을 주성분으로 하는 미립자를 사용하여도 좋고, 이 경우는 입경 20 ㎛ 이하의 미립자를 사용하는 것이 바람직하다. 땜납이나 무연 땜납은 저비용이라는 이점을 가지고 있다.
또한, 도전막(1315a, 1315b)은, 후의 공정에서 본 발명의 반도체장치에 포함되는 배터리와 전기적으로 접속되는 배선으로서 기능할 수 있다. 또한, 안테나로서 기능하는 도전막(1317)을 형성할 때, 도전막(1315a, 1315b)에 전기적으로 접속하도록 별도의 도전막을 형성하고, 이 도전막을 배터리에 접속하는 배선으로서 이용하여도 좋다.
다음에, 도전막(1317)을 덮도록 절연막(1318)을 형성한 후, 박막트랜지스터(1300a∼1300f), 도전막(1317) 등을 포함하는 층(이하, "소자 형성층(1319)"이라고 기재함)을 기판(1301)으로부터 박리한다. 여기서는, 레이저광(예를 들어, UV광)을 조사함으로써, 박막트랜지스터(1300a∼1300f)를 피한 영역에 개구부를 형성한 후(도 10(C) 참조), 물리적인 힘을 이용하여 기판(1301)으로부터 소자 형성층(1319)을 박리할 수 있다. 또한, 기판(1301)으로부터 소자 형성층(1319)을 박리 하기 전에, 형성한 개구부에 에칭제를 도입하여 박리층(1303)을 선택적으로 제거하여도 좋다. 에칭제는, 불화 할로겐 또는 할로겐간(interhalogen) 화합물을 함유하는 기체 또는 액체를 사용한다. 예를 들어, 불화 할로겐을 함유하는 기체로서 삼불화 염소(ClF3)를 사용한다. 그렇게 하면, 소자 형성층(1319)은 기판(1301)으로부터 박리된 상태가 된다. 또한, 박리층(1303)은 모두 제거하지 않고 일부분을 잔존시켜도 좋다. 이렇게 함으로써, 에칭제의 소비량을 억제하고 박리층의 제거에 필요로 하는 처리 시간을 단축하는 것이 가능하게 된다. 또한, 박리층(1303)을 제거한 후에도, 기판(1301) 상에 소자 형성층(1319)을 보유하여 두는 것이 가능하게 된 다. 또한, 소자 형성층(1319)이 박리된 기판(1301)을 재이용함으로써, 비용을 삭감할 수 있다.
절연막(1318)은, CVD법이나 스퍼터링법 등에 의해, 산화규소(Si0x), 질화규소(SiNx), 산화질화규소(SiOxNy)(x＞y), 질화산화규소(SiNxOy)(x＞y) 등의 산소 또는 질소를 가지는 절연막이나 DLC(diamond-like carbon) 등의 탄소를 포함하는 막, 에폭시, 폴리이미드, 폴리아미드, 폴리비닐페놀, 벤조시클로부텐, 아크릴 등의 유기 재료 또는 실록산 수지 등의 실록산 재료로 이루어지는 단층 또는 적층 구조로 형성할 수 있다.
본 실시형태에서는, 레이저광 조사에 의해 소자 형성층(1319)에 개구부를 형성한 후에, 이 소자 형성층(1319)의 한쪽 면(절연막(1318)이 노출한 면)에 제1 시트(sheet)재(1320)를 부착한 후, 기판(1301)으로부터 소자 형성층(1319)을 박리한다(도 11(A) 참조).
다음에, 소자 형성층(1319)의 다른쪽 면(박리에 의해 노출한 면)에 제2 시트재(1321)를 제공한 후, 가열 처리와 가압 처리 중의 어느 하나 또는 모두를 행하여 제2 시트재(1321)를 부착한다(도 11(B) 참조). 제1 시트재(1320)와 제2 시트재(1321)로서 핫 멜트(hot melt) 필름 등을 사용할 수 있다.
또한, 제1 시트재(1320)와 제2 시트재(1321)로서, 정전기 등을 방지하는 대전방지 대책을 실시한 필름(이하, 대전방지 필름이라고 기재함)을 사용할 수도 있다. 대전방지 필름으로서는, 대전방지 가능한 재료를 수지 중에 분산시킨 필름, 및 대전방지 가능한 재료가 부착된 필름 등을 들 수 있다. 대전방지 가능한 재료 가 제공된 필름은, 한쪽 면에 대전방지 가능한 재료를 제공한 필름이어도 좋고, 양면에 대전방지 가능한 재료를 제공한 필름이어도 좋다. 또한, 한쪽 면에 대전방지 가능한 재료가 제공된 필름은, 대전방지 가능한 재료가 제공된 면을 필름의 내측이 되도록 층에 붙여도 좋고, 필름의 외측이 되도록 붙여도 좋다. 또한, 대전방지 가능한 재료는 필름의 전면 또는 일부에 제공하면 좋다. 여기서의 대전방지 가능한 재료로서는, 금속, 인듐과 주석의 산화물(ITO), 양성 계면활성제나 양이온성 계면활성제나 비이온성 계면활성제 등의 계면활성제를 사용할 수 있다. 또한, 그 외에도 대전방지 재료로서 측쇄(側鎖)에 카르복실기 및 4급 암모늄염기를 가지는 가교성 공중합체 고분자를 포함하는 수지 재료 등을 사용할 수 있다. 이들 재료를 필름에 붙이거나 이겨넣거나 도포함으로써 대전방지 필름으로 할 수 있다. 대전방지 필름으로 봉지(封止)를 행함으로써, 상품으로서 취급할 때 외부로부터의 정전기 등에 의해 반도체소자에 악영향이 미치는 것을 억제할 수 있다.
또한, 본 실시형태는 본 명세서의 다른 실시형태와 자유롭게 조합하여 실시할 수 있다.
[실시형태 5]
본 실시형태에서는, 상기 실시형태와는 다른 반도체장치 제작방법에 대하여 설명한다. 본 발명의 트랜지스터는 상기 실시형태에서 설명한 절연 기판 상의 박막트랜지스터 외에, 단결정 기판 상의 MOS 트랜지스터로 구성할 수도 있다.
본 실시형태에서는, 반도체장치를 구성하는 회로로서, 인버터 등을 구성하는 p채널형 TFT("Pch-TFT"라고도 표기함) 및 n채널형 TFT("Nch-TFT"라고도 표기함)를 대표적으로 나타낸다. 이하, 도12∼도 14에 도시하는 단면도를 사용하여 반도체장치 제작방법을 설명한다.
먼저, 반도체 기판(2300)에 소자를 분리한 영역(2304, 2306)(이하, 영역(2304, 2306)이라고도 기재함)을 형성한다(도 12(A) 참조). 반도체 기판(2300)에 형성된 영역(2304, 2306)은 각각 절연막(2302)(필드 산화막이라고도 함)에 의해 분리되어 있다. 또한, 여기서는, 반도체 기판(2300)으로서 n형 도전형을 가지는 단결정 Si 기판을 사용하고, 반도체 기판(2300)의 영역(2306)에 p웰(well)(2307)을 형성한 예를 나타내고 있다.
또한, 기판(2300)은 반도체 기판이라면 특별히 한정되지 않고 사용할 수 있다. 예를 들어, n형 또는 p형 도전형을 가지는 단결정 Si 기판, 화합물 반도체 기판(GaAs 기판, InP 기판, GaN 기판, SiC 기판, 사파이어 기판, ZnSe 기판 등), 부착법 또는 SIMOX(Separation by Implanted Oxygen)법을 이용하여 제작된 SOI(Silicon 0n Insulator) 기판 등을 사용할 수 있다.
소자 분리 영역(2304, 2306)은 선택 산화법(LOCOS(Local Oxidation of Silicon)법) 또는 트렌치 분리법 등을 적절히 사용할 수 있다.
또한, 반도체 기판(2300)의 영역(2306)에 형성된 p웰은 반도체 기판(2300)에 p형 도전형을 가지는 불순물 원소를 선택적으로 도입함으로써 형성될 수 있다. p형을 나타내는 불순물 원소로서는, 붕소(B)나 알루미늄(Al)이나 갈륨(Ga) 등을 사용할 수 있다.
또한, 본 실시형태에서는, 반도체 기판(2300)으로서 n형 도전형을 가지는 반 도체 기판을 사용하고 있기 때문에, 영역(2304)에는 불순물 원소의 도입을 행하지 않지만, n형을 나타내는 불순물 원소를 도입함으로써 영역(2304)에 n웰을 형성하여도 좋다. n형을 나타내는 불순물 원소로서는, 인(P)이나 비소(As) 등을 사용할 수 있다. 한편, p형 도전형을 가지는 반도체 기판을 사용하는 경우에는, 영역(2304)에 n형을 나타내는 불순물 원소를 도입하여 n웰을 형성하고, 영역(2306)에는 불순물 원소의 도입을 행하지 않는 구성으로 하여도 좋다.
다음에, 영역(2304, 2306)을 덮도록 절연막(2332, 2334)을 각각 형성한다(도 12(B) 참조).
절연막(2332, 2334)은, 예를 들어, 열 처리를 행하여 반도체 기판(2300)에 형성된 영역(2304, 2306)의 표면을 산화시킴으로써 산화규소막으로 절연막(2332, 2334)을 형성할 수 있다. 또한, 열 산화법에 의해 산화규소막을 형성한 후에, 질화 처리를 행함으로써 산화규소막의 표면을 질화시켜, 산화규소막과 산소와 질소를 가지는 막(산질화규소막)과의 적층 구조로 형성하여도 좋다.
그 외에도, 앞에서 설명한 바와 같이, 플라즈마 처리를 사용하여 절연막(2332, 2334)을 형성하여도 좋다. 예를 들어, 반도체 기판(2300)에 형성된 영역(2304, 2306)의 표면에 고밀도 플라즈마 처리에 의해 산화 처리 또는 질화 처리를 행함으로써, 절연막(2332, 2334)으로서 산화규소(Si0x)막 또는 질화규소(SiNx)막으로 형성할 수 있다. 또한, 고밀도 플라즈마 처리에 의해 영역(2304, 2306)의 표면에 산화 처리를 행한 후에, 재차 고밀도 플라즈마 처리를 행함으로써 질화 처리를 행하여도 좋다. 이 경우, 영역(2304, 2306)의 표면에 접하여 산화규소막이 형성되고, 이 산화규소막 상에 산질화규소막이 형성되고, 절연막(2332, 2334)은 산화규소막과 산질화규소막이 적층된 막이 된다. 또한, 열 산화법에 의해 영역(2304, 2306)의 표면에 산화규소막을 형성한 후에 고밀도 플라즈마 처리에 의해 산화 처리 또는 질화 처리를 행하여도 좋다.
또한, 반도체 기판(2300)의 영역(2304, 2306)에 형성된 절연막(2332, 2334)은 후에 완성하는 트랜지스터에서 게이트 절연막으로서 기능한다.
다음에, 영역(2304, 2306)의 상방에 형성된 절연막(2332, 2334)을 덮도록 도전막을 형성한다(도 12(C) 참조). 여기서는, 도전막으로서 도전막(2336)과 도전막(2338)을 순차로 적층하여 형성한 예를 나타내고 있다. 물론, 도전막은 단층 또는 3층 이상의 적층 구조로 형성하여도 좋다.
도전막(2336, 2338)으로서는, 탄탈(Ta), 텅스텐(W), 티탄(Ti), 몰리브덴(Mo), 알루미늄(Al), 구리(Cu), 크롬(Cr), 니오브(Nb) 등으로부터 선택된 원소 또는 이들 원소를 주성분으로 하는 합금 재료 또는 화합물 재료로 형성할 수 있다. 또한, 이들 원소를 질화한 금속 질화막으로 형성할 수도 있다. 그 외에도, 인 등의 불순물 원소를 도핑한 다결정 규소로 대표되는 반도체 재료에 의해 형성할 수도 있다.
여기서는, 도전막(2336)으로서 질화 탄탈을 사용하여 형성하고, 그 위에 도전막(2338)으로서 텅스텐을 사용하여 적층 구조로 형성한다. 그 외에도, 도전막(2336)으로서 질화 텅스텐, 질화 몰리브덴 또는 질화 티탄으로부터 선택된 단층 또는 적층막을 사용하고, 도전막(2338)으로서 탄탈, 몰리브덴, 티탄으로부터 선택 된 단층 또는 적층막을 사용할 수 있다.
다음에, 적층하여 형성된 도전막(2336, 2338)을 선택적으로 에칭하여 제거 함으로써, 영역(2304, 2306)의 상방의 일부에 도전막(2336, 2338)을 잔존시켜, 각각 게이트 전극(2340, 2342)을 형성한다(도 13(A) 참조).
다음에, 영역(2304)을 덮도록 레지스트 마스크(2348)를 선택적으로 형성하고, 이 레지스트 마스크(2348) 및 게이트 전극(2342)을 마스크로 하여 영역(2306)에 불순물 원소를 도입함으로써 불순물 영역을 형성한다(도 13(B) 참조). 불순물 원소로서는, n형을 부여하는 불순물 원소 또는 p형을 부여하는 불순물 원소를 사용한다. n형을 나타내는 불순물 원소로서는, 인(P)이나 비소(As) 등을 사용할 수 있다. p형을 나타내는 불순물 원소로서는, 붕소(B)나 알루미늄(Al)이나 갈륨(Ga) 등을 사용할 수 있다. 여기서는, 불순물 원소로서 인(P)을 사용한다.
도 13(B)에서는, 불순물 원소를 도입함으로써, 영역(2306)에 소스 영역 또는 드레인 영역을 형성하는 불순물 영역(2352)과 채널 형성 영역(2350)이 형성된다.
다음에, 영역(2306)을 덮도록 레지스트 마스크(2366)를 선택적으로 형성하고, 이 레지스트 마스크(2366) 및 게이트 전극(2340)을 마스크로 하여 영역(2304)에 불순물 원소를 도입함으로써 불순물 영역을 형성한다(도 13(C) 참조). 불순물 원소로서는, n형을 부여하는 불순물 원소 또는 p형을 부여하는 불순물 원소를 사용한다. n형을 나타내는 불순물 원소로서는, 인(P)이나 비소(As) 등을 사용할 수 있다. p형을 나타내는 불순물 원소로서는, 붕소(B)나 알루미늄(Al)이나 갈륨(Ga) 등을 사용할 수 있다. 여기서는, 도 13(B)에서 영역(2306)에 도입한 불순물 원소와 다른 도전형을 가지는 불순물 원소(예를 들어, 붕소(B))를 도입한다. 그 결과, 영역(2304)에 소스 영역 또는 드레인 영역을 형성하는 불순물 영역(2370)과 채널 형성 영역(2368)이 형성된다.
다음에, 절연막(2332, 2334)과 게이트 전극(2340, 2342)을 덮도록 제2 절연막(2372)을 형성하고, 이 제2 절연막(2372) 상에 영역(2304, 2306)에 각각 형성된 불순물 영역(2352, 2370)과 전기적으로 접속하는 배선(2374)을 형성한다(도 14 참조).
제2 절연막(2372)은, CVD법이나 스퍼터링법 등에 의해, 산화규소(SiOx), 질화규소(SiNx), 산화질화규소(SiOxNy)(x＞y), 질화산화규소(SiNxOy)(x＞y) 등의 산소 또는 질소를 가지는 절연막이나 DLC(diamond-like carbon) 등의 탄소를 포함하는 막, 에폭시, 폴리이미드, 폴리아미드, 폴리비닐페놀, 벤조시클로부텐, 아크릴 등의 유기 재료 또는 실록산 수지 등의 실록산 재료로 이루어지는 단층 또는 적층 구조로 형성할 수 있다. 또한, 실록산 재료란, Si-O-Si의 결합을 포함하는 재료에 상당한다. 실록산은 규소(Si)와 산소(0)와의 결합으로 골격 구조가 구성된다. 치환기로서, 적어도 수소를 함유하는 유기기(예를 들어, 알킬기, 방향족 탄화수소)가 사용된다. 치환기로서, 플루오로기를 사용할 수도 있다. 또는, 치환기로서, 적어도 수소를 함유하는 유기기와 플루오로기를 사용하여도 좋다.
배선(2374)은, CVD법이나 스퍼터링법 등에 의해, 알루미늄(Al), 텅스텐(W), 티탄(Ti), 탄탈(Ta), 몰리브덴(Mo), 니켈(Ni), 백금(Pt), 구리(Cu), 금(Au), 은(Ag), 망간(Mn), 네오디뮴(Nd), 탄소(C), 규소(Si)로부터 선택된 원소 또는 이들 원소를 주성분으로 하는 합금 재료 또는 화합물 재료로 단층 또는 적층으로 형성한다. 알루미늄을 주성분으로 하는 합금 재료란, 예를 들어, 알루미늄을 주성분으로 하고 니켈을 함유하는 재료, 또는, 알루미늄을 주성분으로 하고 니켈과, 탄소와 규소 중의 어느 하나 또는 모두를 함유하는 합금 재료에 상당한다. 배선(2374)은, 예를 들어, 배리어막과 알루미늄-규소(Al-Si)막과 배리어막의 적층 구조, 배리어막과 알루미늄-규소(Al-Si)막과 질화 티탄막과 배리어막의 적층 구조를 채용하면 좋다. 또한, 배리어막이란, 티탄, 티탄의 질화물, 몰리브덴, 또는 몰리브덴의 질화물로 이루어지는 박막에 상당한다. 알루미늄이나 알루미늄-규소는 저항값이 낮고 저렴하기 때문에, 배선(2374)을 형성하는 재료로서 최적이다. 또한, 상층과 하층의 배리어층을 형성하면, 알루미늄이나 알루미늄-규소의 힐록의 발생을 방지할 수 있다. 또한, 환원성이 높은 원소인 티탄으로 이루어지는 배리어막을 형성하면, 결정질 반도체막 상에 얇은 자연산화막이 생성되어 있었다고 하여도, 이 자연산화막을 환원하여, 결정질 반도체막과 양호한 콘택트를 취할 수 있다.
또한, 본 발명의 반도체장치를 구성하는 트랜지스터의 구조는 도시한 구조에 한정되는 것은 아니라는 것을 부기한다. 예를 들어, 역스태거 구조, 핀(fin) FET 구조 등의 구조의 트랜지스터의 구조를 취할 수 있다. 핀 FET 구조를 사용함으로써, 트랜지스터 사이즈의 미세화에 따른 단(短)채널 효과를 억제할 수 있기 때문에 바람직하다.
또한, 본 실시형태는 본 명세서의 다른 실시형태와 자유롭게 조합하여 실시할 수 있다.
[실시형태 6]
본 실시형태에서는, 상기 실시형태와는 다른 반도체장치 제작방법에 대하여 설명한다. 본 발명의 트랜지스터는 상기 실시형태에서 설명한 단결정 기판 상의 MOS 트랜지스터와는 다른 제작방법으로 형성된 MOS 트랜지스터로 구성할 수도 있다.
본 실시형태에서는, 반도체장치를 구성하는 회로로서, 인버터 등을 구성하는 p채널형 TFT("Pch-TFT"라고도 표기함) 및 n채널형 TFT("Nch-TFT"라고도 표기함)를 대표적으로 나타낸다. 이하, 도 15∼도 18에 도시하는 단면도를 사용하여 반도체장치 제작방법을 설명한다.
먼저, 기판(2600) 상에 절연막을 형성한다. 여기서는, n형 도전형을 가지는 단결정 Si를 기판(2600)으로서 사용하고, 이 기판(2600) 상에 절연막(2602)과 절연막(2604)을 형성한다(도 15(A) 참조). 예를 들어, 기판(2600)에 열 처리를 행함으로써 절연막(2602)으로서 산화규소(Si0x)막을 형성하고, 이 절연막(2602) 상에 CVD법을 사용하여 질화규소(SiNx)막을 성막한다.
또한, 기판(2600)은 반도체 기판이라면 특별히 한정되지 않고 사용할 수 있다. 예를 들어, n형 또는 p형 도전형을 가지는 단결정 Si 기판, 화합물 반도체 기판(GaAs 기판, InP 기판, GaN 기판, SiC 기판, 사파이어 기판, ZnSe 기판 등), 부착법 또는 SIMOX(Separation by IMplanted 0Xygen)법을 이용하여 제작된 SOI(Silicon On Insulator) 기판 등을 사용할 수 있다.
또한, 절연막(2604)은, 절연막(2602)을 형성한 후에 고밀도 플라즈마 처리에 의해 이 절연막(2602)을 질화함으로써 형성하여도 좋다. 또한, 기판(2600) 상에 형성하는 절연막은 단층 또는 3층 이상의 적층 구조로 형성하여도 좋다.
다음에, 절연막(2604) 상에 선택적으로 레지스트 마스크(2606)의 패턴을 형성하고, 이 레지스트 마스크(2606)를 마스크로 하여 선택적으로 에칭을 행함으로써, 기판(2600)에 선택적으로 오목부(2608)를 형성한다(도 15(B) 참조). 기판(2600) 및 절연막(2602, 2604)의 에칭으로서는, 플라즈마를 사용한 건식 에칭에 의해 행할 수 있다.
다음에, 레지스트 마스크(2606)의 패턴을 제거한 후, 기판(2600)에 형성된 오목부(2608)를 충전하도록 절연막(2610)을 형성한다(도 15(C) 참조).
절연막(2610)은, CVD법이나 스퍼터링법 등을 사용하여, 산화규소, 질화규소, 산화질화규소(SiOxNy)(x＞y＞O), 질화산화규소(SiNx0y)(x＞y＞O) 등의 절연 재료를 이용하여 형성한다. 여기서는, 절연막(2610)으로서, 상압 CVD법 또는 감압 CVD법에 의해 TEOS(테트라에틸오르소실리케이트) 가스를 사용하여 산화규소막을 형성한다.
다음에, 연삭 처리, 연마 처리 또는 CMP(Chemical Mechanical Polishing) 처리를 행함으로써, 기판(2600)의 표면을 노출시킨다. 여기서는, 기판(2600)의 표면을 노출시킴으로써, 기판(2600)의 오목부(2608)에 형성된 절연막(2611) 사이에 영역(2612, 2613)이 형성된다. 또한, 절연막(2611)은, 기판(2600)의 표면에 형성된 절연막(2610)이 연삭 처리, 연마 처리 또는 CMP 처리에 의해 제거됨으로써 얻어지는 것이다. 계속하여, p형 도전형을 가지는 불순물 원소를 선택적으로 도입 함으 로써, 기판(2600)의 영역(2613)에 p웰(2615)을 형성한다(도 16(A) 참조).
p형을 나타내는 불순물 원소로서는, 붕소(B)나 알루미늄(Al)이나 갈륨(Ga) 등을 사용할 수 있다. 여기서는, 불순물 원소로서, 붕소(B)를 영역(2613)에 도입한다.
또한, 본 실시형태에서는, 기판(2600)으로서 n형 도전형을 가지는 반도체 기판을 사용하고 있기 때문에, 영역(2612)에는 불순물 원소의 도입을 행하지 않지만, n형을 나타내는 불순물 원소를 도입함으로써 영역(2612)에 n웰을 형성하여도 좋다. n형을 나타내는 불순물 원소로서는, 인(P)이나 비소(As) 등을 사용할 수 있다.
한편, p형 도전형을 가지는 반도체 기판을 사용하는 경우에는, 영역(2612)에 n형을 나타내는 불순물 원소를 도입하여 n웰을 형성하고, 영역(2613)에는 불순물 원소의 도입을 행하지 않는 구성으로 하여도 좋다.
다음에, 기판(2600)의 영역(2612, 2613)의 표면 상에 절연막(2632, 2634)을 각각 형성한다(도 16(B) 참조).
절연막(2632, 2634)은, 예를 들어, 열 처리를 행하여 기판(2600)에 형성된 영역(2612, 2613)의 표면을 산화시킴으로써 산화규소막으로 형성할 수 있다. 또한, 열 산화법에 의해 산화규소막을 형성한 후에, 질화 처리를 행함으로써 산화규소막의 표면을 질화시킴으로써, 산화규소막과 산소와 질소를 가지는 막(산질화규소막)과의 적층 구조로 형성하여도 좋다.
그 외에도, 앞에서 설명한 바와 같이, 플라즈마 처리를 사용하여 절연막(2632, 2634)을 형성하여도 좋다. 예를 들어, 기판(2600)에 형성된 영역(2612, 2613)의 표면에 고밀도 플라즈마 처리에 의해 산화 처리 또는 질화 처리를 행함으로써, 절연막(2632, 2634)으로서 산화규소(Si0x)막 또는 질화규소(SiNx)막을 형성할 수 있다. 또한, 고밀도 플라즈마 처리에 의해 영역(2612, 2613)의 표면에 산화 처리를 행한 후에, 재차 고밀도 플라즈마 처리를 행함으로써 질화 처리를 행하여도 좋다. 이 경우, 영역(2612, 2613)의 표면에 접하여 산화규소막이 형성되고, 이 산화규소막 상에 산질화규소막이 형성되고, 절연막(2632, 2634)은 산화규소막과 산질화규소막이 적층된 막이 된다. 또한, 열 산화법에 의해 영역(2612, 2613)의 표면에 산화규소막을 형성한 후에 고밀도 플라즈마 처리에 의해 산화 처리 또는 질화 처리를 행하여도 좋다.
또한, 기판(2600)의 영역(2612, 2613)에 형성된 절연막(2632, 2634)은 후에 완성하는 트랜지스터에서 게이트 절연막으로서 기능한다
다음에, 기판(2600)에 형성된 영역(2612, 2613)의 상방에 형성된 절연막(2632, 2634)을 덮도록 도전막을 형성한다(도 16(C) 참조). 여기서는, 도전막으로서, 도전막(2636)과 도전막(2638)을 순차로 적층하여 형성한 예를 나타내고 있다. 물론, 도전막은 단층 또는 3층 이상의 적층 구조로 형성하여도 좋다.
도전막(2636, 2638)으로서는, 탄탈(Ta), 텅스텐(W), 티탄(Ti), 몰리브덴(Mo), 알루미늄(Al), 구리(Cu), 크롬(Cr), 니오브(Nb) 등으로부터 선택된 원소 또는 이들 원소를 주성분으로 하는 합금 재료 또는 화합물 재료로 형성할 수 있다. 또한, 이들 원소를 질화한 금속 질화막으로 형성할 수도 있다. 그 외에도, 인 등의 불순물 원소를 도핑한 다결정 규소로 대표되는 반도체 재료에 의해 형성할 수도 있다.
여기서는, 도전막(2636)으로서 질화 탄탈을 사용하여 형성하고, 그 위에 도전막(2638)으로서 텅스텐을 사용하여 적층 구조로 형성한다. 그 외에도, 도전막(2636)으로서 질화 탄탈, 질화 텅스텐, 질화 몰리브덴 또는 질화 티탄으로부터 선택된 단층 또는 적층막을 사용하고, 도전막(2638)으로서 텅스텐, 탄탈, 몰리브덴, 티탄으로부터 선택된 단층 또는 적층막을 사용할 수 있다.
다음에, 적층하여 형성된 도전막(2636, 2638)을 선택적으로 에칭하여 제거 함으로써, 기판(2600)의 영역(2612, 2613)의 상방의 일부에 도전막(2636, 2638)을 잔존시켜, 각각 게이트 전극으로서 기능하는 도전막(2640, 2642)을 형성한다(도 17(A) 참조). 또한, 여기서는, 기판(2600)에서, 도전막(2640, 2642)과 겹치지 않는 영역(2612, 2613)의 표면이 노출하도록 한다.
구체적으로는, 기판(2600)의 영역(2612)에서, 도전막(2640)의 하방에 형성된 절연막(2632) 중, 이 도전막(2640)과 겹치지 않는 부분을 선택적으로 제거하여, 도전막(2640)과 절연막(2632)의 단부가 개략 일치하도록 형성한다. 또한, 기판(2600)의 영역(2613)에서, 도전막(2642)의 하방에 형성된 절연막(2634) 중, 이 도전막(2642)과 겹치지 않는 부분을 선택적으로 제거하여, 도전막(2642)과 절연막(2634)의 단부가 개략 일치하도록 형성한다.
이 경우, 도전막(2640, 2642)의 형성과 동시에 겹치지 않는 부분의 절연막 등을 제거하여도 좋고, 도전막(2640, 2642)을 형성한 후 잔존한 레지스트 마스크 또는 이 도전막(2640, 2642)을 마스크로 하여 겹치지 않는 부분의 절연막 등을 제 거하여도 좋다.
다음에, 기판(2600)의 영역(2612, 2613)에 불순물 원소를 선택적으로 도입한다(도 17(B) 참조). 여기서는, 영역(2613)에 도전막(2642)을 마스크로 하여 n형을 부여하는 저농도의 불순물 원소를 선택적으로 도입하고, 영역(2612)에 도전막(2640)을 마스크로 하여 p형을 부여하는 저농도의 불순물 원소를 선택적으로 도입한다. n형을 부여하는 불순물 원소로서는, 인(P)이나 비소(As) 등을 사용할 수 있다. p형을 부여하는 불순물 원소로서는, 붕소(B)나 알루미늄(Al)이나 갈륨(Ga) 등을 사용할 수 있다.
다음에, 도전막(2640, 2642)의 측면에 접하는 사이드월(2654)을 형성한다. 구체적으로는, 플라즈마 CVD법이나 스퍼터링법 등에 의해, 규소, 규소의 산화물 또는 규소의 질화물의 무기 재료를 포함하는 막이나, 유기 수지 등의 유기 재료를 포함하는 막을 단층 또는 적층하여 형성한다. 그리고, 이 절연막을, 수직 방향을 주체로 한 이방성 에칭에 의해 선택적으로 에칭하여, 도전막(2640, 2642)의 측면에 접하도록 형성할 수 있다. 또한, 사이드월(2654)은 LDD(Lightly Doped drain) 영역을 형성할 때의 도핑용 마스크로서 사용된다. 또한, 여기서는, 사이드월(2654)은 도전막(2640, 2642)의 하방에 형성된 절연막이나 게이트 전극의 측면에도 접하도록 형성되어 있다.
계속하여, 이 사이드월(2654)과 도전막(2640, 2642)을 마스크로 하여 기판(2600)의 영역(2612, 2613)에 불순물 원소를 도입함으로써, 소스 영역 또는 드레인 영역으로서 기능하는 불순물 영역을 형성한다(도 17(C) 참조). 여기서는, 기 판(2600)의 영역(2613)에 사이드월(2654)과 도전막(2642)을 마스크로 하여 고농도의 n형을 부여하는 불순물 원소를 도입하고, 영역(2612)에 사이드월(2654)과 도전막(2640)을 마스크로 하여 고농도의 p형을 부여하는 불순물 원소를 도입한다.
그 결과, 기판(2600)의 영역(2612)에는, 소스 영역 또는 드레인 영역을 형성하는 불순물 영역(2658)과, LDD 영역을 형성하는 저농도 불순물 영역(2660)과, 채널 형성 영역(2656)이 형성된다. 또한, 기판(2600)의 영역(2613)에는, 소스 영역 또는 드레인 영역을 형성하는 불순물 영역(2664)과, LDD 영역을 형성하는 저농도 불순물 영역(2666)과, 채널 형성 영역(2662)이 형성된다.
또한, 본 실시형태에서는, 도전막(2640, 2642)과 겹치지 않는 기판(2600)의 영역(2612, 2613)을 노출시킨 상태에서 불순물 원소의 도입을 행하고 있다. 따라서, 기판(2600)의 영역(2612, 2613)에 각각 형성되는 채널 형성 영역(2656, 2662)은 도전막(2640, 2642)과 자기정합적으로 형성될 수 있다.
다음에, 기판(2600)의 영역(2612, 2613) 상에 형성된 절연막이나 도전막 등을 덮도록 제2 절연막(2677)을 형성하고, 이 제2 절연막(2677)에 개구부(2678)를 형성한다(도 18(A) 참조).
제2 절연막(2677)은, CVD법이나 스퍼터링법 등에 의해, 산화규소(SiOx), 질화규소(SiNx), 산화질화규소(SiOxNy)(x＞y), 질화산화규소(SiNxOy)(x＞y) 등의 산소 또는 질소를 가지는 절연막이나 DLC(diamond-like carbon) 등의 탄소를 포함하는 막, 에폭시, 폴리이미드, 폴리아미드, 폴리비닐페놀, 벤조시클로부텐, 아크릴 등의 유기 재료 또는 실록산 수지 등의 실록산 재료로 이루어지는 단층 또는 적층 구조로 형성할 수 있다. 또한, 실록산 재료란, Si-O-Si의 결합을 함유하는 재료에 상당한다. 실록산은 규소(Si)와 산소(0)와의 결합으로 골격 구조가 구성된다. 치환기로서, 적어도 수소를 함유하는 유기기(예를 들어, 알킬기, 방향족 탄화수소)가 사용된다. 치환기로서, 플루오로기를 사용할 수도 있다. 또는, 치환기로서, 적어도 수소를 함유하는 유기기와 플루오로기를 사용하여도 좋다.
다음에, CVD법을 사용하여 개구부(2678)에 도전막(2680)을 형성하고, 이 도전막(2680)과 전기적으로 접속하도록 제2 절연막(2677) 상에 도전막(2682a∼2682d)을 선택적으로 형성한다(도 18(B) 참조).
도전막(2680, 2682a∼2682d)은, CVD법이나 스퍼터링법 등에 의해, 알루미늄(Al), 텅스텐(W), 티탄(Ti), 탄탈(Ta), 몰리브덴(Mo), 니켈(Ni), 백금(Pt), 구리(Cu), 금(Au), 은(Ag), 망간(Mn), 네오디뮴(Nd), 탄소(C), 규소(Si)로부터 선택된 원소 또는 이들 원소를 주성분으로 하는 합금 재료 또는 화합물 재료로 단층 또는 적층으로 형성한다. 알루미늄을 주성분으로 하는 합금 재료란, 예를 들어, 알루미늄을 주성분으로 하여 니켈을 함유하는 재료, 또는, 알루미늄을 주성분으로 하여 니켈과, 탄소와 규소 중의 어느 하나 또는 모두를 함유하는 합금 재료에 상당한다. 도전막(2680, 2682a∼2682d)은, 예를 들어, 배리어막과 알루미늄-규소(Al-Si)막과 배리어막의 적층 구조, 배리어막과 알루미늄-규소(Al-Si) 막과 질화 티탄(TiN)막과 배리어막의 적층 구조를 채용하면 좋다. 또한, 배리어막이란, 티탄, 티탄의 질화물, 몰리브덴, 또는 몰리브덴의 질화물로 이루어지는 박막에 상당한다. 알루미늄이나 알루미늄-규소는 저항값이 낮고 저렴하기 때문에, 도전막(2680, 2682a∼2682d)을 형성하는 재료로서 최적이다. 또한, 상층과 하층의 배리어층을 형성하면, 알루미늄이나 알루미늄-규소의 힐록의 발생을 방지할 수 있다. 또한, 환원성이 높은 원소인 티탄으로 이루어지는 배리어막을 형성하면, 결정질 반도체막 상에 얇은 자연산화막이 생성되어 있었다고 하여도, 이 자연산화막을 환원하여, 결정질 반도체막과 양호한 콘택트를 취할 수 있다. 여기서는, 도전막(2680)은 CVD법에 의해 텅스텐(W)을 선택적으로 성장시킴으로써 형성될 수 있다.
이상의 공정에 의해, 기판(2600)의 영역(2612)에 형성된 p형 트랜지스터와, 영역(2613)에 형성된 n형 트랜지스터를 구비하는 반도체장치를 얻을 수 있다.
또한, 본 발명의 트랜지스터를 구성하는 트랜지스터의 구조는 도시한 구조에 한정되는 것은 아니라는 것을 부기한다. 예를 들어, 역스태거 구조, 핀(fin) FET 구조 등의 구조의 트랜지스터의 구조를 취할 수 있다. 핀 FET 구조를 사용함으로써, 트랜지스터 사이즈의 미세화에 따른 단채널 효과를 억제할 수 있기 때문에 바람직하다.
또한, 본 실시형태는 본 명세서의 다른 실시형태와 자유롭게 조합하여 실시할 수 있다.
[실시형태 7]
도 19를 사용하여, 상기 실시형태에서 설명한 RFID 태그로서 기능하는 반도체장치(3000)의 사용 방법을 설명한다.
반도체장치의 용도는 광범위에 걸쳐 있는데, 예를 들어, 지폐, 동전, 유가증권류, 무기명 채권류, 증서류(운전 면허증이나 주민등록증 등, 도 19(A) 참조), 포 장용 용기류(포장지나 병 등, 도 19(C) 참조), 기록 매체(DVD 소프트웨어나 비디오 테이프 등, 도 19(B) 참조), 탈 것류(자전거 등, 도 19(D) 참조), 신변용품(가방이나 안경 등), 식품류, 식물류, 동물류, 인체, 의류, 생활용품류, 전자기기 등의 상품이나 짐의 꼬리표(도 19(E), 도 19(F) 참조) 등의 물품에 제공하여 사용할 수 있다. 전자기기란, 액정 표시장치, EL 표시장치, 텔레비전 장치(줄여서, 텔레비전, TV 수상기, 텔레비전 수상기라고도 부름) 및 휴대 전화기 등을 가리킨다.
본 발명의 반도체장치(3000)는 본 발명의 기억 소자를 가지고, 프린트 기판에 실장하거나 표면에 붙이거나 묻거나 함으로써, 물품에 고정된다. 예를 들어, 책이라면 종이에 묻거나, 유기 수지로 된 패키지라면 이 유기 수지에 묻거나 하여 각 물품에 고정된다. 본 발명의 반도체장치(3000)는 소형, 박형, 경량을 실현하기 때문에, 물품에 고정한 후에도, 그 물품 자체의 디자인성을 해치는 일이 없다. 또한, 지폐, 동전, 유가증권류, 무기명 채권류, 증서류 등에 본 발명의 반도체장치(3000)를 제공함으로써, 인증 기능을 제공할 수 있고, 이 인증 기능을 활용하면, 위조를 방지할 수 있다. 또한, 포장용 용기류, 기록 매체, 신변용품, 식품류, 의류, 생활용품류, 전자기기 등에 본 발명의 반도체장치를 붙임으로써, 검품 시스템 등의 시스템의 효율화를 도모할 수 있다.
또한, 본 실시형태는 본 명세서의 다른 실시형태와 자유롭게 조합하여 실시할 수 있다.
본 발명에 의해, 다른 클록 신호로 동작하고 있는 회로 간에서 데이터 신호 를 입출력한 경우에도 안정된 통신을 제공할 수 있다. 또한, 본 발명의 클록 동기 회로를 사용함으로써, 수신 회로 동작용 기준 클록에 의해 수신 회로 전체가 동작하고 있기 때문에, 지연 시간의 계산이 용이하여 회로 설계가 용이하게 된다.

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  11. 수신한 데이터 신호의 변화점을 검출하고, 상기 데이터 신호를 카운트하는 데이터 신호 카운터 회로;
    상기 데이터 신호를 카운트하여 얻어진 제1 카운터값과 비교값을 비교하는 카운터값 비교기;
    클록 신호를 출력하는 클록 발생 회로;
    상기 클록 신호를 카운트하고 제2 카운터값을 얻는 클록 카운터 회로;
    상기 클록 카운터 회로로부터 출력된 신호를 분주하는 분주 회로; 및
    상기 분주 회로로부터 출력된 신호에 따라 기준 클록 신호를 출력하는 수단을 포함하고,
    상기 카운터값 비교기는 상기 데이터 신호 카운터 회로로부터 출력되는 신호에 따라 리셋 신호를 출력하고,
    상기 클록 카운터 회로는 상기 리셋 신호에 따라 상기 제2 카운터값을 리셋하는 클록 동기 회로.
  12. 제 11 항에 있어서, 상기 클록 발생 회로는 링 오실레이터를 포함하는 클록 동기 회로.
  13. 제 11 항에 있어서, 상기 클록 발생 회로는 수정 발진기를 포함하는 클록 동기 회로.
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  24. 무선 통신에 의해 리더/라이터와 신호의 송수신을 행하는 안테나;
    상기 리더/라이터로부터 수신한 데이터 신호의 변화점을 검출하고, 상기 데이터 신호를 카운트하는 데이터 신호 카운터 회로;
    상기 데이터 신호를 카운트하여 얻어진 제1 카운터값과 비교값을 비교하는 카운터값 비교기;
    클록 신호를 출력하는 클록 발생 회로;
    상기 클록 신호를 카운트하고 제2 카운터값을 얻는 클록 카운터 회로;
    상기 클록 카운터 회로로부터 출력된 신호를 분주하는 분주 회로; 및
    상기 분주 회로로부터 출력된 신호에 따라 기준 클록 신호를 출력하는 수단을 포함하고,
    상기 카운터값 비교기는 상기 데이터 신호 카운터 회로로부터 출력되는 신호에 따라 리셋 신호를 출력하고,
    상기 클록 카운터 회로는 상기 리셋 신호에 따라 상기 제2 카운터값을 리셋하는 반도체장치.
  25. 제 24 항에 있어서, 상기 클록 발생 회로는 링 오실레이터를 포함하는 반도체장치.
  26. 제 24 항에 있어서, 상기 클록 발생 회로는 수정 발진기를 포함하는 반도체장치.
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