以下、本発明の実施の形態について図面を参照しながら説明する。ただし、本発明は多くの異なる態様で実施することが可能であり、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。したがって、本実施の形態の記載内容に限定して解釈されるものではない。なお、本明細書中の図面において、同一部分または同様な機能を有する部分には同一の符号を付し、その説明は省略する場合がある。
(実施の形態1)
本実施の形態では、本発明の半導体装置の構成の一例に関し図面を参照して説明する。
本実施の形態で示す半導体装置は、信号の送受信を行う期間において、当該半導体装置の動作にクロック信号が必要とされる期間にクロック信号を生成し、動作にクロック信号が必要とされない場合にはクロック信号の生成を停止させる構成とする。以下に具体的な構成に関して説明する。
まず、本実施の形態の半導体装置の構成に関して図1を参照して説明する。なお、図1では、半導体装置200が外部装置220と信号の送受信を行う場合を示している。
また、本実施の形態では、送受信制御回路221及びデータ信号発生回路222を有する外部装置220が、送受信制御回路221を介して半導体装置200と信号(信号217、信号232)の送受信を行う場合について説明する。外部装置220から半導体装置200に送信される信号232は、データ信号発生回路222から出力されたデータ信号231が送受信制御回路221において搬送波と合成されて生成される。つまり、信号232には、搬送波のみからなる信号と、搬送波とデータ信号231が合成された信号とが含まれている。
外部装置220は、半導体装置200と情報の送受信を行うものであればよく、例えば、情報を読み取るリーダや、読み取り機能及び書き込み機能を備えたリーダ/ライタ等が挙げられる。また、読み取り機能と書き込み機能の一方又は両方を備える携帯電話やコンピュータ等も含まれる。
本明細書において、半導体装置200が外部(ここでは、外部装置220)と信号の送受信を行う期間とは、半導体装置200が外部装置220から信号232を受信している場合をいう。従って、当該期間には、半導体装置200が外部装置220から搬送波とデータ信号231が合成された信号を受信している場合だけでなく、搬送波のみからなる信号を受信している場合も含まれている。
図1に示す半導体装置は、少なくとも送受信制御回路201、ロジック回路202、リングオシレータ制御回路203、リングオシレータ204、クロック生成回路205を有している。
送受信制御回路201は、外部装置220から出力された信号232を受信する機能と、半導体装置200から外部装置220へ信号217を送信する機能を有している。また、送受信制御回路201は、外部装置220から出力された信号232を受信した後、当該信号232を変換してリングオシレータ制御回路203とロジック回路202に信号211を出力する。
ロジック回路202は、外部装置220から受信した信号の解析処理、演算処理等を行う回路である。送受信制御回路201から供給される信号211及びクロック生成回路205から供給されるクロック信号215に基づいて、受信した信号の解析処理、演算処理等を行う。また、ロジック回路202において解析処理、演算処理等を行った後、外部装置220へ送信するための応答信号216を送受信制御回路201に出力し、当該送受信制御回路201を介して外部装置220に信号217を出力する。
リングオシレータ制御回路203は、リングオシレータ204を動作させるか否かを制御する回路である。送受信制御回路201から供給される信号211又はロジック回路202から供給される信号212に応じて、リングオシレータ204の動作の有無を制御する制御信号213を出力する。
例えば、送受信制御回路201から出力された信号211からエッジ(搬送波に含まれるデータ信号231)を検出した場合には、リングオシレータ制御回路203からリングオシレータ204を動作させる制御信号213が出力され、リングオシレータ204が動作を開始する。
一方、ロジック回路202から出力された応答信号216が送受信制御回路201に出力され、当該応答信号216に基づいて半導体装置200から外部装置220に信号217が送信される期間が終了した場合には、リングオシレータ204の動作が停止する。この場合、半導体装置200から信号217が送信される期間が終了すると、ロジック回路202から出力された信号212に応じてリングオシレータ制御回路203から出力される制御信号213に基づいて、リングオシレータ204が停止する。
リングオシレータ204は、信号を発振させる機能を有する回路であり、インバータを奇数個直列に接続する構成とすることができる。本実施の形態では、リングオシレータ204は、リングオシレータ制御回路203から出力される制御信号213に応じて動作するか否かが制御される。リングオシレータ204が動作する場合には、クロック生成回路205に発振信号214を出力する。なお、本実施の形態で示す半導体装置では、信号を発振させる機能を有する回路はリングオシレータに限られない。リングオシレータの代わりに水晶発振器、マルチバイブレータ等を設けた構成としてもよい。
クロック生成回路205は、クロック信号を生成する回路であり、リングオシレータ204から供給される制御信号213に基づいてクロック信号215を生成する。クロック生成回路205で生成されたクロック信号215は、ロジック回路202とリングオシレータ制御回路203に供給される。クロック信号215に基づいてロジック回路202においてデータ信号の解析処理、演算処理等が行われる。
次に、リングオシレータ制御回路203の具体的な構成に関して図2を参照して説明する。
リングオシレータ制御回路203は、エッジ検出回路241、受信信号判定回路243、動作制御回路244、判定回路245を有している。
エッジ検出回路241は、送受信制御回路201から出力される信号211に含まれるエッジ(搬送波に含まれるデータ信号)を検出する回路である。エッジ検出回路241においてエッジが検出された場合、エッジ検出回路241から出力される信号251により、受信信号においてエッジが検出されたことが受信信号判定回路243に伝えられる。
受信信号判定回路243は、エッジ検出回路241においてエッジが検出された場合には、当該エッジ検出回路241から出力された信号251に基づいて、データ信号の受信開始と判断する。そして、受信信号判定回路243から出力される信号253により、データ信号の受信を開始したことが動作制御回路244に伝えられる。なお、図2の構成において、受信信号判定回路243を設けずに、エッジ検出回路241から出力された信号251を直接動作制御回路244に入力させる構成としてもよい。
動作制御回路244は、受信信号判定回路243から出力される信号253又は判定回路245から出力される信号254に応じて、リングオシレータ204の動作の有無を当該動作制御回路244から出力される制御信号213を用いて制御する。具体的には、受信信号判定回路243から出力される信号253によりデータ信号の受信を開始した合図があった場合には、動作制御回路244からリングオシレータ204の動作を開始させる制御信号213が出力される。
判定回路245は、クロック生成回路205から出力されるクロック信号215及びロジック回路202から出力される信号212に応じてロジック回路202の状態を判断する。ロジック回路202が、受信した信号の解析処理、演算処理を行った後、応答信号216を送受信制御回路201に出力し、半導体装置200から外部装置220への信号217の送信が終了した時点で、判定回路245から出力される信号254に基づいて、動作制御回路244からリングオシレータ204の動作を停止させるための制御信号213が出力される。
本実施の形態で示す半導体装置200は、外部装置220から信号232を受信している全ての期間において当該半導体装置200でクロック信号215を生成するのではなく、クロック信号215が必要となる動作を行う期間(信号232の受信時におけるロジック回路202の動作開始から半導体装置200から信号217の送信時)に限ってクロック信号215の生成を行う。つまり、半導体装置200が信号232を受信した時点からロジック回路202が動作するまでの期間、半導体装置200から信号217の送信が終了後の期間等においては、半導体装置200においてクロック信号215の出力を停止する。従って、半導体装置200の動作にクロック信号215が必要とされない期間において、リングオシレータ204を停止させクロック信号215の出力を停止させる構成とすることが可能である。
なお、本実施の形態で示す半導体装置は、図2で示した構成においてエッジカウンター回路242を設けた構成としてもよい(図3)。
エッジカウンター回路242を設けた場合、エッジ検出回路241から出力された信号251がエッジカウンター回路242に入力され、エッジ数をカウントする。その後、エッジカウンター回路242から出力された信号252がエッジ検出回路241から出力される信号251とあわせて、受信信号判定回路243の判定信号となる。つまり、受信信号判定回路243は、エッジ検出回路241から出力される信号251及びエッジカウンター回路242から出力される信号252に基づいてデータ信号の受信開始の有無を判定する。
エッジカウンター回路242を設けることによって、リングオシレータ204の動作(発振)点(タイミング)を制御することが可能となる。
このように、半導体装置200が外部装置220から信号232を受信している全ての期間において、クロック信号215を生成するのではなく、当該半導体装置200の動作にクロック信号215が必要とされる場合に限ってリングオシレータ204を動作させてクロック信号215を生成することにより、消費電力を低減することが可能となる。
なお、本実施の形態は、本明細書の他の実施の形態で示した半導体装置の構成と適宜組み合わせることができる。
(実施の形態2)
本実施の形態では、上記実施の形態で示した半導体装置の動作について図面を参照して説明する。
まず、上記実施の形態で示した半導体装置200が外部装置220から送信された信号232を受信してから、当該外部装置220に応答する信号217を送信するまでの半導体装置200の動作に関して図4のフローチャートを参照して説明する。
まず、外部装置220から出力された信号232を半導体装置200における送受信制御回路201で受信する(301)。なお、信号232には、搬送波のみからなる信号と、搬送波とデータ信号が合成された信号が含まれている。
次に、送受信制御回路201において受信した信号232をアナログからデジタルに変換(AD変換)し、当該変換された信号211をリングオシレータ制御回路203におけるエッジ検出回路241に入力する(302)。エッジ検出回路241において、エッジの検出を行う(303)。なお、エッジが検出されるとは、受信した信号232において、搬送波とデータ信号が合成された信号を検出することをいう。エッジが検出された場合(YES)は、動作制御回路244から出力される制御信号213に基づいてリングオシレータ204を動作させる(304)。
次に、リングオシレータ204から出力される信号214に基づいて、クロック生成回路205においてクロック信号215が生成され、ロジック回路202及びリングオシレータ制御回路203に出力される(305)。
次に、ロジック回路202は、入力されたクロック信号215に基づいて受信した信号の解析処理や演算処理等を行った後、応答信号216を送受信制御回路201へ出力する(306)。
次に、半導体装置200の送受信制御回路201から外部装置220への信号217の送信の終了の有無を判定回路245で判定する(307)。信号217の送信が終了した場合(YES)には、動作制御回路244から出力される制御信号213に基づいてリングオシレータ204の動作を停止させる(308)。その後、リングオシレータ204の動作の停止により、クロック生成回路205においてクロック信号215の生成が停止する(309)。
以上の301〜309の動作を繰り返すことにより半導体装置200は動作する。
次に、半導体装置の動作に関して図5のタイミングチャートを参照して説明する。なお、図5では、送受信制御回路201から出力される信号211、ロジック回路202から送受信制御回路201に出力される応答信号216、リングオシレータ204の状態、リングオシレータ制御回路203からリングオシレータ204に出力される制御信号213、ロジック回路202からリングオシレータ制御回路203に出力される信号212を示している。
まず、半導体装置200が外部装置220から出力された信号232を受信する。期間260においては、信号232として搬送波のみからなる信号を受信している場合を示している。この場合、半導体装置において、リングオシレータ204は動作しておらず、クロック信号215も出力されずクロック生成回路205は停止している。期間260であっても、例えば、半導体装置200がパッシブ型のタグとして用いる場合には、期間260において受信している信号232により当該半導体装置200を駆動するための電源を生成する。また、動作にクロック信号215が必要とされない回路も動作しうる。
受信した信号232を送受信制御回路201でAD変換されて得られた信号211において、エッジ検出回路241によりエッジが検出されると、リングオシレータ制御回路203から出力される制御信号213がロウレベルからハイレベルに変化し、リングオシレータ204が停止状態270から動作状態271に変化する(期間261)。
次に、外部装置220から出力される信号232において、搬送波とデータ信号が合成された信号232を受信する期間261が終了後、半導体装置200は搬送波のみを含む信号232を受信する(期間262)。なお、期間262において、半導体装置200のロジック回路202において、ロジック回路202に入力された信号211の解析処理、演算処理を行う。
その後、ロジック回路202から応答信号216が出力され送受信制御回路201を介して外部装置220に信号217が送信され、信号212がロウレベルからハイレベルとなる(期間263)。半導体装置200から外部装置220への信号217の送信が終了すると信号212がハイレベルからロウレベルとなり、リングオシレータ204に供給される制御信号213がハイレベルからロウレベルとなり、リングオシレータ204の動作が停止(動作状態271から停止状態272に変化)する(期間264)。従って、期間264ではクロック生成回路205においてクロック信号215が生成されない。
このように、半導体装置が外部装置から信号を受信している全ての期間において、クロック信号を生成するのではなく、当該半導体装置の動作にクロック信号が必要とされる場合に限ってリングオシレータを動作させてクロック信号を生成することにより、消費電力を低減することが可能となる。
なお、本実施の形態は、本明細書の他の実施の形態で示した半導体装置の構成と適宜組み合わせることができる。
(実施の形態3)
本実施の形態では、上記実施の形態で示した半導体装置のリングオシレータ制御回路の具体的な構成に関して、図6を参照して説明する。
図3に示した半導体装置の構成において、エッジ検出回路241は、フリップ・フロップ回路281、インバータ回路282、AND回路283を設けた構成することができる。エッジカウンター回路242は、フリップ・フロップ回路284、フリップ・フロップ回路285で設けた構成とすることができる。受信信号判定回路243は、フリップ・フロップ回路286で設けた構成とすることができる。判定回路245は、フリップ・フロップ回路287、インバータ回路288、AND回路289で設けた構成とすることができる。動作制御回路244は、フリップ・フロップ回路280で設けた構成とすることができる。
なお、図6では、フリップ・フロップ回路281、フリップ・フロップ回路284、フリップ・フロップ回路285は、クロック(C)の入力と出力(Q)を有し、フリップ・フロップ回路286、フリップ・フロップ回路280は、セット(S)及びリセット(R)の入力と出力(Q)を有し、フリップ・フロップ回路287は、D及びクロック(C)の入力と出力(Q)を有する構成を示しているが、これに限られない。
例えば、エッジカウンター回路242をフリップ・フロップ回路284、285で設けるのではなく、カウンター回路で設けた構成としてもよい。
以下に、図6を参照して半導体装置200の動作を説明する。なお、以下の説明では、半導体装置200が外部装置220から送信された信号を受信して、当該外部装置220に応答信号を送信する場合における半導体装置200の動作に関して説明する。
半導体装置が外部装置から出力された信号を受信すると、送受信制御回路201を介して信号211がエッジ検出回路241のフリップ・フロップ回路281とインバータ回路282に入力される。フリップ・フロップ回路281とインバータ回路282から出力された信号をAND回路283によって比較することにより、受信した信号211に含まれるエッジが検出される。その後、AND回路283から出力された信号251は、フリップ・フロップ回路286にセット信号として入力される。
なお、AND回路283から出力される信号251は、エッジカウンター回路242のフリップ・フロップ回路284、フリップ・フロップ回路285を介して信号252としてフリップ・フロップ回路286のリセットに入力される。
次に、フリップ・フロップ回路286から出力された信号253は、動作制御回路244のフリップ・フロップ回路280にセット信号として入力され、フリップ・フロップ回路280から出力される信号213が変化する。その結果、リングオシレータ204の状態が停止状態から発振状態となる(動作を開始する)。
リングオシレータ204が発振状態となると、クロック生成回路205においてクロック信号215が生成され、ロジック回路202と、判定回路245のフリップ・フロップ回路287にクロック信号215が供給される。また、ロジック回路202から出力される信号212が判定回路245のフリップ・フロップ回路287に入力される。
フリップ・フロップ回路287から出力された信号はインバータ回路288を介してAND回路289に入力される。そして、AND回路289においてロジック回路202から出力された信号212と比較することにより、ロジック回路202から出力された応答信号216の外部装置への送信が終了したことを検出する。その後、AND回路289から出力される信号254がフリップ・フロップ回路280のリセットに入力される。その結果、フリップ・フロップ回路280から出力される信号213が変化し、リングオシレータ204の状態が発振状態から停止状態となりクロック生成回路205からクロック信号215の出力が停止する。
このように、半導体装置が外部装置から信号を受信している全ての期間において、クロック信号を生成するのではなく、当該半導体装置の動作にクロック信号が必要とされる場合(受信信号のエッジを検出した時点から応答信号の送信の完了まで)に限ってリングオシレータを動作させてクロック信号を生成することにより、消費電力を低減することが可能となる。
なお、本実施の形態は、本明細書の他の実施の形態で示した半導体装置の構成と適宜組み合わせることができる。
(実施の形態4)
本実施の形態では、上記実施の形態で示した半導体装置の構成に関して図面を参照して説明する。
まず、図7を用いて本実施の形態で示す半導体装置のブロック構成を説明する。図7において、RFIDタグ等の半導体装置(以下「RFIDタグ1001」と記す)は、CPU1002と、ROM1003と、RAM1004と、コントローラ1005とから構成されるロジック回路1006と、アンテナ1007と、共振回路1008と、電源回路1009と、リセット回路1010と、クロック生成部1011と、復調回路1012と、変調回路1013と、電源管理回路1014とから構成されるアナログ部1015とを有している。図7において、図1に示した送受信制御回路は復調回路1012及び変調回路1013から構成され、リングオシレータ制御回路203、リングオシレータ204、クロック生成回路205はクロック生成部1011に設ける構成とすることができる。
コントローラ1005は、CPUインターフェース(CPUIF)1016と、制御レジスタ1017と、コード抽出回路1018と、符号化回路1019とから構成される。なお、図7では、説明の簡単化のため、通信信号を受信信号1020と、送信信号1021とに分けて示したが、実際には、両者は一体とされた信号であり、RFIDタグ1001及びリーダ/ライタの間で同時に送受信される。受信信号1020は、アンテナ1007と共振回路1008とで受信された後、復調回路1012により復調される。また、送信信号1021は、変調回路1013により変調された後、アンテナ1007より送信される。
図7において、通信信号により形成される磁界中にRFIDタグ1001を置くと、アンテナ1007と共振回路1008により、誘導起電力を生じる。誘導起電力は、電源回路1009における電気容量により保持され、また電気容量によって電位が安定化され、RFIDタグ1001の各回路に電源電圧として供給される。リセット回路1010は、RFIDタグ1001全体の初期リセット信号を生成する。例えば、電源電圧の上昇に遅延して立ち上がる信号をリセット信号として生成する。クロック生成部1011は、電源管理回路1014より生成される制御信号に応じて、クロック信号の周波数とデューティー比を変更する構成とすることができる。復調回路1012は、ASK方式の受信信号1020の振幅の変動を”0”/”1”の受信データ1022として検出する。復調回路1012は、例えばローパスフィルターとする。さらに、変調回路1013は、送信データをASK方式の送信信号1021の振幅を変動させて送信する。例えば、送信データ1023が”0”の場合、共振回路1008の共振点を変化させ、通信信号の振幅を変化させる。電源管理回路1014は、電源回路1009よりロジック回路1006に供給される電源電圧またはロジック回路1006における消費電流を監視し、クロック生成部1011において、クロック信号の周波数とデューティー比を変更するための制御信号を生成する。
本実施の形態におけるRFIDタグの動作を説明する。まず、リーダ/ライタより送信された受信信号1020により、RFIDタグ1001が暗号文データを含む受信信号1020を受信する。受信信号1020は、復調回路1012で復調された後、コード抽出回路1018で制御コマンドや暗号文のデータなどに分解され、制御レジスタ1017に格納される。ここで、制御コマンドは、RFIDタグ1001の応答を指定するデータである。例えば、固有ID番号の送信、動作停止、暗号解読などを指定する。ここでは、暗号解読の制御コマンドを受信したとする。なお、クロック生成部1011において受信信号1020からエッジが検出された場合に当該クロック生成部1011からクロック信号1025がロジック回路1006に出力される。
続いて、ロジック回路1006において、CPU1002が、ROM1003に格納された暗号解読プログラムにしたがって、ROM1003にあらかじめ格納された秘密鍵1024を用いて暗号文を解読(復号)する。復号された暗号文(復号文)は、制御レジスタ1017に格納される。この際、RAM1004をデータ格納領域として用いる。なお、CPU1002は、CPUIF1016を介してROM1003、RAM1004、制御レジスタ1017にアクセスする。CPUIF1016は、CPU1002が要求するアドレスより、ROM1003、RAM1004、制御レジスタ1017のいずれかに対するアクセス信号を生成する機能を有している。
最後に、符号化回路1019において、復号文から送信データ1023を生成し、変調回路1013で変調し、アンテナ1007より送信信号1021をリーダ/ライタに送信する。その後、クロック生成部1011から出力されるクロック信号が停止する。
なお、本実施の形態では、演算方式として、ソフトウェア的に処理する方式、すなわち、CPUと大規模メモリとで演算回路を構成し、プログラムをCPUで実行する方式について説明したが、目的に応じて最適な演算方式を選び、当該方式に基づいて構成することも可能である。例えば、演算方式として、他にも、演算をハードウェア的に処理する方式と、ハードウェア及びソフトウェアを併用する方式とを適用することができる。ハードウェア的に処理する方式では、専用回路で演算回路を構成すれば良い。ハードウェア及びソフトウェアを併用する方式では、専用回路と、CPUと、メモリと、で演算回路を構成し、専用回路で演算処理の一部分を行い、残りの演算処理のプログラムをCPUで実行すれば良い。
なお、本実施の形態は、本明細書の他の実施の形態で示した半導体装置の構成と適宜組み合わせることができる。
(実施の形態5)
本実施の形態では、上記実施の形態で示した半導体装置の作製方法の一例について説明する。本実施の形態においては、アンテナ回路を含む半導体装置を同じ基板上に設ける構成について説明する。
まず、図9(A)に示すように、基板1901の一表面に絶縁膜1902を介して剥離層1903を形成し、続けて下地膜として機能する絶縁膜1904と半導体膜1905(例えば、非晶質珪素を含む膜)を積層して形成する。なお、絶縁膜1902、剥離層1903、絶縁膜1904および半導体膜1905は、連続して形成することができる。
なお、基板1901は、ガラス基板、石英基板、金属基板(例えば、ステンレス基板など)、セラミック基板、Si基板等の半導体基板から選択されるものである。他にもプラスチック基板として、ポリエチレンテレフタレート(PET)、ポリエチレンナフタレート(PEN)、ポリエーテルサルフォン(PES)、アクリルなどの基板を選択することもできる。なお、本工程では、剥離層1903は、絶縁膜1902を介して基板1901の全面に設けているが、必要に応じて、基板1901の全面に剥離層を設けた後に、フォトリソグラフィ法により選択的に設けてもよい。
また、絶縁膜1902、絶縁膜1904は、CVD法やスパッタリング法等を用いて、酸化シリコン、窒化シリコン、酸化窒化シリコン(SiOxNy)(x>y>0)、窒化酸化シリコン(SiNxOy)(x>y>0)等の材料を用いて形成する。例えば、絶縁膜1902、1904を2層構造とする場合、第1層目の絶縁膜として窒化酸化シリコン膜を形成し、第2層目の絶縁膜として酸化窒化シリコン膜を形成するとよい。また、第1層目の絶縁膜として窒化シリコン膜を形成し、第2層目の絶縁膜として酸化シリコン膜を形成してもよい。絶縁膜1902は、基板1901から剥離層1903またはその上に形成される素子に不純物元素が混入するのを防ぐブロッキング層として機能し、絶縁膜1904は基板1901、剥離層1903からその上に形成される素子に不純物元素が混入するのを防ぐブロッキング層として機能する。このように、ブロッキング層として機能する絶縁膜1902、1904を形成することによって、基板1901からNaなどのアルカリ金属やアルカリ土類金属が、剥離層1903から剥離層に含まれる不純物元素がこの上に形成する素子に悪影響を与えることを防ぐことができる。なお、基板1901として石英を用いるような場合には絶縁膜1902を省略してもよい。
また、剥離層1903は、金属膜や金属膜と金属酸化膜の積層構造等を用いることができる。金属膜としては、タングステン(W)、モリブデン(Mo)、チタン(Ti)、タンタル(Ta)、ニオブ(Nb)、ニッケル(Ni)、コバルト(Co)、ジルコニウム(Zr)、亜鉛(Zn)、ルテニウム(Ru)、ロジウム(Rh)、パラジウム(Pd)、オスミウム(Os)、イリジウム(Ir)から選択された元素または当該元素を主成分とする合金材料若しくは化合物材料からなる膜を単層または積層して形成する。また、これらの材料は、スパッタ法やプラズマCVD法等の各種CVD法等を用いて形成することができる。金属膜と金属酸化膜の積層構造としては、上述した金属膜を形成した後に、酸素雰囲気化またはN2O雰囲気下におけるプラズマ処理、酸素雰囲気化またはN2O雰囲気下における加熱処理を行うことによって、金属膜表面に当該金属膜の酸化物または酸化窒化物を設けることができる。例えば、金属膜としてスパッタ法やCVD法等によりタングステン膜を設けた場合、タングステン膜にプラズマ処理を行うことによって、タングステン膜表面にタングステン酸化物からなる金属酸化膜を形成することができる。他にも、例えば、金属膜(例えば、タングステン)を形成した後に、当該金属膜上にスパッタ法で酸化珪素(SiO2)等の絶縁膜を設けると共に、金属膜上に金属酸化物(例えば、タングステン上にタングステン酸化物)を形成してもよい。また、プラズマ処理として、例えば高密度プラズマ処理を行ってもよい。また、金属酸化膜の他にも、金属窒化物や金属酸化窒化物を用いてもよい。この場合、金属膜に窒素雰囲気下または窒素と酸素雰囲気下でプラズマ処理や加熱処理を行えばよい。
また、半導体膜1905は、スパッタリング法、LPCVD法、プラズマCVD法等により、25nm以上200nm以下(好ましくは30nm以上150nm以下)の厚さで形成する。
次に、図9(B)に示すように、半導体膜1905にレーザビームを照射して結晶化を行う。なお、レーザビームの照射と、RTAまたはファーネスアニール炉を用いる熱結晶化法、結晶化を助長する金属元素を用いる熱結晶化法とを組み合わせた方法等により半導体膜1905の結晶化を行ってもよい。その後、得られた結晶質半導体膜を所望の形状にエッチングして、結晶化した結晶質半導体膜1905a〜1905fを形成し、当該半導体膜1905a〜1905fを覆うようにゲート絶縁膜1906を形成する。
なお、ゲート絶縁膜1906は、CVD法やスパッタリング法等を用いて、酸化シリコン、窒化シリコン、酸化窒化シリコン(SiOxNy)(x>y>0)、窒化酸化シリコン(SiNxOy)(x>y>0)等の材料を用いて形成する。例えば、ゲート絶縁膜1906を2層構造とする場合、第1層目の絶縁膜として酸化窒化シリコン膜を形成し、第2層目の絶縁膜として窒化酸化シリコン膜を形成するとよい。また、第1層目の絶縁膜として酸化シリコン膜を形成し、第2層目の絶縁膜として窒化シリコン膜を形成してもよい。
結晶化された半導体膜1905a〜1905fの作製工程の一例を以下に簡単に説明すると、まず、プラズマCVD法を用いて、膜厚50nm以上60nm以下の非晶質半導体膜を形成する。次に、結晶化を助長する金属元素であるニッケルを含む溶液を非晶質半導体膜上に保持させた後、非晶質半導体膜に脱水素化の処理(500℃、1時間)と、熱結晶化の処理(550℃、4時間)を行って結晶質半導体膜を形成する。その後、レーザビームを照射し、フォトリソグラフィ法を用いることよって結晶質半導体膜1905a〜1905fを形成する。なお、結晶化を助長する金属元素を用いる熱結晶化を行わずに、レーザビームの照射だけで非晶質半導体膜の結晶化を行ってもよい。
なお、結晶化に用いるレーザ発振器としては、連続発振型のレーザ発振器(CWレーザ発振器)やパルス発振型のレーザ発振器(パルスレーザ発振器)を用いることができる。ここで用いることができるレーザビームは、Arレーザ、Krレーザ、エキシマレーザなどの気体レーザ、単結晶のYAG、YVO4、フォルステライト(Mg2SiO4)、YAlO3、GdVO4、または多結晶(セラミック)のYAG、Y2O3、YVO4、YAlO3、GdVO4に、ドーパントとしてNd、Yb、Cr、Ti、Ho、Er、Tm、及びTaのうち1種または複数種添加されているものを媒質とするレーザ、ガラスレーザ、ルビーレーザ、アレキサンドライトレーザ、Ti:サファイアレーザ、銅蒸気レーザ、及び金蒸気レーザのうち一種または複数種から発振されるものを用いることができる。このようなレーザビームの基本波、及びこれらの基本波の第2高調波から第4高調波のレーザビームを照射することで、大粒径の結晶を得ることができる。例えば、Nd:YVO4レーザ(基本波1064nm)の第2高調波(532nm)や第3高調波(355nm)を用いることができる。このときレーザのパワー密度は0.01MW/cm2以上100MW/cm2以下程度(好ましくは0.1MW/cm2以上10MW/cm2以下)が必要である。そして、走査速度を10cm/sec以上2000cm/sec以下程度として照射する。なお、単結晶のYAG、YVO4、フォルステライト(Mg2SiO4)、YAlO3、GdVO4、または多結晶(セラミック)のYAG、Y2O3、YVO4、YAlO3、GdVO4に、ドーパントとしてNd、Yb、Cr、Ti、Ho、Er、Tm、Taのうち1種または複数種添加されているものを媒質とするレーザ、Arイオンレーザ、またはTi:サファイアレーザは、連続発振をさせることが可能であり、モード同期などを行うことによって10MHz以上の発振周波数でパルス発振をさせることも可能である。10MHz以上の発振周波数でレーザビームを発振させると、半導体膜がレーザによって溶融してから固化するまでの間に、次のパルスが半導体膜に照射される。従って、発振周波数が低いパルスレーザを用いる場合と異なり、半導体膜中において固液界面を連続的に移動させることができるため、走査方向に向かって連続的に成長した結晶粒を得ることができる。
また、ゲート絶縁膜1906は、半導体膜1905a乃至半導体膜1905fに対し前述の高密度プラズマ処理を行い、表面を酸化または窒化することで形成しても良い。例えば、He、Ar、Kr、Xeなどの希ガスと、酸素、酸化窒素(NO2)、アンモニア、窒素、水素などの混合ガスを導入したプラズマ処理で形成する。この場合のプラズマの励起は、マイクロ波の導入により行うと、低電子温度で高密度のプラズマを生成することができる。この高密度プラズマで生成された酸素ラジカル(OHラジカルを含む場合もある)や窒素ラジカル(NHラジカルを含む場合もある)によって、半導体膜の表面を酸化または窒化することができる。
このような高密度プラズマを用いた処理により、1nm以上20nm以下、代表的には5nm以上10nm以下の絶縁膜が半導体膜に形成される。この場合の反応は、固相反応であるため、当該絶縁膜と半導体膜との界面準位密度をきわめて低くすることができる。このような高密度プラズマ処理は、半導体膜(結晶性シリコンまたは多結晶シリコン)を直接酸化(または窒化)するため、形成される絶縁膜の厚さのばらつきを極めて小さくすることができる。加えて、結晶性シリコンの結晶粒界においても、強く酸化されることがないため、非常に好ましい状態となる。すなわち、ここで示す高密度プラズマ処理により半導体膜の表面を固相酸化することにより、結晶粒界において異常に酸化反応をさせることなく、均一性が良く、界面準位密度が低い絶縁膜を形成することができる。
なお、ゲート絶縁膜1906は、高密度プラズマ処理によって形成される絶縁膜のみを用いても良いし、それにプラズマや熱反応を利用したCVD法で酸化シリコン、酸化窒化シリコン、または窒化シリコンの絶縁膜のいずれか一つまたは複数を堆積し、積層させても良い。いずれにしても、高密度プラズマで形成した絶縁膜をゲート絶縁膜の一部または全部に含んで形成されるトランジスタは、特性のばらつきを小さくすることができる。
また、半導体膜に対し、連続発振レーザまたは10MHz以上の周波数で発振するレーザビームを照射しながら一方向に走査して結晶化させて得られた半導体膜1905a乃至半導体膜1905fは、そのビームの走査方向に結晶が成長する特性がある。その走査方向をチャネル長方向(チャネル形成領域が形成されたときにキャリアが流れる方向)に合わせてトランジスタを配置し、上記ゲート絶縁膜1906を組み合わせることで、特性ばらつきが小さく、しかも電界効果移動度が高い薄膜トランジスタ(TFT:Thin Film Transistor)を得ることができる。
次に、ゲート絶縁膜1906上に、第1の導電膜と第2の導電膜とを積層して形成する。ここでは、第1の導電膜は、CVD法やスパッタリング法等により、20nm以上100nm以下の厚さで形成する。第2の導電膜は、100nm以上400nm以下の厚さで形成する。第1の導電膜と第2の導電膜は、タンタル(Ta)、タングステン(W)、チタン(Ti)、モリブデン(Mo)、アルミニウム(Al)、銅(Cu)、クロム(Cr)、ニオブ(Nb)等から選択された元素、またはこれらの元素を主成分とする合金材料若しくは化合物材料で形成する。または、リン等の不純物元素をドーピングした多結晶珪素に代表される半導体材料により形成する。第1の導電膜と第2の導電膜の組み合わせの例を挙げると、窒化タンタル膜とタングステン膜、窒化タングステン膜とタングステン膜、窒化モリブデン膜とモリブデン膜等が挙げられる。タングステンや窒化タンタルは、耐熱性が高いため、第1の導電膜と第2の導電膜を形成した後に、熱活性化を目的とした加熱処理を行うことができる。また、2層構造ではなく、3層構造の場合は、モリブデン膜とアルミニウム膜とモリブデン膜の積層構造を採用するとよい。
次に、フォトリソグラフィ法を用いてレジストからなるマスクを形成し、ゲート電極とゲート線を形成するためのエッチング処理を行って、半導体膜1905a乃至半導体膜1905fの上方にゲート電極1907を形成する。ここでは、ゲート電極1907として、第1の導電膜1907aと第2の導電膜1907bの積層構造で設けた例を示している。
次に、図9(C)に示すように、ゲート電極1907をマスクとして半導体膜1905a〜半導体膜1905fに、イオンドープ法またはイオン注入法により、n型を付与する不純物元素を低濃度に添加し、その後、フォトリソグラフィ法によりレジストからなるマスクを選択的に形成して、半導体膜1905cおよび1905eにp型を付与する不純物元素を高濃度に添加する。n型を示す不純物元素としては、リン(P)やヒ素(As)等を用いることができる。p型を示す不純物元素としては、ボロン(B)やアルミニウム(Al)やガリウム(Ga)等を用いることができる。ここでは、n型を付与する不純物元素としてリン(P)を用い、1×1015/cm3以上1×1019/cm3以下の濃度で含まれるように半導体膜1905a乃至半導体膜1905fに選択的に導入し、n型を示す不純物領域1908を形成する。また、p型を付与する不純物元素としてボロン(B)を用い、1×1019/cm3以上1×1020/cm3以下の濃度で含まれるように選択的に半導体膜1905c、1905eに導入し、p型を示す不純物領域1909を形成する。
続いて、ゲート絶縁膜1906とゲート電極1907を覆うように、絶縁膜を形成する。絶縁膜は、プラズマCVD法やスパッタリング法等により、珪素、珪素の酸化物または珪素の窒化物の無機材料を含む膜、及び有機樹脂などの有機材料を含む膜の一種または複数種を、単層または積層して形成する。次に、絶縁膜を垂直方向を主体とした異方性エッチングにより選択的にエッチングして、ゲート電極1907の側面に接する絶縁膜1910(サイドウォールともよばれる)を形成する。絶縁膜1910は、LDD(Lightly Doped drain)領域を形成する際のドーピング用のマスクとして用いる。
続いて、フォトリソグラフィ法により形成したレジストからなるマスクと、ゲート電極1907および絶縁膜1910をマスクとして用いて、半導体膜1905a、半導体膜1905b、半導体膜1905d、半導体膜1905fにn型を付与する不純物元素を高濃度に添加して、n型を示す不純物領域1911を形成する。ここでは、n型を付与する不純物元素としてリン(P)を用い、1×1019/cm3以上1×1020/cm3以下の濃度で含まれるように半導体膜1905a、半導体膜1905b、半導体膜1905d、半導体膜1905fに選択的に導入し、不純物領域1908より高濃度のn型を示す不純物領域1911を形成する。
以上の工程により、図9(D)に示すように、nチャネル型薄膜トランジスタ1900a、1900b、1900d、1900fとpチャネル型薄膜トランジスタ1900c、1900eが形成される。
なお、nチャネル型薄膜トランジスタ1900aは、ゲート電極1907と重なる半導体膜1905aの領域にチャネル形成領域が形成され、ゲート電極1907及び絶縁膜1910と重ならない領域にソース領域またはドレイン領域を形成する不純物領域1911が形成され、絶縁膜1910と重なる領域であってチャネル形成領域と不純物領域1911の間に低濃度不純物領域(LDD領域)が形成されている。また、nチャネル型薄膜トランジスタ1900b、薄膜トランジスタ1900d、薄膜トランジスタ1900fも同様にチャネル形成領域、低濃度不純物領域及び不純物領域1911が形成されている。
また、pチャネル型薄膜トランジスタ1900cは、ゲート電極1907と重なる半導体膜1905cの領域にチャネル形成領域が形成され、ゲート電極1907と重ならない領域にソース領域またはドレイン領域を形成する不純物領域1909が形成されている。また、pチャネル型薄膜トランジスタ1900eも同様にチャネル形成領域及び不純物領域1909が形成されている。なお、ここでは、pチャネル型薄膜トランジスタ1900c、1900eには、LDD領域を設けていないが、pチャネル型薄膜トランジスタにLDD領域を設けてもよいし、nチャネル型薄膜トランジスタにLDD領域を設けない構成としてもよい。
次に、図10(A)に示すように、半導体膜1905a〜1905f、ゲート電極1907等を覆うように、絶縁膜を単層または積層して形成し、当該絶縁膜上に薄膜トランジスタ1900a〜1900fのソース領域またはドレイン領域を形成する不純物領域1909、1911と電気的に接続する導電膜1913を形成する。絶縁膜は、CVD法、スパッタリング法、SOG法、液滴吐出法、スクリーン印刷法等により、珪素の酸化物及び珪素の窒化物等の無機材料、ポリイミド、ポリアミド、ベンゾシクロブテン、アクリル、及びエポキシ等の有機材料、シロキサン材料のいずれか一種または複数種を単層または積層で形成する。ここでは、当該絶縁膜を2層で設け、1層目の絶縁膜1912aとして窒化酸化珪素膜で形成し、2層目の絶縁膜1912bとして酸化窒化珪素膜で形成する。また、導電膜1913は、薄膜トランジスタ1900a〜1900fのソース電極またはドレイン電極を形成する。
なお、絶縁膜1912a、1912bを形成する前、または絶縁膜1912a、1912bのうちの1つまたは複数の薄膜を形成した後に、半導体膜の結晶性の回復や半導体膜に添加された不純物元素の活性化、半導体膜の水素化を目的とした加熱処理を行うとよい。加熱処理には、熱アニール、レーザニール法またはRTA法などを適用するとよい。
また、導電膜1913は、CVD法やスパッタリング法等により、アルミニウム(Al)、タングステン(W)、チタン(Ti)、タンタル(Ta)、モリブデン(Mo)、ニッケル(Ni)、白金(Pt)、銅(Cu)、金(Au)、銀(Ag)、マンガン(Mn)、ネオジム(Nd)、炭素(C)、及びシリコン(Si)から選択された元素、またはこれらの元素を主成分とする合金材料または化合物材料で、単層または積層で形成する。アルミニウムを主成分とする合金材料とは、例えば、アルミニウムを主成分とし、ニッケルを含む材料、またはアルミニウムを主成分とし、ニッケルと、炭素と珪素の一方または両方とを含む合金材料などを用いることができる。導電膜1913は、例えば、バリア膜とアルミニウムシリコン(Al−Si)膜とバリア膜の積層構造、バリア膜とアルミニウムシリコン(Al−Si)膜と窒化チタン膜とバリア膜の積層構造を採用するとよい。なお、バリア膜とは、チタン、チタンの窒化物、モリブデン、またはモリブデンの窒化物からなる薄膜に相当する。アルミニウムやアルミニウムシリコンは抵抗値が低く、安価であるため、導電膜1913を形成する材料として最適である。また、上層と下層のバリア層を設けると、アルミニウムやアルミニウムシリコンのヒロックの発生を防止することができる。また、還元性の高い元素であるチタンからなるバリア膜を形成すると、結晶質半導体膜上に薄い自然酸化膜ができていたとしても、この自然酸化膜を還元し、結晶質半導体膜と良好なコンタクトをとることができる。
次に、導電膜1913を覆うように、絶縁膜1914を形成し、当該絶縁膜1914上に、薄膜トランジスタ1900aおよび1900fのソース電極またはドレイン電極を形成する導電膜1913とそれぞれ電気的に接続する導電膜1915a、1915bを形成する。また、薄膜トランジスタ1900aおよび1900fのソース電極またはドレイン電極を形成する導電膜1913とそれぞれ電気的に接続する導電膜1916a、1916bを形成する。なお、導電膜1915a、1915bと導電膜1916a、1916bは同一の材料で同時に形成してもよい。導電膜1915a、1915bと導電膜1916a、1916bは、上述した導電膜1913に用いることのできる材料のいずれかを用いて形成することができる。
続いて、図10(B)に示すように、導電膜1916a、1916bにアンテナとして機能する導電膜1917a、1917bが電気的に接続されるように形成する。
なお、絶縁膜1914は、CVD法やスパッタ法等により、酸化珪素(SiOx)、窒化珪素(SiNx)、酸化窒化珪素(SiOxNy)(x>y)、窒化酸化珪素(SiNxOy)(x>y)等の酸素または窒素を有する絶縁膜やDLC(ダイヤモンドライクカーボン)等の炭素を含む膜、エポキシ、ポリイミド、ポリアミド、ポリビニルフェノール、ベンゾシクロブテン、アクリル等の有機材料またはシロキサン樹脂等のシロキサン材料からなる単層または積層構造で設けることができる。なお、シロキサン材料とは、Si−O−Si結合を含む材料に相当する。シロキサンは、シリコン(Si)と酸素(O)との結合で骨格構造が構成される。置換基として、少なくとも水素を含む有機基(例えばアルキル基、芳香族炭化水素)が用いられる。置換基として、フルオロ基を用いることもできる。または置換基として、少なくとも水素を含む有機基と、フルオロ基とを用いてもよい。
また、導電膜1917a、1917bは、CVD法、スパッタリング法、スクリーン印刷やグラビア印刷等の印刷法、液滴吐出法、ディスペンサ法、メッキ法等を用いて、導電性材料により形成する。導電膜1917a、1917bは、アルミニウム(Al)、チタン(Ti)、銀(Ag)、銅(Cu)、金(Au)、白金(Pt)ニッケル(Ni)、パラジウム(Pd)、タンタル(Ta)、モリブデン(Mo)から選択された元素、またはこれらの元素を主成分とする合金材料若しくは化合物材料で、単層構造または積層構造で形成する。
例えば、スクリーン印刷法を用いてアンテナとして機能する導電膜1917a、1917bを形成する場合には、粒径が数nmから数十μmの導電体粒子を有機樹脂に溶解または分散させた導電性のペーストを選択的に印刷することによって設けることができる。導電体粒子としては、銀(Ag)、金(Au)、銅(Cu)、ニッケル(Ni)、白金(Pt)、パラジウム(Pd)、タンタル(Ta)、モリブデン(Mo)およびチタン(Ti)等のいずれか一つ以上の金属粒子やハロゲン化銀の微粒子、または分散性ナノ粒子を用いることができる。また、導電性ペーストに含まれる有機樹脂は、金属粒子のバインダー、溶媒、分散剤および被覆材として機能する有機樹脂から選ばれた一つまたは複数を用いることができる。代表的には、エポキシ樹脂、シリコーン樹脂等の有機樹脂が挙げられる。また、導電膜の形成にあたり、導電性のペーストを押し出した後に焼成することが好ましい。例えば、導電性のペーストの材料として、銀を主成分とする微粒子(例えば粒径1nm以上100nm以下)を用いる場合、150℃以上300℃以下の温度範囲で焼成することにより硬化させて導電膜を得ることができる。また、はんだや鉛フリーのはんだを主成分とする微粒子を用いてもよく、この場合は粒径20μm以下の微粒子を用いることが好ましい。はんだや鉛フリーはんだは、低コストであるといった利点を有している。
次に、図10(C)に示すように、導電膜1917a、1917bを覆うように絶縁膜1918を形成した後、薄膜トランジスタ1900a〜1900f、導電膜1917a、1917b等を含む層(以下、素子形成層1919と記す)を基板1901から剥離する。ここでは、レーザビーム(例えばUV光)を照射することによって、薄膜トランジスタ1900a〜1900fを避けた領域に開口部を形成後、物理的な力を用いて基板1901から素子形成層1919を剥離することができる。また、基板1901から素子形成層1919を剥離する前に、形成した開口部にエッチング剤を導入して、剥離層1903を選択的に除去してもよい。エッチング剤は、フッ化ハロゲンまたはハロゲン化合物を含む気体または液体を使用する。例えば、フッ化ハロゲンを含む気体として三フッ化塩素(ClF3)を使用する。そうすると、素子形成層1919は、基板1901から剥離された状態となる。なお、剥離層1903は、全て除去せず一部分を残存させてもよい。こうすることによって、エッチング剤の消費量を抑え剥離層の除去に要する処理時間を短縮することが可能となる。また、剥離層1903の除去を行った後にも、基板1901上に素子形成層1919を保持しておくことが可能となる。また、素子形成層1919が剥離された基板1901を再利用することによって、コストの削減をすることができる。
絶縁膜1918は、CVD法やスパッタ法等により、酸化珪素(SiOx)、窒化珪素(SiNx)、酸化窒化珪素(SiOxNy)(x>y)、窒化酸化珪素(SiNxOy)(x>y)等の酸素または窒素を有する絶縁膜やDLC(ダイヤモンドライクカーボン)等の炭素を含む膜、エポキシ、ポリイミド、ポリアミド、ポリビニルフェノール、ベンゾシクロブテン、アクリル等の有機材料またはシロキサン樹脂等のシロキサン材料からなる単層または積層構造で設けることができる。
本実施の形態では、図11(A)に示すように、レーザビームの照射により素子形成層1919に開口部を形成した後に、当該素子形成層1919の一方の面(絶縁膜1918の露出した面)に第1のシート材1920を貼り合わせた後、基板1901から素子形成層1919を剥離する。
次に、図11(B)に示すように、素子形成層1919の他方の面(剥離により露出した面)に、第2のシート材1921を貼り合わせた後、加熱処理と加圧処理の一方または両方を行って第2のシート材1921を貼り合わせる。第1のシート材1920、第2のシート材1921として、ホットメルトフィルム等を用いることができる。
また、第1のシート材1920、第2のシート材1921として、静電気等を防止する帯電防止対策を施したフィルム(以下、帯電防止フィルムと記す)を用いることもできる。帯電防止フィルムとしては、帯電防止可能な材料を樹脂中に分散させたフィルム、及び帯電防止可能な材料が貼り付けられたフィルム等が挙げられる。帯電防止可能な材料が設けられたフィルムは、片面に帯電防止可能な材料を設けたフィルムであってもよいし、両面に帯電防止可能な材料を設けたフィルムであってもよい。さらに、片面に帯電防止可能な材料が設けられたフィルムは、帯電防止可能な材料が設けられた面をフィルムの内側になるように層に貼り付けてもよいし、フィルムの外側になるように貼り付けてもよい。なお、帯電防止可能な材料はフィルムの全面、あるいは一部に設けてあればよい。ここでの帯電防止可能な材料としては、金属、インジウムと錫の酸化物(ITO)、両性界面活性剤や陽イオン性界面活性剤や非イオン性界面活性剤等の界面活性剤用いることができる。また、他にも帯電防止材料として、側鎖にカルボキシル基および4級アンモニウム塩基をもつ架橋性共重合体高分子を含む樹脂材料等を用いることができる。これらの材料をフィルムに貼り付けたり、練り込んだり、塗布することによって帯電防止フィルムとすることができる。帯電防止フィルムで封止を行うことによって、商品として取り扱う際に、外部からの静電気等によって半導体素子に悪影響が及ぶことを抑制することができる。
また本実施の形態では素子形成層1919を基板1901から剥離して利用する例を示しているが、剥離層1903を設けずに、基板1901上に上述の素子形成層1919を作製し、半導体装置として利用しても良い。なお基板1901として、SOI(Silicon on Insulator)基板を用いる場合は、半導体膜として単結晶半導体膜を用いればよく、半導体膜の結晶化の工程の分時間の短縮を図ることが出来る。
以上のように、本実施の形態の作製方法を用いることにより、小型で、物理的形状に対する柔軟性を有し、且つ、安定した動作を実現できる半導体装置を提供できる。
なお、本実施の形態は、本明細書の他の実施の形態で示した半導体装置の構成と適宜組み合わせることができる。
(実施の形態6)
本実施の形態では、単結晶基板に形成されたトランジスタを用いて、上記実施の形態で示した半導体装置を作製する例について説明する。
まず図12(A)に示すように、半導体基板2300に、半導体素子を電気的に分離するための素子分離用絶縁膜2301を絶縁膜で形成する。素子分離用絶縁膜2301の形成により、トランジスタを形成するための領域(素子形成領域)2302と、素子形成領域2303とを電気的に分離することが出来る。
半導体基板2300は、例えば、n型またはp型の導電型を有する単結晶シリコン基板、化合物半導体基板(GaAs基板、InP基板、GaN基板、SiC基板、サファイア基板、またはZnSe基板等)、及び貼り合わせ法またはSIMOX(Separation by Implanted Oxygen)法を用いて作製されたSOI(Silicon on Insulator)基板のいずれかを用いることができる。
素子分離用絶縁膜2301の形成には、選択酸化法(LOCOS:Local Oxidation of Silicon法)またはトレンチ分離法等を用いることができる。
また本実施の形態ではn型の導電型を有する単結晶シリコン基板を半導体基板2300として用い、素子形成領域2303にpウェル2304を形成した例を示している。半導体基板2300の素子形成領域2303に形成されたpウェル2304は、p型の導電型を付与する不純物元素を素子形成領域2303に選択的に導入することによって形成することができる。p型を付与する不純物元素としては、ボロン(B)、アルミニウム(Al)、ガリウム(Ga)等を用いることができる。また半導体基板2300としてp型の導電型を有する半導体基板を用いる場合、素子形成領域2302にn型を付与する不純物元素を選択的に導入し、nウェルを形成すれば良い。
なお本実施の形態では、半導体基板2300としてn型の導電型を有する半導体基板を用いているため、素子形成領域2302には不純物元素の導入を行っていない。しかし、n型を付与する不純物元素を導入することにより素子形成領域2302にnウェルを形成してもよい。n型を付与する不純物元素としては、リン(P)やヒ素(As)等を用いることができる。
次に図12(B)に示すように、素子形成領域2302、2303を覆うように絶縁膜2305、2306をそれぞれ形成する。本実施の形態では、半導体基板2300を熱酸化することで素子形成領域2302、2303に形成された酸化珪素膜を、絶縁膜2305、2306として用いる。また、熱酸化により酸化珪素膜を形成した後、窒化処理を行うことによって酸化珪素膜の表面を窒化させて酸窒化珪素膜を形成し、酸化珪素膜と酸窒化珪素膜とが積層された層を絶縁膜2305、2306として用いても良い。
他にも、上述したように、プラズマ処理を用いて絶縁膜2305、2306を形成してもよい。例えば、高密度プラズマ処理により半導体基板2300の表面を酸化または窒化することで、素子形成領域2302、2303に、絶縁膜2305、2306として用いる酸化珪素(SiOx)膜または窒化珪素(SiNx)膜を形成することができる。
次に図12(C)に示すように、絶縁膜2305、2306を覆うように導電膜を形成する。本実施の形態では、導電膜として、順に積層された導電膜2307と導電膜2308とを用いた例を示している。導電膜は、単層の導電膜を用いていても良いし、3層以上の導電膜が積層された構造を用いていても良い。
導電膜2307、2308として、タンタル(Ta)、タングステン(W)、チタン(Ti)、モリブデン(Mo)、アルミニウム(Al)、銅(Cu)、クロム(Cr)、ニオブ(Nb)等を用いることが出来る。また導電膜2307、2308は、上記金属で形成された膜の他に、上記金属を主成分とする合金で形成された膜、或いは上記金属を含む化合物を用いて形成された膜を用いても良い。または、半導体膜に導電性を付与するリン等の不純物元素をドーピングした、多結晶珪素などの半導体を用いて形成しても良い。本実施の形態では、窒化タンタルを用いて導電膜2307を形成し、タングステンを用いて導電膜2308を形成する。
次に図13(A)に示すように、積層して設けられた導電膜2307、2308を所定の形状に加工(パターニングなど)することによって、絶縁膜2305、2306上にゲート電極2309、2310を形成する。
次に図13(B)に示すように、素子形成領域2302を覆うように、レジストでマスク2311を選択的に形成する。そして、素子形成領域2303に不純物元素を導入する。マスク2311に加えてゲート電極2310もマスクとして機能するので、上記不純物元素の導入により、pウェル2304にソース領域またはドレイン領域として機能する不純物領域2312と、チャネル形成領域2313が形成される。不純物元素は、n型を付与する不純物元素またはp型を付与する不純物元素を用いる。n型を付与する不純物元素としては、リン(P)やヒ素(As)等を用いることができる。p型を付与する不純物元素としては、ボロン(B)やアルミニウム(Al)やガリウム(Ga)等を用いることができる。本実施の形態では、不純物元素として、リン(P)を用いる。
次にマスク2311を除去した後、図13(C)に示すように、素子形成領域2303を覆うようにレジストでマスク2314を選択的に形成する。そして素子形成領域2302に不純物元素を導入する。マスク2314に加えてゲート電極2309もマスクとして機能するので、上記不純物元素の導入により、素子形成領域2302内の半導体基板2300において、ソース領域またはドレイン領域として機能する不純物領域2315と、チャネル形成領域2316が形成される。不純物元素としては、n型を付与する不純物元素またはp型を付与する不純物元素を用いる。n型を付与する不純物元素としては、リン(P)やヒ素(As)等を用いることができる。p型を付与する不純物元素としては、ボロン(B)やアルミニウム(Al)やガリウム(Ga)等を用いることができる。本実施の形態では、図13(B)で素子形成領域2303に導入した不純物元素と異なる導電型を有する不純物元素(例えば、ボロン(B))を導入する。
次に図14(A)に示すように、絶縁膜2305、2306、ゲート電極2309、2310を覆うように絶縁膜2317を形成する。そして絶縁膜2317にコンタクトホールを形成し、不純物領域2312、2315を一部露出させる。次にコンタクトホールを介して不純物領域2312、2315と接続する導電膜2318を形成する。導電膜2318は、CVD法やスパッタリング法等により形成することができる。
絶縁膜2317は、無機材料、有機材料、または有機材料と無機材料の混合材料を用いて形成することができる。例えば酸化珪素、酸化窒化珪素、窒化酸化珪素、DLC(ダイヤモンドライクカーボン)に代表される炭素を含む膜、アクリル、エポキシ、ポリイミド、ポリアミド、ポリビニルフェノール、またはベンゾシクロブテンなどを用いることができる。また絶縁膜2317はその材料に応じて、CVD法、スパッタ法、液滴吐出法または印刷法でなどで形成することが出来る。
なお、半導体装置に用いるトランジスタは、本実施の形態において図示した構造に限定されるものではない。例えば、逆スタガ構造であっても良い。
次に図14(B)に示すように層間膜2324を形成する。そして層間膜2324をエッチングすることによりコンタクトホールを形成し、導電膜2318の一部を露出させる。層間膜2324は樹脂には限定せず、CVD酸化膜など他の膜であっても良いが、平坦性の観点から樹脂であることが望ましい。また、感光性樹脂を用いて、エッチングを用いずにコンタクトホールを形成しても良い。次に層間膜2324上に、コンタクトホールを介して導電膜2318と接する配線2325を形成する。
次にアンテナとして機能する導電膜2326を、配線2325と接するように形成する。導電膜2326は、銀(Ag)、金(Au)、銅(Cu)、パラジウム(Pd)、クロム(Cr)、白金(Pt)、モリブデン(Mo)、チタン(Ti)、タンタル(Ta)、タングステン(W)、アルミニウム(Al)、鉄(Fe)、コバルト(Co)、亜鉛(Zn)、錫(Sn)、ニッケル(Ni)などの金属を用いて形成することが出来る。導電膜2326は、上記金属で形成された膜の他に、上記金属を主成分とする合金で形成された膜、或いは上記金属を含む化合物を用いて形成された膜を用いても良い。導電膜2326は、上述した膜を単層で用いても良いし、上述した複数の膜を積層して用いても良い。
導電膜2326は、CVD法、スパッタリング法、スクリーン印刷やグラビア印刷等の印刷法、液滴吐出法、ディスペンサ法、めっき法、フォトリソグラフィ法、蒸着法等を用いて形成することが出来る。
なお本実施の形態では、アンテナを半導体素子と同じ基板上に形成する例について説明したが、本発明はこの構成に限定されない。半導体素子を形成した後、別途形成したアンテナを、集積回路と電気的に接続するようにしても良い。この場合、アンテナと集積回路との電気的な接続は、異方導電性フィルム(ACF(Anisotropic Conductive Film))や異方導電性ペースト(ACP(Anisotropic Conductive Paste))等で圧着させることにより電気的に接続することが出来る。また、他にも、銀ペースト、銅ペーストまたはカーボンペースト等の導電性接着剤や半田接合等を用いて接続を行うことも可能である。
以上のように、本実施の形態の作製方法を用いることにより、トランジスタの特性のばらつきを抑えることができるため、半導体装置に用いるトランジスタの数を少なくすることができ、且つ、安定した動作を実現できる半導体装置を提供できる。
なお、本実施の形態は、本明細書の他の実施の形態で示した半導体装置の構成と適宜組み合わせることができる。
(実施の形態7)
本実施の形態では、上記実施の形態と異なる半導体装置の作製方法に関して図面を参照して説明する。具体的には、トランジスタ等の作製に用いられる絶縁基板上の半導体膜としてガラス基板やプラスチック基板等に貼り合わせて設けられた単結晶半導体(例えば、単結晶シリコン)を用いる場合について説明する。
まず、単結晶半導体が形成された絶縁基板(以下、SOI(Silicon on Insulator)基板という)の製造方法について説明する。
半導体基板2001を準備する(図15(A)、図17(A)参照)。半導体基板2001としては、市販の半導体基板を用いればよく、例えばシリコン基板やゲルマニウム基板、ガリウムヒ素やインジウムリンなどの化合物半導体基板が挙げられる。市販のシリコン基板としては、直径5インチ(125mm)、直径6インチ(150mm)、直径8インチ(200mm)、直径12インチ(300mm)サイズのものが代表的であり、その形状は円形のものがほとんどである。また、膜厚は1.5mm程度まで適宜選択できる。
次に、半導体基板2001の表面から電界で加速されたイオン2004を所定の深さに添加し、イオンドーピング層2003を形成する(図15(A)、図17(A)参照)。イオン2004のドーピングは、後にベース基板に転置するSOI層の膜厚を考慮して行われる。好ましくは、SOI層の膜厚が5nm乃至500nm、より好ましくは10nm乃至200nmの厚さとなるようにする。半導体基板2001にイオンを打ち込む際の加速電圧及びイオンのドーズ量は、転置するSOI層の膜厚を考慮して適宜設定する。イオン2004は、水素、ヘリウム、又はフッ素等のハロゲンのイオンを用いることができる。なお、イオン2004としては、水素、ヘリウム、又はハロゲン元素から選ばれたソースガスをプラズマ励起して生成された一の原子又は複数の同一の原子からなるイオン種を打ち込むことが好ましい。水素イオンをドーピングする場合には、H+、H2 +、H3 +イオンを含ませると共に、H3 +イオンの割合を高めておくとイオンの添加効率を高めることができ、ドーピング時間を短縮することができるため好ましい。また、このようにH+、H2 +イオンよりもH3 +イオンの割合を高くしてイオンドーピングを行い、半導体基板101に水素イオンを多く含ませる構成とすることで、H3 +イオンの割合を高めないでイオンドーピングを行う場合と比べてより少ないイオンのドーズで剥離を容易に行うことができる。なお本明細書においてイオンドーピングとは、原料ガスから生成されるイオン化したガスを質量分離せず、そのまま電界で加速して対象物に添加する方式を指す。また、イオンドーピング層とは、イオンドーピングによってイオンが打ち込まれた領域を指す。例えば、水素、ヘリウム若しくはフッ素に代表されるハロゲンのイオンが添加された領域をいう。
なお、所定の深さにイオンドーピング層2003を形成するために、イオン2004を高ドーズ条件で打ち込む必要がある場合がある。このとき、条件によっては半導体基板2001の表面が粗くなってしまう。そのため、半導体基板のイオンがドーピングされる表面に、半導体基板2001に対する保護層として酸化シリコン層、窒化シリコン層、又は窒化酸化シリコン層などを膜厚0.5nm乃至200nmの範囲で設けておいてもよい。
次に、半導体基板2001に接合層2022を形成する(図15(B)、図17(B)参照)。接合層2022は、半導体基板2001がベース基板と接合を形成する面に形成する。ここで形成する接合層2022としては、有機シランを原料ガスに用いた化学気相成長法により成膜される酸化シリコン層が好ましい。その他に、シランを原料ガスに用いた化学気相成長法により成膜される酸化シリコン層を適用することもできる。化学気相成長法による成膜では、半導体基板2001に形成したイオンドーピング層2003から脱ガスが起こらない程度の温度(接合層2022として形成した酸化シリコン膜の表面に荒れが生じない温度又はイオンドーピング層2003に亀裂が生じない温度)が適用される。例えば、350℃以下の成膜温度が適用される。なお、半導体基板2001として単結晶半導体基板または多結晶半導体基板を用いた場合、当該基板からSOI層を剥離する加熱処理には、化学気相成長法による接合層2022の成膜温度よりも高い加熱処理温度が適用される。
次に、半導体基板2001を所望の大きさ、形状に加工する(図15(C)、図17(C)参照)。具体的には、所望のサイズとなるように加工する。図17(C)では、円形の半導体基板2001を分断して、矩形の半導体基板2002を形成する例を示している。この際、接合層2022及びイオンドーピング層2003も分断される。つまり、所望のサイズであり、所定の深さにイオンドーピング層2003が形成され、表面(ベース基板との接合面)に接合層2022が形成された半導体基板2002が得られる。
半導体基板2002は、予め分断し、所望のサイズとすることが好ましい。半導体基板2001の分断は、ダイサー或いはワイヤソー等の切断装置、レーザー切断、プラズマ切断、電子ビーム切断、その他任意の切断手段を用いることができる。
なお、半導体基板表面に接合層を形成するまでの工程順序は、適宜入れ替えることが可能である。図15及び図17では半導体基板にイオンドーピング層を形成し、半導体基板の表面に接合層を形成した後、半導体基板を所望のサイズに加工する例を示している。これに対し、例えば、半導体基板を所望のサイズに加工した後、所望のサイズの半導体基板にイオンドーピング層を形成し、所望のサイズの半導体基板の表面に接合層を形成することもできる。
次に、ベース基板2010と半導体基板2002を貼り合わせる。図16(A)には、ベース基板2010と半導体基板2002の接合層2022が形成された面とを密着させ、ベース基板2010と接合層2022を接合させて、ベース基板2010と半導体基板2002を貼り合わせる例を示す。なお、接合を形成する面(接合面)は十分に清浄化しておくことが好ましい。ベース基板2010と接合層2022を密着させることにより接合が形成される。この接合はファンデルワールス力が作用しており、ベース基板2010と半導体基板2002とを圧接することで、水素結合によってファンデルワースル力による接合よりも強固な接合を形成することが可能である。
また、ベース基板2010と接合層2022との良好な接合を形成するために、接合面を活性化しておいてもよい。例えば、接合を形成する面の一方又は双方に原子ビーム若しくはイオンビームを照射する。原子ビーム若しくはイオンビームを利用する場合には、アルゴン等の不活性ガス中性原子ビーム若しくは不活性ガスイオンビームを用いることができる。その他に、プラズマ照射若しくはラジカル処理を行うことで接合面を活性化することもできる。このような表面処理により、その後の加熱処理の温度が400℃以下の温度であっても異種材料間の接合強度を向上させることが容易となる。
また、接合層2022を介してベース基板2010と半導体基板2002を貼り合わせた後は、加熱処理、加圧処理、又は加熱処理と加圧処理を行うことが好ましい。加熱処理又は加圧処理を行うことで接合強度を向上させることが可能となる。加熱処理の温度は、ベース基板2010の耐熱温度以下であって先のドーピング工程で添加した元素が離脱する温度であることが好ましい。加圧処理においては、接合面に垂直な方向に圧力が加わるように行い、ベース基板2010及び半導体基板2002の耐圧性を考慮して行う。
次に、加熱処理を行い、イオンドーピング層2003を劈開面として半導体基板2002の一部をベース基板2010から剥離する(図16(B)参照)。加熱処理の温度は接合層2022の成膜温度以上、ベース基板2010の耐熱温度以下で行うことが好ましい。例えば、400℃乃至600℃の加熱処理を行うことにより、イオンドーピング層2003に形成された微小な空洞の体積変化が起こり、イオンドーピング層2003に沿って劈開することが可能となる。接合層2022はベース基板2010と接合しているので、ベース基板2010上には半導体基板2002と同じ結晶性のSOI層2030が残存することとなる。
以上で、ベース基板2010上に接合層2022を介してSOI層2030が設けられたSOI構造が形成される。なお、SOI基板は、1枚のベース基板上に接合層を介して複数のSOI層が設けられた構造である。
なお、剥離により得られるSOI層は、その表面を平坦化するため、化学的機械的研磨(Chemical Mechanical Polishing:CMP)を行うことが好ましい。また、CMP等の物理的研磨手段を用いず、SOI層の表面にレーザー光を照射して平坦化を行ってもよい。なお、レーザー光を照射する際は、酸素濃度が10ppm以下の窒素雰囲気下で行うことが好ましい。これは、酸素雰囲気下でレーザー光の照射を行うとSOI層表面が荒れる恐れがあるからである。また、得られたSOI層の薄膜化を目的として、CMP等を行ってもよい。
本実施の形態で述べたSOI基板の製造方法は、ガラス基板等の耐熱温度が600℃以下のベース基板2010であっても接合部の接着力が強固なSOI層2030を得ることができる。また、600℃以下の温度プロセスを適用すればよいため、ベース基板2010として、アルミノシリケートガラス、アルミノホウケイ酸ガラス、バリウムホウケイ酸ガラスの如き無アルカリガラスと呼ばれる電子工業用に使われる各種ガラス基板を適用することが可能となる。もちろん、セラミック基板、サファイヤ基板、石英基板等を適用することも可能である。
なお、図15〜図17で示した方法により得られたSOI基板を用いて、上記図9〜図11で示した工程を行うことによって、単結晶半導体膜から構成されるトランジスタ等を具備する半導体装置を得ることができる。なお、本実施の形態で示したSOI基板を用いることによって、単結晶半導体膜をガラス基板等の絶縁基板上に直接作製することができるため、トランジスタを構成する半導体膜の結晶化工程が不要となる。特に、上記実施の形態で示した半導体装置を構成するトランジスタを単結晶半導体膜を用いて形成することによって、高速動作が可能な半導体装置を作製することができる。また、単結晶半導体膜を用いて形成することによって、トランジスタ特性のばらつきを低減し信頼性の高い半導体装置を作製することが可能となる。
なお、本実施の形態は、本明細書の他の実施の形態で示した半導体装置の構成と適宜組み合わせることができる。
(実施の形態8)
本実施の形態では、上記実施の形態で示した半導体装置の使用例について説明する。
上記実施の形態におけるクロック生成回路を備えた半導体装置の使用例について、図8に示す。半導体装置の用途は広範にわたるが、例えば、紙幣、硬貨、有価証券類、無記名債券類、証書類(運転免許証や住民票等、図8(A)参照)、包装用容器類(包装紙やボトル等、図8(C)参照)、記録媒体(DVDソフトやビデオテープ等、図8(B)参照)、乗り物類(自転車等、図8(D)参照)、身の回り品(鞄や眼鏡等)、食品類、植物類、動物類、人体、衣類、生活用品類、または電子機器(液晶表示装置、EL表示装置、テレビジョン装置、または携帯電話)等の物品、若しくは各物品に取り付ける荷札(図8(E)、図8(F)参照)等に設けて使用することができる。
半導体装置3000は、プリント基板に実装、表面に貼る、または埋め込むことにより、物品に固定される。例えば、本であれば紙に埋め込む、または有機樹脂からなるパッケージであれば当該有機樹脂に埋め込み、各物品に固定される。半導体装置3000は、小型、薄型、軽量を実現するため、物品に固定した後もその物品自体のデザイン性を損なうことがない。また、紙幣、硬貨、有価証券類、無記名債券類、または証書類等に半導体装置3000を設けることにより、認証機能を設けることができ、この認証機能を活用すれば、偽造を防止することができる。また、包装用容器類、記録媒体、身の回り品、食品類、衣類、生活用品類、または電子機器等に半導体装置を取り付けることにより、検品システム等のシステムの効率化を図ることができる。また、乗り物類であっても、半導体装置を取り付けることにより、盗難などに対するセキュリティ性を高めることができる。
以上のように、半導体装置を本実施の形態に挙げた各用途に用いることにより、例えば通信距離を延伸した場合においても、安定した動作を実現できるため、物品の認証性、またはセキュリティ性などを高めることができる。
なお、本実施の形態は、本明細書の他の実施の形態で示した半導体装置の構成と適宜組み合わせることができる。