KR20080096380A - 반도체 장치 및 그 구동 방법 - Google Patents

반도체 장치 및 그 구동 방법 Download PDF

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가부시키가이샤 한도오따이 에네루기 켄큐쇼
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Abstract

본 발명은, 클록 신호의 생성을 제어함으로써, 저소비 전력의 반도체 장치 및 그 구동 방법을 제공하는 것을 과제로 한다.
외부와의 신호의 송수신을 제어하는 송수신 제어 회로와 수신 신호에 포함되는 에지를 검출하고, 또 링 오실레이터의 동작을 제어하는 링 오실레이터 제어 회로와, 링 오실레이터의 동작에 기초하여 클록 신호를 생성하는 클록 생성 회로와, 클록 신호에 의하여 동작을 행하는 로직 회로를 가지고, 송수신 제어 회로가 외부와의 신호의 송수신을 행하는 기간에 있어서, 링 오실레이터 제어 회로가 수신 신호에 포함되는 에지를 검출한 경우에, 링 오실레이터의 동작을 시작시켜 클록 생성 회로로부터 클록 신호를 출력시켜, 송수신 제어 회로로부터 외부로의 응답 신호의 송신을 종료함으로써, 링 오실레이터의 동작을 정지시켜 클록 생성 회로로부터의 클록 신호의 출력을 정지시킨다.
RFID, 클록 신호, 링 오실레이터, 에지, 소비 전력

Description

반도체 장치 및 그 구동 방법 {SEMICONDUCTOR DEVICE AND DRIVING METHOD THEREOF}
본 발명은, 반도체 장치 및 그 구동 방법에 관한 것이다.
근년, 전자파를 무선 통신에 이용한 개체 식별 기술이 주목을 모으고 있다. 특히, 무선 통신에 의하여, 데이터의 교신을 행하는 반도체 장치로서 RFID(Radio Frequency Identification)를 이용한 반도체 장치(RFID 태그, IC(Integrated Circuit) 태그, IC 칩, RF 태그, 무선 태그, 전자 태그라고도 불린다)에 의한 개체 식별 기술이 주목을 모으고 있다. RFID를 이용한 반도체 장치에 의한 개체 식별 기술은 개개의 대상물의 생산, 관리 등에 도움이 되기 시작하고, 개인 인증에 대한 응용의 실용화도 진행되고 있다.
이러한 반도체 장치는, 외부로부터 수신한 신호에 기초하여 동작을 행한다. 구체적으로는, 외부 장치의 송신 회로로부터 출력된 신호가 RFID 태그 등의 반도체 장치에 형성된 수신 회로에 입력된다.
일반적으로, 외부 장치로부터 반도체 장치에 송신되는 신호는, 반송파만으로 이루어지는 신호와 반송파와 데이터 신호가 합성된 신호를 포함한다. 반도체 장치 가 외부로부터 신호를 수신하면, 상기 반도체 장치를 동작시키기 위한 클록 신호를 생성한다.
그러나, 반도체 장치가 외부 장치와 신호(반송파만으로 이루어지는 신호와, 반송파와 데이터 신호가 합성된 신호)의 송수신을 행하는 기간에 있어서, 동작에 클록 신호가 필요하게 되는 기간은, 반도체 장치에 형성된 로직 회로가 수신 신호의 해석 처리, 연산 처리 등을 행하여, 외부 장치에 응답 신호를 송신할 때까지의 기간이다. 즉, 반도체 장치가 수신하는 신호 중, 반송파와 데이터 신호가 합성된 신호를 수신한 경우이다.
따라서, 종래는 클록 신호가 필요하지 않은 기간(반송파만으로 이루어지는 신호를 수신하는 기간)에 있어서도 반도체 장치는, 링 오실레이터 등의 클록 신호를 생성시키는 수단을 동작시키고, 상기 클록 신호의 생성에 많은 전력이 소비되어 있다.
소비 전력의 낭비를 저감하는 방법으로서, 고속으로 동작하는 클록 신호와 저속으로 동작하는 클록 신호를 사용하고, 미사용의 경우에는 고속으로 동작하는 클록 신호를 정지하는 통신 달말 장치가 제안되어 있다(예를 들면, 특허 문헌 1).
[특허 문헌 1] 특개평 11-215043호 공보
그러나, 특허 문헌 1에 개시되어 있는 통신 단말 장치는, 외부 장치로부터 송신되는 신호의 수신 여부에 관계없이, 저속으로 동작하는 클록 신호는 생성되기 때문에, 불필요하게 전력을 소비해 버린다. 또한, 전지가 설치되지 않은 패시브형의 태그에 대한 이용은 어렵다.
본 발명은, 상기 문제를 감안하여, 클록 신호의 생성을 제어함으로써, 소비 전력의 저감을 도모하는 것을 과제로 한다.
본 발명의 반도체 장치의 일 형태는, 외부와의 신호의 송수신을 제어하는 송수신 제어 회로와, 수신 신호에 포함되는 에지를 검출하고, 또 링 오실레이터의 동작을 제어하는 링 오실레이터 제어 회로와, 링 오실레이터의 동작에 기초하여 클록 신호를 생성하는 클록 생성 회로와, 클록 신호가 공급됨으로써 동작을 행하는 로직 회로를 가지고, 송수신 제어 회로가 외부와 신호의 송수신을 행하는 기간에 있어서, 링 오실레이터 제어 회로가 수신 신호에 포함되는 에지를 검출한 경우에, 링 오실레이터의 동작을 시작시켜 클록 생성 회로로부터 클록 신호를 출력시켜, 송수신 제어 회로로부터 외부로의 응답 신호의 송신이 종료한 경우에 링 오실레이터의 동작을 정지시켜 클록 생성 회로로부터의 클록 신호의 출력을 정지하는 것을 특징으로 한다.
또한, 본 발명의 반도체 장치의 일 형태는, 상기 구성에 있어서 링 오실레이 터 제어 회로는, 수신 신호에 포함되는 에지를 검출하는 에지 검출 회로와, 로직 회로의 상태를 판정하는 판정 회로와, 링 오실레이터의 동작을 제어하는 동작 제어 회로를 가지고, 에지 검출 회로 및 판정 회로의 동작에 기초하여 동작 제어 회로가 링 오실레이터의 동작 여부를 결정하는 것을 특징으로 한다.
또한, 본 발명의 반도체 장치의 일 형태는, 상기 구성에 있어서, 링 오실레이터 제어 회로는, 에지를 검출하는 에지 검출 회로와, 에지 수를 카운트하는 에지 카운터 회로와, 에지 검출 회로 및 에지 카운터 회로로부터 출력된 신호에 기초하여 데이터 신호의 수신 시작 여부를 판정하는 수신 신호 판정 회로와 로직 회로의 상태를 판정하는 판정 회로와, 링 오실레이터의 동작을 제어하는 동작 제어 회로를 가지고, 수신 신호 판정 회로 및 판정 회로의 동작에 기초하여 동작 제어 회로가 링 오실레이터의 동작 여부를 결정하는 것을 특징으로 한다.
또한, 본 발명의 반도체 장치의 일 형태는, 상기 구성에 있어서, 송수신 제어 회로가 외부와 신호의 송수신을 행하는 기간에 있어서, 에지를 검출할 때까지 클록 신호의 출력을 정지 상태로 하는 것을 특징으로 한다.
또한, 본 발명의 반도체 장치의 구동 방법의 일 형태는, 외부와의 신호의 송수신을 제어하는 송수신 제어 회로와, 수신 신호에 포함되는 에지를 검출하고, 또 링 오실레이터의 동작을 제어하는 링 오실레이터 제어 회로와, 링 오실레이터의 동작에 기초하여 클록 신호를 생성하는 클록 생성 회로와, 클록 신호가 공급됨으로써 동작을 행하는 로직 회로를 가지고, 송수신 제어 회로가 외부와 신호의 송수신을 행하는 기간에 있어서, 송수신 제어 회로가 외부로부터 수신 신호를 수신한 후에 수신 신호를 디지털 신호로 변환하여, 링 오실레이터 제어 회로에 출력하고, 링 오실레이터 제어 회로에서 디지털 신호로 변환된 수신 신호에 포함되는 에지를 검출하고, 에지가 검출된 후에 링 오실레이터의 동작을 시작시켜, 링 오실레이터의 동작이 시작됨으로써 클록 생성 회로로부터 클록 신호를 출력시키고 클록 신호가 출력된 후에 로직 회로의 동작을 시작시키고, 로직 회로로부터 출력되는 응답 신호를 송수신 제어 회로를 통하여 외부에 송신시키고, 응답 신호의 송신이 종료한 후에 링 오실레이터를 정지시키고, 클록 생성 회로로부터 클록 신호의 출력을 정지하는 것을 특징으로 한다.
또한, 본 발명의 반도체 장치의 구동 방법의 일 형태는, 상기 구성에 있어서, 에지를 검출할 때까지 클록 신호의 출력을 정지 상태로 하는 것을 특징으로 한다.
본 발명을 사용함으로써, 클록 신호의 생성을 제어하고 소비 전력을 저감할 수 있다.
이하, 본 발명의 실시형태에 대하여, 도면을 참조하여 설명한다. 그러나, 본 발명은 많은 다른 모양으로 실시하는 것이 가능하고, 본 발명의 취지 및 범위에서 벗어남이 없이 형태 및 상세한 사항을 다양하게 변경할 수 있다는 것은 당업자라면 용이하게 이해할 수 있다. 따라서, 본 발명이 하기 실시형태의 기재 내용에 한정하여 해석되는 것은 아니다. 또한, 본 명세서 중의 도면에 있어서, 동일 부분 또는 동일 기능을 가지는 부분에는 동일한 부호를 붙이고, 그 반복 설명은 생략하는 경우가 있다.
(실시형태 1)
본 실시형태에서는, 본 발명의 반도체 장치의 구성의 일례에 관하여, 도면을 참조하여 설명한다.
본 실시형태에서 나타내는 반도체 장치는, 신호의 송수신을 행하는 기간에 있어서, 상기 반도체 장치의 동작에 클록 신호가 필요하게 되는 기간에 클록 신호를 생성하고, 동작에 클록 신호가 필요하지 않은 경우에는, 클록 신호의 생성을 정지시키는 구성으로 한다. 이하에 구체적인 구성에 관하여 설명한다.
우선, 본 실시형태의 반도체 장치의 구성에 관하여, 도 1을 참조하여 설명한다. 또한, 도 1에서는 반도체 장치(200)가 외부 장치(220)와 신호의 송수신을 행하는 경우를 나타낸다.
또한, 본 실시형태에서는, 송수신 제어 회로(221) 및 데이터 신호 발생 회로(222)를 가지는 외부 장치(220)가 송수신 제어 회로(221)를 통하여 반도체 장치(200)와 신호(217,232)의 송수신을 행하는 경우에 대하여 설명한다. 외부 장치(220)로부터 반도체 장치(200)에 송신되는 신호(232)는, 데이터 신호 발생 회로(222)로부터 출력된 데이터 신호(231)가 송수신 제어 회로(221)에서 반송파와 합성되어 생성된다. 즉, 신호(232)에는, 반송파만으로 이루어지는 신호와, 반송파와 데이터 신호(231)가 합성된 신호가 포함되어 있다.
외부 장치(220)는, 반도체 장치(200)와 정보의 송수신을 행하는 것이라면 좋 고, 예를 들면, 정보를 판독하는 리더나, 판독 기능 및 기록 기능을 구비한 리더/라이터 등을 들 수 있다. 또한, 판독 기능과 기록 기능 중에 하나, 또는 양쪽을 구비한 휴대 전화기나 컴퓨터 등도 포함된다.
본 명세서에 있어서, 반도체 장치(200)가 외부(여기서는, 외부 장치(220))와 신호의 송수신을 행하는 기간이란, 반도체 장치(200)가 외부 장치(220)로부터 신호(232)를 수신하는 경우를 의미한다. 따라서, 상기 기간에는, 반도체 장치(200)가 외부 장치(220)로부터 반송파와 데이터 신호(231)가 합성된 신호를 수신하는 경우뿐만 아니라, 반송파만으로 이루어지는 신호를 수신하는 경우도 포함된다.
도 1에 도시하는 반도체 장치는, 적어도 송수신 제어 회로(201), 로직 회로(202), 링 오실레이터 제어 회로(203), 링 오실레이터(204), 클록 생성 회로(205)를 가진다.
송수신 제어 회로(201)는, 외부 장치(220)로부터 출력된 신호(232)를 수신하는 기능과, 반도체 장치(200)로부터 외부 장치(220)에 신호(217)를 송신하는 기능을 가진다. 또한, 송수신 제어 회로(201)는, 외부 장치(220)로부터 출력된 신호(232)를 수신한 후, 상기 신호(232)를 변환하여 링 오실레이터 제어 회로(203)와 로직 회로(202)에 신호(211)를 출력한다.
로직 회로(202)는, 외부 장치(220)로부터 수신한 신호의 해석 처리, 연산 처리를 행하는 회로이다. 송수신 제어 회로(201)로부터 공급되는 신호(211) 및 클록 생성 회로(205)로부터 공급되는 클록 신호(215)에 기초하여, 수신한 신호의 해석 처리, 연산 처리 등을 행한다. 또한, 로직 회로(202)에서, 신호의 해석 처리, 연 산 처리를 행한 후, 외부 장치(220)에 송신하기 위한 응답 신호(216)를 송수신 제어 회로(201)에 출력하고, 상기 송수신 제어 회로(201)를 통하여 외부 장치(220)에 신호(217)를 출력한다.
링 오실레이터 제어 회로(203)는, 링 오실레이터(204)를 동작시킬지 여부를 제어하는 회로이다. 송수신 제어 회로(201)로부터 공급되는 신호(211), 또는 로직 회로(202)로부터 공급되는 신호(212)에 따라, 링 오실레이터(204)의 동작 여부를 제어하는 제어 신호(213)를 출력한다.
예를 들면, 송수신 제어 회로(201)로부터 출력된 신호(211)로부터 에지(반송파에 포함되는 데이터 신호(231))를 검출한 경우에는, 링 오실레이터 제어 회로(203)로부터 링 오실레이터(204)를 동작시키는 제어 신호(213)가 출력되어, 링 오실레이터(204)의 동작이 시작된다.
한편, 로직 회로(202)로부터 출력된 응답 신호(216)가 송수신 제어 회로(201)에 출력되어, 상기 응답 신호(216)에 기초하여 반도체 장치(200)로부터 외부 장치(220)에 신호(217)가 송신되는 기간이 종료된 경우에는, 링 오실레이터(204)의 동작이 정지한다. 이 경우, 반도체 장치(200)로부터 신호(217)가 송신되는 기간이 종료되면, 로직 회로(202)로부터 출력된 신호(212)에 따라, 링 오실레이터 제어 회로(203)로부터 출력되는 제어 신호(213)에 기초하여 링 오실레이터(204)가 정지된다.
링 오실레이터(204)는, 신호를 발진시키는 기능을 가지는 회로이며, 인버터를 홀수개 직렬로 접속하는 구성으로 할 수 있다. 본 실시형태에서는, 링 오실레 이터(204)는 링 오실레이터 제어 회로(203)로부터 출력되는 제어 신호(213)에 따라 동작할지 여부가 제어된다. 링 오실레이터(204)가 동작하는 경우에는, 클록 생성 회로(205)에 발진 신호(214)를 출력한다. 또한, 본 실시형태에서 나타내는 반도체 장치에서는, 신호를 발진시키는 기능을 가지는 회로는, 링 오실레이터에 한정되지 않는다. 링 오실레이터 대신에 수정 발진기, 멀티 바이브레이터 등을 형성하는 구성으로 하여도 좋다.
클록 생성 회로(205)는, 클록 신호를 생성하는 회로이며, 링 오실레이터(204)로부터 공급되는 제어 신호(213)에 기초하여 클록 신호(215)를 생성한다. 클록 생성 회로(205)에서 생성된 클록 신호(215)는 로직 회로(202)와 링 오실레이터 제어 회로(203)에 공급된다. 클록 신호(215)에 기초하여 로직 회로(202)에서 데이터 신호의 해석 처리, 연산 처리 등이 행해진다.
다음, 링 오실레이터 제어 회로(203)의 구체적인 구성에 관하여, 도 2를 참조하여 설명한다.
링 오실레이터 제어 회로(203)는, 에지 검출 회로(241), 수신 신호 판정 회로(243), 동작 제어 회로(244), 판정 회로(245)를 가진다.
에지 검출 회로(241)는, 송수신 제어 회로(201)로부터 출력되는 신호(211)에 포함되는 에지(반송파에 포함되는 데이터 신호)를 검출하는 회로이다. 에지 검출 회로(241)에서, 에지가 검출된 경우, 에지 검출 회로(241)로부터 출력되는 신호(251)에 의하여, 수신 신호에서 에지가 검출된 것이 수신 신호 판정 회로(243)로 전해진다.
수신 신호 판정 회로(243)는, 에지 검출 회로(241)에서 에지가 검출된 경우에는, 상기 에지 검출 회로(241)로부터 출력된 신호(251)에 기초하여, 데이터 신호의 수신 시작이라고 판정한다. 또한, 수신 신호 판정 회로(243)로부터 출력되는 신호(253)에 의하여, 데이터 신호의 수신을 시작한 것이 동작 제어 회로(244)로 전해진다. 또한, 도 2의 구성에 있어서, 수신 신호 판정 회로(243)를 형성하지 않고, 에지 검출 회로(241)로부터 출력된 신호(251)를 직접 동작 제어 회로(244)에 입력시키는 구성으로 하여도 좋다.
동작 제어 회로(244)는, 수신 신호 판정 회로(243)로부터 출력되는 신호(253), 또는 판정 회로(245)로부터 출력되는 신호(254)에 따라, 링 오실레이터(204)의 동작 여부를 상기 동작 제어 회로(244)로부터 출력되는 신호(213)를 사용하여 제어한다. 구체적으로는, 수신 신호 판정 회로(243)로부터 출력되는 신호(253)에 의하여 데이터 신호의 수신을 시작한 사인(sign)이 있는 경우에는, 동작 제어 회로(244)로부터 링 오실레이터(204)의 동작을 시작시키는 제어 신호(213)가 출력된다.
판정 회로(245)는, 클록 생성 회로(205)로부터 출력되는 클록 신호(215), 및 로직 회로(202)로부터 출력되는 신호(212)에 따라, 로직 회로(202)의 상태를 판단한다. 로직 회로(202)가 수신한 신호의 해석 처리, 연산 처리를 행한 후, 응답 신호(216)를 송수신 제어 회로(201)에 출력하여, 반도체 장치(200)로부터 외부 장치(220)로의 신호(217)의 송신이 종료한 지점에서, 판정 회로(245)로부터 출력되는 신호(254)에 기초하여, 동작 제어 회로(244)로부터 링 오실레이터(204)의 동작을 정지시키기 위한 제어 신호(213)가 출력된다.
본 실시형태에서 나타내는 반도체 장치(200)는, 외부 장치(220)로부터 신호(232)를 수신하는 모든 기간에 있어서, 상기 반도체 장치(200)에서 클록 신호(215)를 생성하는 것이 아니라, 클록 신호(215)가 필요하게 되는 동작을 행하는 기간(신호(232)의 수신 시에 있어서의 로직 회로(202)의 동작 시작부터, 반도체 장치(200)로부터 신호(217)의 송신 시)에 한하여 클록 신호(215)의 생성을 행한다. 즉, 반도체 장치(200)가 신호(232)를 수신한 시점으로부터 로직 회로(202)가 동작하기까지 의 기간, 반도체 장치(200)로부터 신호(217)의 송신이 종료한 후의 기간 등에 있어서는, 반도체 장치(200)에서 클록 신호(215)의 출력을 정지한다. 따라서, 반도체 장치(200)의 동작에 클록 신호(215)가 필요하지 않은 기간에 있어서, 링 오실레이터(204)를 정지시켜, 클록 신호(215)의 출력을 정지시키는 구성으로 할 수 있다.
또한, 본 실시형태에서 나타내는 반도체 장치는, 도 2에서 도시한 구성에 있어서, 에지 카운터 회로(242)를 형성한 구성으로 하여도 좋다(도 3 참조).
에지 카운터 회로(242)를 형성한 경우, 에지 검출 회로(241)로부터 출력된 신호(251)가 에지 카운터 회로(242)에 입력되어, 에지 수를 카운트한다. 그 후, 에지 카운터 회로(242)로부터 출력된 신호(252)가 에지 검출 회로(241)로부터 출력되는 신호(251)와 함께, 수신 신호 판정 회로(243)의 판정 신호가 된다. 즉, 수신 신호 판정 회로(243)는, 에지 검출 회로(241)로부터 출력되는 신호(251) 및 에지 카운터 회로(242)로부터 출력되는 신호(252)에 기초하여, 데이터 신호의 수신 시작 여부를 판정한다.
에지 카운터 회로(242)를 형성함으로써, 링 오실레이터(204)의 동작(발진)점(타이밍)을 제어할 수 있다.
이와 같이, 반도체 장치(200)가 외부 장치(220)로부터 신호(232)를 수신하는 모든 기간에 있어서, 클록 신호(215)를 생성하는 것이 아니라, 상기 반도체 장치(200)의 동작에 클록 신호(215)가 필요하게 되는 경우에 한하여, 링 오실레이터(204)를 동작시켜, 클록 신호(215)를 생성함으로써 소비 전력을 저감할 수 있다.
또한, 본 실시형태는, 본 명세서의 다른 실시형태에서 나타낸 반도체 장치의 구성과 적절히 조합할 수 있다.
(실시형태 2)
본 실시형태에서는, 상기 실시형태에서 나타낸 반도체 장치의 동작에 대하여 도면을 참조하여 설명한다.
우선, 상기 실시형태에서 나타내는 반도체 장치(200)가 외부 장치(220)로부터 송신된 신호(232)를 수신하고, 상기 외부 장치(220)에 응답하는 신호(217)를 송신할 때까지의 반도체 장치(200)의 동작에 관하여, 도 4의 플로우 차트를 참조하여 설명한다.
우선, 외부 장치(220)로부터 출력된 신호(232)를, 반도체 장치(200)의 송수신 제어 회로(201)에서 수신한다(301). 또한, 신호(232)에는 반송파만으로 이루어지는 신호와 반송파와 데이터 신호가 합성된 신호가 포함된다.
다음, 송수신 제어 회로(201)에 있어서, 수신한 신호(232)를 아날로그로부터 디지털로 변환(AD 변환)하고, 상기 변환된 신호(221)를 링 오실레이터 제어 회로(203)에 있어서의 에지 검출 회로(241)에 입력한다(302). 에지 검출 회로(241)에서 에지의 검출을 행한다(303). 또한, 에지가 검출된다는 것은, 수신한 신호(232)에서, 반송파와 데이터 신호가 합성된 신호를 검출하는 것을 의미한다. 에지가 검출된 경우(YES)는, 동작 제어 회로(244)로부터 출력되는 제어 회로(213)에 기초하여, 링 오실레이터(204)를 동작시킨다(304).
다음, 링 오실레이터(204)로부터 출력되는 신호(214)에 기초하여, 클록 생성 회로(205)에서 클록 신호(215)가 생성되어, 로직 회로(202) 및 링 오실레이터 제어 회로(203)에 출력된다(305).
다음, 로직 회로(202)는, 입력된 클록 신호(215)에 기초하여 수신한 신호의 해석 처리나 연산 처리를 행한 후, 응답 신호(216)를 송수신 제어 회로(201)에 출력한다(306).
다음, 반도체 장치(200)의 송수신 제어 회로(201)로부터 외부 장치(220)로의 신호(217)의 송신의 종료 여부를 판정 회로(245)에서 판정한다(307). 신호(217)의 송신이 종료한 경우[YES]에는, 동작 제어 회로(244)로부터 출력되는 제어 신호(213)에 기초하여, 링 오실레이터(204)의 동작을 정지시킨다(308). 그 후, 링 오실레이터(204)의 동작의 정지에 의하여, 클록 생성 회로(205)에서 클록 신호(215)의 생성이 정지된다(309).
이상의 (301) 내지 (309)의 동작을 반복함으로써 반도체 장치(200)가 동작한다.
다음, 반도체 장치의 동작에 관하여, 도 5의 타이밍 차트를 참조하여 설명한다. 도 5에서는, 송수신 제어 회로(201)로부터 출력되는 신호(211), 로직 회로(202)로부터 송수신 제어 회로(201)에 출력되는 응답 신호(216), 링 오실레이터(204)의 상태, 링 오실레이터 제어 회로(203)로부터 링 오실레이터(204)에 출력되는 제어 신호(213), 로직 회로(202)로부터 링 오실레이터 제어 회로(203)에 출력되는 신호(212)를 나타낸다.
우선, 반도체 장치(200)가 외부 장치(220)로부터 송신된 신호(232)를 수신한다. 기간(260)에서는, 신호(232)로서 반송파만으로 이루어지는 신호를 수신하는 경우를 나타낸다. 이 경우, 반도체 장치에 있어서, 링 오실레이터(204)는 동작하지 않고, 클록 신호(215)도 출력되지 않고, 클록 생성 신호(205)는 정지되어 있다. 기간(260)에 있어서도, 예를 들면, 반도체 장치(200)가 패시브 형의 태그로서 사용되는 경우에는, 기간(260)에서 수신하는 신호(232)에 의하여 상기 반도체 장치(200)를 구동시키기 위한 전원을 생성한다. 또한, 동작에 클록 신호(215)가 필요하지 않은 회로도 동작할 수도 있다.
수신한 신호(232)를 송수신 제어 회로(201)에서 AD 변환되어 얻어진 신호(211)에서, 에지 검출 회로(241)에서 에지가 검출되면, 링 오실레이터 제어 회로(203)로부터 출력되는 제어 신호(213)가 로우 레벨(low level)에서 하이 레벨(high level)로 변화되어, 링 오실레이터(204)가 정지 상태(270)에서 동작 상태(271)로 변화된다(기간(261)).
다음, 외부 장치(220)로부터 출력된 신호(232)에 있어서, 반송파와 데이터 신호가 합성된 신호(232)를 수신하는 기간(261)이 종료한 후, 반도체 장치(200)는 반송파만을 포함하는 신호(232)를 수신한다(기간(262)). 또한, 기간(262)에서는, 반도체 장치(200)의 로직 회로(202)에서, 로직 회로(202)에 입력된 신호(211)의 해석 처리, 연산 처리를 행한다.
그 후, 로직 회로(202)로부터 응답 신호(216)가 출력되어, 송수신 제어 회로(201)를 통하여 외부 장치(220)에 신호(217)가 송신되어, 신호(212)가 로우 레벨에서 하이 레벨이 된다(기간(263)). 반도체 장치(200)로부터 외부 장치(220)로의 신호(217)의 송신이 종료되면, 신호(212)가 하이 레벨에서 로우 레벨이 되어, 링 오실레이터(204)에 공급되는 제어 신호(213)가 하이 레벨에서 로우 레벨이 되어, 링 오실레이터(204)의 동작이 정지(동작 상태(271)에서 정지 상태(272)로 변화)된다(기간(264)). 따라서, 기간(264)에서는 클록 생성 회로(205)에서, 클록 신호(215)가 생성되지 않는다.
이와 같이, 반도체 장치가 외부 장치로부터 신호를 수신하는 모든 기간에 있어서, 클록 신호를 생성하는 것이 아니라, 상기 반도체 장치의 동작에 클록 신호가 필요하게 되는 경우에 한하여, 링 오실레이터를 동작시켜 클록 신호를 생성함으로써, 소비 전력을 저감할 수 있다.
또한, 본 실시형태는, 본 명세서의 다른 실시형태에서 나타낸 반도체 장치의 구성과 적절히 조합할 수 있다.
(실시형태 3)
본 실시형태에서는, 상기 실시형태에서 나타낸 반도체 장치의 링 오실레이터 제어 회로의 구체적인 구성에 관하여 도 6을 참조하여 설명한다.
도 3에서 도시한 반도체 장치의 구성에 있어서, 에지 검출 회로(241)는 플립플롭(flip-flop) 회로(281), 인버터 회로(282), AND 회로(283)로 형성된 구성으로 할 수 있다. 에지 카운터 회로(242)는, 플립플롭 회로(284), 플립플롭 회로(285)로 형성된 구성으로 할 수 있다. 수신 신호 판정 회로(243)는, 플립플롭 회로(286)로 형성된 구성으로 할 수 있다. 판정 회로(245)는, 플립플롭 회로(287), 인버터 회로(288), AND 회로(289)로 형성된 구성으로 할 수 있다. 동작 제어 회로(244)는, 플립플롭 회로(280)로 형성된 구성으로 할 수 있다.
또한, 도 6에서는, 플립플롭 회로(281), 플립플롭 회로(284), 플립플롭 회로(285)는 클록(C)의 입력과 출력(Q)을 가지고, 플립플롭 회로(286), 플립플롭 회로(280)는 세트(S) 및 리셋(R)의 입력과 출력(Q)을 가지고, 플립플롭 회로(287)는, (D) 및 클록(C)의 입력과 출력(Q)을 가지는 구성을 나타내지만, 이것에 한정되지 않는다.
예를 들면, 에지 카운터 회로(242)를 플립플롭 회로(284, 285)로 형성하지 않고, 카운터 회로로 형성한 구성으로 하여도 좋다.
이하에, 도 6을 참조하여, 반도체 장치(200)의 동작을 설명한다. 또한, 이하의 설명에서는, 반도체 장치(200)가 외부 장치(220)로부터 송신된 신호를 수신하여, 상기 외부 장치(220)에 응답 신호를 송신하는 경우에 있어서의 반도체 장치(200)의 동작에 관하여 설명한다.
반도체 장치가 외부 장치로부터 출력된 신호를 수신하면, 송수신 제어 회 로(201)를 통하여 신호(211)가 에지 검출 회로(241)의 플립플롭 회로(281)와 인버터 회로(282)에 입력된다. 플립플롭 회로(281)와 인버터 회로(282)로부터 출력된 신호를 AND 회로(283)에 의하여 비교함으로써, 수신한 신호(211)에 포함되는 에지가 검출된다. 그 후, AND 회로(283)로부터 출력된 신호(251)는, 플립플롭 회로(286)에 세트 신호로서 입력된다.
또한, AND 회로(283)로부터 출력되는 신호(251)는, 에지 카운터 회로(242)의 플립플롭 회로(284), 플립플롭 회로(285)를 통하여, 신호(252)로서 플립플롭 회로(286)의 리셋에 입력된다.
다음, 플립플롭 회로(286)로부터 출력된 신호(253)는, 동작 제어 회로(244)의 플립플롭 회로(280)에 세트 신호로서 입력되어, 플립플롭 회로(280)로부터 출력되는 신호(213)가 변화한다. 그 결과, 링 오실레이터(204)의 상태가 정지 상태에서 발진 상태로 된다(동작이 시작된다).
링 오실레이터(204)가 발진 상태로 되면, 클록 생성 회로(205)에서, 클록 신호(215)가 생성되고, 로직 회로(202)와, 판정 회로(245)의 플립플롭 회로(287)에 클록 신호(215)가 공급된다. 또한, 로직 회로(202)로부터 출력되는 신호(212)가 판정 회로(245)의 플립플롭 회로(287)에 입력된다.
플립플롭 회로(287)로부터 출력된 신호는, 인버터 회로(288)를 통하여 AND 회로(289)에 입력된다. 또한, AND 회로(289)에서, 로직 회로(202)로부터 출력된 신호(212)와 비교함으로써, 로직 회로(202)로부터 출력된 응답 신호(216)의 외부 장치로의 송신이 종료한 것을 검출한다. 그 후, AND 회로(289)로부터 출력되는 신 호(254)가 플립플롭 회로(280)의 리셋에 입력된다. 그 결과, 플립플롭 회로(280)로부터 출력되는 신호(213)가 변화되어, 링 오실레이터(204)의 상태가 발진 상태에서 정지 상태로 되고, 클록 생성 회로(205)로부터 클록 신호(215)의 출력이 정지된다.
이와 같이, 반도체 장치가 외부 장치로부터 신호를 수신하는 모든 기간에 있어서, 클록 신호를 생성하는 것이 아니라, 상기 반도체 장치의 동작에 클록 신호가 필요하게 되는 경우(수신 신호의 에지를 검출한 시점에서 응답 신호의 송신이 완료할 때까지)에 한하여, 링 오실레이터를 동작시켜 클록 신호를 생성함으로써 소비 전력을 저감할 수 있다.
또한, 본 실시형태는, 본 명세서의 다른 실시형태에서 나타낸 반도체 장치의 구성과 적절히 조합할 수 있다.
(실시형태 4)
본 실시형태에서는, 상기 실시형태에서 나타낸 반도체 장치의 구성에 관하여 도면을 참조하여 설명한다.
우선, 도 7을 사용하여 본 실시형태에서 나타내는 반도체 장치의 블록 구성을 설명한다. 도 7에 있어서, RFID 태그 등의 반도체 장치(이하 "RFID 태그(1001)"라고 기재한다)는, CPU(1002)와, ROM(1003)과, RAM(1004)과, 컨트롤러(1005)로 구성되는 로직 회로(1006)와, 안테나(1007)와, 공진 회로(1008)와, 전원 회로(1009)와, 리셋 회로(1010)와, 클록 생성부(1011)와, 복조 회로(1012)와, 변조 회로(1013)와, 전원 관리 회로(1014)로 구성되는 아날로그부(1015)를 가지고 있다. 도 7에 있어서, 도 1에 도시한 송수신 제어 회로는, 복조 회로(1012) 및 변조 회로(1013)로 구성되고, 링 오실레이터 제어 회로(203), 링 오실레이터(204), 클록 생성 회로(205)는 클록 생성부(1011)에 형성하는 구성으로 할 수 있다.
컨트롤러(1005)는 CPU 인터페이스(CPUIF)(1016)와, 제어 레지스터(1017)와, 코드 추출 회로(1018)와, 부호화 회로(1019)로 구성된다. 또한, 도 7에서는, 설명을 간단하게 하기 위하여, 통신 신호를 수신 신호(1020)와 송신 신호(1021)로 나누어 나타내었지만, 실제로는, 양자는 일체로 된 신호이고, RFID 태그(1001) 및 리더/라이터 사이에서 동시에 송수신된다. 수신 신호(1020)는 안테나(1007)와 공진 회로(1008)에서 수신된 후 복조 회로(1012)에 의하여 복조된다. 또한, 송신 신호(1021)는 변조 회로(1013)에 의하여 변조된 후 안테나(1007)로부터 송신된다.
도 7에 있어서, 통신 신호에 의하여 형성되는 자장 중에 RFID 태그(1001)를 두면, 안테나(1007)와 공진 회로(1008)에 의하여 유도 기전력을 일으킨다. 유도 기전력은 전원 회로(1009)의 전기 용량에 의하여 유지되고, 또한 전기 용량에 의하여 전위가 안정화되어, RFID 태그(1001)의 각 회로에 전원 전압으로서 공급된다. 리셋 회로(1010)는 RFID 태그(1001) 전체의 초기 리셋 신호를 생성한다. 예를 들면, 전원 전압의 상승에 지연하여 상승 신호를 리셋 신호로서 생성한다. 클록 생성부(1011)는 전원 관리 회로(1014)로부터 생성되는 제어 신호에 따라, 클록 신호의 주파수와 듀티비를 변경하는 구성으로 할 수 있다. 복조 회로(1012)는 ASK 방식의 수신 신호(1020)의 진폭의 변동을 "0"/"1"의 수신 데이터(1022)로서 검출한다. 복조 회로(1012)는, 예를 들어, 로우 패스 필터(low pass filter)로 한다. 또한, 변조 회로(1013)는 송신 데이터를 ASK 방식의 송신 신호(1021)의 진폭을 변동시켜 송신한다. 예를 들면, 송신 데이터(1023)가 "0"인 경우, 공진 회로(1008)의 공진점을 변화시켜, 통신 신호의 진폭을 변화시킨다. 전원 관리 회로(1014)는 전원 회로(1009)로부터 연산 회로(1006)에 공급되는 전원 전압 또는 로직 회로(1006)에서의 소비전류를 감시하고, 클록 생성부(1011)에서 클록 신호의 주파수와 듀티비를 변경하기 위한 제어 신호를 생성한다.
본 실시형태에 있어서의 RFID 태그의 동작을 설명한다. 우선, 리더/라이터로부터 송신된 수신 신호(1020)에 의하여 RFID 태그(1001)가 암호문을 포함하는 수신 신호(1020)를 수신한다. 수신 신호(1020)는 복조 회로(1012)에서 복조된 후, 코드 추출 회로(1018)에서 제어 커맨드나 암호문의 데이터 등으로 분해되어 제어 레지스터(1017)에 격납된다. 여기서, 제어 커맨드는 RFID 태그(1001)의 응답을 지정하는 데이터이다. 예를 들면, 고유 ID 번호의 송신, 동작 정지, 암호 해독 등을 지정한다. 여기서는, 암호 해독의 제어 커맨드를 수신한 것으로 한다. 또한, 클록 생성부(1011)에서 수신 신호(1020)로부터 에지가 검출된 경우에 상기 클록 생성부(1011)로부터 클록 신호(1025)가 로직 회로(1006)에 출력된다.
계속하여, 연산 회로(1006)에서, CPU(1002)가 ROM(1003)에 격납된 암호 해독 프로그램에 따라, ROM(1003)에 미리 격납된 비밀 키(1024)를 사용하여 암호문을 해독(복호)한다. 복호된 암호문(복호문)은 제어 레지스터(1017)에 격납된다. 이 때, RAM(1004)을 데이터 격납 영역으로서 사용한다. 또한, CPU(1002)는 CPUIF(1016)를 통하여 ROM(1003), RAM(1004), 제어 레지스터(1017)에 액세스한다. CPUIF(1016)는, CPU(1002)가 요구하는 어드레스로부터, ROM(1003), RAM(1004), 제어 레지스터(1017) 중, 어느 하나에 대한 액세스 신호를 생성하는 기능을 가지고 있다.
마지막으로, 부호화 회로(1019)에 있어서, 복호문으로부터 송신 데이터(1023)를 생성하고, 변조 회로(1013)에서 변조하여, 안테나(1007)로부터 송신 신호(1021)를 리더/라이터에 송신한다. 그 후, 클록 생성부(1011)로부터 출력되는 클록 신호가 정지한다.
또한, 본 실시형태에서는, 연산 방식으로서 소프트웨어적으로 처리하는 방식, 즉, CPU와 대규모 메모리로 연산 회로를 구성하고, 프로그램을 CPU에서 실행하는 방식에 대하여 설명하였지만, 목적에 따라 최적의 연산 방식을 선택하고, 이 방식에 기초하여 구성하는 것도 가능하다. 예를 들면, 연산 방식으로서, 이외에도, 연산을 하드웨어적으로 처리하는 방식과, 하드웨어 및 소프트웨어를 병용하는 방식을 적용할 수 있다. 하드웨어적으로 처리하는 방식에서는, 전용 회로로 연산 회로를 구성하면 좋다. 하드웨어 및 소프트웨어를 병용하는 방식에서는, 전용 회로와, CPU와, 메모리와, 연산 회로를 구성하고, 전용 회로에서 연산 처리의 일부분을 행하고, 나머지 연산 처리의 프로그램을 CPU에서 실행하면 좋다.
또한, 본 실시형태는, 본 명세서의 다른 실시형태에서 나타낸 반도체 장치의 구성과 적절히 조합할 수 있다.
(실시형태 5)
본 실시형태에서는, 상기 실시형태에서 나타낸 반도체 장치의 제작 방법의 일례에 대하여 설명한다. 본 실시형태에 있어서는, 안테나 회로를 포함하는 반도체 장치를 같은 기판 위에 형성하는 구성에 대하여 설명한다.
우선, 도 9a에 도시하는 바와 같이, 기판(1901)의 일 표면에 절연막(1902)을 통하여 박리층(1903)을 형성하고, 계속하여 하지막으로서 기능하는 절연막(1904)과 반도체 막(1905)(예를 들면, 비정질 규소를 함유하는 막)을 적층하여 형성한다. 또한, 절연막(1902), 박리층(1903), 절연막(1904) 및 반도체 층(1905)은, 연속하여 형성할 수 있다.
또한, 기판(1901)은, 유리 기판, 석영 기판, 금속 기판(예를 들면, 스테인리스 기판 등), 세라믹 기판, Si 기판 등의 반도체 기판 중에서 선택되는 것이다. 이 이외에도, 플라스틱 기판으로서, 폴리에틸렌 테레프탈레이트(PET), 폴리에틸렌 나프탈레이트(PEN), 폴리에테르설폰(PES), 아크릴 등의 기판을 선택할 수도 있다. 또한, 본 공정에서는, 박리층(1903)은 절연막(1902)을 통하여 기판(1901)의 전면에 형성되지만, 필요에 따라, 기판(1901)의 전면에 박리층을 형성한 후에, 포토리소그래피법에 의하여 선택적으로 형성하여도 좋다.
또한, 절연막(1902, 1904)은 CVD법이나 스퍼터링법 등을 사용하여, 산화규소, 질화규소, 산화질화규소(SiOxNy)(x > y > 0), 질화산화규소(SiNxOy)(x > y > 0) 등의 재료를 사용하여 형성한다. 예를 들면, 절연막(1902, 1904)을 2층 구조로 하는 경우, 제 1 층째의 절연막으로서 질화산화규소막을 형성하고, 제 2 층째의 절연막으로서 산화질화규소막을 형성하면 좋다. 또한, 제 1 층째의 절연막으로서 질화 규소막을 형성하고, 제 2 층째의 절연막으로서 산화규소막을 형성하여도 좋다. 절연막(1902)은, 기판(1901)으로부터 박리층(1903) 또는 그 위에 형성되는 소자에 불순물 원소가 혼입하는 것을 방지하는 블로킹 층으로서 기능하고, 절연막(1904)은 기판(1901), 및 박리층(1903)으로부터 그 위에 형성되는 소자에 불순물 원소가 혼입하는 것을 방지하는 블로킹 층으로서 기능한다. 이와 같이, 블로킹 층으로서 기능하는 절연막(1902, 1904)을 형성함으로써, 기판(1901)으로부터 Na 등의 알칼리 금속이나 알칼리 토류 금속, 또는 박리층(1903)으로부터 박리층에 포함되는 불순물 원소가, 이 위에 형성하는 소자에 악영향을 주는 것을 방지할 수 있다. 또한, 기판(1901)으로서 석영을 사용하는 경우에는 절연막(1902)을 생략하여도 좋다.
또한, 박리층(1903)은 금속막이나 금속막과 금속 산화막의 적층 구조 등을 사용할 수 있다. 금속막으로서는, 텅스텐(W), 몰리브덴(Mo), 티타늄(Ti), 탄탈(Ta), 니오브(Nb), 니켈(Ni), 코발트(Co), 지르코늄(Zr), 아연(Zn), 루테늄(Ru), 로듐(Rh), 팔라듐(Pd), 오스뮴(Os), 이리듐(Ir) 중에서 선택되는 원소 또는 상기 원소를 주성분으로 하는 합금 재료 또는 화합물 재료로 이루어지는 막을 단층 또는 적층하여 형성한다. 또한, 이들 재료는 스퍼터링법이나 플라즈마 CVD법 등의 각종 CVD법 등을 사용하여 형성할 수 있다. 금속막과 금속 산화막의 적층 구조로서는, 상술한 금속막을 형성한 후에, 산소 분위기하 또는 N2O 분위기하에 있어서의 플라즈마 처리, 산소 분위기하 또는 N2O 분위기하에 있어서의 가열 처리를 행함으로써, 금속막 표면에 상기 금속막의 산화물 또는 산화 질화물을 형성할 수 있다. 예를 들 면, 금속막으로서 스퍼터링법이나 CVD법 등에 의하여 텅스텐막을 형성한 경우, 텅스텐막에 플라즈마 처리를 행함으로써, 텅스텐막 표면에 텅스텐 산화물로 이루어지는 금속 산화막을 형성할 수 있다. 그 이외에도, 예를 들면, 금속막(예를 들면, 텅스텐)을 형성한 후에, 상기 금속막 위에 스퍼터링법으로 산화규소(SiO2) 등의 절연막을 형성함과 함께 금속막 위에 금속 산화물(예를 들면, 텅스텐 위에 텅스텐 산화물)을 형성하여도 좋다. 또한, 플라즈마 처리로서, 예를 들면, 고밀도 플라즈마 처리를 행하여도 좋다. 또한, 금속 산화막 이외에도, 금속 질화물이나 금속 산화질화물을 사용하여도 좋다. 이 경우, 금속막에 질소 분위기하 또는 질소와 산소 분위기하에서 플라즈마 처리나 가열 처리를 행하면 좋다.
또한, 반도체 막(1905)은 스퍼터링법, LPCVD법, 플라즈마 CVD법 등에 의하여, 25 nm 이상 200 nm 이하(바람직하게는 30 nm 이상 150 nm 이하)의 막 두께로 형성한다.
다음, 도 9b에 도시하는 바와 같이, 반도체 막(1905)에 레이저 빔을 조사하여 결정화를 행한다. 또한, 레이저 빔의 조사와 RTA(Rapid Thermal Annealing), 또는 퍼니스 어닐로를 사용하는 열 결정화법, 결정화를 조장하는 금속 원소를 사용하는 열 결정화법을 조합한 방법 등에 의하여 반도체 막(1905)의 결정화를 행하여도 좋다. 그 후, 얻어진 결정질 반도체 막을 원하는 형상으로 에칭하여, 결정화한 결정질 반도체 막(1905a 내지 1905f)을 형성하고, 상기 반도체 막(1905a 내지 1905f)을 덮도록 게이트 절연막(1906)을 형성한다.
또한, 게이트 절연막(1906)은 CVD법이나 스퍼터링법 등을 사용하여, 산화규소, 질화규소, 산화질화규소(SiOxNy)(x > y > 0), 질화산화규소(SiNxOy)(x > y > 0) 등의 재료를 사용하여 형성한다. 예를 들면, 게이트 절연막(1906)을 2층 구조로 하는 경우, 제 1 층째의 절연막으로서 산화질화규소막을 형성하고, 제 2 층째의 절연막으로서 질화산화규소막을 형성하면 좋다. 또한, 제 1 층째의 절연막으로서 산화규소막을 형성하고, 제 2 층째의 절연막으로서 질화규소막을 형성하여도 좋다.
결정화된 반도체 막(1905a 내지 1905f)의 제작 공정의 일례를 이하에 간단히 설명하면, 우선, 플라즈마 CVD법을 사용하여, 막 두께 50 nm 이상 60 nm 이하의 비정질 반도체 막을 형성한다. 다음, 결정화를 조장하는 금속 원소인 니켈을 함유하는 용액을 비정질 반도체 막 위에 유지시킨 후, 비정질 반도체 막에 탈수소화의 처리(500℃, 1시간)와 열 결정화 처리(550℃, 4시간)를 행하여 결정질 반도체 막을 형성한다. 그 후, 레이저 빔을 조사하고, 포토리소그래피법을 사용함으로써 결정질 반도체 막(1905a 내지 1905f)을 형성한다. 또한, 결정화를 조장하는 금속 원소를 사용하는 열 결정화를 행하지 않고, 레이저 빔의 조사만으로 비정질 반도체 막의 결정화를 행하여도 좋다.
또한, 결정화에 사용하는 레이저 발진기로서는, 연속 발진형 레이저 발진기(CW 레이저 발진기)나 펄스 발진형 레이저 발진기(펄스 레이저 발진기)를 사용할 수 있다. 여기서 사용할 수 있는 레이저 빔은, Ar 레이저, Kr 레이저, 엑시머 레이저 등의 기체 레이저, 단결정의 YAG, YVO4, 포스터라이트(forsterite)(Mg2SiO4), YAlO3, GdVO4, 또는 다결정(세라믹)의 YAG, Y2O3, YVO4, YAlO3, GdVO4에, 도펀트로서 Nd, Yb, Cr, Ti, Ho, Er, Tm, Ta 중 1종 또는 복수종이 첨가된 것을 매질로 하는 레이저, 유리 레이저, 루비 레이저, 알렉산드라이트 레이저, Ti: 사파이어 레이저, 구리 증기 레이저 또는 금 증기 레이저 중 1종 또는 복수종으로부터 발진되는 레이저 빔을 사용할 수 있다. 이러한 레이저 빔의 기본파, 및 이들 기본파의 제 2 고조파 내지 제 4 고조파의 레이저 빔을 조사함으로써, 대립경의 결정을 얻을 수 있다. 예를 들면, Nd: YVO4 레이저(기본 파 1064 nm)의 제 2 고조파(532 nm)나 제 3 고조파(355 nm)를 사용할 수 있다. 이때 레이저의 파워 밀도는 0.01 MW/cm2 이상 100 MW/cm2 이하정도(바람직하게는 0.1 MW/cm2 내지 10 MW/cm2)가 필요하다. 그리고, 주사 속도를 10 cm/sec 이상 2000 cm/sec 이하 정도로 하여 조사한다. 또한, 단결정의 YAG, YVO4, 포스터라이트(Mg2SiO4), YAlO3, GdVO4, 또는 다결정(세라믹)의 YAG, Y2O3, YVO4, YAlO3, GdVO4에, 도펀트로서 Nd, Yb, Cr, Ti, Ho, Er, Tm, Ta 중 1종 또는 복수종이 첨가된 것을 매질로 하는 레이저, Ar 이온 레이저, 또는 Ti: 사파이어 레이저는, 연속 발진을 시킬 수 있고, 모드 동기 등을 행함으로써 10 MHz 이상의 발진 주파수로 펄스 발진시킬 수도 있다. 10 MHz 이상의 발진 주파수로 레이저 빔을 발진시키면, 반도체 막이 레이저에 의하여 용융되고 나서 고화하는 사이에, 다음 펄스가 반도체 막에 조사된다. 따라서, 발진 주파수가 낮은 펄스 레이저를 사용하는 경우와 달리, 반도체 막 중에 있어서 고액 계면을 연속적으로 이동시 킬 수 있기 때문에, 주사 방향을 향하여 연속적으로 성장한 결정립을 얻을 수 있다.
또한, 게이트 절연막(1906)은 반도체 막(1905a 내지 1905f)에 대하여 상기 고밀도 플라즈마 처리를 행하여, 표면을 산화 또는 질화함으로써 형성하여도 좋다. 예를 들면, He, Ar, Kr, Xe 등의 희소 가스와, 산소, 산화질소(NO2), 암모니아, 질소, 수소 등의 혼합 가스를 도입한 플라즈마 처리로 형성한다. 이 경우의 플라즈마의 여기는, 마이크로파의 도입에 의하여 행하면, 저전자 온도에서 고밀도의 플라즈마를 생성할 수 있다. 상기 고밀도 플라즈마로 생성된 산소 라디칼(OH 라디칼을 포함하는 경우도 있다)이나 질소 라디칼(NH 라디칼을 포함하는 경우도 있다)에 의하여, 반도체 막의 표면을 산화 또는 질화할 수 있다.
이러한 고밀도 플라즈마를 사용한 처리에 의하여, 1 nm 이상 20 nm 이하, 대표적으로는 5 nm 이상 10 nm 이하의 절연막이 반도체 막에 형성된다. 이 경우의 반응은 고상 반응이기 때문에, 상기 절연막과 반도체 막의 계면 준위 밀도를 극히 낮게 할 수 있다. 이러한 고밀도 플라즈마 처리는, 반도체 막(결정성 규소, 또는 다결정 규소)을 직접 산화(또는 질화)하기 때문에, 형성되는 절연막의 두께의 편차를 극히 작게 할 수 있다. 또한, 결정성 규소의 결정립계에 있어서도 강하게 산화되지 않기 때문에, 매우 바람직한 상태가 된다. 즉, 여기서 나타내는 고밀도 플라즈마 처리에 의하여 반도체 막의 표면을 고상 산화함으로써, 결정립계에서 지나치게 산화 반응을 시키지 않고, 균일성이 좋고 계면 준위 밀도가 낮은 절연막을 형성 할 수 있다.
또한, 게이트 절연막(1906)은 고밀도 플라즈마 처리에 의하여 형성되는 절연막만을 사용하여도 좋고, 상기 절연막에 플라즈마나 열 반응을 이용한 CVD법을 사용하여 산화규소, 산화질화규소, 또는 질화규소의 절연막 중, 어느 하나 또는 복수를 퇴적하여, 적층시켜도 좋다. 어쨌든, 고밀도 플라즈마로 형성한 절연막을 게이트 절연막의 일부 또는 전부에 포함하여 형성되는 트랜지스터는 특성의 편차를 작게 할 수 있다.
또한, 반도체 막에 대하여, 연속 발진 레이저 또는 10 MHz 이상의 주파수로 발진하는 레이저 빔을 조사하면서 일 방향으로 주사하여 결정화시켜 얻어진 반도체 막(1905a 내지 1905f)은 그 빔의 주사 방향으로 결정이 성장하는 특성이 있다. 그 주사 방향을 채널 길이 방향(채널 형성 영역이 형성되었을 때 캐리어가 흐르는 방향)에 맞추어 트랜지스터를 배치하고, 상기 게이트 절연막(1906)을 조합함으로써, 특성의 편차가 작고, 또한 전계 효과 이동도가 높은 박막 트랜지스터(TFT : Thin Film Transistor)를 얻을 수 있다.
다음, 게이트 절연막(1906) 위에, 제 1 도전막과 제 2 도전막을 적층하여 형성한다. 여기서는, 제 1 도전막은 CVD법이나 스퍼터링법 등에 의하여 20 nm 이상 100 nm 이하의 두께로 형성한다. 제 2 도전막은 100 nm 이상 400 nm 이하의 두께로 형성한다. 제 1 도전막과 제 2 도전막은, 탄탈(Ta), 텅스텐(W), 티타늄(Ti), 몰리브덴(Mo), 알루미늄(Al), 구리(Cu), 크롬(Cr), 니오브(Nb) 등 중에서 선택된 원소 또는 이들 원소를 주성분으로 하는 합금 재료 또는 화합물 재료로 형성한다. 또는, 인 등의 불순물 원소를 도핑한 다결정 규소로 대표되는 반도체 재료에 의하여 형성한다. 제 1 도전막과 제 2 도전막의 조합 예를 들면, 질화탄탈막과 텅스텐막, 질화텅스텐막과 텅스텐막, 질화몰리브덴막과 몰리브덴막 등을 들 수 있다. 텅스텐이나 질화탄탈은, 내열성이 높기 때문에, 제 1 도전막과 제 2 도전막을 형성한 후에, 열 활성화를 목적으로 한 가열 처리를 행할 수 있다. 또한, 2 층 구조가 아니라, 3 층 구조인 경우에는, 몰리브덴막과 알루미늄막과 몰리브덴막의 적층 구조를 채용하면 좋다.
다음, 포토리소그래피법을 사용하여 레지스트로 이루어지는 마스크를 형성하고, 게이트 전극과 게이트 선을 형성하기 위한 에칭 처리를 행하여, 반도체 막(1905a 내지 1905f)의 상방에 게이트 전극(1907)을 형성한다. 여기서는, 게이트 전극(1907)으로서, 제 1 도전막(1907a)과 제 2 도전막(1907b)의 적층 구조로 형성한 예를 나타낸다.
다음, 도 9c에 도시하는 바와 같이, 게이트 전극(1907)을 마스크로 하여 반도체 막(1905a 내지 1905f)에, 이온 도핑법 또는 이온 주입법에 의하여, n형을 부여하는 불순물 원소를 저농도로 첨가한 후, 포토리소그래피법에 의하여 레지스트로 이루어지는 마스크를 선택적으로 형성하여, 반도체 막(1905c, 1905e)에 p형을 부여하는 불순물 원소를 고농도로 첨가한다. n형을 나타내는 불순물 원소로서는 인(P)이나 비소(As) 등을 사용할 수 있다. p형을 나타내는 불순물 원소로서는, 붕소(B)나 알루미늄(Al)이나 갈륨(Ga) 등을 사용할 수 있다. 여기서는, n형을 부여하는 불순물 원소로서 인(P)을 사용하여, 1×1015/cm3 이상 1×1019/cm3 이하의 농도로 함유되도록 반도체 막(1905a 내지 1905f)에 선택적으로 도입하여, n형을 나타내는 불순물 영역(1908)을 형성한다. 또한, p형을 부여하는 불순물 원소로서 붕소(B)를 사용하고, 1×1019/cm3 이상 1×1020/cm3이하의 농도로 함유되도록 선택적으로 반도체 막(1905c, 1905e)에 도입하여, p형을 나타내는 불순물 영역(1909)을 형성한다.
계속하여, 게이트 절연막(1906)과 게이트 전극(1907)을 덮도록 절연막을 형성한다. 절연막은 플라즈마 CVD법이나 스퍼터링법 등에 의하여, 규소, 규소의 산화물 또는 규소의 질화물의 무기 재료를 포함하는 막, 및 유기 수지 등의 유기 재료를 포함하는 막을, 단층 또는 적층하여 형성한다. 다음, 절연막을, 수직 방향을 주체로 한 이방성 에칭에 의하여 선택적으로 에칭하여, 게이트 전극(1907)의 측면에 접하는 절연막(1910)(사이드 월(side wall)이라고도 불린다)을 형성한다. 절연막(1910)은, LDD(Lightly Doped Drain) 영역의 형성할 때의 도핑용 마스크로서 사용한다.
계속하여, 포토리소그래피법에 의하여 형성한 레지스트로 이루어지는 마스크와, 게이트 전극(1907) 및 절연막(1910)을 마스크로서 사용하여, 반도체 막(1905a, 1905b, 1905d, 1905f)에 n형을 부여하는 불순물 원소를 고농도로 첨가하여, n형을 나타내는 불순물 영역(1911)을 형성한다. 여기서는, n형을 부여하는 불순물 원소로서 인(P)을 사용하고, 1×1019/cm3 이상 1×1020/cm3이하의 농도로 함유되도록 반도체 막(1905a, 1905b, 1905d, 1905f)에 선택적으로 도입하여, 불순물 영역(1908)보 다 고농도의 n형을 나타내는 불순물 영역(1911)을 형성한다.
이상의 공정에 의하여, 도 9d에 도시하는 바와 같이, n채널형 박막 트랜지스터(1900a, 1900b, 1900d, 1900f)와 p채널형 박막 트랜지스터(1900c, 1900e)가 형성된다.
또한, n채널형 박막 트랜지스터(1900a)는, 게이트 전극(1907)과 겹치는 반도체 막(1905a)의 영역에 채널 형성 영역이 형성되고, 게이트 전극(1907) 및 절연막(1910)과 겹치지 않는 영역에 소스 영역 또는 드레인 영역을 형성하는 불순물 영역(1911)이 형성되고, 절연막(1910)과 겹치는 영역이며 채널 형성 영역과 불순물 영역(1911)의 사이에 저농도 불순물 영역(LDD 영역)이 형성된다. 또한, n채널형 박막 트랜지스터(1900b, 1900d, 1900f)에도 마찬가지로, 채널 형성 영역, 저농도 불순물 영역 및 불순물 영역(1911)이 형성된다.
또한, p채널형 박막 트랜지스터(1900c)는 게이트 전극(1907)과 겹치는 반도체 막(1905c)의 영역에 채널 형성 영역이 형성되고, 게이트 전극(1907)과 겹치지 않는 영역에 소스 영역 또는 드레인 영역을 형성하는 불순물 영역(1909)이 형성된다. 또한, p채널형 박막 트랜지스터(1900e)도 마찬가지로 채널 형성 영역 및 불순물 영역(1909)이 형성된다. 또한, 여기서는, p채널형 박막 트랜지스터(1900c, 1900e)에는 LDD 영역을 형성하지 않지만, p채널형 박막 트랜지스터에 LDD 영역을 형성하여도 좋고, n채널형 박막 트랜지스터에 LDD 영역을 형성하지 않는 구성으로 하여도 좋다.
다음, 도 10a에 도시하는 바와 같이, 반도체 막(1905a 내지 1905f), 게이트 전극(1907) 등을 덮도록, 절연막을 단층 또는 적층하여 형성하고, 상기 절연막 위에 박막 트랜지스터(1900a 내지 1900f)의 소스 영역 또는 드레인 영역을 형성하는 불순물 영역(1909, 1911)과 전기적으로 접속하는 도전막(1913)을 형성한다. 절연막은 CVD법, 스퍼터링법, SOG법, 액적토출법, 스크린 인쇄법 등에 의하여, 규소의 산화물 및 규소의 질화물 등의 무기 재료, 폴리이미드, 폴리아미드, 벤조시클로부텐, 아크릴, 에폭시 등의 유기 재료, 실록산 재료 등 중, 어느 하나 또는 복수를 단층 또는 적층으로 형성한다. 여기서는, 상기 절연막을 2층으로 형성하고, 제 1 층째 절연막(1912a)으로서 질화산화규소막으로 형성하고, 제 2 층째 절연막(1912b)으로서 산화질화규소막으로 형성한다. 또한, 도전막(1913)은 반도체 막(1900a 내지 1900f)의 소스 전극 또는 드레인 전극을 형성한다.
또한, 절연막(1912a, 1912b)을 형성하기 전에, 또는 절연막(1912a, 1912b) 중 하나 또는 복수의 박막을 형성한 후에, 반도체 막의 결정성의 회복이나 반도체 막에 첨가된 불순물 원소의 활성화, 반도체 막의 수소화를 목적으로 한 가열 처리를 행하면 좋다. 가열 처리에는, 열 어닐법, 레이저 어닐법 또는 RTA법 등을 적용하면 좋다.
또한, 도전막(1913)은, CVD법이나 스퍼터링법 등에 의하여, 알루미늄(Al), 텅스텐(W), 티타늄(Ti), 탄탈(Ta), 몰리브덴(Mo), 니켈(Ni), 백금(Pt), 구리(Cu), 금(Au), 은(Ag), 망간(Mn), 네오디뮴(Nd), 탄소(C), 및 규소(Si) 중에서 선택된 원소, 또는 이들 원소를 주성분으로 하는 합금 재료 또는 화합물 재료로, 단층 또는 적층으로 형성한다. 알루미늄을 주성분으로 하는 합금 재료란, 예를 들면, 알루미 늄을 주성분으로 하여 니켈을 함유하는 재료, 또는 알루미늄을 주성분으로 하여 니켈과, 탄소와 규소 중의 어느 하나 또는 양쪽을 함유하는 합금 재료 등을 사용할 수 있다. 도전막(1913)은, 예를 들면, 배리어 막과 알루미늄규소(Al-Si)막과 배리어 막의 적층 구조, 배리어 막과 알루미늄규소(Al-Si)막과 질화티타늄막과 배리어 막의 적층 구조를 채용하면 좋다. 또한, 배리어 막은 티타늄, 티타늄의 질화물, 몰리브덴, 또는 몰리브덴의 질화물로 이루어지는 박막에 상당한다. 알루미늄이나 알루미늄규소는 저항값이 낮고, 저렴하기 때문에, 도전막(1913)을 형성하는 재료로서 최적이다. 또한, 상층과 하층의 배리어층을 형성하면, 알루미늄이나 알루미늄 규소의 힐록의 발생을 방지할 수 있다. 또한, 환원성이 높은 원소인 티타늄으로 이루어지는 배리어 막을 형성하면, 결정질 반도체 막 위에 얇은 자연 산화막이 생겼더라도, 상기 자연 산화막이 환원되어, 결정질 반도체 막과 양호한 콘택트를 취할 수 있다.
다음, 도전막(1913)을 덮도록, 절연막(1914)을 형성하고, 상기 절연막(1914) 위에, 반도체 막(1900a, 1900f)의 소스 전극 또는 드레인 전극을 형성하는 도전막(1913)과 각각 전기적으로 접속하는 도전막(1915a, 1915b)을 형성한다. 또한, 반도체 막(1900b, 1900e)의 소스 전극 또는 드레인 전극을 형성하는 도전막(1913)과 각각 전기적으로 접속하는 도전막(1916a, 1916b)을 형성한다. 또한, 도전막(1915a, 1915b)과 도전막(1916a, 1916b)은 동일한 재료로 동시에 형성하여도 좋다. 도전막(1915a, 1915b)과 도전막(1916a, 1916b)은, 상술한 도전막(1913)에 사용할 수 있는 재료 중에서 어느 하나를 사용하여 형성할 수 있다.
계속하여, 도 10b에 도시하는 바와 같이, 도전막(1916a, 1916b)에 안테나로서 기능하는 도전막(1917a, 1917b)이 전기적으로 접속되도록 형성한다.
또한, 절연막(1914)은 CVD법이나 스퍼터링법 등에 의하여, 산화규소(SiOx), 질화규소(SiNx), 산화질화규소(SiOxNy)(x > y), 질화산화규소(SiNxOy)(x > y) 등의 산소 또는 질소를 함유하는 절연막이나 DLC(다이아몬드 라이크 카본) 등의 탄소를 함유하는 막, 에폭시, 폴리이미드, 폴리아미드, 폴리비닐페놀, 벤조시클로부텐, 아크릴 등의 유기 재료 또는 실록산 수지 등의 실록산 재료로 이루어지는 단층 또는 적층 구조로 형성할 수 있다. 또한, 실록산 재료란, Si - O - Si 결합을 포함하는 재료에 상당한다. 실록산은, 규소(Si)와 산소(O)의 결합으로 골격 구조가 구성된다. 치환기로서, 적어도 수소를 함유하는 유기기(예를 들면, 알킬기, 방향족 탄화수소)가 사용된다. 치환기로서, 플루오로기를 사용할 수도 있다. 또한, 치환기로서, 적어도 수소를 포함하는 유기기와, 플루오로기를 사용하여도 좋다.
또한, 도전막(1917a, 1917b)은 CVD법, 스퍼터링법, 스크린 인쇄나 그라비아 인쇄 등의 인쇄법, 액적토출법, 디스펜서법, 도금법 등을 사용하여, 도전성 재료에 의하여 형성한다. 도전막(1917a, 1917b)은, 알루미늄(Al), 티타늄(Ti), 은(Ag), 구리(Cu), 금(Au), 백금(Pt), 니켈(Ni), 팔라듐(Pd), 탄탈(Ta), 몰리브덴(Mo) 중에서 선택된 원소, 또는 이들 원소를 주성분으로 하는 합금 재료 또는 화합물 재료로, 단층 구조 또는 적층 구조로 형성한다.
예를 들면, 스크린 인쇄법을 사용하여 안테나로서 기능하는 도전막(1917a, 1917b)을 형성하는 경우에는, 입자 직경이 수 nm 내지 수십 μm의 도전체 입자를 유기 수지에 용해 또는 분산시킨 도전성 페이스트를 선택적으로 인쇄함으로써 형성할 수 있다. 도전체 입자로서는, 은(Ag), 금(Au), 구리(Cu), 니켈(Ni), 백금(Pt), 팔라듐(Pd), 탄탈(Ta), 몰리브덴(Mo) 및 티타늄(Ti) 등 중에서 어느 하나 이상의 금속 입자나 할로겐화 은의 미립자, 또는 분산성 나노 입자를 사용할 수 있다. 또한, 도전성 페이스트에 함유되는 유기 수지는, 금속 입자의 바인더, 용매, 분산제 및 피복재로서 기능하는 유기 수지로부터 선택된 하나 또는 복수를 사용할 수 있다. 대표적으로는, 에폭시 수지, 실리콘(silicone) 수지 등의 유기 수지를 들 수 있다. 또한, 도전막의 형성에 있어서, 도전성 페이스트를 압출한 후에 소성하는 것이 바람직하다. 예를 들면, 도전성 페이스트의 재료로서, 은을 주성분으로 하는 미립자(예를 들면, 입자직경 1 nm 이상 100 nm 이하)를 사용하는 경우, 150℃ 이상 300℃ 이하의 온도 범위에서 소성함으로써 경화시켜 도전막을 얻을 수 있다. 또한, 땜납이나 납프리 땜납을 주성분으로 하는 미립자를 사용하여도 좋고, 이 경우는 입자직경 20 μm 이하의 미립자를 사용하는 것이 바람직하다. 땜납이나 납프리 땜납은 저비용이라는 이점을 가진다.
다음, 도 10c에 도시하는 바와 같이, 도전막(1917a, 1917b)을 덮도록 절연막(1918)을 형성한 후, 박막 트랜지스터(1900a 내지 1900f), 도전막(1917a, 1917b) 등을 포함하는 층(이하, 소자 형성층(1919)이라고 기재한다)을 기판(1901)으로부터 박리한다. 여기서는, 레이저 빔(예를 들면, UV 광)을 조사함으로써, 박막 트랜지스터(1900a 내지 1900f)를 피한 영역에 개구부를 형성한 후, 물리적인 힘을 사용하 여 기판(1901)으로부터 소자 형성층(1919)을 박리할 수 있다. 또한, 기판(1901)으로부터 소자 형성층(1919)을 박리하기 전에, 형성한 개구부에 에칭제를 도입하여, 박리층(1903)을 선택적으로 제거하여도 좋다. 에칭제는 불화 할로겐 또는 할로겐 화합물을 함유하는 기체 또는 액체를 사용한다. 예를 들면, 불화 할로겐을 함유하는 기체로서 삼불화염소(ClF3)를 사용한다. 그러면, 소자 형성층(1919)은 기판(1901)으로부터 박리된 상태가 된다. 또한, 박리층(1903)은 모두 제거하지 않고 일부분을 잔존시켜도 좋다. 이렇게 함으로써, 에칭제의 소비량을 억제하여 박리층의 제거에 걸리는 처리 시간을 단축할 수 있다. 또한, 박리층(1903)의 제거를 행한 후에도, 기판(1901) 위에 소자 형성층(1919)을 유지할 수 있게 된다. 또한, 소자 형성층(1919)이 박리된 기판(1901)을 재활용함으로써, 비용을 삭감할 수 있다.
절연막(1918)은 CVD법이나 스퍼터링법 등에 의하여, 산화규소(SiOx), 질화규소(SiNx), 산화질화규소(SiOxNy)(x > y), 질화산화규소(SiNxOy)(x > y) 등의, 산소 또는 질소를 가지는 절연막이나 DLC(다이아몬드 라이크 카본)) 등의 탄소를 함유하는 막, 에폭시, 폴리이미드, 폴리아미드, 폴리비닐페놀, 벤조시클로부텐, 아크릴 등의 유기 재료 또는 실록산 수지 등의 실록산 재료로 이루어지는 단층 또는 적층 구조로 형성할 수 있다.
본 실시형태에서는, 도 11a에 도시하는 바와 같이, 레이저 빔의 조사에 의하여 소자 형성층(1919)에 개구부를 형성한 후에, 상기 소자 형성층(1919)의 한쪽 면(절연막(1918)이 노출한 면)에 제 1 시트 재료(1920)를 부착시킨 후, 기판(1901) 으로부터 소자 형성층(1919)을 박리한다.
다음, 도 11b에 도시하는 바와 같이, 소자 형성층(1919)의 다른 쪽 면(박리에 의하여 노출한 면)에 제 2 시트 재(1921)를 부착시킨 후, 가열 처리와 가압 처리 중 어느 하나 또는 양쪽을 행하여 제 2 시트 재(1921)를 부착시킨다. 제 1 시트 재(1920) 및 제 2 시트 재(1921)로서 핫 멜트(hot melt) 필름 등을 사용할 수 있다.
또한, 제 1 시트 재(1920) 및 제 2 시트 재(1921)로서, 정전기 등을 방지하는 대전 방지 대책을 실시한 필름(이하, 대전 방지 필름이라고 기재한다)을 사용할 수도 있다. 대전 방지 필름으로서는, 대전 방지 가능한 재료를 수지 중에 분산시킨 필름, 및 대전 방지 가능한 재료가 부착된 필름 등을 들 수 있다. 대전 방지 가능한 재료가 형성된 필름은 한쪽 면에 대전 방지 가능한 재료를 형성한 필름이라도 좋고, 양면에 대전 방지 가능한 재료를 형성한 필름이라도 좋다. 또한, 한쪽 면에 대전 방지 가능한 재료가 형성된 필름은, 대전 방지 가능한 재료가 형성된 면을 필름의 내측이 되도록 층에 부착하여도 좋고, 필름의 외측이 되도록 부착하여도 좋다. 또한, 대전 방지 가능한 재료는 필름의 전면 또는 일부에 형성되면 좋다. 여기서, 대전 방지 가능한 재료로서는, 금속, 인듐과 주석의 산화물(ITO), 양성 계면활성제나 양이온성 계면활성제나 비이온성 계면활성제 등의 계면활성제를 사용할 수 있다. 또한, 이 이외에도, 대전 방지 재료로서, 측쇄에 카르복실기 및 4급 암모늄염기를 가지는 가교성 공중합체 고분자를 포함하는 수지 재료 등을 사용할 수 있다. 이들 재료를 필름에 부착하거나, 이겨 넣거나, 도포하거나 함으로써 대전 방지 필름으로 할 수 있다. 대전 방지 필름으로 밀봉함으로써, 상품으로서 취급할 때, 외부로부터의 정전기 등에 의하여 반도체 소자에 악영향이 미치는 것을 억제할 수 있다.
또한, 본 실시형태에서는 소자 형성층(1919)을 기판(1901)으로부터 박리하여 사용하는 예를 나타내지만, 박리층(1903)을 형성하지 않고, 기판(1901) 위에 상기 소자 형성층(1919)을 제작하고, 반도체 장치로서 사용하여도 좋다. 또한 기판(1901)으로서 SOI(Silicon On Insulator)기판을 사용하는 경우에는, 반도체 막으로서 단결정 반도체 막을 사용하면 좋고, 반도체 막의 결정화 공정의 시간 단축을 도모할 수 있다.
이상과 같이, 본 실시형태의 제작 방법을 사용함으로써, 소형이며 물리적 형상에 대한 유연성을 가지고, 또 안정된 동작을 실현할 수 있는 반도체 장치를 제공할 수 있다.
또한, 본 실시형태는, 본 명세서의 다른 실시형태에서 나타낸 반도체 장치의 구성과 적절히 조합할 수 있다.
(실시형태 6)
본 실시형태에서는, 단결정 기판에 형성된 트랜지스터를 사용하여, 상기 실시형태에서 나타낸 반도체 장치를 제작하는 예에 대하여 설명한다.
우선, 도 12a에 도시하는 바와 같이, 반도체 기판(2300)에, 반도체 소자를 전기적으로 분리하기 위한 소자 분리용 절연막(2301)을 절연막으로 형성한다. 소자 분리용 절연막(2301)의 형성에 따라, 트랜지스터를 형성하기 위한 영역(소자 형 성 영역(2302))과, 소자 형성 영역(2303)을 전기적으로 분리할 수 있다.
반도체 기판(2300)은, 예를 들면, n형 또는 p형의 도전형을 가지는 단결정 규소 기판, 화합물 반도체 기판(GaAs 기판, InP 기판, GaN 기판, SiC 기판, 사파이어 기판, 또는 ZnSe 기판 등), 및 접합법 또는 SIMOX(Separation by IMplanted OXygen)법을 사용하여 제작된 SOI(Silicon On Insulator) 기판 중, 어느 것을 사용할 수가 있다
소자 분리용 절연막(2301)의 형성에는, 선택 산화법(LOCOS(LOCal Oxidation of Silicon) 법) 또는 트렌치 분리법 등을 사용할 수 있다.
또한, 본 실시형태에서는 n형의 도전형을 가지는 단결정 규소 기판을 반도체 기판(2300)으로서 사용하여, 소자 형성 영역(2303)에 p웰(2304)을 형성한 예를 나타낸다. 반도체 기판(2300)의 소자 형성 영역(2303)에 형성된 p웰(2304)은, p형의 도전형을 부여하는 불순물 원소를 소자 형성 영역(2303)에 선택적으로 도입함으로써 형성할 수 있다. p형을 부여하는 불순물 원소로서는, 붕소(B)나 알루미늄(Al)이나 갈륨(Ga) 등을 사용할 수 있다. 또한 반도체 기판(2300)으로서 p형의 도전형을 가지는 반도체 기판을 사용하는 경우, 소자 형성 영역(2302)에 n형을 부여하는 불순물 원소를 선택적으로 도입하여, n웰을 형성하면 좋다.
또한, 본 실시형태에서는, 반도체 기판(2300)으로서 n형의 도전형을 가지는 반도체 기판을 사용하기 때문에, 소자 형성 영역(2302)에는 불순물 원소를 도입하지 않는다. 그러나, n형을 부여하는 불순물 원소를 도입함으로써 소자 형성 영역(2302)에 n웰을 형성하여도 좋다. n형을 부여하는 불순물 원소로서는, 인(P)이 나 비소(As) 등을 사용할 수 있다.
다음, 도 12b에 도시하는 바와 같이, 소자 형성 영역(2302, 2303)을 덮도록 절연막(2305, 2306)을 각각 형성한다. 본 실시형태에서는, 반도체 기판(2300)을 열 산화함으로써, 소자 형성 영역(2302, 2303)에 형성된 산화 규소막을, 절연막(2305, 2306)으로서 사용한다. 또한, 열 산화에 의하여 산화규소막을 형성한 후, 질화 처리를 행함으로써 산화 규소막의 표면을 질화시켜 산질화 규소막을 형성하고, 산화규소막과 산질화규소막이 적층된 층을 절연막(2305, 2306)으로서 사용하여도 좋다.
그 이외에도, 상기한 바와 같이, 플라즈마 처리를 사용하여 절연막(2305, 2306)을 형성하여도 좋다. 예를 들면, 고밀도 플라즈마 처리에 의하여 반도체 기판(2300)의 표면을 산화 또는 질화함으로써, 소자 형성 영역(2302, 2303)에 절연막(2305, 2306)으로서 사용하는 산화규소(SiOx)막 또는 질화규소(SiNx)막을 형성할 수 있다.
다음, 도 12c에 도시하는 바와 같이, 절연막(2305, 2306)을 덮도록 도전막을 형성한다. 본 실시형태에서는, 도전막으로서, 순차로 적층된 도전막(2307)과 도전막(2308)을 사용한 예를 나타낸다. 도전막은, 단층의 도전막을 사용하여도 좋고, 3층 이상의 도전막이 적층된 구조를 사용하여도 좋다.
절연막(2307, 2308)으로서, 탄탈(Ta), 텅스텐(W), 티타늄(Ti), 몰리브덴(Mo), 알루미늄(Al), 구리(Cu), 크롬(Cr), 니오브(Nb) 등을 사용할 수 있다. 또 한, 도전막(2307, 2308)은, 상기 금속으로 형성된 막 이외에, 상기 금속을 주성분으로 하는 합금으로 형성된 막, 또는 상기 금속을 포함하는 화합물을 사용하여 형성된 막을 사용하여도 좋다. 또한, 반도체 막에 도전성을 부여하는 인 등의 불순물 원소를 도핑한 다결정 규소 등의 반도체를 사용하여 형성하여도 좋다. 본 실시형태에서는, 질화 탄탈을 사용하여 도전막(2307)을 형성하고, 텅스텐을 사용하여 도전막(2308)을 형성한다.
다음, 도 13a에 도시하는 바와 같이, 적층하여 형성된 도전막(2307, 2308)을 소정의 형상으로 가공(패터닝)함으로써, 절연막(2305, 2306) 위에 게이트 전극(2309, 2310)을 형성한다.
다음, 도 13b에 도시하는 바와 같이, 소자 형성 영역(2302)을 덮도록, 레지스트로 마스크(2311)를 선택적으로 형성한다. 그리고, 소자 형성 영역(2303)에 불순물 원소를 도입한다. 마스크(2311)에 더하여, 게이트 전극(2310)도 마스크로서 기능하기 때문에, 상기 불순물 원소의 도입에 의하여, p웰(2304)에 소스 영역 및 드레인 영역으로서 기능하는 불순물 영역(2312)과, 채널 형성 영역(2313)이 형성된다. 불순물 원소는, n형을 부여하는 불순물 원소 또는 p형을 부여하는 불순물 원소를 사용한다. n형을 부여하는 불순물 원소로서는, 인(P)이나 비소(As) 등을 사용할 수 있다. p형을 부여하는 불순물 원소로서는, 붕소(B)나 알루미늄(Al)이나 갈륨(Ga) 등을 사용할 수 있다. 본 실시형태에서는, 불순물 원소로서, 인(P)을 사용한다
다음, 마스크(2311)를 제거한 후, 도 13c에 도시하는 바와 같이, 소자 형성 영역(2303)을 덮도록 레지스트로 마스크(2314)를 선택적으로 형성한다. 그리고, 소자 형성 영역(2302)에 불순물 원소를 도입한다. 마스크(2314)에 더하여, 게이트 전극(2309)도 마스크로서 기능하기 때문에, 상기 불순물 원소의 도입에 의하여, 소자 형성 영역(2302)내의 반도체 기판(2300)에 있어서, 소스 영역 및 드레인 영역으로서 기능하는 불순물 영역(2315)과, 채널 형성 영역(2316)이 형성된다. 불순물 원소로서는, n형을 부여하는 불순물 원소 또는 p형을 부여하는 불순물 원소를 사용한다. n형을 부여하는 불순물 원소로서는, 인(P)이나 비소(As) 등을 사용할 수 있다. p형을 부여하는 불순물 원소로서는, 붕소(B)나 알루미늄(Al)이나 갈륨(Ga) 등을 사용할 수 있다. 본 실시형태에서는, 도 13b에서 소자 형성 영역(2303)에 도입한 불순물 원소와 다른 도전형을 가지는 불순물 원소(예를 들면, 붕소(B))를 도입한다.
다음 도 14a에 도시하는 바와 같이, 절연막(2305, 2306), 게이트 전극(2309, 2310)을 덮도록 절연막(2317)을 형성한다. 그리고, 절연막(2317)에 콘택트 홀을 형성하고, 불순물 영역(2312, 2315)을 일부 노출시킨다. 다음, 콘택트 홀을 통하여 불순물 영역(2312, 2315)을 접속하는 도전막(2318)을 형성한다. 도전막(2318)은, CVD법이나 스퍼터링법 등에 의하여 형성할 수 있다.
절연막(2317)은, 무기 재료, 유기 재료, 또는 무기 재료와 유기 재료의 혼합 재료를 사용하여 형성할 수 있다. 예를 들면, 산화규소, 산화질화규소, 질화산화규소, DLC(다이아몬드 라이크 카본)로 대표되는 탄소를 함유하는 막, 아크릴, 에폭시, 폴리이미드, 폴리아미드, 폴리비닐페놀, 또는 벤조시클로부텐 등을 사용할 수 있다. 또한, 절연막(2317)은 그 재료에 따라, CVD법, 스퍼터링법, 액적토출법 또는 인쇄법 등으로 형성할 수 있다.
또한, 반도체 장치에 사용되는 트랜지스터는, 본 실시형태에 있어서 도시한 구조에 한정되지 않는다. 예를 들면, 역 스태거 구조라도 좋다.
다음, 도 14b에 도시하는 바와 같이 층간막(2324)을 형성한다. 그리고, 층간막(2324)을 에칭함으로써 콘택트 홀을 형성하고, 도전막(2318)의 일부를 노출시킨다. 층간막(2324)은 수지에 한정되지 않고, CVD 산화막 등 다른 막이라도 좋지만, 평탄성의 관점에서 수지인 것이 바람직하다. 또한, 감광성 수지를 사용하여, 에칭을 사용하지 않고 콘택트 홀을 형성하여도 좋다. 다음, 층간막(2324) 위에, 콘택트 홀을 통하여 도전막(2318)과 접하는 배선(2325)을 형성한다.
다음, 안테나로서 기능하는 도전막(2326)을, 배선(2325)과 접하도록 형성한다. 도전막(2326)은, 은(Ag), 금(Au), 구리(Cu), 팔라듐(Pd), 크롬(Cr), 백금(Pt), 몰리브덴(Mo), 티타늄(Ti), 탄탈(Ta), 텅스텐(W), 알루미늄(Al), 철(Fe), 코발트(Co), 아연(Zn), 주석(Sn), 니켈(Ni) 등의 금속을 사용하여 형성할 수 있다. 도전막(2326)은, 상기 금속으로 형성된 막 이외에, 상기 금속을 주성분으로 하는 합금으로 형성된 막, 혹은 상기 금속을 포함하는 화합물을 사용하여 형성된 막을 사용하여도 좋다. 도전막(2326)은, 상술한 막을 단층으로 사용하여도 좋고, 상술한 복수의 막을 적층하여 사용하여도 좋다.
도전막(2326)은, CVD법, 스퍼터링법, 스크린 인쇄법이나 그라비아 인쇄법 등의 인쇄법, 액적토출법, 디스펜서법, 도금법, 포토리소그래피법, 증착법 등을 사용 하여 형성할 수 있다.
또한, 본 실시형태에서는, 안테나를 반도체 소자와 동일한 기판 위에 형성하는 예에 대하여 설명하였지만, 본 발명은 이 구성에 한정되지 않는다. 반도체 소자를 형성한 후, 별도 형성한 안테나를, 집적 회로와 전기적으로 접속하도록 하여도 좋다. 이 경우, 안테나와 집적 회로의 전기적인 접속은, 이방 도전성 필름(ACF(Anisotropic Conductive Film))이나 이방 도전성 페이스트(ACP(Anisotropic Conductive Paste)) 등으로 압착시킴으로써 전기적으로 접속할 수 있다. 또한, 이 이외에, 은 페이스트, 구리 페이스트 또는 카본 페이스트 등의 도전성 접착제나 땜납 접합 등을 사용하여 접속할 수도 있다.
이상과 같이, 본 실시형태의 제작 방법을 사용함으로써, 트랜지스터의 특성의 편차를 제어할 수 있기 때문에, 반도체 장치에 사용하는 트랜지스터의 수를 적게 할 수 있고, 또 안정된 동작을 실현할 수 있는 반도체 장치를 제공할 수 있다.
또한, 본 실시형태는, 본 명세서의 다른 실시형태에서 나타낸 반도체 장치의 구성과 적절히 조합할 수 있다.
(실시형태 7)
본 실시형태에서는, 상기 실시형태와 상이한 반도체 장치의 제작 방법에 관하여, 도면을 참조하여 설명한다. 구체적으로는, 트랜지스터 등의 제작에 사용되는 절연 기판 위의 반도체 막으로서 유리 기판이나 플라스틱 기판 등에 점착하여 형성된 단결정 반도체(예를 들면, 단결정 실리콘)를 사용하는 경우에 대하여 설명한다.
우선, 단결정 반도체가 형성된 절연 기판(이하, SOI(Silicon On Insulator) 기판이라고 한다)의 제작 방법에 대하여 설명한다.
반도체 기판(2001)을 준비한다(도 15a, 도 17a 참조). 반도체 기판(2001)으로서는, 시판되고 있는 반도체 기판을 사용하면 좋고, 예를 들면, 규소 기판이나 게르마늄 기판, 갈륨비소나 인듐인 등의 화합물 반도체 기판을 들 수 있다. 시판되고 있는 규소 기판으로서는, 직경 5인치(125mm), 직경 6인치(150mm), 직경 8인치(200mm), 직경 12인치(300mm) 등의 사이즈가 대표적이며, 그 형상은, 원형이 대부분이다. 또한, 막 두께는, 1.5mm 정도까지 적절히 선택할 수 있다.
다음, 전계에 의하여 가속된 이온(2004)을 반도체 기판(2001)의 표면으로부터 소정의 깊이에 첨가하여, 이온 도핑 층(2003)을 형성한다(도 15a, 도 17a 참조). 이온(2004)의 도핑은, 후에 베이스 기판에 전치하는 SOI 층의 막 두께를 고려하여 행한다. 바람직하게는, SOI 층의 막 두께가 5nm 내지 500nm, 보다 바람직하게는10nm 내지 200nm의 막 두께가 되도록 한다. 반도체 기판(2001)에 이온을 도핑할 때의 가속 전압 및 이온의 도즈량은, 전치하는 SOI 층의 막 두께를 고려하여 적절히 설정한다. 이온(2004)은 수소, 헬륨, 또는 불소 등의 할로겐의 이온을 사용할 수 있다. 또한, 이온(2004)으로서는 수소, 헬륨, 또는 할로겐 원소 중에서 선택된 소스 가스를 플라즈마 여기하여 생성된 하나의 원자, 또는 복수의 동일한 원자로 이루어지는 이온 종을 도핑하는 것이 바람직하다. 수소 이온을 도핑하는 경우에는, H+, H2 +, H3 + 이온을 포함시키는 것과 함께, H3 + 이온의 비율을 높임으로써 이온의 첨가 효율을 높일 수 있고, 도핑 시간을 단축할 수 있으므로 바람직하다. 또한, 이와 같이, H+, H2 + 이온보다 H3 + 이온의 비율을 높여 이온 도핑을 행하여, 반도체 기판(101)에 수소 이온을 많이 포함시키는 구성으로 함으로써, H3 + 이온의 비율을 높이지 않고 이온 도핑을 행하는 경우에 비하여, 보다 적은 이온의 도즈로 박리를 용이하게 행할 수 있다. 또한, 본 명세서에 있어서, 이온 도핑이란, 원료 가스로 생성되는 이온화된 가스를 질량 분리하지 않고, 그대로 전계에 의하여 가속하여 대상물에 첨가하는 방식을 가리킨다. 또한, 이온 도핑 층이란, 이온 도핑에 의하여 이온이 첨가된 영역을 가리킨다. 예를 들면, 수소, 헬륨, 혹은 불소로 대표되는 할로겐의 이온이 첨가된 영역을 의미한다.
또한, 소정의 깊이에 이온 도핑 층(2003)을 형성하기 위하여, 이온(2004)을 고(高)도즈 조건으로 도핑할 필요가 있는 경우가 있다. 이 때, 조건에 따라서는, 반도체 기판(2001)의 표면이 거칠게 되어 버린다. 그래서, 반도체 기판의 이온이 도핑되는 표면에 반도체 기판(101)에 대한 보호층으로서 산화규소층, 질화규소층 또는 질화산화규소층 등을 막 두께 0.5nm 내지 200nm의 범위로 형성하여도 좋다.
다음, 반도체 기판(2001)에 접합층(2022)을 형성한다(도 15b, 도 17b 참조). 접합층(2022)은, 반도체 기판(2001)이 베이스 기판과 접합을 형성하는 면에 형성한다. 여기서 형성하는 접합층(2022)으로서는, 유기 실란을 원료 가스로 사용한 화학 기상 성장법에 의하여, 성막되는 산화규소층이 바람직하다. 그 이외에, 실란을 원료 가스로 사용한 화학 기상 성장법에 의하여, 성막되는 산화규소층을 적용할 수도 있다. 화학 기상 성장법에 의한 성막으로서는, 반도체 기판(2001)에 형성한 이온 도핑 층(2003)으로부터 탈 가스가 이루어지지 않을 정도의 온도(접합층(2022)으로서 형성된 산화규소층의 표면이 거칠어지지 않는 온도, 또는 이온 도핑층(2003)에 균열이 생기지 않는 온도)가 적용된다. 예를 들면, 350℃이하의 성막 온도가 적용된다. 또한, 반도체 기판(2001)으로서 단결정 반도체 기판 또는 다결정 반도체 기판 등의 반도체 기판을 사용한 경우, 상기 기판으로부터 SOI 층을 박리하는 가열 처리에는, 화학 기상 성장법에 의한 접합층(2022)의 성막 온도보다 높은 가열 처리 온도가 적용된다.
다음, 반도체 기판(2001)을 원하는 크기, 형상으로 가공한다(도 15c, 도 17c 참조). 구체적으로는, 원하는 사이즈가 되도록 가공한다. 도 17c에서는, 원형의 반도체 기판(2001)을 분단하여, 직사각형(矩形)의 반도체 기판(2002)을 형성하는 예를 나타낸다. 이 때, 접합층(2022) 및 이온 도핑 층(2003)도 분단된다. 즉, 소망의 사이즈이며, 소정의 깊이에 이온 도핑 층(2003)이 형성되고, 표면(베이스 기판과의 접합층)에 접합층(2022)이 형성된 접합층(2022)이 얻어진다.
반도체 기판(2002)은, 미리 분단하여, 원하는 사이즈로 하는 것이 바람직하다. 반도체 기판(2001)의 분단은, 다이서 혹은 와이어 소(wire-saw) 등의 절단 장치, 레이저 절단, 플라즈마 절단, 전자 빔 절단, 그 이외의 임의의 절단 수단을 사용할 수 있다.
또한, 반도체 기판의 표면에 접합층을 형성하기까지의 공정 순서는, 적절히 교체할 수 있다. 도 15a 내지 도 15c, 및 도 17a 내지 도 17c에서는, 반도체 기판에 이온 도핑 층을 형성하고, 반도체 기판의 표면에 접합층을 형성한 후, 반도체 기판을 원하는 사이즈로 가공하는 예를 나타낸다. 이것에 대하여, 예를 들면, 반도체 기판을 원하는 사이즈로 가공한 후, 원하는 사이즈의 반도체 기판에 이온 도핑 층을 형성하고, 원하는 사이즈로 반도체 기판의 표면에 접합층을 형성할 수도 있다.
다음, 베이스 기판(2010)과 반도체 기판(2002)을 점착한다. 도 16a에는, 베이스 기판(2010)과 반도체 기판(2002)의 접합층(2022)이 형성된 면을 밀착시키고, 베이스 기판(2010)과 접합층(2022)을 접합시키고, 베이스 기판(2010)과 반도체 기판(2002)을 점착하는 예를 도시한다. 또한, 접합을 형성하는 면(접합면)은, 충분히 청정화하는 것이 바람직하다. 베이스 기판(2010)과 접합층(2022)을 밀착시킴으로써, 접합이 형성된다. 이 접합은 반데르발스 힘(Van der Waals forces)이 작용하고 있고, 베이스 기판(2010)과 반도체 기판(2002)을 압접(壓接)함으로써, 수소 결합에 의하여, 반데르발스 힘에 의한 접합보다 강고한 접합을 형성할 수 있다.
또한, 베이스 기판(2010)과 접합층(2022)의 양호한 접합을 형성하기 위하여, 접합면을 활성화하여도 좋다. 예를 들면, 접합을 형성하는 면 중, 한쪽 또는 양쪽에 원자 빔, 혹은 이온 빔을 조사한다. 원자 빔 혹은 이온 빔을 이용하는 경우에는, 아르곤 등의 불활성 가스 중성 원자 빔, 혹은 불활성 가스 이온 빔을 사용할 수 있다. 그 이외에, 플라즈마 조사, 혹은 라디칼 처리를 행함으로써 접합면을 활성화할 수도 있다. 이러한 표면 처리에 의하여, 그 후의 가열 온도의 온도가 400 ℃이하의 온도라도 이종 재료 간의 접합 강도를 향상시키는 것이 용이해진다.
또한, 접합층(2022)을 통하여, 베이스 기판(2010)과 반도체 기판(2002)을 점착한 후에는, 가열 처리, 가압 처리, 또는 가열 처리와 가압 처리를 행하는 것이 바람직하다. 가열 처리 또는 가압 처리를 행함으로써, 접합 강도를 향상시킬 수 있다. 가열 처리의 온도는, 베이스 기판(2010)의 내열 온도 이하이며, 앞의 도핑 공정에서 첨가한 원소가 이탈하는 온도인 것이 바람직하다. 가압 처리에 있어서는, 접합면에 수직한 방향에 압력이 가해지도록 행하여, 베이스 기판(2010) 및 반도체 기판(2002)의 내열성을 고려하여 행한다.
다음, 가열 처리를 행하여, 이온 도핑 층(2003)을 벽개면(劈開面)으로서 반도체 기판(2002)의 일부를 베이스 기판(2010)으로부터 박리한다(도 16b 참조). 가열 처리의 온도는, 접합층(2022)의 성막 온도 이상, 베이스 기판(2010)의 내열 온도 이하로 행하는 것이 바람직하다. 예를 들면, 400℃ 내지 600℃의 가열 처리를 행함으로써, 이온 도핑 층(2003)에 형성된 미소한 공동의 체적 변화가 일어나, 이온 도핑 층(2003)을 따라 벽개할 수 있다. 접합층(2022)은, 베이스 기판(2010)과 접합하므로 베이스 기판(2010) 위에는, 반도체 기판(2002)과 같은 결정성의 SOI 층(2030)이 잔존된다.
이상으로, 베이스 기판(2010) 위에 접합층(2022)을 통하여 SOI 층(2030)이 형성된 SOI 구조가 형성된다. 또한, SOI 기판은, 1 장의 베이스 기판 위에 접합층을 통하여, 복수의 SOI 층이 형성된 구조이다.
또한, 박리에 의하여 얻어지는 SOI 층은, 그 표면을 평탄화하기 위하여 화학 적 기계적 연마(Chemical Mechanical Polishing: CMP)를 행하는 것이 바람직하다. 또한, CMP 등의 물리적 연마 수단을 취하지 않고, SOI 층의 표면에 레이저 광을 조사하여 평탄화를 행하여도 좋다. 또한, 표면에 레이저 광을 조사할 때는, 산소 농도가 10ppm 이하의 질화 분위기하에서 행하는 것이 바람직하다. 이것은, 산소 분위기하에서 레이저 광의 조사를 행하면, SOI 층의 표면이 거칠게 될 우려가 있기 때문이다. 또한, 얻어진 SOI 층의 박막화를 목적으로 하여, CMP 등을 행하여도 좋다.
본 실시형태에서 상술한 SOI 기판의 제작 방법은, 유리 기판 등의 내열 온도가 600℃ 이하의 베이스 기판(2010)이어도 접합부의 접착력이 강고한 SOI 층(2030)을 얻을 수 있다. 또한, 600℃ 이하의 온도 프로세스를 적용하면 좋으므로, 베이스 기판(2010)으로서 알루미노 실리케이트 유리, 알루미노 보로실리케이트 유리, 바륨 보로실리케이트 유리와 같은 무(無) 알칼리 유리라고 불리는 전자 공업용에 사용되는 각종 유리 기판을 적용할 수 있다. 물론, 세라믹스 기판, 사파이어 기판, 석영 기판 등을 적용할 수도 있다.
또한, 도 15a 내지 도 17c에서 도시한 방법에 의하여, 얻어진 SOI 기판을 사용하여, 상기 도 9a 내지 도 11b에서 도시한 공정을 행함으로써, 단결정 반도체 막으로 구성되는 트랜지스터 등을 구비하는 반도체 장치를 얻을 수 있다. 또한, 본 실시형태에서 나타낸 SOI 기판을 사용함으로써 단결정 반도체 막을 유리 기판 등의 절연 기판 위에 직접 제작할 수 있기 때문에, 트랜지스터를 구성하는 반도체 막의 결정화 공정이 불필요하게 된다. 특히, 상기 실시형태에서 나타낸 반도체 장치를 구성하는 트랜지스터를, 단결정 반도체 막을 사용하여 형성함으로써 고속 동작이 가능한 반도체 장치를 제작할 수 있다. 또한, 단결정 반도체 막을 사용하여 형성함으로써 트랜지스터 특성의 편차를 저감하여, 신뢰성이 높은 반도체 장치를 제작할 수 있다.
또한, 본 실시형태는, 본 명세서의 다른 실시형태에서 나타낸 반도체 장치의 구성과 적절히 조합할 수 있다.
(실시형태 8)
본 실시형태에서는, 상기 실시형태에서 나타낸 반도체 장치의 사용 예에 대하여 설명한다.
상기 실시형태에 있어서의 클록 생성 회로를 구비한 반도체 장치의 사용 예에 대하여, 도 8a 내지 도 8f에 도시한다. 반도체 장치의 용도는 광범위에 걸쳐 있는데, 예를 들면, 지폐, 동전, 유가 증권류, 무기명 채권류, 증서류(운전 면허증이나 주민등록증 등, 도 8a 참조), 포장용 용기류(포장지나 병 등, 도 8c 참조), 기록 매체(DVD 소프트웨어나 비디오 테이프 등, 도 8b 참조), 탈 것류(자전거 등, 도 8d 참조), 신변용품(가방이나 안경 등), 식품류, 식물류, 동물류, 인체, 의류, 생활 용품류, 또는 전자기기(액정 표시장치, EL 표시 장치, 텔레비전 장치, 또는 휴대 전화기) 등의 물품, 혹은 각 짐의 꼬리표(도 8e, 도 8f 참조) 등에 설치하여 사용할 수 있다.
반도체 장치(3000)는 프린트 기판에 실장하거나 표면에 붙이거나 또는 내장함으로써, 물품에 고정된다. 예를 들어, 책이라면 종이에 내장하거나, 또는 유기 수지로 이루어지는 패키지라면 이 유기 수지에 묻거나 하여 각 물품에 고정된다. 반도체 장치(3000)는 소형, 박형, 경량을 실현하기 때문에, 물품에 고정한 후에도, 그 물품 자체의 디자인성을 손상시키지 않는다. 또한, 지폐, 동전, 유가증권류, 무기명 채권류, 증서류 등에 반도체 장치(3000)를 설치함으로써, 인증 기능을 구비할 수 있고, 이 인증 기능을 활용하면, 위조를 방지할 수 있다. 또한, 포장용 용기류, 기록 매체, 신변용품, 식품류, 의류, 생활 용품류, 또는 전자기기 등에 반도체 장치를 붙임으로써, 검품 시스템 등의 시스템의 효율화를 도모할 수 있다. 또한, 탈 것류에도 반도체 장치를 장착함으로써, 도난 등에 대한 시큐리티성을 높일 수 있다.
이상과 같이, 반도체 장치를 본 실시형태에서 나타낸 각 용도에 사용함으로써, 예를 들면 통신 거리를 연신한 경우에 있어서도, 안정된 동작을 실현할 수 있기 때문에, 물품의 인증성, 또는 시큐리티성 등을 높일 수 있다.
또한, 본 실시형태는, 본 명세서의 다른 실시형태에서 나타낸 반도체 장치의 구성과 적절히 조합할 수 있다.
도 1은 본 발명의 반도체 장치의 일례를 도시하는 도면.
도 2는 본 발명의 반도체 장치의 일례를 도시하는 도면.
도 3은 본 발명의 반도체 장치의 일례를 도시하는 도면.
도 4는 본 발명의 반도체 장치의 동작 방법을 설명하는 도면.
도 5는 본 발명의 반도체 장치의 동작 방법을 설명하는 도면.
도 6은 본 발명의 반도체 장치의 일례를 도시하는 도면.
도 7은 본 발명의 반도체 장치의 일례를 도시하는 도면.
도 8a 내지 도 8f는 본 발명의 반도체 장치의 사용 형태의 일례를 도시하는 도면.
도 9a 내지 도 9d는 본 발명의 반도체 장치의 제작 방법의 일례를 도시하는 도면.
도 10a 내지 도 10c는 본 발명의 반도체 장치의 제작 방법의 일례를 도시하는 도면.
도 11a 및 도 11b는 본 발명의 반도체 장치의 제작 방법의 일례를 도시하는 도면.
도 12a 내지 도 12c는 본 발명의 반도체 장치의 제작 방법의 일례를 도시하는 도면.
도 13a 내지 도 13c는 본 발명의 반도체 장치의 제작 방법의 일례를 도시하는 도면.
도 14a 및 도 14b는 본 발명의 반도체 장치의 제작 방법의 일례를 도시하는 도면.
도 15a 내지 도 15c는 본 발명의 반도체 장치의 제작 방법의 일례를 도시하는 도면.
도 16a 및 도 16b는 본 발명의 반도체 장치의 제작 방법의 일례를 도시하는 도면.
도 17a 내지 도 17c는 본 발명의 반도체 장치의 제작 방법의 일례를 도시하는 도면.
<도면의 주요 부분에 대한 부호의 설명>
200: 반도체 장치 201: 송수신 제어 회로
202: 로직 회로 203: 링 오실레이터 제어 회로
204: 링 오실레이터 205: 클록 생성 회로
211: 신호 212: 신호
213: 신호 214: 신호
215: 클록 신호 216: 응답 신호
217: 신호 220: 외부 장치
221: 송수신 제어 회로 222: 데이터 신호 발생 회로
231: 데이터 신호 232: 신호

Claims (18)

  1. 반도체 장치에 있어서,
    외부로부터 제 1 신호를 수신하고, 상기 외부로 제 2 신호를 송신하도록 구성된 송수신 제어 회로와;
    링 오실레이터와;
    상기 링 오실레이터와 상기 송수신 제어 회로에 동작가능하게 접속되고, 상기 제 1 신호에 포함된 에지를 검출하고 상기 링 오실레이터의 동작을 제어하도록 구성된 링 오실레이터 제어 회로와;
    상기 링 오실레이터와 상기 링 오실레이터 제어 회로에 동작가능하게 접속되고, 상기 링 오실레이터의 동작에 기초하여 클록 신호를 생성하도록 구성된 클록 생성 회로와;
    상기 송수신 제어 회로와 상기 링 오실레이터 제어 회로와 상기 클록 생성 회로에 동작가능하게 접속되고, 상기 클록 신호에 따라 동작을 행하도록 구성된 로직 회로를 포함하고,
    상기 링 오실레이터 제어 회로가 상기 제 1 신호에 포함된 상기 에지를 검출한 경우에, 상기 링 오실레이터의 상기 동작을 시작시키고, 상기 클록 신호가 상기 클록 생성 회로로부터 출력되고,
    상기 송수신 제어 회로로부터 상기 외부로의 상기 제 2 신호의 송신이 종료된 경우에, 상기 링 오실레이터의 상기 동작을 정지시키고, 상기 클록 생성 회로로 부터의 상기 클록 신호의 출력이 정지되는, 반도체 장치.
  2. 제 1 항에 있어서,
    상기 링 오실레이터 제어 회로는, 상기 제 1 신호에 포함된 상기 에지를 검출하도록 구성된 에지 검출 회로와, 상기 로직 회로의 상태를 판정하도록 구성된 판정 회로와, 상기 링 오실레이터의 상기 동작을 제어하도록 구성된 동작 제어 회로를 포함하고,
    상기 에지 검출 회로와 상기 판정 회로의 동작에 기초하여, 상기 동작 제어 회로가 상기 링 오실레이터의 동작 여부를 결정하는, 반도체 장치.
  3. 제 1 항에 있어서,
    상기 링 오실레이터 제어 회로는, 상기 제 1 신호에 포함된 상기 에지를 검출하도록 구성된 에지 검출 회로와, 에지 수를 카운트하도록 구성된 에지 카운터 회로와, 상기 에지 검출 회로와 상기 에지 카운터 회로로부터 출력된 신호에 기초하여, 데이터 신호의 수신 시작 여부를 판정하도록 구성된 수신 신호 판정 회로와, 상기 로직 회로의 상태를 판정하도록 구성된 판정 회로와, 상기 링 오실레이터의 상기 동작을 제어하도록 구성된 동작 제어 회로를 포함하고,
    상기 수신 신호 판정 회로와 상기 판정 회로의 동작에 기초하여, 상기 동작 제어 회로가 상기 링 오실레이터의 동작 여부를 결정하는, 반도체 장치.
  4. 제 1 항에 있어서,
    상기 외부로부터의 상기 제 1 신호의 상기 수신 및 상기 외부로의 상기 제 2 신호의 상기 송신은 무선으로 행해지는, 반도체 장치.
  5. 제 1 항에 있어서,
    상기 클록 신호의 상기 출력은 상기 에지가 검출될 때까지 정지 상태가 되는, 반도체 장치.
  6. 반도체 장치에 있어서,
    외부로부터 제 1 신호를 수신하고, 상기 외부로 제 2 신호를 송신하도록 구성된 송수신 제어 회로와;
    링 오실레이터와;
    상기 제 1 신호에 포함된 에지를 검출하고, 상기 링 오실레이터의 동작을 제어하도록 구성된 링 오실레이터 제어 회로와;
    상기 링 오실레이터의 상기 동작에 기초하여 클록 신호를 생성하도록 구성된 클록 생성 회로와;
    상기 클록 신호에 따라 동작을 행하도록 구성된 로직 회로를 포함하고,
    상기 링 오실레이터 제어 회로가 상기 제 1 신호에 포함된 상기 에지를 검출한 경우에, 상기 링 오실레이터의 상기 동작을 시작시키고, 상기 클록 신호가 상기 클록 생성 회로로부터 출력되고,
    상기 송수신 제어 회로로부터 상기 외부로의 상기 제 2 신호의 송신이 종료된 경우에, 상기 링 오실레이터의 상기 동작을 정지시키고, 상기 클록 생성 회로로부터의 상기 클록 신호의 출력이 정지되는, 반도체 장치.
  7. 제 6 항에 있어서,
    상기 링 오실레이터 제어 회로는, 상기 제 1 신호에 포함된 상기 에지를 검출하도록 구성된 에지 검출 회로와, 상기 로직 회로의 상태를 판정하도록 구성된 판정 회로와, 상기 링 오실레이터의 상기 동작을 제어하도록 구성된 동작 제어 회로를 포함하고,
    상기 에지 검출 회로와 상기 판정 회로의 동작에 기초하여, 상기 동작 제어 회로가 상기 링 오실레이터의 동작 여부를 결정하는, 반도체 장치.
  8. 제 6 항에 있어서,
    상기 링 오실레이터 제어 회로는, 상기 제 1 신호에 포함된 상기 에지를 검출하도록 구성된 에지 검출 회로와, 에지 수를 카운트하도록 구성된 에지 카운터 회로와, 상기 에지 검출 회로와 상기 에지 카운터 회로로부터 출력된 신호에 기초하여, 데이터 신호의 수신 시작 여부를 판정하도록 구성된 수신 신호 판정 회로와, 상기 로직 회로의 상태를 판정하도록 구성된 판정 회로와, 상기 링 오실레이터의 상기 동작을 제어하도록 구성된 동작 제어 회로를 포함하고,
    상기 수신 신호 판정 회로와 상기 판정 회로의 동작에 기초하여, 상기 동작 제어 회로가 상기 링 오실레이터의 동작 여부를 결정하는, 반도체 장치.
  9. 제 6 항에 있어서,
    상기 외부로부터의 상기 제 1 신호의 상기 수신 및 상기 외부로의 상기 제 2 신호의 상기 송신은 무선으로 행해지는, 반도체 장치.
  10. 제 6 항에 있어서,
    상기 클록 신호의 상기 출력은 상기 에지가 검출될 때까지 정지 상태가 되는, 반도체 장치.
  11. 반도체 장치에 있어서,
    외부로부터 제 1 신호를 수신하고, 상기 외부로 제 2 신호를 송신하도록 구성된 송수신 제어 회로와;
    링 오실레이터와;
    상기 제 1 신호에 포함된 에지를 검출하고, 상기 링 오실레이터의 동작을 제어하도록 구성된 링 오실레이터 제어 회로와;
    상기 링 오실레이터의 상기 동작에 기초하여 클록 신호를 생성하도록 구성된 클록 생성 회로를 포함하고,
    상기 링 오실레이터 제어 회로가 상기 제 1 신호에 포함된 상기 에지를 검출한 경우에, 상기 링 오실레이터의 상기 동작을 시작시키고, 상기 클록 신호가 상기 클록 생성 회로로부터 출력되고,
    상기 송수신 제어 회로로부터 상기 외부로의 상기 제 2 신호의 송신이 종료된 경우에, 상기 링 오실레이터의 상기 동작을 정지시키고, 상기 클록 생성 회로로부터의 상기 클록 신호의 출력이 정지되는, 반도체 장치.
  12. 제 11 항에 있어서,
    상기 클록 신호에 따라 동작을 행하도록 구성된 로직 회로를 더 포함하고,
    상기 링 오실레이터 제어 회로는, 상기 제 1 신호에 포함된 상기 에지를 검출하도록 구성된 에지 검출 회로와, 상기 로직 회로의 상태를 판정하도록 구성된 판정 회로와, 상기 링 오실레이터의 상기 동작을 제어하도록 구성된 동작 제어 회로를 포함하고,
    상기 에지 검출 회로와 상기 판정 회로의 동작에 기초하여, 상기 동작 제어 회로가 상기 링 오실레이터의 동작 여부를 결정하는, 반도체 장치.
  13. 제 11 항에 있어서,
    상기 클록 신호에 따라 동작을 행하도록 구성된 로직 회로를 더 포함하고,
    상기 링 오실레이터 제어 회로는, 상기 제 1 신호에 포함된 상기 에지를 검출하도록 구성된 에지 검출 회로와, 에지 수를 카운트하도록 구성된 에지 카운터 회로와, 상기 에지 검출 회로와 상기 에지 카운터 회로로부터 출력된 신호에 기초하여, 데이터 신호의 수신 시작 여부를 판정하도록 구성된 수신 신호 판정 회로와, 상기 로직 회로의 상태를 판정하도록 구성된 판정 회로와, 상기 링 오실레이터의 상기 동작을 제어하도록 구성된 동작 제어 회로를 포함하고,
    상기 수신 신호 판정 회로와 상기 판정 회로의 동작에 기초하여, 상기 동작 제어 회로가 상기 링 오실레이터의 동작 여부를 결정하는, 반도체 장치.
  14. 제 11 항에 있어서,
    상기 외부로부터의 상기 제 1 신호의 상기 수신 및 상기 외부로의 상기 제 2 신호의 상기 송신은 무선으로 행해지는, 반도체 장치.
  15. 제 11 항에 있어서,
    상기 클록 신호의 상기 출력은 상기 에지가 검출될 때까지 정지 상태가 되는, 반도체 장치.
  16. 송수신 제어 회로와;
    링 오실레이터 제어 회로와;
    링 오실레이터와;
    클록 생성 회로와;
    로직 회로를 포함하는 반도체 장치의 구동 방법에 있어서,
    상기 송수신 제어 회로에서, 외부로부터 제 1 신호를 수신하고, 상기 제 1 신호를 디지털 신호로 변환시켜, 상기 링 오실레이터 제어 회로에 출력하는 단계와,
    상기 링 오실레이터 제어 회로에서, 상기 제 1 신호에 포함된 에지를 검출하는 단계와,
    상기 에지의 검출에 응답하여, 상기 링 오실레이터의 동작을 시작하는 단계와,
    상기 링 오실레이터의 상기 동작의 시작에 응답하여, 상기 클록 생성 회로로부터 클록 신호를 출력하는 단계와,
    상기 클록 신호가 상기 클록 생성 회로로부터 출력되는 것에 응답하여, 상기 로직 회로의 동작을 시작하는 단계와,
    상기 로직 회로로부터 출력된 제 2 신호를 상기 송수신 제어 회로를 통하여 상기 외부로 송신하는 단계와,
    상기 제 2 신호의 송신의 종료에 응답하여, 상기 링 오실레이터를 정지시켜, 상기 클록 생성 회로로부터 상기 클록 신호의 출력을 정지하는, 반도체 장치의 구동 방법.
  17. 제 16 항에 있어서,
    상기 외부로부터의 상기 제 1 신호의 상기 수신 및 상기 외부로의 상기 제 2 신호의 상기 송신은 무선으로 행해지는, 반도체 장치의 구동 방법.
  18. 제 16 항에 있어서,
    상기 클록 신호의 상기 출력은 상기 에지가 검출될 때까지 정지 상태가 되는, 반도체 장치의 구동 방법.
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