JP2842750B2 - Ｉｃカード - Google Patents

Ｉｃカード

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JP2842750B2
JP2842750B2 JP5014651A JP1465193A JP2842750B2 JP 2842750 B2 JP2842750 B2 JP 2842750B2 JP 5014651 A JP5014651 A JP 5014651A JP 1465193 A JP1465193 A JP 1465193A JP 2842750 B2 JP2842750 B2 JP 2842750B2
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Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】この発明はＩＣカードに関し、特
にそのスタンバイ機能に関する。
【０００２】
【従来の技術】携帯電話等の電池駆動の携帯用機器にＩ
Ｃカードを使用する場合、電池の寿命を長くするために
ＩＣカードの省電力化が必要である。そのためには半導
体の製造技術に関するＣＭＯＳ技術や、ＣＰＵの処理の
空き時間にＣＰＵへのクロック信号を止めることにより
動作を停止させるスタンバイ機能等が利用される。
【０００３】ＩＣカードの応用分野として従来からクレ
ジットカード、銀行カード、医療カード、会員カード、
ＩＤカード等があり、これらの場合、必要な時だけリー
ダライタにカードを挿入して動作させ、通常は所有者が
携帯している。しかし近年、携帯電話等の電池駆動の携
帯機器に使用される例が増えてきている。この場合、Ｉ
Ｃカードは携帯機器に一度セットされるとそのまま抜か
ずに使用される。すなわち、その携帯機器の電源が入っ
ている間、ＩＣカードも電源が入った状態が続く。また
携帯機器であるため、電池の消耗を極力抑える必要があ
る。従って、ＩＣカードは動作していない時には電力の
消費の少ないスタンバイ状態に維持され、入力信号が入
った時に起動することが望ましい。
【０００４】まず、スタンバイ状態を持たない従来例か
ら説明する。図７はスタンバイ機能のない従来のＩＣカ
ードの内部構成を概略的に示すブロック図である。図７
のＩＣカード１０において、１はデータ処理に必要な演
算・制御を行う、即ちデータ処理を行うための各プログ
ラムの実行および制御を行う中央処理装置であるＣＰ
Ｕ、４はデータ処理に必要なプログラム等を格納した、
即ちカード使用者が実際に使用する各種の機能を実行す
るプログラムが格納されたプログラムメモリとしてのＲ
ＯＭ、５はカード使用者の個人情報等が書き込まれ格納
された個人情報メモリとしての書き換え可能な不揮発性
のＥＥＰＲＯＭ(Electrically Erasable Programable
ＲＯＭ)、６はデータ処理に必要なデータを一時的に格
納する一時格納メモリとしてのＲＡＭ、７は外部装置と
のデータの入出力を行う入出力回路、２は上記各構成要
素を接続するシステムバスである。
【０００５】またＰ１は正電源入力端子、Ｐ２は負電源
入力端子、Ｐ３はＣＰＵ１の初期化を行うリセット信号
が入力されるリセット端子、Ｐ４はクロック信号が入力
されるクロック端子、Ｐ５はデータの入出力を行うため
のＩ／Ｏ端子である。Ｉ／Ｏ端子Ｐ５には入出力回路７
が接続されており、入出力回路７はシステムバス２に接
続されている。入出力回路７はＩＣカード１０と外部装
置(図示せず)との間でＩ／Ｏ端子Ｐ５を介してデータの
入出力を行う。
【０００６】また図８には、スタンバイ機能を有する８
ビットのマイクロコンピュータＭ３８００２を用いたＩ
Ｃカードの主要部の回路構成例を示す。図中、２０はＭ
３８００２からなるマイクロコンピュータで、３０はＭ
５Ｍ２８Ｃ６４ＡからなるＥＥＰＲＯＭである。ＥＥＰ
ＲＯＭ３０はマイクロコンピュータ２０に接続され、全
てこれの制御の元にある。マイクロコンピュータ２０は
図７のＣＰＵ１、ＲＯＭ４、ＲＡＭ６および入出力回路
７に対応する機能を含んでいる。また端子Ｐ１ないしＰ
５は、図７のものにそれぞれ相当する。
【０００７】マイクロコンピュータ２０の正電源端子
(Ｖcc)は端子Ｐ１に接続され、負電源(Ｖss)およびモー
ド設定入力(ＣＮＶss)は負電源入力端子Ｐ２にそれぞれ
接続されている。クロック入力端子(ＸＩＮ)はクロック
端子Ｐ４に接続され、リセット入力端子(ＲＥＳＥＴバ
ー)はリセット端子Ｐ３に接続されている。またマイク
ロコンピュータ２０は入出力回路７としてＵＡＲＴ(Uni
versal Asynchronous Receiver/Transmitter)(特に図示
せず)を備えており、その入力端子(ＲxＤ)および出力端
子(ＴxＤ)はＩ／Ｏ端子Ｐ５に接続されている。また割
り込み入力端子(ＩＮＴバー)もＩ／Ｏ端子Ｐ５に接続さ
れている。また、マイクロコンピュータ２０とＥＥＰＲ
ＯＭ３０との間にはアドレスバス２１、データバス２
２、チップイネーブル信号線２３、アウトプットイネー
ブ信号線２４およびライトイネーブル信号線２５がそれ
ぞれ接続されている。
【０００８】図８の回路では、次のようにスタンバイ機
能を動作させる。マイクロコンピュータ２０中のＣＰＵ
(特に図示せず)は自らが処理する内容が全て完了した時
はＲＯＭ上に格納しておいた停止命令(ＳＴＰ命令)ある
いは待機命令(ＷＩＴ命令)を実行して停止する。ＣＰＵ
はクロック入力端子(ＸＩＮ)からの入力を禁止して、カ
ードの全ての部分の動作を停止する時には停止命令(Ｓ
ＴＰ命令)を実行し、ＣＰＵのみの動作を禁止する時に
は待機命令(ＷＩＴ命令)を実行する。
【０００９】停止命令(ＳＴＰ命令)によりカードの全て
の動作が停止している時には、Ｉ／Ｏ端子Ｐ５に接続さ
れている割り込み入力端子(ＩＮＴバー)を介して起動命
令を与えることでＣＰＵを起動し、全ての機能を動作可
能な状態に復帰させる。一方、待機命令(ＷＩＴ命令)で
停止している時には、入出力回路であるＵＡＲＴは動作
しており、ＵＡＲＴにおけるデータの送信あるいは受信
が完了した時点でＣＰＵを起動し、次の動作を促すこと
ができる。なお当然ながら、消費電力は待機命令(ＷＩ
Ｔ命令)で停止している時より停止命令(ＳＴＰ命令)で
停止している時のほうが少ない。
【００１０】
【発明が解決しようとする課題】従来のスタンバイ機能
を有するＩＣカードは以上のように構成されているの
で、停止命令(ＳＴＰ命令)によりカード外部からのクロ
ック信号の入力を禁止するか、待機命令(ＷＩＴ命令)に
よりＣＰＵが動作するためのクロック信号のみを停止す
るかの判断は、ＣＰＵがプログラムに従って行うため、
プログラムが複雑になり、作成するのに手間がかかり、
またＣＰＵに多くの負担がかかる等の問題点があった。
【００１１】この発明は上記のような問題点を解消する
ためになされたもので、カード外部からのクロック信号
の入力を禁止するか否かの判断をＣＰＵを介さずに行う
ことにより、プログラム作成の負担の軽減と、より一層
の省電力化とを図ったスタンバイ機能を有するＩＣカー
ドを得ることを目的とする。
【００１２】
【課題を解決するための手段】上記の目的に鑑み、この
発明は、データの先頭に付加されているスタートビット
を検出した時に起動し、外部との間のデータの入出力制
御を行うデータ入出力手段と、データ処理を行うデータ
処理手段と、このデータ処理手段が実行するプログラム
を格納する不揮発性メモリ手段と、各種データを記憶す
るための書き換え可能な不揮発性メモリ手段と、外部か
らのクロック信号の入力制御を行うクロック制御手段
と、設定された時間をカウントするタイマ手段と、上記
各手段を相互に接続するシステムバス手段と、を備え、
上記データ入出力手段、書き換え可能な不揮発性メモリ
手段およびタイマ手段のうちの動作の際に外部からの上
記クロック信号が必要なものは、動作中であってクロッ
ク信号が必要であることを示す動作信号をそれぞれ発生
し、上記クロック制御手段が、上記データ処理手段の命
令により上記データ処理手段への上記クロック信号の供
給を禁止すると共に、上記データ処理手段がクロック信
号の供給を禁止する前に選択した起動条件が満たされた
時に上記データ処理手段への上記クロック信号の供給を
許可する切り換え制御部と、この切り換え制御部の状態
および上記動作信号の状態から、いずれかの手段が動作
中であって動作のための上記クロック信号が必要である
時には上記クロック信号を必要としている手段に供給
し、全ての手段がクロック信号を必要としない時には上
記クロックの入力を禁止するクロック入力制御部とを含
み、上記クロック信号の供給の制御を行う、ＩＣカード
にある。
【００１３】
【作用】この発明に係るＩＣカードではクロック制御手
段により、動作時に外部からのクロック信号を必要とす
る手段のいすれかが動作状態にある場合には、カード外
部からのクロック信号の入力を許可し、データ処理手段
が停止した後でも、クロック信号を必要とする手段があ
ればクロック信号は入力され続け、全ての手段でクロッ
ク信号が必要でなくなった時に、データ処理手段を介さ
ずにクロック信号の入力が禁止状態となる。また、ＩＣ
カードが待機状態にあって外部からデータが入力される
と、データ入出力手段がこれを検出してクロック信号が
必要であることを示す動作信号をクロック制御手段に送
ることにより、クロック制御手段がこれを許可する。従
ってクロック信号の入力がデータ処理手段を介さずに許
可される。これによりデータ処理手段すなわちＣＰＵは
常にＳＴＰ命令により停止すればよく、クロック信号の
入力制御はクロック制御手段により行われる。
【００１４】
【実施例】以下、この発明の実施例を添付図面に基づい
て説明する。図１はこの発明の一実施例によるスタンバ
イ機能を有するＩＣカードの内部構成を示すブロック図
である。図１のＩＣカード１００ａは基本的構成は図８
に示す従来のスタンバイ機能を有するＩＣカードと同じ
ものであり、これを各機能部分に分けて示したものであ
る。１ａはデータ処理等を行うＣＰＵ、２ａはシステム
バス、３はタイマ、４ａはデータ処理に必要なプログラ
ム等を格納したＲＯＭ、５ａは書き換え可能な不揮発性
のＥＥＰＲＯＭ、６ａは一時格納メモリとしてのＲＡ
Ｍ、７ａは入出力回路としてのＵＡＲＴである。
【００１５】従来のものと異なるのは以下の点である。
まず、クロック端子Ｐ４に入力され、外部からのクロッ
ク信号の入力を制御してスタンバイ機能を達成するクロ
ック制御回路８が設けられている。さらに、ＵＡＲＴ７
ａ、タイマ３およびＥＥＰＲＯＭ５ａは、動作中であっ
てクロック信号が必要であることを示す動作信号(図４
のＵＡＲＴ信号、ＴＩＭＥＲ信号、ＥＥＰＲＯＭ信号参
照)をクロック制御回路８へ供給する。
【００１６】また、ＵＡＲＴ７ａ、タイマ３およびＥＥ
ＰＲＯＭ５ａからは別途、それぞれの所定の動作が完了
したことを示す動作完了信号(図４のＲＢＦ信号、ＴＢ
Ｅ信号、ＴＳＣ信号、ＴＩＭＵＰ信号、ＥＥＲＤＹ信号
参照)がクロック制御回路８に供給されている。クロッ
ク制御回路８は、上記各動作信号およびＣＰＵ１ａがク
ロック信号を必要としているか否を示す信号に従って外
部からのクロック信号の入力制御を行い、さらに上記各
動作完了信号および後述するＣＰＵ１ａからの起動選択
条件に従ってＣＰＵ１ａへの内部クロック信号の供給制
御を行う。
【００１７】また、ＲＯＭ４ａには、ＣＰＵ１ａにより
実行される各種機能を実行するプログラムが格納されて
いるが、この発明によるＩＣカードではカード外部から
のクロック信号の入力を禁止するか、ＣＰＵ１ａが動作
するための内部クロック信号のみを停止するかの判断は
クロック制御回路８で行われるため、ＲＯＭ４ａに格納
されているプログラムはこのような判断処理を含まな
い。
【００１８】なお、ＵＡＲＴ７ａはデータ入出力手段、
ＣＰＵ１はデータ処理手段、ＲＯＭ４ａはプログラムを
格納するための不揮発性メモリ手段、ＥＥＰＲＯＭ５ａ
は各種データを記憶するための書き換え可能な不揮発性
メモリ手段、クロック制御回路８はクロック制御手段、
タイマ３はタイマ手段、システムバス２ａはシステムバ
ス手段をそれぞれ構成する。
【００１９】図２には図１のＵＡＲＴ７ａの構成を概略
的に示すブロック図を示した。ＵＡＲＴ７ａはＩ／Ｏ端
子Ｐ５を介して入出力されるデータの入出力制御を行
う。７１はＩ／Ｏ端子Ｐ５から入力されたシリアル信号
をパラレル信号に変換し、またシステムバス２ａからの
パラレル信号をシリアル信号に変換してＩ／Ｏ端子Ｐ５
に供給するシフトレジスタである。７２および７３はシ
フトレジスタ７１とシステムバス２ａの間に挿入された
それぞれ入力バッファ、出力バッファである。また７５
はフリップフロップで構成される入力データ検出回路で
あり、Ｉ／Ｏ端子Ｐ５にデータの先頭のスタートビット
が入力されると、ＵＡＲＴ信号を発生する。このＵＡＲ
Ｔ信号はクロック制御回路８に供給され、ＵＡＲＴ７ａ
が動作のための外部からのクロック信号を必要としてい
ることを示す。図３に示すように通常、外部からのデー
タは８ビットの場合、“Ｌ"レベルのスタートビット(１
ビット)、これに続くデータ(８ビット)、さらにこれに
続くパリティービット(１ビット)で構成されている。従
って、入力データ検出回路７５によりスタートビットが
検出され、これによりＵＡＲＴ７ａが起動する。
【００２０】図４には図１のクロック制御回路８の回路
図を示した。ＮＡＮＤゲート１０１の一方の入力端子に
はクロック端子Ｐ４から入力されたクロック信号が接続
され、これの出力するクロック信号ＣＬＫはタイマ３、
ＵＡＲＴ７ａ、ＥＥＰＲＯＭ５ａおよび１／４分周回路
１０３に供給される。１／４分周回路１０３に供給され
たクロック信号の周波数が１／４に分周され、これがＮ
ＡＮＤゲート１０２の一方の入力端子に供給される。
【００２１】ＮＡＮＤゲート１０２の他方の入力端子に
はフリップフロップ１０４の出力信号が供給されてい
る。フリップフロップ１０４はＣＰＵ１ａを停止するか
否かを決める、すなわちＣＰＵ１ａへのクロック信号の
供給を禁止するか許可するかを決める。フリップフロッ
プ１０４の出力信号が“Ｈ"レベルの時、ＮＡＮＤゲー
ト１０２は周波数が１／４に分周されたクロック信号を
内部クロック信号ＩＣＬＫとしてＣＰＵ１ａに供給す
る。また、フリップフロップ１０４の出力信号が“Ｌ"
レベルの時は、ＮＡＮＤゲート１０２の出力端子は
“Ｈ"レベルの状態に保持され、内部クロック信号ＩＣ
ＬＫが停止した状態となる。フリップフロップ１０４は
ＣＰＵ１ａが自ら行うＳＴＰ命令(ＳＴＰ信号)によって
リセットされ、またＯＲゲート１０６の“Ｈ"レベルの
出力信号によりセットされる。
【００２２】ＯＲゲート１０６にはＡＮＤゲート１０７
ないし１１１の出力信号、およびＣＰＵ１ａを強制的に
起動させるためのＲＥＳＥＴ信号(リセット信号)がそれ
ぞれ接続される。ＡＮＤゲート１０７、１０８および１
０９のそれぞれ一方の入力端子には、ＵＡＲＴ７ａがデ
ータを受信しこのデータを入力バッファ７２に転送され
たことを示すＲＢＦ信号、ＵＡＲＴ７ａの出力バッファ
７３が空いていてＣＰＵ１ａが送信データを出力バッフ
ァ７３に書き込むことが可能である状態にあることを示
すＴＢＥ信号、ＵＡＲＴ７ａが送信を完了し、出力バッ
ファ７３およびシフトレジスタ７１が空になったことを
示すＴＳＣ信号がそれぞれＵＡＲＴ７ａから入力され
る。また、ＡＮＤゲート１１０の一方の入力端子には、
タイマ３がセットされた値に達したことを示すＴＩＭＵ
Ｐ信号がタイマ３から入力される。そして、ＡＮＤゲー
ト１１１の一方の入力端子には、ＥＥＰＲＯＭ５ａの書
き込みが完了したことを示すＥＥＲＤＹ信号がＥＥＰＲ
ＯＭ５ａから入力される。以上の信号から選択的にＣＰ
Ｕ１の起動が行われる。
【００２３】また、選択レジスタ１１５はＣＰＵ１ａか
らの起動選択条件が書き込まれるレジスタであり、各起
動選択条件を示す出力がそれぞれがＲＢＦＥＮ信号、Ｔ
ＢＥＥＮ信号、ＴＳＣＥＮ信号、ＴＩＭＵＰＥＮ信号、
ＥＥＲＤＹＥＮ信号(起動選択条件信号)としてＡＮＤゲ
ート１０７ないし１１１の他方の入力端子にそれぞれ入
力される。そしてこの選択レジスタ１１５にＣＰＵ１ａ
が書き込みを行うことにより、必要な起動条件が選択さ
れ、選択された起動選択条件信号が“Ｈ"レベルにな
る。そして例えばＣＰＵ１ａが、ＵＡＲＴ７ａがデータ
を受信しこのデータが入力バッファ７２に転送されたこ
とを起動条件として選択した場合には、ＲＢＦＥＮ信号
が“Ｈ"レベルになっており、ＵＡＲＴ７ａでデータを
受信して入力バッファ７２への転送が終了し、動作完了
信号であるＲＢＦ信号が“Ｈ"レベルにされた時に、Ａ
ＮＤゲート１０７の出力が“Ｈ"レベルになる。なお、
この選択レジスタ１１５は必ずしもクロック制御回路８
に含まれるとは限らず、例えばＣＰＵ１ａに含まれる場
合もある。
【００２４】ＯＲゲート１０５はＵＡＲＴ７ａ、タイマ
３およびＥＥＰＲＯＭ５ａからの動作信号、およびＣＰ
Ｕ１ａのための動作信号であるフリップフロップ１０４
の出力をそれぞれ入力する。そしていずれかが動作中で
あることを示す時にＯＲゲート１０５の出力信号が
“Ｈ"レベルになり、この入力信号はＮＡＮＤゲート１
０１の他方の入力端子に接続される。そしてＯＲゲート
１０５の出力信号が“Ｈ"レベル状態の時に外部からの
クロック信号の入力が許可され、タイマ３、ＵＡＲＴ７
ａ、ＥＥＰＲＯＭ５ａおよび１／４分周回路１０３にク
ロック信号が供給される。さらに、フリップフロップ１
０４の出力信号が“Ｈ"レベルでＣＰＵ１が動作中の場
合は、外部からのクロック信号を１／４に分周した内部
クロック信号ＩＣＫＬがＣＰＵ１に供給される。しか
し、全ての回路の動作が停止している時にはＯＲゲート
１０５の出力信号が“Ｌ"レベル状態となり、クロック
信号の入力は禁止され、いずれの回路にもクロック信号
は供給されない。
【００２５】すなわち、ＣＰＵ１ａが停止状態の時にタ
イマ３、ＵＡＲＴ７ａ、ＥＥＰＲＯＭ５ａのいずれかが
動作中であって外部からのクロック信号を必要とするこ
とを示すのがＯＲゲート１０５の出力信号である。特に
ＵＡＲＴ７ａはＩ／Ｏ端子Ｐ５が“Ｈ"レベルから“Ｌ"
レベルになった時に、ＵＡＲＴ７ａへのクロック信号が
ない状態においても起動されて、外部からのクロック信
号を必要とすることを示すＵＡＲＴ信号を発生する。従
ってＩ／Ｏ端子Ｐ５が“Ｈ"レベルから“Ｌ"レベルにな
った時、ＵＡＲＴ７ａへのクロック信号の供給が再開さ
れ、ＵＡＲＴ７ａは入力信号を正しく受信することにな
る。
【００２６】なお図４において、１０４、１０６〜１１
１、１１５が切り換え制御部、１０１〜１０３、１０５
がクロック入力制御部をそれぞれ構成する。
【００２７】次に、この発明のＣＰＵ１ａの一般的な動
作について説明する。この発明ではＣＰＵ１ａはＷＩＴ
命令を使用せず、全てＳＴＰ命令で停止する。ＣＰＵ１
ａは所望の処理を行うと、選択レジスタ１１５へ必要な
起動選択条件を書き込み、その後、ＳＴＰ命令を実行し
て停止状態となる。起動選択条件の書き込みにより、選
択レジスタ１１５の該当する出力信号は“Ｈ"レベルに
なる。そしてタイマ３、ＵＡＲＴ７ａあるいはＥＥＰＲ
ＯＭ５ａはデータ処理部であるＣＰＵ１ａからの読み出
し、書き込みが可能になると、その前の動作の完了を示
す動作完了信号を“Ｈ"レベルにする。これによりＡＮ
Ｄゲート１０７ないし１１１のいずれかの出力信号が
“Ｈ"レベルになり、従ってフリップフロップ１０４の
出力信号が“Ｈ"レベルになる。これによりＣＰＵ１ａ
にクロック信号が供給されてＣＰＵ１ａは起動し、次の
処理を行う。この起動選択条件を書き込んだ後に動作を
停止し、再度起動されるまでの間がＣＰＵ１ａの空き時
間となる。また、カード外部からのクロック信号の入力
を禁止するか、あるいはＣＰＵ１ａへのクロック信号の
供給のみを禁止するかをクロック制御回路８が行うた
め、ＣＰＵ１ａはその判断をする必要はなく、ＣＰＵ１
ａは上述のように全てＳＴＰ命令で停止する。
【００２８】次に、具体的な動作について説明する。 １) 連続して２バイトのデータを送信する場合 ＣＰＵ１は起動選択条件を選択レジスタ１１５に書き込
むことによりＴＢＥＥＮ信号を“Ｈ"レベルにする。そ
の後、ＣＰＵ１ａがＳＴＰ命令を実行して停止する。そ
してＴＢＥ信号が“Ｈ"レベルになるまでＣＰＵ１は停
止する。ＵＡＲＴ７ａがその前の処理が終わり、出力バ
ッファ７３にデータの書き込みが可能な状態になるとＴ
ＢＥ信号が“Ｈ"レベルになる。これによりＡＮＤゲー
ト１０８の出力信号が“Ｈ"レベルになり、ＯＲゲート
１０６を介してフリップフロップ１０４の出力が“Ｈ"
レベルになり、ＣＰＵ１ａにクロック信号が供給されて
起動する。そしてＣＰＵ１ａはＵＡＲＴ７ａの出力バッ
ファ７３へデータを書き込む。ＣＰＵ１ａは書き込み
後、ＳＴＰ命令を実行して停止する。そしてＴＢＥ信号
が再度“Ｈ"レベルになるまでＣＰＵ１ａは停止する。
そしてＴＢＥ信号が“Ｈ"レベルになった時に、次のデ
ータを出力バッファ７３に書き込む。書き込みが終わる
と、ＣＰＵ１ａは次の処理へ移る。
【００２９】２) 一連の処理の中でカード外部からデ
ータを受信する場合 ＣＰＵ１ａにより選択レジスタ１１５のＲＢＦＥＮ信号
およびＴＩＭＵＰＥＮ信号が“Ｈ"レベルにされる。ま
たＣＰＵ１ａによりタイマ３に所定の設定時間がセット
され、同時にタイマ３の動作が許可される。その後、Ｃ
ＰＵ１ａはＳＴＰ命令を実行して停止する。これにより
ＣＰＵ１ａはＵＡＲＴ７ａからのＲＢＦ信号およびタイ
マ３からのＴＩＭＵＰ信号のいずれかが“Ｈ"レベルに
なるまで停止する。そしてカード外部からのデータが受
信されてＲＢＦ信号が“Ｈ"レベルになるか、あるいは
所定の時間が経過して時間切れとなり、タイマ３からの
ＴＩＭＵＰ信号が“Ｈ"レベルになると、ＣＰＵ１は次
の処理を行う。
【００３０】３) ＥＥＰＲＯＭへデータを書き込む場
合 ＣＰＵ１ａにより選択レジスタ１１５のＥＥＲＤＹＥＮ
信号が“Ｈ"レベルにされる。そしてＣＰＵ１はＥＥＰ
ＲＯＭ５ａに書き込み指示を行った後、ＳＴＰ命令を実
行して停止する。ＥＥＰＲＯＭ５ａは書き込み処理を行
い、これが終了するとＥＥＲＤＹ信号を“Ｈ"レベルに
する。ＣＰＵ１ａはＥＥＲＤＹ信号が“Ｈ"レベルにな
るまで停止し、その後、次の処理を行う。
【００３１】４) 時間待ちをする場合 ＣＰＵ１ａにより選択レジスタ１１５のＴＩＭＵＰＥＮ
信号が“Ｈ"レベルにされる。次にＣＰＵ１ａはタイマ
３に適当な時間をセットして動作を許可し、その後、Ｓ
ＴＰ命令を実行して停止する。タイマ３はカウントを行
いセットされた時間が経過した後、ＴＩＭＵＰ信号を
“Ｈ"レベルにする。ＣＰＵ１ａはＴＩＭＵＰ信号が
“Ｈ"レベルになった時点で起動し、次の処理を実行す
る。
【００３２】５) 一連の処理が終了しデータを送信し
てその後、待機状態となる場合 ＣＰＵ１ａにより選択レジスタ１１５のＴＢＥＥＮ信号
が“Ｈ"レベルにされる。その後、ＣＰＵ１ａはＳＴＰ
命令を実行して停止する。ＵＡＲＴ７ａからのＴＢＥ信
号が“Ｈ"レベルになるまでＣＰＵ１ａは停止する。そ
してＵＡＲＴ７ａで出力バッファ７３への書き込みが可
能な状態になるとＴＢＥ信号が“Ｈ"レベルになり、Ｃ
ＰＵ１ａが起動される。そしてＣＰＵ１ａによりＵＡＲ
Ｔ７ａの出力バッファ７３へのデータの書き込みが行わ
れる。ＣＰＵ１ａは書き込み後、選択レジスタ１１５の
ＲＢＦＥＮ信号を“Ｈ"レベルにし、その後、ＳＴＰ命
令を実行して停止する。ＵＡＲＴ７ａでのデータ送信が
完了し、ＵＡＲＴ７ａの動作が停止すると、ＮＡＮＤゲ
ート１０１により外部からのクロック信号の入力が禁止
され、待機状態となる。
【００３３】６) 待機状態から起動する場合 全ての回路が停止しており外部からのクロック信号の入
力が禁止されている待機状態で、Ｉ／Ｏ端子Ｐ５に信号
が入力されて“Ｌ"レベルになるとＵＡＲＴ７ａが起動
され、ＵＡＲＴ７ａが動作中であることを示す“Ｈ"レ
ベルのＵＡＲＴ信号(動作信号)がＯＲゲート１０５に入
力される。これによりクロック入力端子Ｐ４を介して外
部からクロック信号が入力されてＵＡＲＴ７ａに供給さ
れＵＡＲＴ７ａは受信動作が可能となる。データの受信
を行いこれが完了するとＲＢＦ信号が“Ｈ"レベルとな
り、上記５の場合で述べたようにＲＢＦＥＮ信号を前も
って“Ｈ"レベルにしておくのでＡＮＤゲート１０７の
出力信号が“Ｈ"レベルになり、ＣＰＵ１にクロック信
号が供給されてＣＰＵ１が起動し次の処理が行われる。
【００３４】７) 待機状態でＩ／Ｏ端子にノイズが入
った場合 外部からのクロック信号の入力が禁止されている待機状
態で、Ｉ／Ｏ端子Ｐ５にノイズが入り“Ｌ"レベルにな
るとＵＡＲＴ７ａが起動され、ＵＡＲＴ７ａが動作中で
あることを示す“Ｈ"レベルのＵＡＲＴ信号がＯＲゲー
ト１０５に入力される。これによりクロック入力端子Ｐ
４を介して外部からクロック信号が入力されてＵＡＲＴ
７ａに供給され、ＵＡＲＴ７ａは受信動作が可能とな
る。しかしながらＵＡＲＴは一般に、データの先頭のス
タートビットを検出することにより正規のデータか否か
を判断する機能を備えている。従ってノイズの場合には
スタートビットの確認ができず、ＵＡＲＴ７ａは動作を
停止し、ＵＡＲＴ信号は“Ｌ"レベルとなる。これによ
り再度、外部からのクロック信号の入力が禁止された状
態となる。外部からのデータは図３に示しように、最初
に“Ｌ"レベルのスタートビット(１ビット)を含んでい
る。従って入力された信号が正規のデータか否かは、こ
のスタートビットを確認することにより判断される。こ
のスタートビットを確認する方法は、例えば、入力信号
が“Ｈ"レベルから“Ｌ"レベルになった１／２ビット後
に“Ｌ"レベルのままであることを確認して正規のデー
タであると判断する。これが１／２ビット後に“Ｈ"レ
ベルであればノイズ信号が入力されたと判断される。
【００３５】８) ＵＡＲＴ７ａがバイト再送機能を有
するＵＡＲＴであって、待機状態で受信データにパリテ
ィエラーが発生した場合 ここではＵＡＲＴ７ａは例えば特開昭５７−２１１４５
号公報(USP4,556958)に開示されているようなバイト再
送機能を有するＵＡＲＴで構成されている。全ての回路
が停止しており外部からのクロック信号の入力が禁止さ
れている待機状態で、Ｉ／Ｏ端子Ｐ５に信号が入力され
て“Ｌ"レベルになると、ＵＡＲＴ７ａが動作中である
ことを示す“Ｈ"レベルのＵＡＲＴ信号がＯＲゲート１
０５に入力される。これによりクロック入力端子Ｐ４を
介して外部からクロック信号が入力され、ＵＡＲＴ７ａ
は受信動作が可能となる。そして受信動作が行われる
が、パリティエラーが検出されると、ＵＡＲＴ７ａは再
送要求信号を送信する。その後、ＵＡＲＴ７ａは動作を
停止し、ＵＡＲＴ７ａが動作中であることを示すＵＡＲ
Ｔ信号は“Ｌ"レベルとなり、待機状態となる。
【００３６】なお、ＥＥＰＲＯＭのなかには自ら内部ク
ロックを内蔵しており、外部からのクロック信号を必要
としないものがある。そこでこのようなＥＥＰＲＯＭを
設けたＩＣカードの場合の実施例を以下に説明する。図
５にはこの発明の別の実施例によるＩＣカード１００ｂ
の内部構成を示すブロック図を示した。図５において、
図１のＩＣカード１００ａと異なるのは、ＥＥＰＲＯＭ
５ｂがクロック発生部５０を内蔵している点である。従
ってＥＥＰＲＯＭ５ｂは外部からのクロック信号を要求
する動作信号(ＥＥＰＲＯＭ信号)は発生する必要はな
い。またこれにより、図５のクロック制御回路８ａの回
路図は図６に示すようになる。すなわち、外部からのク
ロック信号の入力を許可するか禁止するかの判断はＵＡ
ＲＴ７ａおよびタイマ３からの動作信号(ＵＡＲＴ信
号、ＴＩＭＥＲ信号)、並びにフリップフロップ１０４
の出力により行われ、またＥＥＰＲＯＭ５ｂへのクロッ
ク信号の供給は当然ながら必要なくなる。
【００３７】なお、動作に関しては基本的には上記実施
例と同じであり、詳細な説明は省略する。この実施例で
は、ＣＰＵ１ａ、ＵＡＲＴ７ａおよびタイマ３の動作が
停止している時には図６のＯＲゲート１０５の出力信号
が“Ｌ"レベルとなり、外部からのクロック信号の入力
は禁止され、いずれの回路にもクロックは供給されな
い。従った例えば上記実施例の動作説明の、３）ＥＥＰ
ＲＯＭへデータを書き込む場合、で説明した動作の場
合、この実施例ではＣＰＵ１がＥＥＰＲＯＭ５ａに書き
込み指示を行った後にＳＴＰ命令を実行して停止してか
ら、ＥＥＲＤＹ信号が“Ｈ"レベルになるまでの間、外
部からのクロック信号の入力は禁止されることとなる。
【００３８】
【発明の効果】以上説明したように、この発明に係るＩ
Ｃカードでは、動作時に外部からのクロック信号を必要
とする手段のいずれかが動作中であれば、ＣＰＵが停止
していてもクロック信号の入力を許可し、また逆にＣＰ
Ｕが停止した後でも、クロック信号を必要とする手段の
いずれかが動作中であればクロック信号は入力され続
け、全ての手段でクロック信号が必要でなくなった時
に、ＣＰＵを介さずにクロック信号の入力を禁止状態に
するクロック制御回路を設けたので、ソフトウェアの介
在なしに自動的に待機状態にすることができ、ＣＰＵを
動作させるためのプログラムの作成が容易になり、また
ＣＰＵの負担が軽減される等の効果が得られる。
【図面の簡単な説明】
【図１】この発明の一実施例に係るＩＣカードの内部構
成を示すブロック図である。
【図２】図１のＵＡＲＴの内部構成を概略的に示すブロ
ック図である。
【図３】データのビット構成を示す図である。
【図４】図１のクロック制御回路の回路図である。
【図５】この発明の他の実施例に係るＩＣカードの内部
構成を示すブロック図である。
【図６】図５のクロック制御回路の回路図である。
【図７】従来のＩＣカードの内部構成を示すブロック図
である。
【図８】スタンバイ機能を有するＩＣカードの内部構成
を示す図である。
【符号の説明】 １ａ ＣＰＵ ２ａ システムバス ３ タイマ ４ａ ＲＯＭ ５ａ ＥＥＰＲＯＭ ５ｂ ＥＥＰＲＯＭ ６ａ ＲＡＭ ７ａ ＵＡＲＴ(データ入出力回路) ８ クロック制御回路 ８ａ クロック制御回路 ５０ クロック発生部 ７１ シフトレジスタ ７２ 入力バッファ ７３ 出力バッファ ７５ 入力データ検出回路 １００ａ ＩＣカード １００ｂ ＩＣカード １１５ 選択レジスタ

Claims (1)

    (57)【特許請求の範囲】
  1. 【請求項１】 データの先頭に付加されているスタート
    ビットを検出した時に起動し、外部との間のデータの入
    出力制御を行うデータ入出力手段と、 データ処理を行うデータ処理手段と、 このデータ処理手段が実行するプログラムを格納する不
    揮発性メモリ手段と、 各種データを記憶するための書き換え可能な不揮発性メ
    モリ手段と、 外部からのクロック信号の入力制御を行うクロック制御
    手段と、 設定された時間をカウントするタイマ手段と、 上記各手段を相互に接続するシステムバス手段と、 を備え、 上記データ入出力手段、書き換え可能な不揮発性メモリ
    手段およびタイマ手段のうちの動作の際に外部からの上
    記クロック信号が必要なものは、動作中であってクロッ
    ク信号が必要であることを示す動作信号をそれぞれ発生
    し、上記クロック制御手段が、上記データ処理手段の命令に
    より上記データ処理手段への上記クロック信号の供給を
    禁止すると共に、上記データ処理手段がクロック信号の
    供給を禁止する前に選択した起動条件が満たされた時に
    上記データ処理手段への上記クロック信号の供給を許可
    する切り換え制御部と、この切り換え制御部の状態およ
    び上記動作信号の状態から、いずれかの手段が動作中で
    あって動作のための上記クロック信号が必要である時に
    は上記クロック信号を必要としている手段に供給し、全
    ての手段がクロック信号を必要としない時には上記クロ
    ックの入力を禁止するクロック入力制御部とを含み、上
    記クロック信号の供給の制御を行う、 ＩＣカード。
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