JPH05108539A - データ処理装置 - Google Patents
データ処理装置Info
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- JPH05108539A JPH05108539A JP3298001A JP29800191A JPH05108539A JP H05108539 A JPH05108539 A JP H05108539A JP 3298001 A JP3298001 A JP 3298001A JP 29800191 A JP29800191 A JP 29800191A JP H05108539 A JPH05108539 A JP H05108539A
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- Japan
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- signal
- power consumption
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- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
- Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
- Y02D10/00—Energy efficient computing, e.g. low power processors, power management or thermal management
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
- Y02E—REDUCTION OF GREENHOUSE GAS [GHG] EMISSIONS, RELATED TO ENERGY GENERATION, TRANSMISSION OR DISTRIBUTION
- Y02E40/00—Technologies for an efficient electrical power generation, transmission or distribution
- Y02E40/60—Superconducting electric elements or equipment; Power systems integrating superconducting elements or equipment
Landscapes
- Bus Control (AREA)
Abstract
(57)【要約】
【構成】 低消費電力状態を有するマイクロコンピュー
タのＩ／Ｏポートに伝送データ信号のスタートビットを
割込み入力として検出できる割込み検出回路を付加し、
低消費電力状態ではこの割込み検出回路を活性化させか
つＩ／Ｏポートを非活性状態にさせるとともに、通常動
作状態ではＩ／Ｏポートを活性化させかつ割込み検出回
路を非活性状態にさせるようにした。 【効果】 低消費電力状態ではＩ／Ｏ端子が割込み端子
として機能し、伝送データ信号を与えるだけでＣＰＵに
割込みがかかって通常動作状態へ移行するとともに、通
常動作状態ではＩ／Ｏ端子が伝送データ信号の入出力端
子として機能するため、ＩＳＯ規格のカード用マイクロ
コンピュータにおいて、何ら外部端子を増設することな
く低消費電力状態を設定することができ、しかも低消費
電力状態から完全に元の状態へ復帰することができる。
タのＩ／Ｏポートに伝送データ信号のスタートビットを
割込み入力として検出できる割込み検出回路を付加し、
低消費電力状態ではこの割込み検出回路を活性化させか
つＩ／Ｏポートを非活性状態にさせるとともに、通常動
作状態ではＩ／Ｏポートを活性化させかつ割込み検出回
路を非活性状態にさせるようにした。 【効果】 低消費電力状態ではＩ／Ｏ端子が割込み端子
として機能し、伝送データ信号を与えるだけでＣＰＵに
割込みがかかって通常動作状態へ移行するとともに、通
常動作状態ではＩ／Ｏ端子が伝送データ信号の入出力端
子として機能するため、ＩＳＯ規格のカード用マイクロ
コンピュータにおいて、何ら外部端子を増設することな
く低消費電力状態を設定することができ、しかも低消費
電力状態から完全に元の状態へ復帰することができる。
Description
【０００１】
【産業上の利用分野】この発明は、半導体集積回路化さ
れたデータ処理装置における状態遷移方式さらには低消
費電力状態からの復帰方式に適用して特に有効な技術に
関し、例えばＩＣカード用マイクロコンピュータに利用
して有効な技術に関する。
れたデータ処理装置における状態遷移方式さらには低消
費電力状態からの復帰方式に適用して特に有効な技術に
関し、例えばＩＣカード用マイクロコンピュータに利用
して有効な技術に関する。
【０００２】
【従来の技術】ＩＣカードは内部にマイクロコンピュー
タを有し、ＩＣカード内で種々の演算が可能であること
から、磁気カードに比べて格段にセキュリテイが向上す
るとともに、オフライン使用が可能であるため磁気カー
ドや現金に代わるものとして、現在しだいに普及しつつ
ある。そして、ＩＣカードに使用されるマイクロコンピ
ュータとして、ＩＳＯ（国際標準化機構）により規格化
されたものがある（例えば、株式会社日立製作所、平成
２年２月発行、「Ｈ８／３１０ハードウェアマニュア
ル」参照）。ところでＩＣカードにおいては端子数が充
分にとれないことから、上記ＩＳＯ規格のマイクロコン
ピュータでは、外部端子が電源電圧端子Ｖｃｃと、リセ
ット端子と、クロック端子と、接地電位端子ＧＮＤと、
内蔵ＥＰＲＯＭへの書込み電圧を与える書込み電圧端子
Ｖｐｐと、Ｉ／Ｏ端子と、将来規格化される２つのリザ
ーブ端子の計８本とされている。
タを有し、ＩＣカード内で種々の演算が可能であること
から、磁気カードに比べて格段にセキュリテイが向上す
るとともに、オフライン使用が可能であるため磁気カー
ドや現金に代わるものとして、現在しだいに普及しつつ
ある。そして、ＩＣカードに使用されるマイクロコンピ
ュータとして、ＩＳＯ（国際標準化機構）により規格化
されたものがある（例えば、株式会社日立製作所、平成
２年２月発行、「Ｈ８／３１０ハードウェアマニュア
ル」参照）。ところでＩＣカードにおいては端子数が充
分にとれないことから、上記ＩＳＯ規格のマイクロコン
ピュータでは、外部端子が電源電圧端子Ｖｃｃと、リセ
ット端子と、クロック端子と、接地電位端子ＧＮＤと、
内蔵ＥＰＲＯＭへの書込み電圧を与える書込み電圧端子
Ｖｐｐと、Ｉ／Ｏ端子と、将来規格化される２つのリザ
ーブ端子の計８本とされている。
【０００３】
【発明が解決しようとする課題】近年、ＩＣカードの応
用として自動車電話用ＩＤカード等が考えられている。
このような携帯機器で使用されるＩＣカードは電池で駆
動されることになる。この電池の消耗を少なくするに
は、搭載メモリを不揮発性メモリとすることやカード非
使用時にマイクロコンピュータが回路の動作を停止状態
（以下、スリープ状態と称する）へ遷移できるようにす
る方法が有効である。しかしながら、カード用マイクロ
コンピュータにおいて、このような低消費電力状態を設
けた場合、低消費電力状態への遷移は例えば遷移命令を
与えること等によって比較的容易に行なえるが、低消費
電力状態ではＣＰＵがスリープ状態にあるため動作状態
への復帰は命令によって行なうことができない。そのた
め、動作状態への復帰はＩＣカードの外部から例えばカ
ードリーダ／ライタ等によって何らかの信号を与えなく
てはならない。
用として自動車電話用ＩＤカード等が考えられている。
このような携帯機器で使用されるＩＣカードは電池で駆
動されることになる。この電池の消耗を少なくするに
は、搭載メモリを不揮発性メモリとすることやカード非
使用時にマイクロコンピュータが回路の動作を停止状態
（以下、スリープ状態と称する）へ遷移できるようにす
る方法が有効である。しかしながら、カード用マイクロ
コンピュータにおいて、このような低消費電力状態を設
けた場合、低消費電力状態への遷移は例えば遷移命令を
与えること等によって比較的容易に行なえるが、低消費
電力状態ではＣＰＵがスリープ状態にあるため動作状態
への復帰は命令によって行なうことができない。そのた
め、動作状態への復帰はＩＣカードの外部から例えばカ
ードリーダ／ライタ等によって何らかの信号を与えなく
てはならない。
【０００４】しかるに、ＩＳＯ規格のカード用マイクロ
コンピュータにあっては、上述したように外部端子の数
が規定されているので、低消費電力状態から動作状態へ
復帰させる信号を入力するための端子を新たに設けるこ
とができない。そのため、従来のＩＳＯ規格のカード用
マイクロコンピュータにあっては低消費電力状態を設定
することができないという問題点があった。なお、マイ
クロコンピュータのリセット端子を利用すれば低消費電
力状態から動作状態へ復帰させることも一応可能である
が、リセットをかけると内部が一旦初期状態に設定され
てしまうので、低消費電力状態に移る前の状態を回復さ
せたいような場合に、それができないという不都合があ
る。
コンピュータにあっては、上述したように外部端子の数
が規定されているので、低消費電力状態から動作状態へ
復帰させる信号を入力するための端子を新たに設けるこ
とができない。そのため、従来のＩＳＯ規格のカード用
マイクロコンピュータにあっては低消費電力状態を設定
することができないという問題点があった。なお、マイ
クロコンピュータのリセット端子を利用すれば低消費電
力状態から動作状態へ復帰させることも一応可能である
が、リセットをかけると内部が一旦初期状態に設定され
てしまうので、低消費電力状態に移る前の状態を回復さ
せたいような場合に、それができないという不都合があ
る。
【０００５】この発明の目的は、ＩＳＯ規格のカード用
マイクロコンピュータにおいて、何ら外部端子を増設す
ることなくかつ完全に元の状態を回復可能な低消費電力
状態を設定することができるような半導体集積回路技術
を提供することにある。この発明の前記ならびにそのほ
かの目的と新規な特徴については、本明細書の記述およ
び添附図面から明らかになるであろう。
マイクロコンピュータにおいて、何ら外部端子を増設す
ることなくかつ完全に元の状態を回復可能な低消費電力
状態を設定することができるような半導体集積回路技術
を提供することにある。この発明の前記ならびにそのほ
かの目的と新規な特徴については、本明細書の記述およ
び添附図面から明らかになるであろう。
【０００６】
【課題を解決するための回路】本願において開示される
発明のうち代表的なものの概要を説明すれば、下記のと
おりである。すなわち、低消費電力状態を有するマイク
ロコンピュータのＩ／Ｏポートに伝送データ信号のスタ
ートビットを割込み入力として検出できる割込み検出回
路を付加し、低消費電力状態ではこの割込み検出回路を
活性化させかつＩ／Ｏポートを非活性状態にさせるとと
もに、通常動作状態ではＩ／Ｏポートを活性化させかつ
割込み検出回路を非活性状態にさせるようにしたもので
ある。
発明のうち代表的なものの概要を説明すれば、下記のと
おりである。すなわち、低消費電力状態を有するマイク
ロコンピュータのＩ／Ｏポートに伝送データ信号のスタ
ートビットを割込み入力として検出できる割込み検出回
路を付加し、低消費電力状態ではこの割込み検出回路を
活性化させかつＩ／Ｏポートを非活性状態にさせるとと
もに、通常動作状態ではＩ／Ｏポートを活性化させかつ
割込み検出回路を非活性状態にさせるようにしたもので
ある。
【０００７】
【作用】上記した回路によれば、低消費電力状態ではＩ
／Ｏ端子が割込み端子として機能し、伝送データ信号を
与えるだけでＣＰＵに割込みがかかって通常動作状態へ
移行するとともに、通常動作状態ではＩ／Ｏ端子が伝送
データ信号の入出力端子として機能するため、ＩＳＯ規
格のカード用マイクロコンピュータにおいて、何ら外部
端子を増設することなく低消費電力状態を設定すること
ができ、しかも低消費電力状態から完全に元の状態へ復
帰することができる。
／Ｏ端子が割込み端子として機能し、伝送データ信号を
与えるだけでＣＰＵに割込みがかかって通常動作状態へ
移行するとともに、通常動作状態ではＩ／Ｏ端子が伝送
データ信号の入出力端子として機能するため、ＩＳＯ規
格のカード用マイクロコンピュータにおいて、何ら外部
端子を増設することなく低消費電力状態を設定すること
ができ、しかも低消費電力状態から完全に元の状態へ復
帰することができる。
【０００８】
【実施例】図１には、本発明をカード用マイクロコンピ
ュータに適用した場合の一実施例が、また図２にはこの
カード用マイクロコンピュータを搭載したカードと、こ
れに接続されてデータの送受信を行なうカードリーダ／
ライタとの関係が示されている。この実施例のカード用
マイクロコンピュータ１０は、ＩＳＯ規格内の電源電圧
端子Ｖｃｃと、リセット端子ＲＳＴと、クロック端子Ｃ
ＬＫと、接地電位端子ＧＮＤと、Ｉ／Ｏ端子ｉ／ｏの計
５本の外部端子を備えている。そして、マイクロコンピ
ュータ内部は、マイコン全体の制御を司るＣＰＵ（中央
処理装置）１と、動作プログラムやテキストデータ等が
格納される内蔵メモリ２と、データの入出力を行なうＩ
／Ｏポート部３と、ＣＰＵ１に対する割込みを発生する
割込み制御回路４とから構成されている。特に制限され
ないが、上記内蔵メモリ２はＥＥＰＲＯＭ（電気的に書
込み消去可能な不揮発性のリードオンリメモリ）とマス
クＲＯＭおよびＲＡＭとにより構成されており、チップ
内部に内蔵ＥＥＰＲＯＭへの書込み電圧を発生する昇圧
回路を備えているため、書込み電圧端子Ｖｐｐは省略さ
れている。
ュータに適用した場合の一実施例が、また図２にはこの
カード用マイクロコンピュータを搭載したカードと、こ
れに接続されてデータの送受信を行なうカードリーダ／
ライタとの関係が示されている。この実施例のカード用
マイクロコンピュータ１０は、ＩＳＯ規格内の電源電圧
端子Ｖｃｃと、リセット端子ＲＳＴと、クロック端子Ｃ
ＬＫと、接地電位端子ＧＮＤと、Ｉ／Ｏ端子ｉ／ｏの計
５本の外部端子を備えている。そして、マイクロコンピ
ュータ内部は、マイコン全体の制御を司るＣＰＵ（中央
処理装置）１と、動作プログラムやテキストデータ等が
格納される内蔵メモリ２と、データの入出力を行なうＩ
／Ｏポート部３と、ＣＰＵ１に対する割込みを発生する
割込み制御回路４とから構成されている。特に制限され
ないが、上記内蔵メモリ２はＥＥＰＲＯＭ（電気的に書
込み消去可能な不揮発性のリードオンリメモリ）とマス
クＲＯＭおよびＲＡＭとにより構成されており、チップ
内部に内蔵ＥＥＰＲＯＭへの書込み電圧を発生する昇圧
回路を備えているため、書込み電圧端子Ｖｐｐは省略さ
れている。
【０００９】この実施例のカード用マイクロコンピュー
タは、所定の遷移命令によってクロックが停止されＣＰ
Ｕおよびその周辺回路の動作が停止する状態へ遷移でき
るように構成されているとともに、上記Ｉ／Ｏポート部
３には、低消費電力状態でＩ／Ｏ端子ｉ／ｏに入力され
た伝送データの立下りを検出して状態復帰用の割込み信
号を発生する割込み検出回路５が設けられている。ま
た、ＣＰＵ１は低消費電力状態へ遷移すると、この状態
にあることを示すスリープ状態信号ＳＰを出力したまま
その動作を停止するように構成されている。上記割込み
検出回路５は、図３に示すように、例えばＩ／Ｏ端子ｉ
／ｏに入力された伝送データの立下りを検出しワンショ
ットパルスを発生するエッジ検出回路５１と、上記スリ
ープ状態信号ＳＰをコントロール信号としスリープ状態
信号ＳＰが有効レベル（スリープ状態にあることを示す
レベル）にされているときに上記エッジ検出回路５１で
発生された検出信号を割込み信号ＩＲＱとして、上記割
込み制御回路４に供給するＡＮＤゲート５２とにより構
成されている。
タは、所定の遷移命令によってクロックが停止されＣＰ
Ｕおよびその周辺回路の動作が停止する状態へ遷移でき
るように構成されているとともに、上記Ｉ／Ｏポート部
３には、低消費電力状態でＩ／Ｏ端子ｉ／ｏに入力され
た伝送データの立下りを検出して状態復帰用の割込み信
号を発生する割込み検出回路５が設けられている。ま
た、ＣＰＵ１は低消費電力状態へ遷移すると、この状態
にあることを示すスリープ状態信号ＳＰを出力したまま
その動作を停止するように構成されている。上記割込み
検出回路５は、図３に示すように、例えばＩ／Ｏ端子ｉ
／ｏに入力された伝送データの立下りを検出しワンショ
ットパルスを発生するエッジ検出回路５１と、上記スリ
ープ状態信号ＳＰをコントロール信号としスリープ状態
信号ＳＰが有効レベル（スリープ状態にあることを示す
レベル）にされているときに上記エッジ検出回路５１で
発生された検出信号を割込み信号ＩＲＱとして、上記割
込み制御回路４に供給するＡＮＤゲート５２とにより構
成されている。
【００１０】なお、図３において、３１および３２は上
記Ｉ／Ｏ端子ｉ／ｏに接続された出力バッファおよび入
力バッファ、３３は内部データバス６と上記出力バッフ
ァ３１との間に接続された出力データ保持用のデータレ
ジスタ、３４は内部データバス６に接続されデータの伝
送方向を指定するためのデータディレンションレジスタ
である。上記データレジスタ３３およびデータディレン
ションレジスタ３４は、ＣＰＵ１から出力されるライト
信号Ｗ１，Ｗ２のハイレベルによってそれぞれ内部デー
タバス６を介して所定のデータが書き込まれるようにさ
れているとともに、低消費電力状態ではライト信号Ｗ
１，Ｗ２のロウレベルによって非活性状態にされるよう
になっている。特に制限されないが、この実施例では、
データレジスタ３３は１ビットで構成され、データバス
６上の１本の信号線に接続されており、Ｉ／Ｏ端子ｉ／
ｏより入力されたデータはシリアルデータのままＣＰＵ
１へ送られ、ＣＰＵ内でパラレルデータに変換されるよ
うになっている。
記Ｉ／Ｏ端子ｉ／ｏに接続された出力バッファおよび入
力バッファ、３３は内部データバス６と上記出力バッフ
ァ３１との間に接続された出力データ保持用のデータレ
ジスタ、３４は内部データバス６に接続されデータの伝
送方向を指定するためのデータディレンションレジスタ
である。上記データレジスタ３３およびデータディレン
ションレジスタ３４は、ＣＰＵ１から出力されるライト
信号Ｗ１，Ｗ２のハイレベルによってそれぞれ内部デー
タバス６を介して所定のデータが書き込まれるようにさ
れているとともに、低消費電力状態ではライト信号Ｗ
１，Ｗ２のロウレベルによって非活性状態にされるよう
になっている。特に制限されないが、この実施例では、
データレジスタ３３は１ビットで構成され、データバス
６上の１本の信号線に接続されており、Ｉ／Ｏ端子ｉ／
ｏより入力されたデータはシリアルデータのままＣＰＵ
１へ送られ、ＣＰＵ内でパラレルデータに変換されるよ
うになっている。
【００１１】一方、上記出力バッファ３１は、低消費電
力状態への遷移直前にデータディレンションレジスタ３
４にデータ“０”が書き込まれることにより発生される
ロウレベルの出力制御信号ＯＥにより非活性状態にされ
る。また、入力バッファ３２は通常動作状態ではＣＰＵ
１から出力されるリード信号Ｒ１のハイレベルによって
活性化されるとともに、低消費電力状態ではリード信号
Ｒ１のロウレベルによって非活性状態にされる。次に、
上記カード用マイクロコンピュータにおける低消費電力
状態から通常動作状態への復帰手順について説明する。
なお、通常動作状態から低消費電力状態への移行はＣＰ
Ｕ１が遷移命令を実行することにより行なわれる。この
遷移命令は、カードリーダ／ライタがカード用マイクロ
コンピュータに対してＩ／Ｏ端子を介して低消費電力状
態への移行を指示するコマンドを与えることで実行され
る。このコマンドは、図４に示すような調歩同期式のシ
リアルデータの形でカードリーダ／ライタからカード用
マイクロコンピュータに対して与えられる。
力状態への遷移直前にデータディレンションレジスタ３
４にデータ“０”が書き込まれることにより発生される
ロウレベルの出力制御信号ＯＥにより非活性状態にされ
る。また、入力バッファ３２は通常動作状態ではＣＰＵ
１から出力されるリード信号Ｒ１のハイレベルによって
活性化されるとともに、低消費電力状態ではリード信号
Ｒ１のロウレベルによって非活性状態にされる。次に、
上記カード用マイクロコンピュータにおける低消費電力
状態から通常動作状態への復帰手順について説明する。
なお、通常動作状態から低消費電力状態への移行はＣＰ
Ｕ１が遷移命令を実行することにより行なわれる。この
遷移命令は、カードリーダ／ライタがカード用マイクロ
コンピュータに対してＩ／Ｏ端子を介して低消費電力状
態への移行を指示するコマンドを与えることで実行され
る。このコマンドは、図４に示すような調歩同期式のシ
リアルデータの形でカードリーダ／ライタからカード用
マイクロコンピュータに対して与えられる。
【００１２】低消費電力状態において図４のようなデー
タがカード用マイクロコンピュータのＩ／Ｏ端子に入力
されると、エッジ検出回路５１がデータ先頭のスタート
ビットＳＢの立下りを検出してワンショットパルスを発
生する。この検出パルスが割込み信号ＩＲＱとしてその
ときスリープ状態信号ＳＰによって活性化されているＡ
ＮＤゲート５２を通って割込み制御回路４に供給され
る。すると、割込み制御回路４から出力される起動信号
ＷＵによってクロックの形成が再開されるとともに、Ｃ
ＰＵ１内部の回路が活性化されてＣＰＵ１が起動され、
通常動作状態に移行する。ＣＰＵ１が通常動作状態に移
行すると、スリープ状態信号ＳＰが無効レベルに変化さ
れるとともに、リード信号Ｒ１が有効レベルにアサート
され入力バッファ３２が活性化される。これが上記受信
データのスタートビットＳＢの有効期間中になされるた
め、スタートビットＳＢに続いて入ってくるビットデー
タｂ０，ｂ１，……ｂ７が、データバス６を介してＣＰ
Ｕ１に供給される。また、ＣＰＵ１が起動されるとスリ
ープ状態信号ＳＰが無効レベルに変化されＡＮＤゲート
５２が閉じられるため、エッジ検出回路５１がビットデ
ータの立下りを検出しても割込み制御回路４に対して割
込み信号が供給さることがない。
タがカード用マイクロコンピュータのＩ／Ｏ端子に入力
されると、エッジ検出回路５１がデータ先頭のスタート
ビットＳＢの立下りを検出してワンショットパルスを発
生する。この検出パルスが割込み信号ＩＲＱとしてその
ときスリープ状態信号ＳＰによって活性化されているＡ
ＮＤゲート５２を通って割込み制御回路４に供給され
る。すると、割込み制御回路４から出力される起動信号
ＷＵによってクロックの形成が再開されるとともに、Ｃ
ＰＵ１内部の回路が活性化されてＣＰＵ１が起動され、
通常動作状態に移行する。ＣＰＵ１が通常動作状態に移
行すると、スリープ状態信号ＳＰが無効レベルに変化さ
れるとともに、リード信号Ｒ１が有効レベルにアサート
され入力バッファ３２が活性化される。これが上記受信
データのスタートビットＳＢの有効期間中になされるた
め、スタートビットＳＢに続いて入ってくるビットデー
タｂ０，ｂ１，……ｂ７が、データバス６を介してＣＰ
Ｕ１に供給される。また、ＣＰＵ１が起動されるとスリ
ープ状態信号ＳＰが無効レベルに変化されＡＮＤゲート
５２が閉じられるため、エッジ検出回路５１がビットデ
ータの立下りを検出しても割込み制御回路４に対して割
込み信号が供給さることがない。
【００１３】図５には上記カード用マイクロコンピュー
タの状態遷移図が示されている。通常動作状態Ｓ１から
スリープ状態Ｓ２への移行は遷移命令によってなされ、
スリープ状態Ｓ２から抜け出すにはリセット端子ＲＳＴ
を用いてリセットをかける方法と、Ｉ／Ｏ端子へのデー
タ入力とがある。リセットをかけた場合にはリセット状
態Ｓ３を経て、またＩ／Ｏ端子へデータを入力した場合
には直接、例外処理状態Ｓ４へ移行してそれぞれ対応す
るベクタアドレスを発生して、例外処理終了後に自動的
に通常動作状態Ｓ１へ移行する。このとき、リセットに
よる例外処理の場合にはＣＰＵ１は初期状態からスター
トし、スリープ状態Ｓ２からの例外処理の場合にはＣＰ
Ｕ１はスリープ状態Ｓ２へ移行する前の状態に復帰す
る。
タの状態遷移図が示されている。通常動作状態Ｓ１から
スリープ状態Ｓ２への移行は遷移命令によってなされ、
スリープ状態Ｓ２から抜け出すにはリセット端子ＲＳＴ
を用いてリセットをかける方法と、Ｉ／Ｏ端子へのデー
タ入力とがある。リセットをかけた場合にはリセット状
態Ｓ３を経て、またＩ／Ｏ端子へデータを入力した場合
には直接、例外処理状態Ｓ４へ移行してそれぞれ対応す
るベクタアドレスを発生して、例外処理終了後に自動的
に通常動作状態Ｓ１へ移行する。このとき、リセットに
よる例外処理の場合にはＣＰＵ１は初期状態からスター
トし、スリープ状態Ｓ２からの例外処理の場合にはＣＰ
Ｕ１はスリープ状態Ｓ２へ移行する前の状態に復帰す
る。
【００１４】以上説明したように、この発明は、低消費
電力状態を有するマイクロコンピュータのＩ／Ｏポート
に伝送データ信号のスタートビットを割込み入力として
検出できる割込み検出回路を付加し、低消費電力状態で
はこの割込み検出回路を活性化させかつＩ／Ｏポートを
非活性状態にさせるとともに、通常動作状態ではＩ／Ｏ
ポートを活性化させかつ割込み検出回路を非活性状態に
させるようにしたので、低消費電力状態ではＩ／Ｏ端子
が割込み端子として機能し、伝送データ信号を与えるだ
けでＣＰＵに割込みがかかって通常動作状態へ移行する
とともに、通常動作状態ではＩ／Ｏ端子が伝送データ信
号の入出力端子として機能するため、ＩＳＯ規格のカー
ド用マイクロコンピュータにおいて、何ら外部端子を増
設することなく低消費電力状態を設定することができ、
しかも低消費電力状態から完全に元の状態へ復帰するこ
とができるという効果がある。
電力状態を有するマイクロコンピュータのＩ／Ｏポート
に伝送データ信号のスタートビットを割込み入力として
検出できる割込み検出回路を付加し、低消費電力状態で
はこの割込み検出回路を活性化させかつＩ／Ｏポートを
非活性状態にさせるとともに、通常動作状態ではＩ／Ｏ
ポートを活性化させかつ割込み検出回路を非活性状態に
させるようにしたので、低消費電力状態ではＩ／Ｏ端子
が割込み端子として機能し、伝送データ信号を与えるだ
けでＣＰＵに割込みがかかって通常動作状態へ移行する
とともに、通常動作状態ではＩ／Ｏ端子が伝送データ信
号の入出力端子として機能するため、ＩＳＯ規格のカー
ド用マイクロコンピュータにおいて、何ら外部端子を増
設することなく低消費電力状態を設定することができ、
しかも低消費電力状態から完全に元の状態へ復帰するこ
とができるという効果がある。
【００１５】以上本発明者によってなされた発明を実施
例に基づき具体的に説明したが、本発明は上記実施例に
限定されるものではなく、その要旨を逸脱しない範囲で
種々変更可能であることはいうまでもない。例えば上記
実施例では、データレジスタを１ビット構成とし、Ｉ／
Ｏ端子より入力されたデータはシリアルデータのままＣ
ＰＵ１へ送り、ＣＰＵ内でパラレルデータに変換するよ
うになっているとしたが、データレジスタとデータバス
との間にシフトレジスタ等からなるシリアル−パラレル
変換回路を設けて、受信データをパラレルデータに変換
してＣＰＵへ送るように構成することも可能である。
例に基づき具体的に説明したが、本発明は上記実施例に
限定されるものではなく、その要旨を逸脱しない範囲で
種々変更可能であることはいうまでもない。例えば上記
実施例では、データレジスタを１ビット構成とし、Ｉ／
Ｏ端子より入力されたデータはシリアルデータのままＣ
ＰＵ１へ送り、ＣＰＵ内でパラレルデータに変換するよ
うになっているとしたが、データレジスタとデータバス
との間にシフトレジスタ等からなるシリアル−パラレル
変換回路を設けて、受信データをパラレルデータに変換
してＣＰＵへ送るように構成することも可能である。
【００１６】以上の説明では主として本発明者によって
なされた発明をその背景となった利用分野であるカード
用マイクロコンピュータに適用した場合について説明し
たが、この発明はそれに限定されるものでなく、通信機
能を備えたデータ処理装置一般に利用することができ
る。
なされた発明をその背景となった利用分野であるカード
用マイクロコンピュータに適用した場合について説明し
たが、この発明はそれに限定されるものでなく、通信機
能を備えたデータ処理装置一般に利用することができ
る。
【００１７】
【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば下記
のとおりである。すなわち、ＩＳＯ規格のカード用マイ
クロコンピュータにおいて、何ら外部端子を増設するこ
となくかつ完全に元の状態を回復可能な低消費電力状態
を設定することができる。
的なものによって得られる効果を簡単に説明すれば下記
のとおりである。すなわち、ＩＳＯ規格のカード用マイ
クロコンピュータにおいて、何ら外部端子を増設するこ
となくかつ完全に元の状態を回復可能な低消費電力状態
を設定することができる。
【図１】本発明をカード用マイクロコンピュータに適用
した場合の一実施例を示すブロック図である。
した場合の一実施例を示すブロック図である。
【図２】上記実施例のカード用マイクロコンピュータを
搭載したカードと接続されデータの送受信を行なうカー
ドリーダ／ライタとの関係を示すシステム構成図であ
る。
搭載したカードと接続されデータの送受信を行なうカー
ドリーダ／ライタとの関係を示すシステム構成図であ
る。
【図３】本実施例のカード用マイクロコンピュータにお
けるＩ／Ｏポート部の構成例を示すブロック図である。
けるＩ／Ｏポート部の構成例を示すブロック図である。
【図４】カード用マイクロコンピュータとカードリーダ
／ライタとの間で送受信されるデータの構成例を示す図
である。
／ライタとの間で送受信されるデータの構成例を示す図
である。
【図５】上記実施例のカード用マイクロコンピュータに
おける状態遷移図である。
おける状態遷移図である。
１ ＣＰＵ ２ 内蔵メモリ ３ Ｉ／Ｏポート部 ４ 割込み制御回路 ５ 割込み検出回路
───────────────────────────────────────────────────── フロントページの続き (72)発明者 山浦 忠 東京都小平市上水本町５丁目20番１号 株 式会社日立製作所武蔵工場内 (72)発明者 小林 稔 東京都小平市上水本町５丁目22番１号 株 式会社日立マイコンシステム内
Claims (3)
- 【請求項１】 信号の外部入出力端子にＩ／Ｏポートと
ともに入力信号の変化を検出して割込み信号を発生させ
る割込み検出回路が接続され、上記割込み検出回路また
はＩ／Ｏポートの何れか一方が選択的に活性化されるよ
うに構成されてなることを特徴とするデータ処理装置。 - 【請求項２】 低消費電力状態へ遷移可能に構成された
データ処理装置であって、上記低消費電力状態へは所定
の命令を実行することによって遷移するように構成され
ているとともに、低消費電力状態ではこの割込み検出回
路が活性化され、通常動作状態ではＩ／Ｏポートが活性
化されるように構成されてなることを特徴とする請求項
１記載のデータ処理装置。 - 【請求項３】 上記外部入出力端子は調歩同期式のデー
タ信号の入出力端子であって、上記割込み検出回路は上
記調歩同期式のデータ信号のスタートビットの立下りを
検出するものであることを特徴とする請求項１または請
求項２記載のデータ処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3298001A JPH05108539A (ja) | 1991-10-17 | 1991-10-17 | データ処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3298001A JPH05108539A (ja) | 1991-10-17 | 1991-10-17 | データ処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05108539A true JPH05108539A (ja) | 1993-04-30 |
Family
ID=17853848
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3298001A Pending JPH05108539A (ja) | 1991-10-17 | 1991-10-17 | データ処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05108539A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001351081A (ja) * | 2000-06-08 | 2001-12-21 | Oki Electric Ind Co Ltd | Ｉｃカード |
| US6904535B2 (en) | 2000-08-18 | 2005-06-07 | Fujitsu Limited | Information processing device selecting normal and exclusive operational modes according to wake up instructions from a communication interface section or an input/output device |
| JP2006187467A (ja) * | 2005-01-06 | 2006-07-20 | Daiman:Kk | 遊技機 |
| WO2010026901A1 (ja) * | 2008-09-04 | 2010-03-11 | ミツミ電機株式会社 | 半導体集積回路 |
-
1991
- 1991-10-17 JP JP3298001A patent/JPH05108539A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001351081A (ja) * | 2000-06-08 | 2001-12-21 | Oki Electric Ind Co Ltd | Ｉｃカード |
| JP4630422B2 (ja) * | 2000-06-08 | 2011-02-09 | Ｏｋｉセミコンダクタ株式会社 | Ｉｃカード |
| US6904535B2 (en) | 2000-08-18 | 2005-06-07 | Fujitsu Limited | Information processing device selecting normal and exclusive operational modes according to wake up instructions from a communication interface section or an input/output device |
| JP2006187467A (ja) * | 2005-01-06 | 2006-07-20 | Daiman:Kk | 遊技機 |
| WO2010026901A1 (ja) * | 2008-09-04 | 2010-03-11 | ミツミ電機株式会社 | 半導体集積回路 |
| US9274583B2 (en) | 2008-09-04 | 2016-03-01 | Mitsumi Electric Co., Ltd. | Semiconductor integrated circuit |
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| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20010522 |