WO2010026901A1 - 半導体集積回路 - Google Patents

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真喜男 阿部
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ミツミ電機株式会社
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    • Y02E60/10—Energy storage using batteries

Definitions

  • the present invention relates to a semiconductor integrated circuit, and more particularly to a semiconductor integrated circuit in which a built-in central processing unit enters a sleep mode to stop or slow down its operation.
  • FIG. 4 shows a configuration diagram of an example of a conventional battery pack.
  • the battery pack includes a lithium ion battery 1, a fuel gauge IC 2, and a protection IC 3.
  • the power terminals 5 and 6 and the communication terminal 7 are connected to a battery using device such as a mobile phone or a digital camera.
  • the fuel gauge IC 2 includes a memory, a communication circuit, and the like, detects the charge / discharge current of the lithium ion battery 1, converts the detected charge / discharge current into digital data, and integrates the digital battery data. The amount is calculated, and the calculated remaining battery level is transmitted to a battery using device such as a mobile phone or a digital camera via a communication circuit.
  • the protection IC 3 turns off the switch 4 provided in the charge / discharge path when detecting overcharge during charging of the lithium ion battery 1 or when detecting overdischarge during discharge. Stop charging or discharging.
  • the protection IC 3 generates status data such as overcharge or overdischarge when the switch 4 is turned off, and supplies the fuel gauge IC2 together with an interrupt signal.
  • Patent Document 1 a battery remaining amount measurement mode is provided during the control mode of the data processing means, and power is saved by performing control to minimize the supply current from the battery during the measurement mode. Is described.
  • the fuel gauge IC2 is for measuring the remaining battery level. However, since the fuel gauge IC2 itself supplies the operating power from the lithium ion battery, it is necessary to reduce the current consumption of the fuel gauge IC2 as much as possible. .
  • the fuel gauge IC 2 enters the sleep mode, and the CPU 2A built in the fuel gauge IC 2 stops or slows down the operation.
  • the protection IC 3 may detect overcharging or overdischarging.
  • the interrupt signal rises at time t1 when the CPU 2A of the fuel gauge IC 2 stops or slows down the operation in the sleep mode
  • the CPU 2A returns to the active mode in which the normal high-speed operation is performed.
  • stack pointer access is performed, and further, processing such as vector address read is executed in order to respond to an interrupt between time points t2 and t4.
  • the status data supplied from the protection IC 3 is read.
  • the present invention has been made in view of the above points, and has as its general object to provide a semiconductor integrated circuit capable of accurately reading data supplied from the outside in the sleep mode.
  • a semiconductor integrated circuit is a semiconductor integrated circuit in which a built-in central processing unit (21) enters a sleep mode to stop or slow down its operation.
  • Edge detection means (23) for performing edge detection of an interrupt signal supplied from the outside to generate an edge detection signal;
  • Data holding means (22) for holding data supplied from the outside by supplying the edge detection signal; The data held by the data holding means (22) is read into the central processing unit (21) after the central processing unit (21) changes from the sleep mode to the active mode by the interrupt signal.
  • the semiconductor integrated circuit calculates the remaining battery level by detecting and integrating the charge / discharge current of the battery.
  • the data supplied from the outside is status data of an external circuit.
  • FIG. 1 shows a configuration diagram of an embodiment of a battery pack using a fuel gauge IC which is a semiconductor integrated circuit of the present invention.
  • the battery pack includes a lithium ion battery 11, a fuel gauge IC 12, and a protection IC 13.
  • the power terminals 15 and 16 and the communication terminal 17 are connected to a battery using device such as a mobile phone or a digital camera, and the power terminals 15 and 16 are connected to a charging circuit during charging.
  • the fuel gauge IC 12 includes a CPU (central processing unit) 21, a register circuit 22, an edge detection circuit 23, and an interface circuit 24.
  • the fuel gauge IC 12 includes a memory, a communication circuit, and the like (not shown).
  • the charging / discharging current of the lithium ion battery 11 is detected from the measured voltage of 12b, 12c, etc., the remaining charging / discharging current is converted into digital data and integrated to calculate the remaining battery charge, and the calculated remaining battery charge is communicated.
  • the data is transmitted to terminals using batteries such as a mobile phone and a digital camera via terminals 12d and 17 by a circuit.
  • the protection IC 13 When the protection IC 13 detects overcharge at the time of charging the lithium ion battery 11 or detects overdischarge at the time of discharge, the protection IC 13 turns off the switch 14 provided in the charge / discharge path, thereby Stop charging or discharging.
  • the protection IC 13 generates status data indicating a state such as overcharge or overdischarge when the switch 14 is turned off, and supplies the fuel gauge IC 12 together with an interrupt signal.
  • the fuel gauge IC 2 In a situation where charging / discharging of the lithium ion battery is not performed for a long period of time, the fuel gauge IC 2 is in the sleep mode, and the CPU 21 built in the fuel gauge IC 12 stops or slows down the operation.
  • a register circuit 22 is connected to terminals 12e and 12f to which status data is supplied from the protection IC 13, and an edge detection circuit 23 is connected to an external terminal 12g to which an interrupt signal is supplied from the protection IC 13. Yes.
  • the edge detection circuit 23 detects the rising edge of the interrupt signal, generates an edge detection signal, supplies it to the register circuit 22, and supplies it to the CPU 21 via the interface circuit 24.
  • the register circuit 22 latches the status data supplied to the terminals 12e and 12f when the edge detection signal is supplied from the edge detection circuit 23, and supplies the latched data to the CPU 21 via the interface circuit 24.
  • the status data is not limited to 2 bits, and may be 1 bit or 3 bits or more.
  • FIG. 2 is a circuit configuration diagram of an embodiment of a register circuit and an edge detection circuit.
  • a terminal 12e to which the first bit of status data is supplied is connected to the data bus DB1 through the tristate buffer 31, and is connected to the terminal D1 of the interface circuit 24 by the data bus DB1.
  • the data bus DB1 is connected to the input terminal of the latch circuit 32.
  • the output terminal of the latch circuit 32 is connected to the terminal 12e via the tristate buffer 33.
  • the control terminal of the latch circuit 32 is the terminal WE of the interface circuit 24.
  • the enable signal WE is supplied from.
  • the terminal 12f to which the second bit of status data is supplied is connected to the data bus DB2 via the tristate buffer 34, and is connected to the terminal D2 of the interface circuit 24 by the data bus DB2.
  • the data bus DB2 is connected to the input terminal of the latch circuit 35, the output terminal of the latch circuit 35 is connected to the terminal 12f via the tristate buffer 36, and the control terminal of the latch circuit 35 is the terminal WE of the interface circuit 24.
  • the enable signal WE is supplied.
  • the latch circuit 37 is supplied with the output control signal OC from the terminal OC of the interface circuit 24 at the input terminal, and the output control signal OC when the enable signal OCE is supplied from the terminal OCE of the interface circuit 24 to the control terminal of the latch circuit 37. Latch.
  • the latched output control signal OC is supplied to the control terminals of the tristate buffers 33 and 36.
  • the enable signal RE is supplied from the terminal RE of the interface circuit 24 to the control terminals of the tristate buffers 31 and 34.
  • the enable signal WE When the enable signal WE is output from the interface circuit 24, the data output from the terminals D1 and D2 of the interface circuit 24 is latched by the latch circuits 32 and 35 and supplied to the input terminals of the tristate buffers 33 and 36.
  • the output control signal OC from the interface circuit 24 is latched by the latch circuit 37 and supplied to the control terminals of the tri-state buffers 33 and 36.
  • Output data from the interface circuit 24 latched in the circuits 32 and 35 is output from the tristate buffers 33 and 36 to the terminals 12e and 12f. That is, the terminals 12e and 12f are used as input / output terminals.
  • the edge detection circuit 23 includes a monostable multivibrator (MM) 40 that outputs a pulse having a constant pulse width when the signal voltage at the terminal 12g exceeds a predetermined threshold.
  • MM monostable multivibrator
  • the register circuit 22 has latch circuits 41 and 42.
  • the latch circuit 41 has an input terminal connected to the terminal 12e and an output terminal connected to the data bus DB1, and when an edge detection signal is supplied to the control terminal of the latch circuit 41 from the monostable multivibrator 40, the terminal 12e The supplied data is latched and supplied from the data bus DB1 to the terminal D1 of the interface circuit 24.
  • the latch circuit 42 has an input terminal connected to the terminal 12f and an output terminal connected to the data bus DB2.
  • the latch circuit 42 has a terminal.
  • the data supplied from 12f is latched and supplied from the data bus DB2 to the terminal D2 of the interface circuit 24.
  • the edge detection circuit 23 generates an edge detection signal at time t12 slightly delayed from time t11, whereby the register circuit 22 holds the status data [00]. Thereafter, even if the status data changes from [00] to [11] at time t14 before time t15, the CPU 21 reads the status data held in the register circuit 22 at time t12 from the register circuit 22 at time t15. Include. Therefore, the status data [00] at the time point t12 when the interrupt signal rises can be read accurately.
  • the fuel gauge IC is described as an example of the semiconductor integrated circuit.
  • the semiconductor integrated circuit if the CPU 21 incorporated in the sleep mode stops or slows down the operation, the fuel gauge IC is used. It may be other than IC and is not limited to the above embodiment.
  • the data supplied together with the interrupt signal from the outside may be any kind of data other than the status data.
  • the edge detection of the interrupt signal is not limited to the rising edge detection when the interrupt is high active, but may be the falling edge detection when the interrupt is low active.
  • Lithium ion battery 12 Fuel gauge IC 13 Protection IC 15, 16 Power supply terminal 17 Communication terminal 21 CPU 22 register circuit 23 edge detection circuit 24 interface circuit 31, 33, 34, 36 tristate buffer 32, 35, 37, 41, 42 latch circuit 40 monostable multivibrator

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Abstract

　内蔵する中央処理装置２１がスリープモードとなって動作を停止又は遅くする半導体集積回路であって、外部から供給される割込み信号のエッジ検出を行ってエッジ検出信号を生成するエッジ検出手段２３と、外部から供給されるデータをエッジ検出信号の供給により保持するデータ保持手段２２を有し、割込み信号によって中央処理装置２１がスリープモードからアクティブモードとなった後にデータ保持手段の保持するデータを中央処理装置に読込む。

Description

半導体集積回路
　本発明は半導体集積回路に係り、内蔵する中央処理装置がスリープモードとなって動作を停止又は遅くする半導体集積回路に関する。
　図４は従来の電池パックの一例の構成図を示す。同図中、電池パックは、リチウムイオン電池１と、フューエルゲージＩＣ２と、保護ＩＣ３を有している。電池パックは、電源端子５，６及び通信端子７が携帯電話、デジタルカメラ等の電池使用機器に接続される。
　フューエルゲージＩＣ２は、ＣＰＵ２Ａの他にメモリや通信回路などを内蔵しており、リチウムイオン電池１の充放電電流を検出し、検出した充放電電流をデジタルデータに変換して積算することで電池残量を算出し、算出した電池残量を通信回路により、携帯電話、デジタルカメラ等の電池使用機器に送信する。
　保護ＩＣ３は、リチウムイオン電池１の充電時の過充電を検出したとき、又は放電時の過放電を検出したとき、充放電経路に設けられたスイッチ４をオフすることで、リチウムイオン電池１の充電又は放電を停止させる。また、保護ＩＣ３はスイッチ４のオフ時に過充電又は過放電等のステイタスデータを生成し、割込み信号と共にフューエルゲージＩＣ２供給する。
　なお、特許文献１には、データ処理手段の制御モード中に電池残量の測定モードを設け、測定モード中は電池からの供給電流を最小限に抑制する制御を行って省電力化を図ることが記載されている。
特開２００５－１２９６０号公報
　フューエルゲージＩＣ２は、電池残量を測定するためのものであるが、フューエルゲージＩＣ２自身もリチウムイオン電池から動作電源を供給しているため、フューエルゲージＩＣ２の消費電流をできる限り低減する必要がある。
　このため、リチウムイオン電池の充放電が長期間行われない状況では、フューエルゲージＩＣ２はスリープモードとなり、フューエルゲージＩＣ２に内蔵されたＣＰＵ２Ａは動作を停止又は遅くする。
　このようなフューエルゲージＩＣ２のスリープモードにおいて、リチウムイオン電池１の充電又は放電が開始され保護ＩＣ３が過充電又は過放電を検出する場合がある。このような場合、図５に示すように、フューエルゲージＩＣ２のＣＰＵ２Ａがスリープモードで動作を停止又は遅くしている時点ｔ１に割込み信号が立ち上がると、ＣＰＵ２Ａは通常の高速動作を行うアクティブモードに戻るためにスタックポインタアクセスを行い、更に、時点ｔ２～ｔ４の間で割込みに対応するためベクタアドレスリード等の処理を実行する。そして、時点ｔ４において、保護ＩＣ３から供給されるステイタスデータを読込む。
　すなわち、割込み信号が立ち上がる時点ｔ１からステイタスデータを読込む時点ｔ４までに時間が掛かり、時点ｔ１から時点ｔ４までの間の時点ｔ３において保護ＩＣ３の出力するステイタスデータが変化した場合には、ＣＰＵ２Ａは時点ｔ１におけるステイタスデータを正しく読込むことができないという問題があった。
　本発明は上記の点に鑑みてなされたもので、スリープモード時に外部から供給されるデータを正確に読込むことができる半導体集積回路を提供することを総括的な目的とする。
　本発明の一実施態様による半導体集積回路は、内蔵する中央処理装置（２１）がスリープモードとなって動作を停止又は遅くする半導体集積回路であって、
　外部から供給される割込み信号のエッジ検出を行ってエッジ検出信号を生成するエッジ検出手段（２３）と、
　外部から供給されるデータを前記エッジ検出信号の供給により保持するデータ保持手段（２２）を有し、
　前記割込み信号によって前記中央処理装置（２１）がスリープモードからアクティブモードとなった後に前記データ保持手段（２２）の保持するデータを前記中央処理装置（２１）に読込む。
　好ましくは、前記半導体集積回路は、電池の充放電電流を検出して積算することで電池残量を算出する。
　好ましくは、前記外部から供給されるデータは、外部回路のステイタスデータである。
　なお、上記括弧内の参照符号は、理解を容易にするために付したものであり、一例にすぎず、図示の態様に限定されるものではない。
　本発明によれば、スリープモード時に外部から供給されるデータを正確に読込むことができる。
本発明の半導体集積回路であるフューエルゲージＩＣを用いた電池パックの一実施形態の構成図である。 レジスタ回路及びエッジ検出回路の一実施形態の回路構成図である。 本発明のフューエルゲージＩＣの動作を説明するための図である。 従来の電池パックの一例の構成図である。 従来のフューエルゲージＩＣの動作を説明するための図である。
　＜半導体集積回路の構成＞
　図１は、本発明の半導体集積回路であるフューエルゲージＩＣを用いた電池パックの一実施形態の構成図を示す。同図中、電池パックは、リチウムイオン電池１１と、フューエルゲージＩＣ１２と、保護ＩＣ１３を有している。電池パックは、電源端子１５，１６及び通信端子１７が携帯電話、デジタルカメラ等の電池使用機器に接続され、また、充電時には電源端子１５，１６が充電回路に接続される。
　フューエルゲージＩＣ１２は、ＣＰＵ（中央処理装置）２１、レジスタ回路２２、エッジ検出回路２３、インタフェース回路２４を内蔵すると共に、この他にも図示しないメモリや通信回路などを内蔵しており、端子１２ａ，１２ｂ，１２ｃ等の測定電圧からリチウムイオン電池１１の充放電電流を検出し、検出した充放電電流をデジタルデータに変換して積算することで電池残量を算出し、算出した電池残量を通信回路により端子１２ｄ，１７を介して携帯電話、デジタルカメラ等の電池使用機器に送信する。
　保護ＩＣ１３は、リチウムイオン電池１１の充電時の過充電を検出したとき、又は放電時の過放電を検出したとき、充放電経路に設けられたスイッチ１４をオフすることで、リチウムイオン電池１の充電又は放電を停止させる。また、保護ＩＣ１３はスイッチ１４のオフ時に過充電又は過放電等の状態を表すステイタスデータを生成し、割込み信号と共にフューエルゲージＩＣ１２供給する。
　リチウムイオン電池の充放電が長期間行われない状況では、フューエルゲージＩＣ２はスリープモードとなり、フューエルゲージＩＣ１２に内蔵されたＣＰＵ２１は動作を停止又は遅くする。
　また、フューエルゲージＩＣ１２には、保護ＩＣ１３からステイタスデータが供給される端子１２ｅ，１２ｆにレジスタ回路２２が接続され、保護ＩＣ１３から割込み信号が供給される外部端子１２ｇにエッジ検出回路２３が接続されている。
　エッジ検出回路２３は、割込み信号の立ち上がりエッジを検出し、エッジ検出信号を生成してレジスタ回路２２に供給すると共に、インタフェース回路２４を介してＣＰＵ２１に供給する。
　レジスタ回路２２は、エッジ検出回路２３からエッジ検出信号を供給された時点で端子１２ｅ，１２ｆに供給されるステイタスデータをラッチして、インタフェース回路２４を介してＣＰＵ２１に供給する。なお、ステイタスデータは２ビットに限らず１ビット又は３ビット以上であっても良い。
　＜レジスタ回路及びエッジ検出回路の構成＞
　図２は、レジスタ回路及びエッジ検出回路の一実施形態の回路構成図を示す。同図中、ステイタスデータの１ビット目が供給される端子１２ｅはトライステートバッファ３１を介してデータバスＤＢ１に接続され、データバスＤＢ１によりインタフェース回路２４の端子Ｄ１に接続されている。また、データバスＤＢ１はラッチ回路３２の入力端子に接続され、ラッチ回路３２の出力端子はトライステートバッファ３３を介して端子１２ｅに接続され、ラッチ回路３２の制御端子にはインタフェース回路２４の端子ＷＥからイネーブル信号ＷＥが供給されている。
　また、ステイタスデータの２ビット目が供給される端子１２ｆはトライステートバッファ３４を介してデータバスＤＢ２に接続され、データバスＤＢ２によりインタフェース回路２４の端子Ｄ２に接続されている。また、データバスＤＢ２はラッチ回路３５の入力端子に接続され、ラッチ回路３５の出力端子はトライステートバッファ３６を介して端子１２ｆに接続され、ラッチ回路３５の制御端子にはインタフェース回路２４の端子ＷＥからイネーブル信号ＷＥが供給されている。
　ラッチ回路３７は、入力端子にインタフェース回路２４の端子ＯＣから出力制御信号ＯＣが供給され、ラッチ回路３７の制御端子にインタフェース回路２４の端子ＯＣＥからイネーブル信号ＯＣＥが供給されたときに出力制御信号ＯＣをラッチする。ラッチされた出力制御信号ＯＣはトライステートバッファ３３，３６の制御端子に供給される。また、トライステートバッファ３１，３４の制御端子にはインタフェース回路２４の端子ＲＥからイネーブル信号ＲＥが供給されている。
　つまり、インタフェース回路２４からイネーブル信号ＲＥが出力されると、端子１２ｅ，１２ｆのステイタスデータがトライステートバッファ３１、３４を通して端子Ｄ１，Ｄ２からインタフェース回路２４に取り込まれる。
　また、インタフェース回路２４からイネーブル信号ＷＥが出力されると、インタフェース回路２４の端子Ｄ１，Ｄ２から出力されるデータがラッチ回路３２、３５にラッチされてトライステートバッファ３３，３６の入力端子に供給される。
　更に、インタフェース回路２４からイネーブル信号ＯＣＥが出力されたときに、インタフェース回路２４からの出力制御信号ＯＣがラッチ回路３７にラッチされてトライステートバッファ３３、３６の制御端子に供給され、これにより、ラッチ回路３２、３５にラッチされているインタフェース回路２４からの出力データがトライステートバッファ３３，３６から端子１２ｅ，１２ｆに出力される。つまり、端子１２ｅ，１２ｆは入出力端子として使用される。
　エッジ検出回路２３は、端子１２ｇの信号電圧が所定の閾値を超えたときに一定パルス幅のパルスを出力する単安定マルチバイブレータ（ＭＭ）４０で構成されている。単安定マルチバイブレータ４０は端子１２ｇに供給される信号電圧が閾値を超えると立ち上がりエッジ検出信号を生成してレジスタ回路２２及びインタフェース回路２４の割込み端子ＩＮＴに供給する。
　レジスタ回路２２は、ラッチ回路４１，４２を有している。ラッチ回路４１は、入力端子を端子１２ｅに接続され、出力端子をデータバスＤＢ１に接続されており、ラッチ回路４１の制御端子に単安定マルチバイブレータ４０からエッジ検出信号を供給されると端子１２ｅから供給されるデータをラッチして、データバスＤＢ１からインタフェース回路２４の端子Ｄ１に供給する。
　また、ラッチ回路４２は、入力端子を端子１２ｆに接続され、出力端子をデータバスＤＢ２に接続されており、ラッチ回路４２の制御端子に単安定マルチバイブレータ４０からエッジ検出信号を供給されると端子１２ｆから供給されるデータをラッチして、データバスＤＢ２からインタフェース回路２４の端子Ｄ２に供給する。
　ここで、フューエルゲージＩＣ１２のスリープモードにおいて、リチウムイオン電池１１の充電又は放電が開始され保護ＩＣ３が過充電又は過放電を検出する場合について考える。このような場合、図３に示すように、フューエルゲージＩＣ２のＣＰＵ２１がスリープモードで停止中の時点ｔ１１に割込み信号が立ち上がると、ＣＰＵ２１は通常の高速動作を行う動作状態に戻るためにスタックポインタアクセスを行い、更に、時点ｔ１３～ｔ１５の間で割込みに対応するためベクタアドレスリード等の処理を実行する。
　これと共に、時点ｔ１１から僅かに遅れる時点ｔ１２でエッジ検出回路２３はエッジ検出信号を生成し、これによりレジスタ回路２２はステイタスデータ［００］を保持する。その後、時点ｔ１５より前の時点ｔ１４においてステイタスデータが［００］から［１１］に変化したとしても、ＣＰＵ２１は時点ｔ１２でレジスタ回路２２に保持されたステイタスデータを、時点ｔ１５においてレジスタ回路２２から読込む。このため、割込み信号が立ち上がった時点ｔ１２のステイタスデータ［００］を正確に読込むことができる。
　なお、上記の実施形態では、半導体集積回路としてフューエルゲージＩＣを例に取って説明したが、半導体集積回路としては、スリープモードで内蔵するＣＰＵ２１が動作を停止又は遅くするものであれば、フューエルゲージＩＣ以外であっても良く、上記実施形態に限定されるものではない。この場合、外部から割込み信号と共に供給されるデータとしてはステイタスデータ以外のどのような種類のデータであっても良い。更には、割込み信号のエッジ検出は、割込みがハイアクティブの場合の立ち上がりエッジ検出に限らず、割込みがローアクティブの場合の立ち下がりエッジ検出であっても良い。
　本国際出願は、２００８年９月４日に出願した日本国特許出願第２００８－２２７５７７号に基づく優先権を主張するものであり、日本国特許出願第２００８－２２７５７７号の全内容を本国際出願に援用する。
　１１　リチウムイオン電池
　１２　フューエルゲージＩＣ
　１３　保護ＩＣ
　１５，１６　電源端子
　１７　通信端子
　２１　ＣＰＵ
　２２　レジスタ回路
　２３　エッジ検出回路
　２４　インタフェース回路
　３１，３３，３４，３６　トライステートバッファ
　３２，３５，３７，４１，４２　ラッチ回路
　４０　単安定マルチバイブレータ

Claims (3)

  1. 　内蔵する中央処理装置がスリープモードとなって動作を停止又は遅くする半導体集積回路であって、
    　外部から供給される割込み信号のエッジ検出を行ってエッジ検出信号を生成するエッジ検出手段と、
    　外部から供給されるデータを前記エッジ検出信号の供給により保持するデータ保持手段を有し、
    　前記割込み信号によって前記中央処理装置がスリープモードからアクティブモードとなった後に前記データ保持手段の保持するデータを前記中央処理装置に読込むことを特徴とする半導体集積回路。
  2. 　請求項１記載の半導体集積回路は、電池の充放電電流を検出して積算することで電池残量を算出することを特徴とする半導体集積回路。
  3. 　請求項２記載の半導体集積回路において、
    　前記外部から供給されるデータは、外部回路のステイタスデータであることを特徴とする半導体集積回路。
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