JP4835444B2 - 半導体集積回路装置 - Google Patents

Description

本発明は半導体集積回路装置に係り、特に、互いに位相が異なる第１のクロックと第２のクロックを切り替えて出力し後続回路に供給する半導体集積回路装置に関する。

近年、リチウムイオン電池は、デジタルカメラなど、携帯機器に搭載されている。リチウムイオン電池は、一般に、その電圧により電池残量を検出することが難しいとされている。このため、マイコンなどにより電池の充放電電流を検出し、検出した充放電電流を積算することにより、電池残量を測定する方法がとられている（特許文献１参照）。

このようにして電池残量を測定するためのフューエルゲージＩＣが市場に出回っている。電池残量を測定するためのフューエルゲージＩＣは、ＣＰＵ、メモリなどを内蔵しており、検出した充放電電流をデジタルデータに変換して残量測定を行っている。このため、ＣＰＵ、メモリなどを駆動するために発振回路が必要となる。

このようなフューエルゲージＩＣに搭載される発振回路は、コスト、基板実装面積の削減のため、内部発振回路を搭載するのが一般的であった。一方、正確な残量測定を行うためには、正確に時間計算を行う必要があった。このため、内部発振回路に代えて水晶発振子を外付けした発振回路を搭載する要求がある。また、必要に応じて内部発振回路で生成されるクロックと水晶発振回路で生成されるクロックとを切り替えてＣＰＵに供給できるようにする要求がある。このため、フューエルゲージＩＣとしては、内部発振回路及び水晶発振回路の両方を内蔵して、内部発振回路及び水晶発振回路の両方に対応できるようにする必要があった。

従来、クロックの切り替えは以下のようなにして行われていた。

図５は従来の一例の動作説明図を示す。図５（Ａ）はクロックＡ、図５（Ｂ）はクロックＢ、図５（Ｃ）は出力クロック、図５（Ｄ）はクロック切替信号を示している。

クロックＡは、例えば、内部発振回路の出力であり、クロックＢは、例えば、水晶発振回路の出力である。

内部発振回路と水晶発振回路は同期がとられていないので、図５（Ａ）、図５（Ｂ）に示すようにクロックＡとクロックＢとに位相のずれがある。この場合、図５（Ｄ）に示すように時刻ｔ１でクロック切替信号が切り替わり、クロックＡからクロックＢに切り替わると、図５（Ｃ）に示すように出力クロックに、クロックＡ，Ｂに対して周波数の高い不規則なクロックが発生するおそれがあった。
特開２００１−１７４５３４号公報

しかるに、従来のクロック切替方法では、図５（Ｃ）に示すように、クロックＡ，Ｂに対して周波数の高い不規則なクロックが発生すると、クロックＡ又はＢを供給されているＣＰＵ等がこの不規則なクロックにより誤動作を起こすという問題があった。

ＣＰＵでは、ソフトウェアにより上記の不規則なクロックを排除する方法もあるが、複雑なプログラム処理が必要となる。

本発明は上記の点に鑑みてなされたもので、クロック切り替え時に周波数の高い不規則なクロックが発生することを防止する半導体集積回路装置を提供することを目的とする。

本発明の一実施態様による半導体集積回路装置は、互いに位相が異なる第１のクロック（ＣＬＫ１）と第２のクロック（ＣＬＫ２）と選択信号（ＣＫＳＥＬ）と出力クロック（φＯＳＣ）に同期して切り替わる切替信号（ＣＫＣＨＧ１ＢＨ）を供給され、前記選択信号に応じて第１のクロック又は第２のクロックの選択を行い、前記切替信号に応じて第１のクロックと第２のクロックの選択を切り替える選択回路（１３１）と、
前記出力クロックに同期して切り替わる切替信号と前記選択回路の出力するクロックから、前記切替信号が切り替わった後、前記選択回路の出力するクロックが立ち下がり次に立ち上がる、又は立ち上がり次に立ち下がるまでの期間に、ハイレベル、又はローレベルとなるパルスを生成して、前記選択回路の出力するクロックと前記パルスの論理和演算を行って出力クロックとする出力固定回路（１３２）を有することにより、クロック切り替え時に周波数の高い不規則なクロックが発生することを防止することができる。

前記半導体集積回路装置において、
前記選択信号は、外部端子（Ｔ８）から供給される構成とすることができる。

前記半導体集積回路装置において、
前記切替信号を保持するレジスタを有し、
前記レジスタから切替信号を供給される構成とすることができる。

前記半導体集積回路装置において、
前記選択回路（１３１）は、
前記選択信号と出力クロックに同期して切り替わる切替信号の排他的論理和の否定演算を行う第１の論理回路（１４１）と、
前記第１のクロックと前記第１の論理回路の出力の論理積演算を行う第２の論理回路（１４２）と、
前記第２のクロックと前記第１の論理回路の反転出力の論理積演算を行う第３の論理回路（１４３）と、
前記第２の論理回路の出力と前記第３の論理回路の出力の論理和演算を行う第４の論理回路（１４４）を有する構成とすることができる。

前記半導体集積回路装置において、
前記出力固定回路（１３２）は、
前記出力クロックに同期して切り替わる切替信号を前記選択回路の出力するクロックの立ち下がりでラッチする第１のフリップフロップ（１５２）と、
前記第１のフリップフロップの出力を前記選択回路の出力するクロックの立ち上がりでラッチする第２のフリップフロップ（１５３）と、
前記出力クロックに同期して切り替わる切替信号と前記第２のフリップフロップの出力の排他的論理和演算を行ってパルスを生成する第５の論理回路（１５４）と、
前記第５の論理回路の出力するパルスと第４の論理回路の出力するクロックの論理和演算を行って出力クロックを得る第６の論理回路（１５５）を有する構成とすることができる。

なお、上記括弧内の参照符号は、理解を容易にするために付したものであり、一例にすぎず、図示の態様に限定されるものではない。

本発明によれば、クロック切り替え時に周波数の高い不規則なクロックが発生することを防止することができる。

〔構成〕
図１は本発明の一実施形態のブロック構成図を示す。

本実施形態では半導体集積回路装置として、例えば、電池残量検出装置について説明する。電池残量検出装置１０１は、１チップの半導体集積回路から構成されており、電池パック１００に搭載される。

電池残量検出装置１０１は、処理回路１１１及び発振回路部１１２から構成されている。処理回路１１１は、ＣＰＵ、ＲＯＭ、ＥＥＰＲＯＭ、ＲＡＭ、レジスタ、インタフェース回路、検出回路から構成されており、端子Ｔ１にリチウムイオン電池１０２の電圧が印加され、端子Ｔ２、Ｔ３に電池１０２に直列に接続された充放電電流検出用抵抗Ｒｓの両端の電圧が印加される。処理回路１１１は、発振回路部１１２から供給されるクロックφＯＳＣにより動作する。

ＣＰＵは、ＲＯＭに記憶されたプログラムを実行して検出回路から電池１０２の電圧及び充放電電流を取得し、この充放電電流を積算することで電池１０２の電池残量を算出する。処理回路１１１で算出された電池残量は、インタフェース回路から端子Ｔ４及び保護ＩＣ１０４を介して通信端子Ｔｃから外部に出力される。なお、処理回路１１１内のレジスタには切替信号ＣＫＣＨＧが保持され、切替信号ＣＫＣＨＧはＣＰＵ１３１で実行されるプログラムによって書き替えることができる。

保護ＩＣ１０４は、端子Ｔ＋と端子Ｔ−と間の電圧、及び、端子Ｔ−に流れる電流から過充電、過放電、ショートなどの異常状態を検出し、異常状態を検出したときにスイッチ回路１０５を切断して、電池１０２、端子Ｔ＋、Ｔ−に接続される負荷などを異常状態から保護する。

〔発振回路部１１２〕
発振回路部１１２は、第１の発振出力部１２１、第２の発振出力部１２２、切替クロック生成回路１２３、クロック切替回路１２４から構成されている。

第１の発振出力部１２１は、リングオシレータなど半導体集積回路に内蔵された発振回路を有し、回路的に第１のクロックＣＬＫ１を生成する。第１のクロック出力部１２１で生成された第１のクロックＣＬＫ１は、クロック切替回路１２４に供給される。

第２の発振出力部１２２は、端子Ｔ５、Ｔ６に接続される発振子１０３の発振により第２のクロックＣＬＫ２を生成している。第２のクロックＣＬＫ２は、発振子により構成されているので、高精度にクロックが生成できる。第２の発振出力部１２２で生成された第２のクロックＣＬＫ２はクロック切替回路１２４に供給される。

切替クロック生成回路１２３は、発振回路部１１２の出力クロックφＯＣＳが供給されている。切替クロック生成回路１２３は、出力クロックφＯＣＳの立ち下がりで交互に立ち上がる第１の切替クロックＣＫ１及び第２の切替クロックＣＫ２を生成し、このうち、第１の切替クロックＣＫ１を反転したクロック／ＣＫ１をクロック切替回路１２４に供給する。

〔クロック切替回路１２４〕
図２はクロック切替回路１２４の回路構成図を示す。

クロック切替回路１２４は、端子Ｔ８から供給される選択信号ＣＫＳＥＬの値に応じて第１のクロックＣＬＫ１又は第２のクロックＣＬＫ２を選択し、更に、処理回路１１１から供給される切替信号ＣＫＣＨＧの値に応じて第１のクロックＣＬＫ１又は第２のクロックＣＬＫ２の選択を逆転させて出力クロックφＯＳＣを切り替える回路であり、選択回路１３１、出力固定回路１３２から構成されている。

〔選択回路１３１〕
選択回路１３１は、切替信号ＣＫＣＨＧに応じて第１のクロックＣＬＫ１又は第２のクロックＣＬＫ２を選択する回路であり、ＥＸ−ＮＯＲ（イクスクルーシブＮＯＲ）ゲート１４１、ＡＮＤゲート１４２、１４３、ＯＲゲート１４４から構成されている。

ＥＸ−ＮＯＲゲート１４１には、端子Ｔ８から選択信号ＣＫＳＥＬが供給されると共に、出力固定回路１３２から出力固定信号ＣＫＣＨＧ１ＢＨが供給されている。ＥＸ−ＮＯＲゲート１４１は、選択信号ＣＫＳＥＬと出力固定信号ＣＫＣＨＧ１ＢＨとのイクスクルーシブＮＯＲ論理演算を行った信号を出力する。

ＡＮＤゲート１４２には、第１の発振出力部１２１から第１のクロックＣＬＫ１が供給されると共に、ＥＸ−ＮＯＲゲート１４１の出力が供給されている。ＡＮＤゲート１４２は、第１のクロックＣＬＫ１とＥＸ−ＮＯＲゲート１４１の出力とのＡＮＤ論理演算を行った信号を出力する。

ＡＮＤゲート１４３は、第２の発振出力部１２２から第２のクロックＣＬＫ２が供給されると共に、ＥＸ−ＮＯＲゲート１４１の出力が反転入力されている。ＡＮＤゲート１４３は、第２のクロックＣＬＫ２とＥＸ−ＮＯＲゲート１４１の出力の反転信号とのＡＮＤに応じた信号を出力する。

ＯＲゲート１４４には、ＡＮＤゲート１４２の出力とＡＮＤゲート１４３の出力とが供給されている。ＯＲゲート１４４は、ＡＮＤゲート１４２の出力とＡＮＤゲート１４３の出力とのＯＲ論理演算を行った信号を出力する。ＯＲゲート１４４の出力は、出力固定回路１３２に供給される。

つまり、選択回路１３１は、出力固定信号ＣＫＣＨＧ１ＢＨが「０」の場合、選択信号ＣＫＳＥＬが「０」であれば第１のクロックＣＬＫ１を出力し、選択信号ＣＫＳＥＬが「１」であれば第２のクロックＣＬＫ２を出力する。また、出力固定信号ＣＫＣＨＧ１ＢＨが「１」になると、選択信号ＣＫＳＥＬが「０」であれば第２のクロックＣＬＫ２を出力し、選択信号ＣＫＳＥＬが「１」であれば第１のクロックＣＬＫ１を出力する。

〔出力固定回路１３２〕
出力固定回路１３２は、選択回路１３１と出力端子との間に設けられており、フリップフロップ１５１、１５２，１５３、ＥＸ−ＯＲゲート１５４、ＯＲゲート１５５から構成されている。

フリップフロップ１５１には、データ入力端子に処理回路１１１から切替信号ＣＫＣＨＧが供給されると共に、クロック入力端子に切替クロック生成回路１２３から切替クロック／ＣＫ１が供給されている。フリップフロップ１５１は、切替クロック／ＣＫ１の立ち上がり時（切替クロックＣＫ１の立ち下がり時）の切替信号ＣＫＣＨＧの状態をラッチして出力する。フリップフロップ１５１の出力は、出力固定信号ＣＫＣＨＧ１ＢＨとしてフリップフロップ１５２及び選択回路１３１のＥＸ−ＮＯＲゲート１４１に供給される。

フリップフロップ１５２には、データ入力端子にフリップフロップ１５１から出力固定信号ＣＫＣＨＧ１ＢＨが供給されると共に、クロック入力端子に選択回路１３１の出力が反転入力されている。フリップフロップ１５２は、選択回路１３１の出力がハイレベルからローレベルに立ち下がるタイミングでの出力固定信号ＣＫＣＨＧ１ＢＨの状態をラッチして出力する。フリップフロップ１５２の出力は、フリップフロップ１５３に供給される。

フリップフロップ１５３には、データ入力端子にフリップフロップ１５２の出力が供給されると共に、クロック入力端子に選択回路１３１の出力が供給されている。フリップフロップ１５３は、選択回路１３１の出力がローレベルからハイレベルに立ち上がるタイミングでのフリップフロップ１５２の出力を保持する。フリップフロップ１５３の出力ＣＫＳＹＰＲＥ１は、ＥＸ−ＯＲゲート１５４に供給される。

ＥＸ−ＯＲゲート１５４には、出力固定信号ＣＫＣＨＧ１ＢＨ及びフリップフロップ１５３の出力が供給されている。ＥＸ−ＯＲゲート１５４は、出力固定信号ＣＫＣＨＧ１ＢＨとフリップフロップ１５３の出力とのＥＸ−ＯＲ論理演算を行った信号ＣＫＳＹＰＲＥ２を出力する。ＥＸ−ＯＲゲート１５４の出力は、ＯＲゲート１５５に供給される。

つまり、信号ＣＫＳＹＰＲＥ２は、出力固定信号ＣＫＣＨＧ１ＢＨがハイレベル（又はローレベル）に切り替わってから、選択回路１３１出力が一旦ハイレベルからローレベルに立ち下がり次にローレベルからハイレベルに立ち上がるまでの期間でハイレベルとなる信号である。

ＯＲゲート１５５には、選択回路１３１の出力とＸ−ＯＲゲート１５４の出力信号ＣＫＳＹＰＲＥ２とが供給される。ＯＲゲート１５５は、選択回路１３１の出力とＸ−ＯＲゲート１５４の出力信号ＣＫＳＹＰＲＥ２とのＯＲ論理演算を行った信号を出力する。ＯＲゲート１５５の出力は出力クロックφＯＳＣとして処理回路１１１に供給される。

〔動作〕
図３は選択回路１３１の動作説明図を示す。

選択回路１３１は、選択信号ＣＫＳＥＬが「０」、かつ、切替信号ＣＫＣＨＧが「０」のときには、ＥＸ−ＮＯＲゲート１４１の出力は「１」となる。このため、ＡＮＤゲート１４２が活性状態となり、ＡＮＤゲート１４３が不活性状態となり、第１のクロックＣＬＫ１がＡＮＤゲート１４２を通して出力される。

また、選択回路１３１は、選択信号ＣＫＳＥＬが「０」、かつ、切替信号ＣＫＣＨＧが「１」のときには、ＥＸ−ＮＯＲゲート１４１の出力は「０」となる。このため、ＡＮＤゲート１４２が不活性状態となり、ＡＮＤゲート１４３が活性状態となり、第２のクロックＣＬＫ２がＡＮＤゲート１４３を通して出力される。

更に、選択回路１３１は、選択信号ＣＫＳＥＬが「１」、かつ、切替信号ＣＫＣＨＧが「０」のときには、ＥＸ−ＮＯＲゲート１４１の出力は「０」となる。このため、ＡＮＤゲート１４２が不活性状態となり、ＡＮＤゲート１４３が活性状態となり、第２のクロックＣＬＫ２がＡＮＤゲート１４３を通して出力される。

また、選択回路１３１は、選択信号ＣＫＳＥＬが「１」、かつ、切替信号ＣＫＣＨＧが「１」のときには、ＥＸ−ＮＯＲゲート１４１の出力は「１」となる。このため、ＡＮＤゲート１４２が活性状態となり、ＡＮＤゲート１４３が不活性状態となり、第１のクロックＣＬＫ１がＡＮＤゲート１４２を通して出力される。

図４はクロック切替回路１２４の動作説明図を示す。図４（Ａ）は第１のクロックＣＬＫ１、図４（Ｂ）は第２のクロックＣＬＫ２、図４（Ｃ）は出力クロックφＯＳＣ、図４（Ｄ）は第１の切替クロックＣＫ１、図４（Ｅ）は第２の切替クロックＣＫ２、図４（Ｆ）は切替信号ＣＫＣＨＧ、図４（Ｇ）は切替信号ＣＫＣＨＧ１ＢＨ、図４（Ｈ）は固定出力信号ＣＫＳＹＰＲＥ１、図４（Ｉ）は固定出力信号ＣＫＳＹＰＲＥ２を示す。

第１のクロックＣＬＫ１が出力クロックφＯＳＣとして出力されている状態で、時刻ｔ１１で選択信号ＣＫＳＥＬが「０」とされ、切替信号ＣＫＣＨＧが「１」つまりハイレベルとされ、時刻ｔ１２で図４（Ｄ）に示すように第１の切替クロックＣＫ１が立ち下がると、その反転信号である切替クロック／ＣＫ１が立ち上がる。切替クロック／ＣＫ１が立ち上がると、図４（Ｇ）に示すようにフリップフロップ１５１の出力ＣＫＣＨＧ１ＢＨがハイレベルに立ち上がる。

フリップフロップ１５１の出力ＣＫＣＨＧ１ＢＨがハイレベルに立ち上がることにより選択回路１３１の出力クロックが第１のクロックＣＬＫ１から第２のクロックＣＬＫ２に切り替わる。また、フリップフロップ１５１の出力ＣＫＣＨＧ１ＢＨがハイレベルに立ち上がることによりＥＸ−ＯＲゲート１５４の出力ＣＫＳＹＰＲＥ２がハイレベルに立ち上がる。これによって、ＯＲゲート１５５の出力となる出力クロックφＯＳＣがハイレベルに立ち上がる。

次に、時刻ｔ１３で第２のクロックＣＬＫ２がハイレベルに立ち上がり、選択回路１３１の出力クロックがハイレベルに立ち上がると、ＯＲゲート１５５の出力となる出力クロックφＯＳＣがハイレベルと維持する。また、選択回路１３１の出力クロックがハイレベルに立ち上がることにより図４（Ｈ）に示すようにフリップフロップ１５３の出力ＣＫＳＹＰＲＥ１がハイレベルに立ち上がる。

フリップフロップ１５３の出力ＣＫＳＹＰＲＥ１がハイレベルに立ち上がることによりＥＸ−ＯＲゲート１５４の出力が図４（Ｉ）に示すようにローレベルに立ち下がる。

これによって、ＯＲゲート１５５の出力クロックφＯＳＣは、選択回路１３１の出力である第２のクロックＣＬＫ２に切り替わる。

本実施形態によれば、出力クロックφＯＳＣは、図４（Ｃ）に示すように第１のクロックＣＬＫ１と第２のクロックＣＬＫ２との位相のずれに応じた期間、ハイレベルの期間が長くなるだけであり、クロックＣＬＫ１，ＣＬＫ２に対して周波数の高い不規則なクロックが発生することを防止できる。

なお、第１のクロックＣＬＫ１と第２のクロックＣＬＫ２は互いに周波数が異なっていても良い。また、ハードウェアにより、切り替えが行われるため、高速にクロック切替を行うことができる。

なお、上記実施形態では、出力固定回路１３２は選択回路１３１の出力するクロックが立ち下がり次に立ち上がるまでの期間にハイレベルとなるパルスを生成しているが、選択回路１３１の出力するクロックが立ち上がり次に立ち下がるまでの期間にローレベルとなるパルスを生成し、このローレベルのパルスと選択回路１３１の出力するクロックの論理和演算を行う構成としても良い。このような構成としても、クロック切り替え時に周波数の高い不規則なクロックが発生することを防止することができる。

本発明の一実施形態のブロック構成図である。 クロック切替回路の回路構成図である。 選択回路の動作説明図である。 クロック切替回路の動作説明図である。 従来の一例の動作説明図である。

符号の説明

１００ 電池パック
１０１ 電池残量検出装置
１０２ 電池
１０３ 発振子
１０４ 保護ＩＣ
１０５ スイッチ回路
１１１ 処理回路
１１２ 発振回路部
１２１ 第１の発振出力部
１２２ 第２の発振出力部
１２３ 切替クロック生成回路
１２４ クロック切替回路
１３１ 選択回路
１３２ 出力固定回路
１４１ ＥＸ−ＮＯＲゲート
１４２，１４３ ＡＮＤゲート
１４４ ＯＲゲート
１５１〜１５３ フリップフロップ
１５４ ＥＸ−ＯＲゲート
１５５ ＯＲゲート
Ｒｓ 充放電電流検出用抵抗

Claims (5)

1. 互いに位相が異なる第１のクロックと第２のクロックと選択信号と出力クロックに同期して切り替わる切替信号を供給され、前記選択信号に応じて第１のクロック又は第２のクロックの選択を行い、前記切替信号に応じて第１のクロックと第２のクロックの選択を切り替える選択回路と、
   前記出力クロックに同期して切り替わる切替信号と前記選択回路の出力するクロックから、前記切替信号が切り替わった後、前記選択回路の出力するクロックが立ち下がり次に立ち上がる、又は立ち上がり次に立ち下がるまでの期間に、ハイレベル、又はローレベルとなるパルスを生成して、前記選択回路の出力するクロックと前記パルスの論理和演算を行って出力クロックとする出力固定回路を
   有することを特徴とする半導体集積回路装置。
2. 請求項１記載の半導体集積回路装置において、
   前記選択信号は、外部端子から供給されることを特徴とする半導体集積回路装置。
3. 請求項２記載の半導体集積回路装置において、
   前記切替信号を保持するレジスタを有し、
   前記レジスタから切替信号を供給されることを特徴とする半導体集積回路装置。
4. 請求項３記載の半導体集積回路装置において、
   前記選択回路は、
   前記選択信号と出力クロックに同期して切り替わる切替信号の排他的論理和の否定演算を行う第１の論理回路と、
   前記第１のクロックと前記第１の論理回路の出力の論理積演算を行う第２の論理回路と、
   前記第２のクロックと前記第１の論理回路の反転出力の論理積演算を行う第３の論理回路と、
   前記第２の論理回路の出力と前記第３の論理回路の出力の論理和演算を行う第４の論理回路を
   有することを特徴とする半導体集積回路装置。
5. 請求項４記載の半導体集積回路装置において、
   前記出力固定回路は、
   前記出力クロックに同期して切り替わる切替信号を前記選択回路の出力するクロックの立ち下がりでラッチする第１のフリップフロップと、
   前記第１のフリップフロップの出力を前記選択回路の出力するクロックの立ち上がりでラッチする第２のフリップフロップと、
   前記出力クロックに同期して切り替わる切替信号と前記第２のフリップフロップの出力の排他的論理和演算を行ってパルスを生成する第５の論理回路と、
   前記第５の論理回路の出力するパルスと第４の論理回路の出力するクロックの論理和演算を行って出力クロックを得る第６の論理回路を
   有することを特徴とする半導体集積回路装置。

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