JP4122128B2 - エッジ検出回路 - Google Patents
エッジ検出回路 Download PDFInfo
- Publication number
- JP4122128B2 JP4122128B2 JP2000252597A JP2000252597A JP4122128B2 JP 4122128 B2 JP4122128 B2 JP 4122128B2 JP 2000252597 A JP2000252597 A JP 2000252597A JP 2000252597 A JP2000252597 A JP 2000252597A JP 4122128 B2 JP4122128 B2 JP 4122128B2
- Authority
- JP
- Japan
- Prior art keywords
- edge detection
- signal
- flip
- output
- flop
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Landscapes
- Manipulation Of Pulses (AREA)
Description
【０００１】
【発明の属する技術分野】
本発明は、チャタリングを含んだ入力信号、すなわちエッジ検出対象信号をデジタルシステムに取り込む際に、チャタリングによる誤動作を発生させないエッジ検出回路に関するものである。
【０００２】
【従来の技術】
デジタルシステムに非同期な入力信号の到来をデジタルシステムに取り込む場合、入力信号のエッジ検出を行い、その出力信号をよく利用する。ところが、入力信号のエッジにチャタリングがあるとエッジ検出が誤動作し、その結果デジタルシステムも誤動作に到ってしまう。
【０００３】
非同期な入力信号というのは、例えば図６でクロック信号ＣＬＫの周期に対して、入力信号ＩＮの到来エッジが任意の時刻であるということである。外部入力信号と内部クロック（ＣＬＫ）とが非同期である場合が多いので、非同期な入力信号と記述している。
【０００４】
図５は従来のエッジ検出回路の構成を示す回路図である。このエッジ検出回路は、２個のＤフリップフロップ１，２で構成されている。Ｄフリップフロップ１は、電源電圧ＶCCをデータ入力Ｄとし、入力端子５０より入力されるエッジ検出対象信号ＩＮをクロック入力ＣＫとしている。また、Ｄフリップフロップ２は、Ｄフリップフロップ１の非反転出力Ｑをデータ入力Ｄとし、クロック端子６０より入力されるクロック信号ＣＬＫをクロック入力ＣＫとし、非反転出力Ｑを出力端子７０よりエッジ検出信号ＯＵＴとして外部へ出力するようにしている。Ｄフリップフロップ２の非反転出力ＱはＤフリップフロップ１のリセット入力Ｒとして与えられる。
【０００５】
このように構成された従来のエッジ検出回路の動作を図６に示す波形図を用いて説明する。図６には、クロック端子６０より入力されるクロック信号ＣＬＫと、入力端子５０より入力されるエッジ検出対象信号ＩＮと、Ｄフリップフロップ１の非反転出力Ｑ（信号Ｓ１と表記している）と、Ｄフリップフロップ２の非反転出力Ｑすなわちエッジ検出信号ＯＵＴとを示している。図６において、クロック信号ＣＬＫの波形の各立ち上がりエッジに近接して示している数字ｎ（ｎ＝１〜２０）はクロック信号ＣＬＫのｎ番目のパルスの時刻を意味し、以下の説明で用いている時刻ｔｎ（ｎ＝１〜２０）に対応している。
【０００６】
時刻ｔ２から時刻ｔ３までの間に到来したエッジ検出対象信号ＩＮの立ち上がりエッジがＤフリップフロップ１のクロック入力ＣＫとなるので、Ｄフリップフロップ１の非反転出力Ｑ、すなわち信号Ｓ１はローレベルからハイレベルへ移行する。
【０００７】
時刻ｔ３の直前ではＤフリップフロップ２のデータ入力Ｄ（信号Ｓ１）がハイレベルとなっているので、時刻ｔ３のクロック信号ＣＬＫの立ち上がりエッジでＤフリップフロップ２の非反転出力Ｑ、すなわちエッジ検出信号ＯＵＴがローレベルからハイレベルへ移行する。このとき、Ｄフリップフロップ２の非反転出力ＱがＤフリップフロップ１にリセット入力Ｒとして加えられるので、Ｄフリップフロップ１の非反転出力Ｑ、すなわち信号Ｓ１がハイレベルからローレベルへ復帰する。
【０００８】
つぎに、時刻ｔ４のクロック信号ＣＬＫの立ち上がりエッジでＤフリップフロップ２の非反転出力Ｑもハイレベルからローレベルへ復帰する。
【０００９】
したがって、エッジ検出対象信号ＩＮの立ち上がりエッジを検出しクロック信号ＣＬＫの１周期をパルス幅とするエッジ検出信号ＯＵＴを得ることができている。
【００１０】
このエッジ検出信号ＯＵＴがエッジ検出対象信号ＩＮのエッジに対応した信号としてデジタルシステムに用いられることになる。
【００１１】
【発明が解決しようとする課題】
ところが、従来のエッジ検出回路は、エッジ検出対象信号ＩＮのエッジにチャタリングがあると、エッジ検出に誤動作が発生し、その結果デジタルシステムも誤動作に到ってしまうという問題があった。
【００１２】
図６に示すように、時刻ｔ１１から時刻ｔ１２までの間にエッジ検出対象信号ＩＮの立ち上がりエッジが到来し、時刻ｔ１３以後エッジ検出対象信号ＩＮがローレベルに戻り、再度時刻ｔ１４から時刻ｔ１５までの間に立ち上がりエッジが到来するというチャタリングが含まれた場合、エッジ検出対象信号ＩＮの各々の立ち上がりエッジで、時刻ｔ２から時刻ｔ３までの間に到来したエッジ検出対象信号ＩＮの立ち上がりエッジと同様にしてエッジ検出が行われ、エッジ検出信号ＯＵＴが出力されることになる。
【００１３】
このエッジ検出信号ＯＵＴをデジタルシステムに用いると、システムとして誤動作をまねく場合がある。たとえば、エッジ検出対象信号ＩＮの周波数をエッジ検出信号ＯＵＴをカウントすることにより計測するようなシステムでは、本来より多くのカウントがなされ、エッジ検出対象信号ＩＮの正確な周波数を取り込めなくなってしまっていた。
【００１４】
したがって、本発明の目的は、チャタリングによる誤動作を防止できるエッジ検出回路を提供することである。
【００１５】
【課題を解決するための手段】
本発明の請求項１記載のエッジ検出回路は、チャタリング検出部と、タイマ部と、エッジ検出信号作成部とを備えている。
【００１６】
チャタリング検出部は、エッジ検出対象信号の状態を検出する機能を有する。
【００１７】
タイマ部は、チャタリング検出部の出力信号に基づきエッジ検出対象信号が非アクティブ状態のときにリセットされるとともに、エッジ検出対象信号がアクティブ状態のときにリセットが解除されて計時を行うことにより、エッジ検出対象信号がアクティブ状態となっている時間を計測し、エッジ検出対象信号が継続してアクティブ状態となっている時間が所定時間を超えた後出力信号をアクティブ状態とする機能を有する。
【００１８】
エッジ検出信号作成部は、タイマ部の出力信号がアクティブ状態となっている時間が所定時間を超えたときにエッジ検出信号を作成する機能を有する。
【００２１】
上記のチャタリング検出部は、電源電圧をデータ入力としエッジ検出対象信号をクロック入力とする第１のＤフリップフロップと、エッジ検出対象信号と第１のＤフリップフロップの非反転出力を入力とする２入力否定論理積回路とからなり、２入力否定論理積回路の出力をチャタリング検出部の出力とする。
【００２２】
エッジ検出信号作成部は、タイマ部の出力信号をデータ入力としクロック信号をクロック入力とする第２のＤフリップフロップからなり、第２のＤフリップフロップの非反転出力を第１のＤフリップフロップへリセット入力として供給し、第２のＤフリップフロップの非反転出力をエッジ検出信号作成部の出力とする。
【００２３】
以上の構成によれば、エッジ検出対象信号がアクティブ状態となっている時間を計測し、その時間が所定時間を超えたときに、タイマ部の出力信号をアクティブ状態とし、タイマ部の出力信号がアクティブ状態となっている時間が所定時間を超えたときにエッジ検出信号を作成するので、チャタリングが収まった後でエッジ検出信号が作成されることになる。その結果、エッジ検出対象信号にチャタリングが含まれている場合でもエッジ検出が正確に行われるという作用があり、デジタルシステムに用いてもシステムが誤動作しないという利点を有する。
また、タイマ部の出力信号がアクティブ状態となっている時間が所定時間（クロック信号が発生するまで）継続すると、そのときに発生するクロック信号に応答してエッジ検出信号が発生することになる。
【００２４】
本発明の請求項２記載のエッジ検出回路は、請求項１記載のエッジ検出回路において、タイマ部が以下のように構成されている。
【００２５】
タイマ部は、反転出力とデータ入力とを各々接続するとともに２入力否定論理積回路の出力をそれぞれリセット入力とする複数段のＤフリップフロップからなり、クロック信号を初段のＤフリップフロップのクロック入力とし、初段以降の各段のＤフリップフロップの反転出力を各々次段のＤフリップフロップのクロック入力とし、最終段のＤフリップフロップの非反転出力をタイマ部の出力信号としている。
【００２６】
この構成によれば、請求項１と同様の作用を有する。
【００２７】
本発明の請求項３記載のエッジ検出回路は、チャタリング検出部と、タイマ部と、エッジ検出信号作成部とを備えている。
【００２８】
チャタリング検出部は、エッジ検出対象信号の状態を検出する機能を有する。
【００２９】
タイマ部は、チャタリング検出部の出力信号に基づきエッジ検出対象信号が非アクティブ状態のときにリセットされるとともに、エッジ検出対象信号がアクティブ状態のときにリセットが解除されて計時を行うことにより、エッジ検出対象信号がアクティブ状態となっている時間を計測し、エッジ検出対象信号が継続してアクティブ状態となっている時間が所定時間を超えた後出力信号をアクティブ状態とする機能を有する。
【００３０】
エッジ検出信号作成部は、タイマ部の出力信号がアクティブ状態となったときにエッジ検出信号を作成する機能を有する。
【００３３】
上記のチャタリング検出部は、電源電圧をデータ入力としエッジ検出対象信号をクロック入力とする第１のＤフリップフロップと、エッジ検出対象信号と第１のＤフリップフロップの非反転出力を入力とする２入力否定論理積回路とからなり、２入力否定論理積回路の出力をチャタリング検出部の出力とする。
【００３４】
エッジ検出信号作成部は、電源電圧をデータ入力としタイマ部の出力信号をクロック入力とする第２のＤフリップフロップと、第２のＤフリップフロップの非反転出力をデータ入力としクロック信号をクロック入力とする第３のＤフリップフロップとからなり、第３のＤフリップフロップの非反転出力を第１および第２のＤフリップフロップへリセット入力として供給し、第２のＤフリップフロップの非反転出力をエッジ検出信号作成部の出力とする。
【００３５】
以上の構成によれば、エッジ検出対象信号がアクティブ状態となっている時間を計測し、その時間が所定時間を超えたときに、タイマ部の出力信号をアクティブ状態とし、タイマ部の出力信号がアクティブ状態となったときにエッジ検出信号を作成するので、チャタリングが収まった後でエッジ検出信号が作成されることになる。その結果、エッジ検出対象信号にチャタリングが含まれている場合でもエッジ検出が正確に行われるという作用があり、デジタルシステムに用いてもシステムが誤動作しないという利点を有する。
また、タイマ部の出力信号がアクティブ状態となった直後にエッジ検出信号が発生することになる。
【００３６】
本発明の請求項４記載のエッジ検出回路は、請求項３記載のエッジ検出回路において、タイマ部が以下のように構成されている。
【００３７】
タイマ部は、反転出力とデータ入力とを各々接続するとともに２入力否定論理積回路の出力をそれぞれリセット入力とする複数段のＤフリップフロップからなり、クロック信号を初段のＤフリップフロップのクロック入力とし、初段以降の各段のＤフリップフロップの反転出力を各々次段のＤフリップフロップのクロック入力とし、最終段のＤフリップフロップの非反転出力をタイマ部の出力信号としている。
【００３８】
この構成によれば、請求項３と同様の作用を有する。
本発明の請求項５記載のエッジ検出回路は、チャタリング検出部と、タイマ部と、エッジ検出信号作成部とを備えている。
チャタリング検出部は、エッジ検出対象信号の状態を検出する機能を有する。
タイマ部は、チャタリング検出部の出力信号に基づきエッジ検出対象信号が非アクティブ状態のときにリセットされるとともに、エッジ検出対象信号がアクティブ状態のときにリセットが解除されて計時を行うことにより、エッジ検出対象信号がアクティブ状態となっている時間を計測し、エッジ検出対象信号が継続してアクティブ状態となっている時間が所定時間を超えた後出力信号をアクティブ状態とする機能を有する。
エッジ検出信号作成部は、タイマ部の出力信号がアクティブ状態となっている時間が所定時間を超えたときにエッジ検出信号を作成する機能を有する。
そして、エッジ検出信号によりアクティブ状態にした前記チャタリング検出部の出力信号に基づきタイマ部の出力信号を非アクティブ状態とするように構成している。
本発明の請求項６記載のエッジ検出回路は、請求項５記載のエッジ検出回路において、前記エッジ検出信号作成部は、前記タイマ部の出力信号を入力データとして入力する端子と、第１の期間と第２の期間とからなるクロック信号を入力する端子とを備え、入力された前記クロック信号の前記第１の期間には前記入力データを出力し、前記第２の期間には前記出力データを保持する回路からなる。
本発明の請求項７記載のエッジ検出回路は、請求項６記載のエッジ検出回路において、前記エッジ検出信号作成部はタイマ部の出力信号をデータ入力としクロック信号をクロック入力とするＤフリップフロップからなる。
本発明の請求項８記載のエッジ検出回路は、請求項７記載のエッジ検出回路において、前記Ｄフリップフロップは非反転出力端子から前記エッジ検出信号を出力し前記エッジ検出信号を前記チャタリング検出部にリセット入力として供給し、前記チャタリング検出部は前記リセット入力により前記タイマ部の計時をリセットする。
本発明の請求項９記載のエッジ検出回路は、請求項５記載のエッジ検出回路において、前記チャタリング検出部は、電源電圧をデータ入力としエッジ検出対象信号をクロック入力とするＤフリップフロップと、前記エッジ検出対象信号と前記第１のＤフリップフロップの非反転出力を入力とする２入力否定論理積回路とからなり、前記２入力否定論理積回路の出力を前記チャタリング検出部の出力としている。
本発明の請求項１０記載のエッジ検出回路は、請求項５〜９の何れか１項記載のエッジ検出回路において、タイマ部は、反転出力とデータ入力とを各々接続するとともに２入力否定論理積回路の出力をそれぞれリセット入力とする複数段のＤフリップフロップからなり、クロック信号を初段のＤフリップフロップのクロック入力とし、初段以降の各段のＤフリップフロップの反転出力を各々次段のＤフリップフロップのクロック入力とし、最終段のＤフリップフロップの非反転出力を前記タイマ部の出力信号としている。
本発明の請求項１１記載のエッジ検出回路は、請求項６記載のエッジ検出回路において、前記クロック信号は前記第１の期間でハイレベルであり、前記第２の期間でローレベルである。
【００３９】
【発明の実施の形態】
以下、図面を参照して本発明の実施の形態を詳細に説明する。
【００４０】
〔第１の実施の形態〕
図１は、本発明の第１の実施の形態に係るエッジ検出回路の構成を示す回路図である。このエッジ検出回路は、チャタリング検出部１００と、タイマ部２００とエッジ検出信号作成部３００とで構成されている。
【００４１】
チャタリング検出部１００は、エッジ検出対象信号ＩＮの状態を検出する機能を有する。
【００４２】
タイマ部２００は、チャタリング検出部１００の出力信号に基づきエッジ検出対象信号ＩＮが非アクティブ状態（例えば、ローレベル）のときにリセットされるとともに、エッジ検出対象信号ＩＮがアクティブ状態（例えば、ハイレベル）のときにリセットが解除されて計時を行うことにより、エッジ検出対象信号ＩＮがアクティブ状態となっている時間を計測し、エッジ検出対象信号ＩＮが継続してアクティブ状態となっている時間が所定時間を超えた後出力信号をアクティブ状態とする機能を有する。
【００４３】
エッジ検出信号作成部３００は、タイマ部２００の出力信号がアクティブ状態となっている時間が所定時間を超えたときにエッジ検出信号ＯＵＴを作成する。
【００４４】
ここで、チャタリング検出部１００と、タイマ部２００とエッジ検出信号作成部３００の各構成を具体的に説明する。
【００４５】
上記のチャタリング検出部１００は、電源電圧ＶCCをデータ入力Ｄとし入力端子５０より入力されるエッジ検出対象信号ＩＮをクロック入力ＣＫとする第１のＤフリップフロップ１と、エッジ検出対象信号ＩＮと第１のＤフリップフロップ１の非反転出力Ｑを入力とする２入力否定論理積回路４０とからなり、２入力否定論理積回路４０の出力をチャタリング検出部１００の出力とする。
【００４６】
エッジ検出信号作成部３００は、タイマ部２００の出力信号をデータ入力Ｄとし、クロック端子６０より入力されるクロック信号ＣＬＫをクロック入力ＣＫとする第２のＤフリップフロップ２からなり、第２のＤフリップフロップ２の非反転出力Ｑを第１のＤフリップフロップ１へリセット入力Ｒとして供給し、第２のＤフリップフロップ２の非反転出力Ｑをエッジ検出信号作成部３００の出力とし、出力端子７０へ供給する。
【００４７】
タイマ部２００は、反転出力／Ｑ（／は反転を意味する）とデータ入力Ｄとを各々接続するとともに２入力否定論理積回路４０の出力をそれぞれリセット入力Ｒとする複数段（２以上）のＤフリップフロップ１０，２０，３０からなり、クロック信号ＣＬＫを初段のＤフリップフロップ１０のクロック入力ＣＫとし、初段以降の各段のＤフリップフロップ１０，２０の反転出力／Ｑを各々次段のＤフリップフロップ２０，３０のクロック入力ＣＫとし、最終段のＤフリップフロップ３０の非反転出力Ｑをタイマ部２００の出力信号としている。上記のタイマ部２００はクロック信号ＣＬＫの個数を計数するカウンタとして機能している。
【００４８】
以上のように構成された本発明の第１の実施の形態のエッジ検出回路の動作を図２の波形図を用いて説明する。
【００４９】
なお、図２では図１の回路構成図におけるタイマ部２００を構成するカウンタとして説明を簡単にするためＤフリップフロップ１０とＤフリップフロップ２０のみとしている。
【００５０】
図２には、クロック端子６０より入力されるクロック信号ＣＬＫと、入力端子５０より入力されるエッジ検出対象信号ＩＮと、Ｄフリップフロップ１の非反転出力Ｑ（信号Ｓ１と表記している）と、２入力否定論理積回路４０の出力信号（信号Ｓ４０と表記している）と、Ｄフリップフロップ１０，２０の非反転出力Ｑ（それぞれ信号Ｓ１０，Ｓ２０と表記している）と、Ｄフリップフロップ２の非反転出力Ｑすなわちエッジ検出信号ＯＵＴとを示している。図２において、クロック信号ＣＬＫの波形の各立ち上がりエッジに近接して示している数字ｎ（ｎ＝１〜２０）はクロック信号ＣＬＫのｎ番目のパルスの時刻を意味し、以下の説明で用いている時刻ｔｎ（ｎ＝１〜２０）に対応している。
【００５１】
まず、チャタリングがない場合の動作を説明する。
【００５２】
時刻ｔ２，ｔ３間にエッジ検出対象信号ＩＮの立ち上がりが到来すると、Ｄフリップフロップ１の非反転出力Ｑ（信号Ｓ１）はローレベルからハイレベルへ移行するとともに２入力否定論理積回路４０の出力はハイレベルからローレベルに移行する。するとタイマ部２００のＤフリップフロップ１０、Ｄフリップフロップ２０はリセットが解除される。
【００５３】
その後時刻ｔ３でＤフリップフロップ１０の非反転出力Ｑが、時刻ｔ４でＤフリップフロップ２０の非反転出力Ｑがローレベルからハイレベルに移行する。
【００５４】
つぎに、時刻ｔ４でタイマ部２００の出力すなわちＤフリップフロップ２０の非反転出力Ｑがハイレベルとなっているので、時刻ｔ５ではエッジ検出信号作成部３００のＤフリップフロップ２の非反転出力Ｑがローレベルからハイレベルへ移行するとともに、チャタリング検出部１００のＤフリップフロップ１がリセットされ、２入力否定論理積回路４０を介してタイマ部２００もリセットされる。
【００５５】
時刻ｔ５でタイマ部２００の出力すなわちＤフリップフロップ２０の非反転出力Ｑはローレベルとなっているので、時刻ｔ６ではエッジ検出信号作成部３００のＤフリップフロップ２の非反転出力Ｑがハイレベルからローレベルへ戻ることになる。
【００５６】
このように、時刻ｔ５から時刻ｔ６の期間、エッジ検出信号ＯＵＴがハイレベルとなって出力端子７０より出力されることになる。すなわち、エッジ検出信号ＯＵＴは、タイマ部２００が出力信号を発生した後に発生するクロック信号ＣＬＫに応答して発生することになる。
【００５７】
つぎに、チャタリングがある場合の動作を説明する。
【００５８】
時刻ｔ１１，ｔ１２間にエッジ検出対象信号ＩＮのチャタリングエッジである立ち上がりが到来すると、Ｄフリップフロップ１の非反転出力Ｑ（信号Ｓ１）はローレベルからハイレベルへ移行するとともに２入力否定論理積回路４０の出力はハイレベルからローレベルに移行する。するとタイマ部２００のＤフリップフロップ１０、Ｄフリップフロップ２０はリセットが解除される。
【００５９】
その後時刻ｔ１２でＤフリップフロップ１０の非反転出力Ｑが、時刻ｔ１３でＤフリップフロップ２０の非反転出力Ｑがローレベルからハイレベルに移行する。
【００６０】
しかし、時刻ｔ１３の後にエッジ検出対象信号ＩＮにローレベルレベルが到来するので、２入力否定論理積回路４０の出力はローレベルからハイレベルに戻り、Ｄフリップフロップ２０の非反転出力Ｑはハイレベルからローレベルに復帰する。
【００６１】
時刻ｔ１４，時刻ｔ１５間で再度エッジ検出対象信号ＩＮの立ち上がりが到来すると、２入力否定論理積回路ゲート４０の出力が再度ハイレベルからローレベルに移行し、Ｄフリップフロップ１０、Ｄフリップフロップ２０のリセットが再び解除される。
【００６２】
その後時刻ｔ１５、時刻ｔ１６でＤフリップフロップ１０、Ｄフリップフロップ２０の非反転出力Ｑが各々ローレベルからハイレベルへ移行する。
【００６３】
つぎに、時刻ｔ１６でタイマ部２００の出力すなわちＤフリップフロップ２０の非反転出力Ｑがハイレベルとなっているので、時刻ｔ１７ではエッジ検出信号作成部３００のＤフリップフロップ２の非反転出力Ｑがローレベルからハイレベルへ移行するとともに、チャタリング検出部１００のＤフリップフロップ１がリセットされ、２入力否定論理積回路４０を介してタイマ部２００もリセットされる。
【００６４】
時刻ｔ１７でタイマ部２００の出力すなわちＤフリップフロップ２０の非反転出力Ｑはローレベルとなっているので、時刻ｔ１８ではエッジ検出信号作成部３００のＤフリップフロップ２の非反転出力Ｑがハイレベルからローレベルへ戻ることになる。
【００６５】
このように、時刻ｔ１７から時刻ｔ１８の期間、エッジ検出信号ＯＵＴがハイレベルとなって出力端子７０より出力されることになる。すなわち、エッジ検出信号ＯＵＴは、タイマ部２００が出力信号を発生した後に発生するクロック信号ＣＬＫに応答して発生することになる。
【００６６】
以上の説明のように、本発明の第１の実施の形態のエッジ検出回路におけるエッジ検出信号ＯＵＴはタイマ部２００での時間設定の分だけ出力されるタイミングが遅れることになるが、デジタルシステムにとってこの遅延が問題になることはない。非同期で入力される信号ＩＮをクロック信号ＣＬＫでデジタルシステムに取り込む場合、いったん取り込んだ後はすべて同期化されるからである。
【００６７】
なお、この実施の形態の場合、タイマ部２００の出力信号がアクティブ状態となっている時間が所定時間（クロック信号ＣＬＫが発生するまで）継続すると、そのときに発生するクロック信号ＣＬＫに応答してエッジ検出信号が発生することになる。
【００６８】
この実施の形態のエッジ検出回路によれば、エッジ検出対象信号ＩＮがアクティブ状態となっている時間を計測し、その時間が所定時間を超えたときに、タイマ部２００の出力信号をアクティブ状態とし、タイマ部２００の出力信号がアクティブ状態となっている時間がさらに所定時間を超えたときにエッジ検出信号ＯＵＴを作成するので、チャタリングが収まった後でエッジ検出信号が作成されることになる。その結果、エッジ検出対象信号ＩＮにチャタリングが含まれている場合でもエッジ検出が正確に行われることになり、デジタルシステムに用いてもシステムが誤動作しないという利点を有する。
【００６９】
〔第２の実施の形態〕
図３は、本発明の第２の実施の形態に係るエッジ検出回路の構成を示す回路図である。このエッジ検出回路では、チャタリング検出部１００と、タイマ部２００とは図１の実施の形態と同一であり、エッジ検出信号作成部３１０だけが異なっている。
【００７０】
すなわち、このエッジ検出信号作成部３１０は、タイマ部２００の出力信号がアクティブ状態となったときにエッジ検出信号ＯＵＴを作成する。
【００７１】
具体的に説明すると、電源電圧ＶCCをデータ入力Ｄとしタイマ部２００の出力信号をクロック入力ＣＫとする第２のＤフリップフロップ２Ａと、第２のＤフリップフロップ２Ａの非反転出力Ｑをデータ入力Ｄとしクロック信号ＣＬＫをクロック入力ＣＫとする第３のＤフリップフロップ３Ａとからなり、第３のＤフリップフロップ３Ａの非反転出力Ｑを第１および第２のＤフリップフロップ１，２Ａへリセット入力Ｒとして供給し、第２のＤフリップフロップ２Ａの非反転出力Ｑをエッジ検出信号作成部３１０の出力とする。
【００７２】
このエッジ検出信号作成部３１０はタイマ部２００の出力でトリガされた出力がエッジ検出出力信号ＯＵＴとなるので、タイマ部２００が出力信号を発生した直後にＤフリップフロップ２Ａがエッジ検出信号が発生することになり、図１の実施の形態のエッジ検出信号ＯＵＴよりクロック信号ＣＬＫの１周期分だけ早く出力されることになる。
【００７３】
つぎのクロック信号ＣＬＫでフリップフロップ３Ａの出力信号によりフリップフロップ２Ａを含めて、チャタリング検出部１００のＤフリップフロップ１がリセットされ、エッジ検出信号作成部３１０以外は図１の実施の形態と同じ動作となる。
【００７４】
図４に図３のエッジ検出回路の各部の波形図を示す。図４には、クロック端子６０より入力されるクロック信号ＣＬＫと、入力端子５０より入力されるエッジ検出対象信号ＩＮと、Ｄフリップフロップ１の非反転出力Ｑ（信号Ｓ１と表記している）と、２入力否定論理積回路４０の出力信号（信号Ｓ４０と表記している）と、Ｄフリップフロップ１０，２０の非反転出力Ｑ（それぞれ信号Ｓ１０，Ｓ２０と表記している）と、Ｄフリップフロップ２Ａの非反転出力Ｑすなわちエッジ検出信号ＯＵＴと、Ｄフリップフロップ３Ａの非反転出力Ｑとを示している。図４において、クロック信号ＣＬＫの波形の各立ち上がりエッジに近接して示している数字ｎ（ｎ＝１〜２０）はクロック信号ＣＬＫのｎ番目のパルスの時刻を意味し、以下の説明で用いている時刻ｔｎ（ｎ＝１〜２０）に対応している。
【００７５】
この実施の形態によれば、エッジ検出対象信号がアクティブ状態となっている時間を計測し、その時間が所定時間を超えたときに、タイマ部の出力信号をアクティブ状態とし、タイマ部の出力信号がアクティブ状態となったときにエッジ検出信号を作成するので、チャタリングが収まった後でエッジ検出信号が作成されることになる。その結果、エッジ検出対象信号にチャタリングが含まれている場合でもエッジ検出が正確に行われることになり、デジタルシステムに用いてもシステムが誤動作しないという利点を有する。この実施の形態のエッジ検出回路の場合、エッジ検出信号ＯＵＴが第１の実施の形態よりも１クロック分早く出力されることになるので、タイマ回路２００の設定時間が１クロック分短くなる。
【００７６】
【発明の効果】
上述したように本発明のエッジ検出回路によれば、チャタリングを含んだエッジ検出対象信号においてもタイマ部での設定時間を適切に設定することにより安定なエッジ検出を行うことができ、デジタルシステムの誤動作を回避できるエッジ検出信号を得ることが可能となる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態のエッジ検出回路の構成を示す回路図である。
【図２】図１のエッジ検出回路の各部の波形図である。
【図３】本発明の第２の実施の形態のエッジ検出回路の構成を示す回路図である。
【図４】図３のエッジ検出回路の各部の波形図である。
【図５】従来のエッジ検出回路の構成を示す回路図である。
【図６】図５のエッジ検出回路の各部の波形図である。
【符号の説明】
１，２，２Ａ，３Ａ Ｄフリップフロップ
１０，２０，３０ Ｄフリップフロップ
４０ ２入力否定論理積回路
５０ 入力端子
６０ クロック端子
７０ 出力端子
１００ チャタリング検出部
２００ タイマ部
３００，３１０ エッジ検出信号作成部
【発明の属する技術分野】
本発明は、チャタリングを含んだ入力信号、すなわちエッジ検出対象信号をデジタルシステムに取り込む際に、チャタリングによる誤動作を発生させないエッジ検出回路に関するものである。
【０００２】
【従来の技術】
デジタルシステムに非同期な入力信号の到来をデジタルシステムに取り込む場合、入力信号のエッジ検出を行い、その出力信号をよく利用する。ところが、入力信号のエッジにチャタリングがあるとエッジ検出が誤動作し、その結果デジタルシステムも誤動作に到ってしまう。
【０００３】
非同期な入力信号というのは、例えば図６でクロック信号ＣＬＫの周期に対して、入力信号ＩＮの到来エッジが任意の時刻であるということである。外部入力信号と内部クロック（ＣＬＫ）とが非同期である場合が多いので、非同期な入力信号と記述している。
【０００４】
図５は従来のエッジ検出回路の構成を示す回路図である。このエッジ検出回路は、２個のＤフリップフロップ１，２で構成されている。Ｄフリップフロップ１は、電源電圧ＶCCをデータ入力Ｄとし、入力端子５０より入力されるエッジ検出対象信号ＩＮをクロック入力ＣＫとしている。また、Ｄフリップフロップ２は、Ｄフリップフロップ１の非反転出力Ｑをデータ入力Ｄとし、クロック端子６０より入力されるクロック信号ＣＬＫをクロック入力ＣＫとし、非反転出力Ｑを出力端子７０よりエッジ検出信号ＯＵＴとして外部へ出力するようにしている。Ｄフリップフロップ２の非反転出力ＱはＤフリップフロップ１のリセット入力Ｒとして与えられる。
【０００５】
このように構成された従来のエッジ検出回路の動作を図６に示す波形図を用いて説明する。図６には、クロック端子６０より入力されるクロック信号ＣＬＫと、入力端子５０より入力されるエッジ検出対象信号ＩＮと、Ｄフリップフロップ１の非反転出力Ｑ（信号Ｓ１と表記している）と、Ｄフリップフロップ２の非反転出力Ｑすなわちエッジ検出信号ＯＵＴとを示している。図６において、クロック信号ＣＬＫの波形の各立ち上がりエッジに近接して示している数字ｎ（ｎ＝１〜２０）はクロック信号ＣＬＫのｎ番目のパルスの時刻を意味し、以下の説明で用いている時刻ｔｎ（ｎ＝１〜２０）に対応している。
【０００６】
時刻ｔ２から時刻ｔ３までの間に到来したエッジ検出対象信号ＩＮの立ち上がりエッジがＤフリップフロップ１のクロック入力ＣＫとなるので、Ｄフリップフロップ１の非反転出力Ｑ、すなわち信号Ｓ１はローレベルからハイレベルへ移行する。
【０００７】
時刻ｔ３の直前ではＤフリップフロップ２のデータ入力Ｄ（信号Ｓ１）がハイレベルとなっているので、時刻ｔ３のクロック信号ＣＬＫの立ち上がりエッジでＤフリップフロップ２の非反転出力Ｑ、すなわちエッジ検出信号ＯＵＴがローレベルからハイレベルへ移行する。このとき、Ｄフリップフロップ２の非反転出力ＱがＤフリップフロップ１にリセット入力Ｒとして加えられるので、Ｄフリップフロップ１の非反転出力Ｑ、すなわち信号Ｓ１がハイレベルからローレベルへ復帰する。
【０００８】
つぎに、時刻ｔ４のクロック信号ＣＬＫの立ち上がりエッジでＤフリップフロップ２の非反転出力Ｑもハイレベルからローレベルへ復帰する。
【０００９】
したがって、エッジ検出対象信号ＩＮの立ち上がりエッジを検出しクロック信号ＣＬＫの１周期をパルス幅とするエッジ検出信号ＯＵＴを得ることができている。
【００１０】
このエッジ検出信号ＯＵＴがエッジ検出対象信号ＩＮのエッジに対応した信号としてデジタルシステムに用いられることになる。
【００１１】
【発明が解決しようとする課題】
ところが、従来のエッジ検出回路は、エッジ検出対象信号ＩＮのエッジにチャタリングがあると、エッジ検出に誤動作が発生し、その結果デジタルシステムも誤動作に到ってしまうという問題があった。
【００１２】
図６に示すように、時刻ｔ１１から時刻ｔ１２までの間にエッジ検出対象信号ＩＮの立ち上がりエッジが到来し、時刻ｔ１３以後エッジ検出対象信号ＩＮがローレベルに戻り、再度時刻ｔ１４から時刻ｔ１５までの間に立ち上がりエッジが到来するというチャタリングが含まれた場合、エッジ検出対象信号ＩＮの各々の立ち上がりエッジで、時刻ｔ２から時刻ｔ３までの間に到来したエッジ検出対象信号ＩＮの立ち上がりエッジと同様にしてエッジ検出が行われ、エッジ検出信号ＯＵＴが出力されることになる。
【００１３】
このエッジ検出信号ＯＵＴをデジタルシステムに用いると、システムとして誤動作をまねく場合がある。たとえば、エッジ検出対象信号ＩＮの周波数をエッジ検出信号ＯＵＴをカウントすることにより計測するようなシステムでは、本来より多くのカウントがなされ、エッジ検出対象信号ＩＮの正確な周波数を取り込めなくなってしまっていた。
【００１４】
したがって、本発明の目的は、チャタリングによる誤動作を防止できるエッジ検出回路を提供することである。
【００１５】
【課題を解決するための手段】
本発明の請求項１記載のエッジ検出回路は、チャタリング検出部と、タイマ部と、エッジ検出信号作成部とを備えている。
【００１６】
チャタリング検出部は、エッジ検出対象信号の状態を検出する機能を有する。
【００１７】
タイマ部は、チャタリング検出部の出力信号に基づきエッジ検出対象信号が非アクティブ状態のときにリセットされるとともに、エッジ検出対象信号がアクティブ状態のときにリセットが解除されて計時を行うことにより、エッジ検出対象信号がアクティブ状態となっている時間を計測し、エッジ検出対象信号が継続してアクティブ状態となっている時間が所定時間を超えた後出力信号をアクティブ状態とする機能を有する。
【００１８】
エッジ検出信号作成部は、タイマ部の出力信号がアクティブ状態となっている時間が所定時間を超えたときにエッジ検出信号を作成する機能を有する。
【００２１】
上記のチャタリング検出部は、電源電圧をデータ入力としエッジ検出対象信号をクロック入力とする第１のＤフリップフロップと、エッジ検出対象信号と第１のＤフリップフロップの非反転出力を入力とする２入力否定論理積回路とからなり、２入力否定論理積回路の出力をチャタリング検出部の出力とする。
【００２２】
エッジ検出信号作成部は、タイマ部の出力信号をデータ入力としクロック信号をクロック入力とする第２のＤフリップフロップからなり、第２のＤフリップフロップの非反転出力を第１のＤフリップフロップへリセット入力として供給し、第２のＤフリップフロップの非反転出力をエッジ検出信号作成部の出力とする。
【００２３】
以上の構成によれば、エッジ検出対象信号がアクティブ状態となっている時間を計測し、その時間が所定時間を超えたときに、タイマ部の出力信号をアクティブ状態とし、タイマ部の出力信号がアクティブ状態となっている時間が所定時間を超えたときにエッジ検出信号を作成するので、チャタリングが収まった後でエッジ検出信号が作成されることになる。その結果、エッジ検出対象信号にチャタリングが含まれている場合でもエッジ検出が正確に行われるという作用があり、デジタルシステムに用いてもシステムが誤動作しないという利点を有する。
また、タイマ部の出力信号がアクティブ状態となっている時間が所定時間（クロック信号が発生するまで）継続すると、そのときに発生するクロック信号に応答してエッジ検出信号が発生することになる。
【００２４】
本発明の請求項２記載のエッジ検出回路は、請求項１記載のエッジ検出回路において、タイマ部が以下のように構成されている。
【００２５】
タイマ部は、反転出力とデータ入力とを各々接続するとともに２入力否定論理積回路の出力をそれぞれリセット入力とする複数段のＤフリップフロップからなり、クロック信号を初段のＤフリップフロップのクロック入力とし、初段以降の各段のＤフリップフロップの反転出力を各々次段のＤフリップフロップのクロック入力とし、最終段のＤフリップフロップの非反転出力をタイマ部の出力信号としている。
【００２６】
この構成によれば、請求項１と同様の作用を有する。
【００２７】
本発明の請求項３記載のエッジ検出回路は、チャタリング検出部と、タイマ部と、エッジ検出信号作成部とを備えている。
【００２８】
チャタリング検出部は、エッジ検出対象信号の状態を検出する機能を有する。
【００２９】
タイマ部は、チャタリング検出部の出力信号に基づきエッジ検出対象信号が非アクティブ状態のときにリセットされるとともに、エッジ検出対象信号がアクティブ状態のときにリセットが解除されて計時を行うことにより、エッジ検出対象信号がアクティブ状態となっている時間を計測し、エッジ検出対象信号が継続してアクティブ状態となっている時間が所定時間を超えた後出力信号をアクティブ状態とする機能を有する。
【００３０】
エッジ検出信号作成部は、タイマ部の出力信号がアクティブ状態となったときにエッジ検出信号を作成する機能を有する。
【００３３】
上記のチャタリング検出部は、電源電圧をデータ入力としエッジ検出対象信号をクロック入力とする第１のＤフリップフロップと、エッジ検出対象信号と第１のＤフリップフロップの非反転出力を入力とする２入力否定論理積回路とからなり、２入力否定論理積回路の出力をチャタリング検出部の出力とする。
【００３４】
エッジ検出信号作成部は、電源電圧をデータ入力としタイマ部の出力信号をクロック入力とする第２のＤフリップフロップと、第２のＤフリップフロップの非反転出力をデータ入力としクロック信号をクロック入力とする第３のＤフリップフロップとからなり、第３のＤフリップフロップの非反転出力を第１および第２のＤフリップフロップへリセット入力として供給し、第２のＤフリップフロップの非反転出力をエッジ検出信号作成部の出力とする。
【００３５】
以上の構成によれば、エッジ検出対象信号がアクティブ状態となっている時間を計測し、その時間が所定時間を超えたときに、タイマ部の出力信号をアクティブ状態とし、タイマ部の出力信号がアクティブ状態となったときにエッジ検出信号を作成するので、チャタリングが収まった後でエッジ検出信号が作成されることになる。その結果、エッジ検出対象信号にチャタリングが含まれている場合でもエッジ検出が正確に行われるという作用があり、デジタルシステムに用いてもシステムが誤動作しないという利点を有する。
また、タイマ部の出力信号がアクティブ状態となった直後にエッジ検出信号が発生することになる。
【００３６】
本発明の請求項４記載のエッジ検出回路は、請求項３記載のエッジ検出回路において、タイマ部が以下のように構成されている。
【００３７】
タイマ部は、反転出力とデータ入力とを各々接続するとともに２入力否定論理積回路の出力をそれぞれリセット入力とする複数段のＤフリップフロップからなり、クロック信号を初段のＤフリップフロップのクロック入力とし、初段以降の各段のＤフリップフロップの反転出力を各々次段のＤフリップフロップのクロック入力とし、最終段のＤフリップフロップの非反転出力をタイマ部の出力信号としている。
【００３８】
この構成によれば、請求項３と同様の作用を有する。
本発明の請求項５記載のエッジ検出回路は、チャタリング検出部と、タイマ部と、エッジ検出信号作成部とを備えている。
チャタリング検出部は、エッジ検出対象信号の状態を検出する機能を有する。
タイマ部は、チャタリング検出部の出力信号に基づきエッジ検出対象信号が非アクティブ状態のときにリセットされるとともに、エッジ検出対象信号がアクティブ状態のときにリセットが解除されて計時を行うことにより、エッジ検出対象信号がアクティブ状態となっている時間を計測し、エッジ検出対象信号が継続してアクティブ状態となっている時間が所定時間を超えた後出力信号をアクティブ状態とする機能を有する。
エッジ検出信号作成部は、タイマ部の出力信号がアクティブ状態となっている時間が所定時間を超えたときにエッジ検出信号を作成する機能を有する。
そして、エッジ検出信号によりアクティブ状態にした前記チャタリング検出部の出力信号に基づきタイマ部の出力信号を非アクティブ状態とするように構成している。
本発明の請求項６記載のエッジ検出回路は、請求項５記載のエッジ検出回路において、前記エッジ検出信号作成部は、前記タイマ部の出力信号を入力データとして入力する端子と、第１の期間と第２の期間とからなるクロック信号を入力する端子とを備え、入力された前記クロック信号の前記第１の期間には前記入力データを出力し、前記第２の期間には前記出力データを保持する回路からなる。
本発明の請求項７記載のエッジ検出回路は、請求項６記載のエッジ検出回路において、前記エッジ検出信号作成部はタイマ部の出力信号をデータ入力としクロック信号をクロック入力とするＤフリップフロップからなる。
本発明の請求項８記載のエッジ検出回路は、請求項７記載のエッジ検出回路において、前記Ｄフリップフロップは非反転出力端子から前記エッジ検出信号を出力し前記エッジ検出信号を前記チャタリング検出部にリセット入力として供給し、前記チャタリング検出部は前記リセット入力により前記タイマ部の計時をリセットする。
本発明の請求項９記載のエッジ検出回路は、請求項５記載のエッジ検出回路において、前記チャタリング検出部は、電源電圧をデータ入力としエッジ検出対象信号をクロック入力とするＤフリップフロップと、前記エッジ検出対象信号と前記第１のＤフリップフロップの非反転出力を入力とする２入力否定論理積回路とからなり、前記２入力否定論理積回路の出力を前記チャタリング検出部の出力としている。
本発明の請求項１０記載のエッジ検出回路は、請求項５〜９の何れか１項記載のエッジ検出回路において、タイマ部は、反転出力とデータ入力とを各々接続するとともに２入力否定論理積回路の出力をそれぞれリセット入力とする複数段のＤフリップフロップからなり、クロック信号を初段のＤフリップフロップのクロック入力とし、初段以降の各段のＤフリップフロップの反転出力を各々次段のＤフリップフロップのクロック入力とし、最終段のＤフリップフロップの非反転出力を前記タイマ部の出力信号としている。
本発明の請求項１１記載のエッジ検出回路は、請求項６記載のエッジ検出回路において、前記クロック信号は前記第１の期間でハイレベルであり、前記第２の期間でローレベルである。
【００３９】
【発明の実施の形態】
以下、図面を参照して本発明の実施の形態を詳細に説明する。
【００４０】
〔第１の実施の形態〕
図１は、本発明の第１の実施の形態に係るエッジ検出回路の構成を示す回路図である。このエッジ検出回路は、チャタリング検出部１００と、タイマ部２００とエッジ検出信号作成部３００とで構成されている。
【００４１】
チャタリング検出部１００は、エッジ検出対象信号ＩＮの状態を検出する機能を有する。
【００４２】
タイマ部２００は、チャタリング検出部１００の出力信号に基づきエッジ検出対象信号ＩＮが非アクティブ状態（例えば、ローレベル）のときにリセットされるとともに、エッジ検出対象信号ＩＮがアクティブ状態（例えば、ハイレベル）のときにリセットが解除されて計時を行うことにより、エッジ検出対象信号ＩＮがアクティブ状態となっている時間を計測し、エッジ検出対象信号ＩＮが継続してアクティブ状態となっている時間が所定時間を超えた後出力信号をアクティブ状態とする機能を有する。
【００４３】
エッジ検出信号作成部３００は、タイマ部２００の出力信号がアクティブ状態となっている時間が所定時間を超えたときにエッジ検出信号ＯＵＴを作成する。
【００４４】
ここで、チャタリング検出部１００と、タイマ部２００とエッジ検出信号作成部３００の各構成を具体的に説明する。
【００４５】
上記のチャタリング検出部１００は、電源電圧ＶCCをデータ入力Ｄとし入力端子５０より入力されるエッジ検出対象信号ＩＮをクロック入力ＣＫとする第１のＤフリップフロップ１と、エッジ検出対象信号ＩＮと第１のＤフリップフロップ１の非反転出力Ｑを入力とする２入力否定論理積回路４０とからなり、２入力否定論理積回路４０の出力をチャタリング検出部１００の出力とする。
【００４６】
エッジ検出信号作成部３００は、タイマ部２００の出力信号をデータ入力Ｄとし、クロック端子６０より入力されるクロック信号ＣＬＫをクロック入力ＣＫとする第２のＤフリップフロップ２からなり、第２のＤフリップフロップ２の非反転出力Ｑを第１のＤフリップフロップ１へリセット入力Ｒとして供給し、第２のＤフリップフロップ２の非反転出力Ｑをエッジ検出信号作成部３００の出力とし、出力端子７０へ供給する。
【００４７】
タイマ部２００は、反転出力／Ｑ（／は反転を意味する）とデータ入力Ｄとを各々接続するとともに２入力否定論理積回路４０の出力をそれぞれリセット入力Ｒとする複数段（２以上）のＤフリップフロップ１０，２０，３０からなり、クロック信号ＣＬＫを初段のＤフリップフロップ１０のクロック入力ＣＫとし、初段以降の各段のＤフリップフロップ１０，２０の反転出力／Ｑを各々次段のＤフリップフロップ２０，３０のクロック入力ＣＫとし、最終段のＤフリップフロップ３０の非反転出力Ｑをタイマ部２００の出力信号としている。上記のタイマ部２００はクロック信号ＣＬＫの個数を計数するカウンタとして機能している。
【００４８】
以上のように構成された本発明の第１の実施の形態のエッジ検出回路の動作を図２の波形図を用いて説明する。
【００４９】
なお、図２では図１の回路構成図におけるタイマ部２００を構成するカウンタとして説明を簡単にするためＤフリップフロップ１０とＤフリップフロップ２０のみとしている。
【００５０】
図２には、クロック端子６０より入力されるクロック信号ＣＬＫと、入力端子５０より入力されるエッジ検出対象信号ＩＮと、Ｄフリップフロップ１の非反転出力Ｑ（信号Ｓ１と表記している）と、２入力否定論理積回路４０の出力信号（信号Ｓ４０と表記している）と、Ｄフリップフロップ１０，２０の非反転出力Ｑ（それぞれ信号Ｓ１０，Ｓ２０と表記している）と、Ｄフリップフロップ２の非反転出力Ｑすなわちエッジ検出信号ＯＵＴとを示している。図２において、クロック信号ＣＬＫの波形の各立ち上がりエッジに近接して示している数字ｎ（ｎ＝１〜２０）はクロック信号ＣＬＫのｎ番目のパルスの時刻を意味し、以下の説明で用いている時刻ｔｎ（ｎ＝１〜２０）に対応している。
【００５１】
まず、チャタリングがない場合の動作を説明する。
【００５２】
時刻ｔ２，ｔ３間にエッジ検出対象信号ＩＮの立ち上がりが到来すると、Ｄフリップフロップ１の非反転出力Ｑ（信号Ｓ１）はローレベルからハイレベルへ移行するとともに２入力否定論理積回路４０の出力はハイレベルからローレベルに移行する。するとタイマ部２００のＤフリップフロップ１０、Ｄフリップフロップ２０はリセットが解除される。
【００５３】
その後時刻ｔ３でＤフリップフロップ１０の非反転出力Ｑが、時刻ｔ４でＤフリップフロップ２０の非反転出力Ｑがローレベルからハイレベルに移行する。
【００５４】
つぎに、時刻ｔ４でタイマ部２００の出力すなわちＤフリップフロップ２０の非反転出力Ｑがハイレベルとなっているので、時刻ｔ５ではエッジ検出信号作成部３００のＤフリップフロップ２の非反転出力Ｑがローレベルからハイレベルへ移行するとともに、チャタリング検出部１００のＤフリップフロップ１がリセットされ、２入力否定論理積回路４０を介してタイマ部２００もリセットされる。
【００５５】
時刻ｔ５でタイマ部２００の出力すなわちＤフリップフロップ２０の非反転出力Ｑはローレベルとなっているので、時刻ｔ６ではエッジ検出信号作成部３００のＤフリップフロップ２の非反転出力Ｑがハイレベルからローレベルへ戻ることになる。
【００５６】
このように、時刻ｔ５から時刻ｔ６の期間、エッジ検出信号ＯＵＴがハイレベルとなって出力端子７０より出力されることになる。すなわち、エッジ検出信号ＯＵＴは、タイマ部２００が出力信号を発生した後に発生するクロック信号ＣＬＫに応答して発生することになる。
【００５７】
つぎに、チャタリングがある場合の動作を説明する。
【００５８】
時刻ｔ１１，ｔ１２間にエッジ検出対象信号ＩＮのチャタリングエッジである立ち上がりが到来すると、Ｄフリップフロップ１の非反転出力Ｑ（信号Ｓ１）はローレベルからハイレベルへ移行するとともに２入力否定論理積回路４０の出力はハイレベルからローレベルに移行する。するとタイマ部２００のＤフリップフロップ１０、Ｄフリップフロップ２０はリセットが解除される。
【００５９】
その後時刻ｔ１２でＤフリップフロップ１０の非反転出力Ｑが、時刻ｔ１３でＤフリップフロップ２０の非反転出力Ｑがローレベルからハイレベルに移行する。
【００６０】
しかし、時刻ｔ１３の後にエッジ検出対象信号ＩＮにローレベルレベルが到来するので、２入力否定論理積回路４０の出力はローレベルからハイレベルに戻り、Ｄフリップフロップ２０の非反転出力Ｑはハイレベルからローレベルに復帰する。
【００６１】
時刻ｔ１４，時刻ｔ１５間で再度エッジ検出対象信号ＩＮの立ち上がりが到来すると、２入力否定論理積回路ゲート４０の出力が再度ハイレベルからローレベルに移行し、Ｄフリップフロップ１０、Ｄフリップフロップ２０のリセットが再び解除される。
【００６２】
その後時刻ｔ１５、時刻ｔ１６でＤフリップフロップ１０、Ｄフリップフロップ２０の非反転出力Ｑが各々ローレベルからハイレベルへ移行する。
【００６３】
つぎに、時刻ｔ１６でタイマ部２００の出力すなわちＤフリップフロップ２０の非反転出力Ｑがハイレベルとなっているので、時刻ｔ１７ではエッジ検出信号作成部３００のＤフリップフロップ２の非反転出力Ｑがローレベルからハイレベルへ移行するとともに、チャタリング検出部１００のＤフリップフロップ１がリセットされ、２入力否定論理積回路４０を介してタイマ部２００もリセットされる。
【００６４】
時刻ｔ１７でタイマ部２００の出力すなわちＤフリップフロップ２０の非反転出力Ｑはローレベルとなっているので、時刻ｔ１８ではエッジ検出信号作成部３００のＤフリップフロップ２の非反転出力Ｑがハイレベルからローレベルへ戻ることになる。
【００６５】
このように、時刻ｔ１７から時刻ｔ１８の期間、エッジ検出信号ＯＵＴがハイレベルとなって出力端子７０より出力されることになる。すなわち、エッジ検出信号ＯＵＴは、タイマ部２００が出力信号を発生した後に発生するクロック信号ＣＬＫに応答して発生することになる。
【００６６】
以上の説明のように、本発明の第１の実施の形態のエッジ検出回路におけるエッジ検出信号ＯＵＴはタイマ部２００での時間設定の分だけ出力されるタイミングが遅れることになるが、デジタルシステムにとってこの遅延が問題になることはない。非同期で入力される信号ＩＮをクロック信号ＣＬＫでデジタルシステムに取り込む場合、いったん取り込んだ後はすべて同期化されるからである。
【００６７】
なお、この実施の形態の場合、タイマ部２００の出力信号がアクティブ状態となっている時間が所定時間（クロック信号ＣＬＫが発生するまで）継続すると、そのときに発生するクロック信号ＣＬＫに応答してエッジ検出信号が発生することになる。
【００６８】
この実施の形態のエッジ検出回路によれば、エッジ検出対象信号ＩＮがアクティブ状態となっている時間を計測し、その時間が所定時間を超えたときに、タイマ部２００の出力信号をアクティブ状態とし、タイマ部２００の出力信号がアクティブ状態となっている時間がさらに所定時間を超えたときにエッジ検出信号ＯＵＴを作成するので、チャタリングが収まった後でエッジ検出信号が作成されることになる。その結果、エッジ検出対象信号ＩＮにチャタリングが含まれている場合でもエッジ検出が正確に行われることになり、デジタルシステムに用いてもシステムが誤動作しないという利点を有する。
【００６９】
〔第２の実施の形態〕
図３は、本発明の第２の実施の形態に係るエッジ検出回路の構成を示す回路図である。このエッジ検出回路では、チャタリング検出部１００と、タイマ部２００とは図１の実施の形態と同一であり、エッジ検出信号作成部３１０だけが異なっている。
【００７０】
すなわち、このエッジ検出信号作成部３１０は、タイマ部２００の出力信号がアクティブ状態となったときにエッジ検出信号ＯＵＴを作成する。
【００７１】
具体的に説明すると、電源電圧ＶCCをデータ入力Ｄとしタイマ部２００の出力信号をクロック入力ＣＫとする第２のＤフリップフロップ２Ａと、第２のＤフリップフロップ２Ａの非反転出力Ｑをデータ入力Ｄとしクロック信号ＣＬＫをクロック入力ＣＫとする第３のＤフリップフロップ３Ａとからなり、第３のＤフリップフロップ３Ａの非反転出力Ｑを第１および第２のＤフリップフロップ１，２Ａへリセット入力Ｒとして供給し、第２のＤフリップフロップ２Ａの非反転出力Ｑをエッジ検出信号作成部３１０の出力とする。
【００７２】
このエッジ検出信号作成部３１０はタイマ部２００の出力でトリガされた出力がエッジ検出出力信号ＯＵＴとなるので、タイマ部２００が出力信号を発生した直後にＤフリップフロップ２Ａがエッジ検出信号が発生することになり、図１の実施の形態のエッジ検出信号ＯＵＴよりクロック信号ＣＬＫの１周期分だけ早く出力されることになる。
【００７３】
つぎのクロック信号ＣＬＫでフリップフロップ３Ａの出力信号によりフリップフロップ２Ａを含めて、チャタリング検出部１００のＤフリップフロップ１がリセットされ、エッジ検出信号作成部３１０以外は図１の実施の形態と同じ動作となる。
【００７４】
図４に図３のエッジ検出回路の各部の波形図を示す。図４には、クロック端子６０より入力されるクロック信号ＣＬＫと、入力端子５０より入力されるエッジ検出対象信号ＩＮと、Ｄフリップフロップ１の非反転出力Ｑ（信号Ｓ１と表記している）と、２入力否定論理積回路４０の出力信号（信号Ｓ４０と表記している）と、Ｄフリップフロップ１０，２０の非反転出力Ｑ（それぞれ信号Ｓ１０，Ｓ２０と表記している）と、Ｄフリップフロップ２Ａの非反転出力Ｑすなわちエッジ検出信号ＯＵＴと、Ｄフリップフロップ３Ａの非反転出力Ｑとを示している。図４において、クロック信号ＣＬＫの波形の各立ち上がりエッジに近接して示している数字ｎ（ｎ＝１〜２０）はクロック信号ＣＬＫのｎ番目のパルスの時刻を意味し、以下の説明で用いている時刻ｔｎ（ｎ＝１〜２０）に対応している。
【００７５】
この実施の形態によれば、エッジ検出対象信号がアクティブ状態となっている時間を計測し、その時間が所定時間を超えたときに、タイマ部の出力信号をアクティブ状態とし、タイマ部の出力信号がアクティブ状態となったときにエッジ検出信号を作成するので、チャタリングが収まった後でエッジ検出信号が作成されることになる。その結果、エッジ検出対象信号にチャタリングが含まれている場合でもエッジ検出が正確に行われることになり、デジタルシステムに用いてもシステムが誤動作しないという利点を有する。この実施の形態のエッジ検出回路の場合、エッジ検出信号ＯＵＴが第１の実施の形態よりも１クロック分早く出力されることになるので、タイマ回路２００の設定時間が１クロック分短くなる。
【００７６】
【発明の効果】
上述したように本発明のエッジ検出回路によれば、チャタリングを含んだエッジ検出対象信号においてもタイマ部での設定時間を適切に設定することにより安定なエッジ検出を行うことができ、デジタルシステムの誤動作を回避できるエッジ検出信号を得ることが可能となる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態のエッジ検出回路の構成を示す回路図である。
【図２】図１のエッジ検出回路の各部の波形図である。
【図３】本発明の第２の実施の形態のエッジ検出回路の構成を示す回路図である。
【図４】図３のエッジ検出回路の各部の波形図である。
【図５】従来のエッジ検出回路の構成を示す回路図である。
【図６】図５のエッジ検出回路の各部の波形図である。
【符号の説明】
１，２，２Ａ，３Ａ Ｄフリップフロップ
１０，２０，３０ Ｄフリップフロップ
４０ ２入力否定論理積回路
５０ 入力端子
６０ クロック端子
７０ 出力端子
１００ チャタリング検出部
２００ タイマ部
３００，３１０ エッジ検出信号作成部
Claims (11)
- エッジ検出対象信号の状態を検出するチャタリング検出部と、
前記チャタリング検出部の出力信号に基づき前記エッジ検出対象信号が非アクティブ状態のときにリセットされるとともに、前記エッジ検出対象信号がアクティブ状態のときにリセットが解除されて計時を行うことにより、前記エッジ検出対象信号がアクティブ状態となっている時間を計測し、前記エッジ検出対象信号が継続してアクティブ状態となっている時間が所定時間を超えた後出力信号をアクティブ状態とするタイマ部と、
前記タイマ部の出力信号がアクティブ状態となっている時間が所定時間を超えたときにエッジ検出信号を作成するエッジ検出信号作成部とを備え、
チャタリング検出部は、電源電圧をデータ入力としエッジ検出対象信号をクロック入力とする第１のＤフリップフロップと、前記エッジ検出対象信号と前記第１のＤフリップフロップの非反転出力を入力とする２入力否定論理積回路とからなり、前記２入力否定論理積回路の出力を前記チャタリング検出部の出力とし、
前記エッジ検出信号作成部は、タイマ部の出力信号をデータ入力としクロック信号をクロック入力とする第２のＤフリップフロップからなり、前記第２のＤフリップフロップの非反転出力を前記第１のＤフリップフロップへリセット入力として供給し、前記第２のＤフリップフロップの非反転出力を前記エッジ検出信号作成部の出力としたエッジ検出回路。 - タイマ部は、反転出力とデータ入力とを各々接続するとともに２入力否定論理積回路の出力をそれぞれリセット入力とする複数段のＤフリップフロップからなり、クロック信号を初段のＤフリップフロップのクロック入力とし、初段以降の各段のＤフリップフロップの反転出力を各々次段のＤフリップフロップのクロック入力とし、最終段のＤフリップフロップの非反転出力を前記タイマ部の出力信号とした請求項１記載のエッジ検出回路。
- エッジ検出対象信号の状態を検出するチャタリング検出部と、
前記チャタリング検出部の出力信号に基づき前記エッジ検出対象信号が非アクティブ状態のときにリセットされるとともに、前記エッジ検出対象信号がアクティブ状態のときにリセットが解除されて計時を行うことにより、前記エッジ検出対象信号がアクティブ状態となっている時間を計測し、前記エッジ検出対象信号が継続してアクティブ状態となっている時間が所定時間を超えた後出力信号をアクティブ状態とするタイマ部と、
前記タイマ部の出力信号がアクティブ状態となったときにエッジ検出信号を作成するエッジ検出信号作成部とを備え、
チャタリング検出部は、電源電圧をデータ入力としエッジ検出対象信号をクロック入力とする第１のＤフリップフロップと、前記エッジ検出対象信号と前記第１のＤフリップフロップの非反転出力を入力とする２入力否定論理積回路とからなり、前記２入力否定論理積回路の出力を前記チャタリング検出部の出力とし、
前記エッジ検出信号作成部は、電源電圧をデータ入力としタイマ部の出力信号をクロック入力とする第２のＤフリップフロップと、前記第２のＤフリップフロップの非反転出力をデータ入力としクロック信号をクロック入力とする第３のＤフリップフロップとからなり、前記第３のＤフリップフロップの非反転出力を前記第１および第２のＤフリップフロップへリセット入力として供給し、前記第２のＤフリップフロップの非反転出力を前記エッジ検出信号作成部の出力としたエッジ検出回路。 - タイマ部は、反転出力とデータ入力とを各々接続するとともに２入力否定論理積回路の出力をそれぞれリセット入力とする複数段のＤフリップフロップからなり、クロック信号を初段のＤフリップフロップのクロック入力とし、初段以降の各段のＤフリップフロップの反転出力を各々次段のＤフリップフロップのクロック入力とし、最終段のＤフリップフロップの非反転出力を前記タイマ部の出力信号とした請求項３記載のエッジ検出回路。
- エッジ検出対象信号の状態を検出するチャタリング検出部と、
前記チャタリング検出部の出力信号に基づき前記エッジ検出対象信号が非アクティブ状態のときにリセットされるとともに、前記エッジ検出対象信号がアクティブ状態のときにリセットが解除されて計時を行うことにより、前記エッジ検出対象信号がアクティブ状態となっている時間を計測し、前記エッジ検出対象信号が継続してアクティブ状態となっている時間が所定時間を超えた後出力信号をアクティブ状態とするタイマ部と、
前記タイマ部の出力信号がアクティブ状態となっている時間が所定時間を超えたときにエッジ検出信号を作成するエッジ検出信号作成部とを備え、
前記エッジ検出信号によりアクティブ状態にした前記チャタリング検出部の出力信号に基づき前記タイマ部の出力信号を非アクティブ状態とするエッジ検出回路。 - 前記エッジ検出信号作成部は、前記タイマ部の出力信号を入力データとして入力する端子と、第１の期間と第２の期間とからなるクロック信号を入力する端子とを備え、入力された前記クロック信号の前記第１の期間には前記入力データを出力し、前記第２の期間には前記出力データを保持する回路からなる請求項５記載のエッジ検出回路。
- 前記エッジ検出信号作成部はタイマ部の出力信号をデータ入力としクロック信号をクロック入力とするＤフリップフロップからなる請求項６記載のエッジ検出回路。
- 前記Ｄフリップフロップは非反転出力端子から前記エッジ検出信号を出力し前記エッジ検出信号を前記チャタリング検出部にリセット入力として供給し、前記チャタリング検出部は前記リセット入力により前記タイマ部の計時をリセットする請求項７記載のエッジ検出回路。
- 前記チャタリング検出部は、電源電圧をデータ入力としエッジ検出対象信号をクロック入力とするＤフリップフロップと、前記エッジ検出対象信号と前記第１のＤフリップフロップの非反転出力を入力とする２入力否定論理積回路とからなり、前記２入力否定論理積回路の出力を前記チャタリング検出部の出力とした請求項５記載のエッジ検出回路。
- タイマ部は、反転出力とデータ入力とを各々接続するとともに２入力否定論理積回路の出力をそれぞれリセット入力とする複数段のＤフリップフロップからなり、クロック信号を初段のＤフリップフロップのクロック入力とし、初段以降の各段のＤフリップフロップの反転出力を各々次段のＤフリップフロップのクロック入力とし、最終段のＤフリップフロップの非反転出力を前記タイマ部の出力信号とした請求項５〜９の何れか１項記載のエッジ検出回路。
- 前記クロック信号は前記第１の期間でハイレベルであり、前記第２の期間でローレベルである請求項６記載のエッジ検出回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000252597A JP4122128B2 (ja) | 2000-08-23 | 2000-08-23 | エッジ検出回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000252597A JP4122128B2 (ja) | 2000-08-23 | 2000-08-23 | エッジ検出回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2002064370A JP2002064370A (ja) | 2002-02-28 |
| JP4122128B2 true JP4122128B2 (ja) | 2008-07-23 |
Family
ID=18741810
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000252597A Expired - Fee Related JP4122128B2 (ja) | 2000-08-23 | 2000-08-23 | エッジ検出回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP4122128B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5123150B2 (ja) * | 2008-12-10 | 2013-01-16 | 株式会社東芝 | トリガー信号検出装置 |
| CN108880255A (zh) * | 2018-08-30 | 2018-11-23 | 上海艾为电子技术股份有限公司 | 升压电路 |
-
2000
- 2000-08-23 JP JP2000252597A patent/JP4122128B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP2002064370A (ja) | 2002-02-28 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP5355401B2 (ja) | クロックエッジ復元を有するパルスカウンタ | |
| US5808486A (en) | Glitch free clock enable circuit | |
| US20100090739A1 (en) | Method and Apparatus for Removing Narrow Pulses from a Clock Waveform | |
| CN107665033B (zh) | 一种具有复位去毛刺功能的数字逻辑电路模块 | |
| US8228763B2 (en) | Method and device for measuring time intervals | |
| EP1421397B1 (en) | Delay fault test circuitry and related method | |
| EP2810177B1 (en) | Input capture peripheral with gating logic | |
| JP2007157147A (ja) | クロックサイクルの数分の１までイベントをタイムスタンピングする回路及び方法 | |
| JP4122128B2 (ja) | エッジ検出回路 | |
| CN107645288A (zh) | 用于产生脉冲的电子电路、方法及电子装置 | |
| JP2002176341A (ja) | クロック制御回路 | |
| JP4240657B2 (ja) | 計数装置及びその駆動方法 | |
| US6166574A (en) | Circuit for turning on and off a clock without a glitch | |
| JP3368572B2 (ja) | 周期発生装置 | |
| WO2001069606A1 (fr) | Circuit generateur de signaux monostables | |
| US11695399B2 (en) | Digital timer delay line with sub-sample accuracy | |
| JP4004668B2 (ja) | データ処理回路 | |
| JP2001060851A (ja) | 周期補正分周回路及びこれを用いた周期補正型発振回路 | |
| JP2006190260A (ja) | リアルタイムクロック装置 | |
| JPH10255489A (ja) | マイクロコンピュータ | |
| JP2638337B2 (ja) | エラーカウンタ回路 | |
| KR100206906B1 (ko) | 타이머/카운터 회로 | |
| CN114448203A (zh) | 控制电路以及对应方法 | |
| KR930005932Y1 (ko) | 신호 지연 전달회로 | |
| JP3533127B2 (ja) | 非同期信号検出回路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20051222 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20070531 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20070605 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20070806 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20071113 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20080115 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20080408 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20080501 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110509 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110509 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110509 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120509 Year of fee payment: 4 |
|
| LAPS | Cancellation because of no payment of annual fees |