JPH10255489A - マイクロコンピュータ - Google Patents
マイクロコンピュータInfo
- Publication number
- JPH10255489A JPH10255489A JP5967797A JP5967797A JPH10255489A JP H10255489 A JPH10255489 A JP H10255489A JP 5967797 A JP5967797 A JP 5967797A JP 5967797 A JP5967797 A JP 5967797A JP H10255489 A JPH10255489 A JP H10255489A
- Authority
- JP
- Japan
- Prior art keywords
- timer
- signal
- pulse signal
- system clock
- control unit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/32—Timing circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Microcomputers (AREA)
- Read Only Memory (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
Abstract
(57)【要約】
【課題】 初期化処理に要する時間を測定するために、
専用の測定装置７を用意する必要があり、フラッシュメ
モリ２の評価を簡単に行えない課題があった。 【解決手段】 イレーズ信号を受信すると、システムク
ロックのクロック数が設定値に達するごとにタイマー１
２から出力されるパルス信号を計数して、初期化処理に
要する時間を測定するようにしたものである。
専用の測定装置７を用意する必要があり、フラッシュメ
モリ２の評価を簡単に行えない課題があった。 【解決手段】 イレーズ信号を受信すると、システムク
ロックのクロック数が設定値に達するごとにタイマー１
２から出力されるパルス信号を計数して、初期化処理に
要する時間を測定するようにしたものである。
Description
【０００１】
【発明の属する技術分野】この発明は、フラッシュメモ
リの初期化処理に要する時間を計測することができるマ
イクロコンピュータに関するものである。
リの初期化処理に要する時間を計測することができるマ
イクロコンピュータに関するものである。
【０００２】
【従来の技術】図７は例えば１９９４年１月 三菱電機
株式会社発行 ’９４三菱半導体データブック メモリ
ＲＯＭ編 第４−４頁に示された従来のマイクロコンピ
ュータを示す構成図であり、図において、１はマイクロ
コンピュータ、２はマイクロコンピュータ１に内蔵され
たフラッシュメモリ、３はシステムクロックを分周して
所定周波数のクロック信号を出力するタイマー、４はタ
イマー３から出力されるクロック信号に同期して動作
し、フラッシュメモリ２の初期化を命じるイレーズ信号
を受信すると初期化指令を出力するＣＰＵ、５はＣＰＵ
４から初期化指令が出力されると、フラッシュメモリ２
の初期化処理を実行するとともに、初期化処理の開始か
ら終了までの間、処理実行中であることを示す実行中信
号を出力するメモリ制御部、６はメモリ制御部５から実
行中信号が出力されている間、パルス信号を出力するメ
モリ制御部５の内蔵タイマー、７は内蔵タイマー６から
出力されるパルス信号を計数して、フラッシュメモリ２
の初期化処理に要する時間を測定する測定装置である。
株式会社発行 ’９４三菱半導体データブック メモリ
ＲＯＭ編 第４−４頁に示された従来のマイクロコンピ
ュータを示す構成図であり、図において、１はマイクロ
コンピュータ、２はマイクロコンピュータ１に内蔵され
たフラッシュメモリ、３はシステムクロックを分周して
所定周波数のクロック信号を出力するタイマー、４はタ
イマー３から出力されるクロック信号に同期して動作
し、フラッシュメモリ２の初期化を命じるイレーズ信号
を受信すると初期化指令を出力するＣＰＵ、５はＣＰＵ
４から初期化指令が出力されると、フラッシュメモリ２
の初期化処理を実行するとともに、初期化処理の開始か
ら終了までの間、処理実行中であることを示す実行中信
号を出力するメモリ制御部、６はメモリ制御部５から実
行中信号が出力されている間、パルス信号を出力するメ
モリ制御部５の内蔵タイマー、７は内蔵タイマー６から
出力されるパルス信号を計数して、フラッシュメモリ２
の初期化処理に要する時間を測定する測定装置である。
【０００３】次に動作について説明する。まず、マイク
ロコンピュータ１の外部入力端子等からイレーズ信号が
入力され、ＣＰＵ４が当該イレーズ信号を受信すると、
ＣＰＵ４は、メモリ制御部５にフラッシュメモリ２の初
期化を実行させるため、初期化指令をメモリ制御部５に
出力する。
ロコンピュータ１の外部入力端子等からイレーズ信号が
入力され、ＣＰＵ４が当該イレーズ信号を受信すると、
ＣＰＵ４は、メモリ制御部５にフラッシュメモリ２の初
期化を実行させるため、初期化指令をメモリ制御部５に
出力する。
【０００４】そして、メモリ制御部５は、ＣＰＵ４から
初期化指令が出力されると、フラッシュメモリ２の初期
化処理を実行するが、フラッシュメモリ２の評価項目の
一つとして、初期化処理に要する時間の測定という項目
があるので、メモリ制御部５は、初期化処理の開始から
終了までの間、処理実行中であることを示す実行中信号
を出力する。
初期化指令が出力されると、フラッシュメモリ２の初期
化処理を実行するが、フラッシュメモリ２の評価項目の
一つとして、初期化処理に要する時間の測定という項目
があるので、メモリ制御部５は、初期化処理の開始から
終了までの間、処理実行中であることを示す実行中信号
を出力する。
【０００５】そして、メモリ制御部５の内蔵タイマー６
は、メモリ制御部５から実行中信号が出力されている
間、パルス信号を出力する。そして、マイクロコンピュ
ータ１の外部端子に接続された測定装置７は、内蔵タイ
マー６から出力されるパルス信号を計数して、フラッシ
ュメモリ２の初期化処理に要する時間を測定する。
は、メモリ制御部５から実行中信号が出力されている
間、パルス信号を出力する。そして、マイクロコンピュ
ータ１の外部端子に接続された測定装置７は、内蔵タイ
マー６から出力されるパルス信号を計数して、フラッシ
ュメモリ２の初期化処理に要する時間を測定する。
【０００６】
【発明が解決しようとする課題】従来のマイクロコンピ
ュータは以上のように構成されているので、初期化処理
に要する時間を測定することができるが、専用の測定装
置７を用意する必要があり、フラッシュメモリ２の評価
を簡単に行えない課題があった。また、タイマー３の他
に、一定周波数のパルス信号を出力する内蔵タイマー６
を別個に設ける必要があり、回路構成が複雑になる課題
もあった。
ュータは以上のように構成されているので、初期化処理
に要する時間を測定することができるが、専用の測定装
置７を用意する必要があり、フラッシュメモリ２の評価
を簡単に行えない課題があった。また、タイマー３の他
に、一定周波数のパルス信号を出力する内蔵タイマー６
を別個に設ける必要があり、回路構成が複雑になる課題
もあった。
【０００７】なお、内蔵タイマー６の代わりに、システ
ムクロックを利用する技術が特開平２−９０９０号公報
に開示されているが、かかる技術では内蔵タイマー６を
削減することができても、専用の測定装置７を削除する
ことができず、また、システムクロックの周波数は極め
て高いので、システムクロックのクロック数を高速に計
数できる計数回路を測定装置７に搭載する必要を生じる
課題があった。
ムクロックを利用する技術が特開平２−９０９０号公報
に開示されているが、かかる技術では内蔵タイマー６を
削減することができても、専用の測定装置７を削除する
ことができず、また、システムクロックの周波数は極め
て高いので、システムクロックのクロック数を高速に計
数できる計数回路を測定装置７に搭載する必要を生じる
課題があった。
【０００８】この発明は上記のような課題を解決するた
めになされたもので、フラッシュメモリの評価を簡単に
行うことができるとともに、回路構成を簡略化できるマ
イクロコンピュータを得ることを目的とする。
めになされたもので、フラッシュメモリの評価を簡単に
行うことができるとともに、回路構成を簡略化できるマ
イクロコンピュータを得ることを目的とする。
【０００９】
【課題を解決するための手段】請求項１記載の発明に係
るマイクロコンピュータは、イレーズ信号を受信する
と、システムクロックのクロック数が設定値に達するご
とにタイマーから出力されるパルス信号を計数して、初
期化処理に要する時間を測定するようにしたものであ
る。
るマイクロコンピュータは、イレーズ信号を受信する
と、システムクロックのクロック数が設定値に達するご
とにタイマーから出力されるパルス信号を計数して、初
期化処理に要する時間を測定するようにしたものであ
る。
【００１０】請求項２記載の発明に係るマイクロコンピ
ュータは、イレーズ信号を受信すると、タイマー起動信
号をタイマーに出力したのち、システムクロックのクロ
ック数が設定値に達するごとにタイマーから出力される
パルス信号を計数して、初期化処理に要する時間を測定
するようにしたものである。
ュータは、イレーズ信号を受信すると、タイマー起動信
号をタイマーに出力したのち、システムクロックのクロ
ック数が設定値に達するごとにタイマーから出力される
パルス信号を計数して、初期化処理に要する時間を測定
するようにしたものである。
【００１１】請求項３記載の発明に係るマイクロコンピ
ュータは、ＣＰＵからタイマー起動信号が出力される
と、メモリ制御部から実行中信号が出力されている間、
システムクロックをサンプリングするとともに、そのシ
ステムクロックのクロック数が設定値に達するごとにパ
ルス信号を生成し、そのパルス信号を計数して、初期化
処理に要する時間を測定するようにしたものである。
ュータは、ＣＰＵからタイマー起動信号が出力される
と、メモリ制御部から実行中信号が出力されている間、
システムクロックをサンプリングするとともに、そのシ
ステムクロックのクロック数が設定値に達するごとにパ
ルス信号を生成し、そのパルス信号を計数して、初期化
処理に要する時間を測定するようにしたものである。
【００１２】請求項４記載の発明に係るマイクロコンピ
ュータは、メモリ制御部からタイマー起動信号を受信す
ると、そのメモリ制御部から実行中信号が出力されてい
る間、システムクロックをサンプリングするとともに、
そのシステムクロックのクロック数が設定値に達するご
とにパルス信号を生成し、そのパルス信号を計数して、
初期化処理に要する時間を測定するようにしたものであ
る。
ュータは、メモリ制御部からタイマー起動信号を受信す
ると、そのメモリ制御部から実行中信号が出力されてい
る間、システムクロックをサンプリングするとともに、
そのシステムクロックのクロック数が設定値に達するご
とにパルス信号を生成し、そのパルス信号を計数して、
初期化処理に要する時間を測定するようにしたものであ
る。
【００１３】請求項５記載の発明に係るマイクロコンピ
ュータは、システムクロックに同期して所定のリロード
値からダウンカウントを開始し、レジスタがアンダーフ
ローするとパルス信号を出力するとともに、当該リロー
ド値からダウンカウントを再開するようにしたものであ
る。
ュータは、システムクロックに同期して所定のリロード
値からダウンカウントを開始し、レジスタがアンダーフ
ローするとパルス信号を出力するとともに、当該リロー
ド値からダウンカウントを再開するようにしたものであ
る。
【００１４】請求項６記載の発明に係るマイクロコンピ
ュータは、システムクロックに同期して所定のリロード
値からアップカウントを開始し、レジスタがオーバーフ
ローするとパルス信号を出力するとともに、当該リロー
ド値からアップカウントを再開するようにしたものであ
る。
ュータは、システムクロックに同期して所定のリロード
値からアップカウントを開始し、レジスタがオーバーフ
ローするとパルス信号を出力するとともに、当該リロー
ド値からアップカウントを再開するようにしたものであ
る。
【００１５】請求項７記載の発明に係るマイクロコンピ
ュータは、リロード値変更指令を受信すると、メモリ制
御部がタイマーに設定されているリロード値を変更する
ようにしたものである。
ュータは、リロード値変更指令を受信すると、メモリ制
御部がタイマーに設定されているリロード値を変更する
ようにしたものである。
【００１６】請求項８記載の発明に係るマイクロコンピ
ュータは、リロード値変更指令を受信すると、ＣＰＵが
タイマーに設定されているリロード値を変更するように
したものである。
ュータは、リロード値変更指令を受信すると、ＣＰＵが
タイマーに設定されているリロード値を変更するように
したものである。
【００１７】
【発明の実施の形態】以下、この発明の実施の一形態を
説明する。 実施の形態１．図１はこの発明の実施の形態１によるマ
イクロコンピュータを示す構成図であり、図において、
１はマイクロコンピュータ、２はマイクロコンピュータ
１に内蔵されたフラッシュメモリ、１１はフラッシュメ
モリ２の初期化を命じるイレーズ信号を受信するとタイ
マー起動信号を出力するＣＰＵ、１２はＣＰＵ１１から
タイマー起動信号が出力されるとシステムクロックをサ
ンプリングし、そのシステムクロックのクロック数が設
定値に達するごとにパルス信号を出力するタイマー、１
３はイレーズ信号を受信するとフラッシュメモリ２の初
期化処理を実行するとともに、タイマー１２から出力さ
れるパルス信号を計数して、初期化処理に要する時間を
測定するメモリ制御部である。
説明する。 実施の形態１．図１はこの発明の実施の形態１によるマ
イクロコンピュータを示す構成図であり、図において、
１はマイクロコンピュータ、２はマイクロコンピュータ
１に内蔵されたフラッシュメモリ、１１はフラッシュメ
モリ２の初期化を命じるイレーズ信号を受信するとタイ
マー起動信号を出力するＣＰＵ、１２はＣＰＵ１１から
タイマー起動信号が出力されるとシステムクロックをサ
ンプリングし、そのシステムクロックのクロック数が設
定値に達するごとにパルス信号を出力するタイマー、１
３はイレーズ信号を受信するとフラッシュメモリ２の初
期化処理を実行するとともに、タイマー１２から出力さ
れるパルス信号を計数して、初期化処理に要する時間を
測定するメモリ制御部である。
【００１８】次に動作について説明する。まず、マイク
ロコンピュータ１の外部入力端子等からイレーズ信号が
入力され、ＣＰＵ１１が当該イレーズ信号を受信する
と、ＣＰＵ１１は、後述するフラッシュメモリ２の初期
化処理に要する時間の測定に必要なパルス信号を生成さ
せるため、タイマー起動信号をタイマー１２に出力す
る。
ロコンピュータ１の外部入力端子等からイレーズ信号が
入力され、ＣＰＵ１１が当該イレーズ信号を受信する
と、ＣＰＵ１１は、後述するフラッシュメモリ２の初期
化処理に要する時間の測定に必要なパルス信号を生成さ
せるため、タイマー起動信号をタイマー１２に出力す
る。
【００１９】そして、タイマー１２は、ＣＰＵ１１から
タイマー起動信号が出力されると、システムクロックを
サンプリングし、そのシステムクロックのクロック数が
設定値に達するごとにパルス信号を出力する。具体的に
は、図２に示すように、システムクロックを分周して、
クロック信号を生成するとともに、そのクロック信号に
同期して、所定のリロード値（図２の場合、リロード値
は“０００３”に設定されている）からダウンカウント
を開始する。なお、リロード値の設定は、例えば、ＣＰ
Ｕ１１がタイマー起動信号を出力する際に行い、また、
ＣＰＵ１１がリロード値変更指令を受信すると、タイマ
ー１２に設定されているリロード値を変更する。
タイマー起動信号が出力されると、システムクロックを
サンプリングし、そのシステムクロックのクロック数が
設定値に達するごとにパルス信号を出力する。具体的に
は、図２に示すように、システムクロックを分周して、
クロック信号を生成するとともに、そのクロック信号に
同期して、所定のリロード値（図２の場合、リロード値
は“０００３”に設定されている）からダウンカウント
を開始する。なお、リロード値の設定は、例えば、ＣＰ
Ｕ１１がタイマー起動信号を出力する際に行い、また、
ＣＰＵ１１がリロード値変更指令を受信すると、タイマ
ー１２に設定されているリロード値を変更する。
【００２０】そして、レジスタがアンダーフローする
と、即ち、レジスタ値が“００００”になると、パルス
信号をメモリ制御部１３に出力するとともに、所定のリ
ロード値からダウンカウントを再開する。これにより図
２の場合、タイマー１２は、８個のシステムクロックが
入力されるごとに、パルス信号を出力することになる
が、このようにシステムクロックの代わりに、パルス信
号をメモリ制御部１３に供給する理由は、システムクロ
ックの周波数は極めて高いので、システムクロックのク
ロック数を高速に計数できる計測回路を不要にして、メ
モリ制御部１３の回路構成を簡略化するためである。
と、即ち、レジスタ値が“００００”になると、パルス
信号をメモリ制御部１３に出力するとともに、所定のリ
ロード値からダウンカウントを再開する。これにより図
２の場合、タイマー１２は、８個のシステムクロックが
入力されるごとに、パルス信号を出力することになる
が、このようにシステムクロックの代わりに、パルス信
号をメモリ制御部１３に供給する理由は、システムクロ
ックの周波数は極めて高いので、システムクロックのク
ロック数を高速に計数できる計測回路を不要にして、メ
モリ制御部１３の回路構成を簡略化するためである。
【００２１】そして、メモリ制御部１３は、イレーズ信
号を受信すると、フラッシュメモリ２の初期化処理を開
始するとともに、初期化処理が終了するまで、タイマー
１２から出力されるパルス信号を計数して、初期化処理
に要する時間を測定する。測定時間＝パルス信号の出力
周期×計数値
号を受信すると、フラッシュメモリ２の初期化処理を開
始するとともに、初期化処理が終了するまで、タイマー
１２から出力されるパルス信号を計数して、初期化処理
に要する時間を測定する。測定時間＝パルス信号の出力
周期×計数値
【００２２】以上で明らかなように、この実施の形態１
によれば、イレーズ信号を受信すると、システムクロッ
クのクロック数が設定値に達するごとにタイマー１２か
ら出力されるパルス信号を計数して、初期化処理に要す
る時間を測定するようにしたので、専用の測定装置をマ
イクロコンピュータ１の外部に接続することなく、初期
化処理に要する時間を測定することができるようにな
り、フラッシュメモリ２の評価を簡単に行うことができ
る効果を奏する。また、メモリ制御部１３に内蔵タイマ
ーを設ける必要がなくなり、メモリ制御部１３の回路構
成が簡単になる効果も奏する。
によれば、イレーズ信号を受信すると、システムクロッ
クのクロック数が設定値に達するごとにタイマー１２か
ら出力されるパルス信号を計数して、初期化処理に要す
る時間を測定するようにしたので、専用の測定装置をマ
イクロコンピュータ１の外部に接続することなく、初期
化処理に要する時間を測定することができるようにな
り、フラッシュメモリ２の評価を簡単に行うことができ
る効果を奏する。また、メモリ制御部１３に内蔵タイマ
ーを設ける必要がなくなり、メモリ制御部１３の回路構
成が簡単になる効果も奏する。
【００２３】実施の形態２．図３はこの発明の実施の形
態２によるマイクロコンピュータを示す構成図であり、
図において、図１のものと同一符号は同一または相当部
分を示すので説明を省略する。１４はフラッシュメモリ
２の初期化を命じるイレーズ信号を受信するとタイマー
起動信号をタイマー１２に出力したのち、フラッシュメ
モリ２の初期化処理を実行するとともに、そのタイマー
１２から出力されるパルス信号を計数して、初期化処理
に要する時間を測定するメモリ制御部である。
態２によるマイクロコンピュータを示す構成図であり、
図において、図１のものと同一符号は同一または相当部
分を示すので説明を省略する。１４はフラッシュメモリ
２の初期化を命じるイレーズ信号を受信するとタイマー
起動信号をタイマー１２に出力したのち、フラッシュメ
モリ２の初期化処理を実行するとともに、そのタイマー
１２から出力されるパルス信号を計数して、初期化処理
に要する時間を測定するメモリ制御部である。
【００２４】次に動作について説明する。上記実施の形
態１では、ＣＰＵ１１がイレーズ信号を受信すると、タ
イマー起動信号をタイマー１２に出力するものについて
示したが、メモリ制御部１４がイレーズ信号を受信した
とき、タイマー起動信号をタイマー１２に出力するよう
にしてもよい。これにより、初期化処理時にはＣＰＵ１
１が停止状態となるようなシステムの場合でも、タイマ
ー１２を確実に起動させることができるとともに、リロ
ード値を設定することができる効果を奏する。なお、言
うまでもないが、この実施の形態２の場合、メモリ制御
部１４がリロード値の設定・変更を行う。
態１では、ＣＰＵ１１がイレーズ信号を受信すると、タ
イマー起動信号をタイマー１２に出力するものについて
示したが、メモリ制御部１４がイレーズ信号を受信した
とき、タイマー起動信号をタイマー１２に出力するよう
にしてもよい。これにより、初期化処理時にはＣＰＵ１
１が停止状態となるようなシステムの場合でも、タイマ
ー１２を確実に起動させることができるとともに、リロ
ード値を設定することができる効果を奏する。なお、言
うまでもないが、この実施の形態２の場合、メモリ制御
部１４がリロード値の設定・変更を行う。
【００２５】実施の形態３．図４はこの発明の実施の形
態３によるマイクロコンピュータを示す構成図であり、
図において、図１のものと同一符号は同一または相当部
分を示すので説明を省略する。１５はイレーズ信号を受
信するとフラッシュメモリ２の初期化処理を実行すると
ともに、初期化処理を実行している間、その旨を示す実
行中信号を出力するメモリ制御部、１６はＣＰＵ１１か
らタイマー起動信号が出力されると、メモリ制御部１５
から実行中信号が出力されている間、システムクロック
をサンプリングするとともに、そのシステムクロックの
クロック数が設定値に達するごとにパルス信号を生成
し、そのパルス信号を計数して、初期化処理に要する時
間を測定するタイマーである。
態３によるマイクロコンピュータを示す構成図であり、
図において、図１のものと同一符号は同一または相当部
分を示すので説明を省略する。１５はイレーズ信号を受
信するとフラッシュメモリ２の初期化処理を実行すると
ともに、初期化処理を実行している間、その旨を示す実
行中信号を出力するメモリ制御部、１６はＣＰＵ１１か
らタイマー起動信号が出力されると、メモリ制御部１５
から実行中信号が出力されている間、システムクロック
をサンプリングするとともに、そのシステムクロックの
クロック数が設定値に達するごとにパルス信号を生成
し、そのパルス信号を計数して、初期化処理に要する時
間を測定するタイマーである。
【００２６】次に動作について説明する。上記実施の形
態１では、メモリ制御部１３がタイマー１２から出力さ
れるパルス信号を計数して、初期化処理に要する時間を
測定するものについて示したが、タイマー１６がメモリ
制御部１５から実行中信号が出力されている間、システ
ムクロックをサンプリングするとともに、そのシステム
クロックのクロック数が設定値に達するごとにパルス信
号を生成し、そのパルス信号を計数して、初期化処理に
要する時間を測定するようにしてもよく、上記実施の形
態１と同様の効果を奏する。
態１では、メモリ制御部１３がタイマー１２から出力さ
れるパルス信号を計数して、初期化処理に要する時間を
測定するものについて示したが、タイマー１６がメモリ
制御部１５から実行中信号が出力されている間、システ
ムクロックをサンプリングするとともに、そのシステム
クロックのクロック数が設定値に達するごとにパルス信
号を生成し、そのパルス信号を計数して、初期化処理に
要する時間を測定するようにしてもよく、上記実施の形
態１と同様の効果を奏する。
【００２７】実施の形態４．図５はこの発明の実施の形
態４によるマイクロコンピュータを示す構成図であり、
図において、図４のものと同一符号は同一または相当部
分を示すので説明を省略する。１７はフラッシュメモリ
２の初期化を命じるイレーズ信号を受信すると、タイマ
ー起動信号を出力したのち、フラッシュメモリ２の初期
化処理を実行するとともに、初期化処理を実行している
間、その旨を示す実行中信号を出力するメモリ制御部で
ある。
態４によるマイクロコンピュータを示す構成図であり、
図において、図４のものと同一符号は同一または相当部
分を示すので説明を省略する。１７はフラッシュメモリ
２の初期化を命じるイレーズ信号を受信すると、タイマ
ー起動信号を出力したのち、フラッシュメモリ２の初期
化処理を実行するとともに、初期化処理を実行している
間、その旨を示す実行中信号を出力するメモリ制御部で
ある。
【００２８】次に動作について説明する。上記実施の形
態３では、ＣＰＵ１１がイレーズ信号を受信すると、タ
イマー起動信号をタイマー１６に出力するものについて
示したが、メモリ制御部１７がイレーズ信号を受信した
とき、タイマー起動信号をタイマー１６に出力するよう
にしてもよい。これにより、初期化処理時にはＣＰＵ１
１が停止状態となるようなシステムの場合でも、タイマ
ー１６を確実に起動させることができるとともに、リロ
ード値を設定することができる効果を奏する。なお、言
うまでもないが、この実施の形態４の場合、メモリ制御
部１７がリロード値の設定・変更を行う。
態３では、ＣＰＵ１１がイレーズ信号を受信すると、タ
イマー起動信号をタイマー１６に出力するものについて
示したが、メモリ制御部１７がイレーズ信号を受信した
とき、タイマー起動信号をタイマー１６に出力するよう
にしてもよい。これにより、初期化処理時にはＣＰＵ１
１が停止状態となるようなシステムの場合でも、タイマ
ー１６を確実に起動させることができるとともに、リロ
ード値を設定することができる効果を奏する。なお、言
うまでもないが、この実施の形態４の場合、メモリ制御
部１７がリロード値の設定・変更を行う。
【００２９】実施の形態５．上記実施の形態１〜４で
は、所定のリロード値からダウンカウントするものにつ
いて示したが、所定のリロード値からアップカウントを
開始し、レジスタがオーバーフローするとパルス信号を
出力するとともに、当該リロード値からアップカウント
を再開するようにしてもよく、上記実施の形態１〜４と
同様の効果を奏することができる。
は、所定のリロード値からダウンカウントするものにつ
いて示したが、所定のリロード値からアップカウントを
開始し、レジスタがオーバーフローするとパルス信号を
出力するとともに、当該リロード値からアップカウント
を再開するようにしてもよく、上記実施の形態１〜４と
同様の効果を奏することができる。
【００３０】実施の形態６．上記実施の形態１〜５で
は、メモリ制御部１３等から内蔵タイマーを削除したも
のについて示したが、メモリ制御部１３等に内蔵タイマ
ー６が組み込まれ、削除が困難な場合には、図６に示す
ように、スイッチ１８を設け、必要に応じてタイマー１
２等又は内蔵タイマー６から出力されるパルス信号を計
数するようにしてもよい。
は、メモリ制御部１３等から内蔵タイマーを削除したも
のについて示したが、メモリ制御部１３等に内蔵タイマ
ー６が組み込まれ、削除が困難な場合には、図６に示す
ように、スイッチ１８を設け、必要に応じてタイマー１
２等又は内蔵タイマー６から出力されるパルス信号を計
数するようにしてもよい。
【００３１】
【発明の効果】以上のように、請求項１記載の発明によ
れば、イレーズ信号を受信すると、システムクロックの
クロック数が設定値に達するごとにタイマーから出力さ
れるパルス信号を計数して、初期化処理に要する時間を
測定するように構成したので、専用の測定装置をマイク
ロコンピュータの外部に接続することなく、初期化処理
に要する時間を測定することができるようになり、フラ
ッシュメモリの評価を簡単に行うことができる効果があ
る。また、メモリ制御部に内蔵タイマーを設ける必要が
なくなり、メモリ制御部の回路構成が簡単になる効果も
ある。
れば、イレーズ信号を受信すると、システムクロックの
クロック数が設定値に達するごとにタイマーから出力さ
れるパルス信号を計数して、初期化処理に要する時間を
測定するように構成したので、専用の測定装置をマイク
ロコンピュータの外部に接続することなく、初期化処理
に要する時間を測定することができるようになり、フラ
ッシュメモリの評価を簡単に行うことができる効果があ
る。また、メモリ制御部に内蔵タイマーを設ける必要が
なくなり、メモリ制御部の回路構成が簡単になる効果も
ある。
【００３２】請求項２記載の発明によれば、イレーズ信
号を受信すると、タイマー起動信号をタイマーに出力し
たのち、システムクロックのクロック数が設定値に達す
るごとにタイマーから出力されるパルス信号を計数し
て、初期化処理に要する時間を測定するように構成した
ので、初期化処理時にＣＰＵが停止状態になる場合で
も、タイマーを確実に起動することができるようにな
り、このような場合でも、フラッシュメモリの評価を簡
単に行うことができるとともに、回路構成を簡略化でき
る効果がある。
号を受信すると、タイマー起動信号をタイマーに出力し
たのち、システムクロックのクロック数が設定値に達す
るごとにタイマーから出力されるパルス信号を計数し
て、初期化処理に要する時間を測定するように構成した
ので、初期化処理時にＣＰＵが停止状態になる場合で
も、タイマーを確実に起動することができるようにな
り、このような場合でも、フラッシュメモリの評価を簡
単に行うことができるとともに、回路構成を簡略化でき
る効果がある。
【００３３】請求項３記載の発明によれば、ＣＰＵから
タイマー起動信号が出力されると、メモリ制御部から実
行中信号が出力されている間、システムクロックをサン
プリングするとともに、そのシステムクロックのクロッ
ク数が設定値に達するごとにパルス信号を生成し、その
パルス信号を計数して、初期化処理に要する時間を測定
するように構成したので、専用の測定装置をマイクロコ
ンピュータの外部に接続することなく、初期化処理に要
する時間を測定することができるようになり、フラッシ
ュメモリの評価を簡単に行うことができる効果がある。
また、メモリ制御部に内蔵タイマーを設ける必要がなく
なり、メモリ制御部の回路構成が簡単になる効果もあ
る。
タイマー起動信号が出力されると、メモリ制御部から実
行中信号が出力されている間、システムクロックをサン
プリングするとともに、そのシステムクロックのクロッ
ク数が設定値に達するごとにパルス信号を生成し、その
パルス信号を計数して、初期化処理に要する時間を測定
するように構成したので、専用の測定装置をマイクロコ
ンピュータの外部に接続することなく、初期化処理に要
する時間を測定することができるようになり、フラッシ
ュメモリの評価を簡単に行うことができる効果がある。
また、メモリ制御部に内蔵タイマーを設ける必要がなく
なり、メモリ制御部の回路構成が簡単になる効果もあ
る。
【００３４】請求項４記載の発明によれば、メモリ制御
部からタイマー起動信号を受信すると、そのメモリ制御
部から実行中信号が出力されている間、システムクロッ
クをサンプリングするとともに、そのシステムクロック
のクロック数が設定値に達するごとにパルス信号を生成
し、そのパルス信号を計数して、初期化処理に要する時
間を測定するように構成したので、初期化処理時にＣＰ
Ｕが停止状態になる場合でも、タイマーを確実に起動す
ることができるようになり、このような場合でも、フラ
ッシュメモリの評価を簡単に行うことができるととも
に、回路構成を簡略化できる効果がある。
部からタイマー起動信号を受信すると、そのメモリ制御
部から実行中信号が出力されている間、システムクロッ
クをサンプリングするとともに、そのシステムクロック
のクロック数が設定値に達するごとにパルス信号を生成
し、そのパルス信号を計数して、初期化処理に要する時
間を測定するように構成したので、初期化処理時にＣＰ
Ｕが停止状態になる場合でも、タイマーを確実に起動す
ることができるようになり、このような場合でも、フラ
ッシュメモリの評価を簡単に行うことができるととも
に、回路構成を簡略化できる効果がある。
【００３５】請求項５記載の発明によれば、システムク
ロックに同期して所定のリロード値からダウンカウント
を開始し、レジスタがアンダーフローするとパルス信号
を出力するとともに、当該リロード値からダウンカウン
トを再開するように構成したので、システムクロックの
クロック数を高速に計数できる計測回路をメモリ制御部
に設けることなく、初期化処理に要する時間を測定する
ことができる効果がある。
ロックに同期して所定のリロード値からダウンカウント
を開始し、レジスタがアンダーフローするとパルス信号
を出力するとともに、当該リロード値からダウンカウン
トを再開するように構成したので、システムクロックの
クロック数を高速に計数できる計測回路をメモリ制御部
に設けることなく、初期化処理に要する時間を測定する
ことができる効果がある。
【００３６】請求項６記載の発明によれば、システムク
ロックに同期して所定のリロード値からアップカウント
を開始し、レジスタがオーバーフローするとパルス信号
を出力するとともに、当該リロード値からアップカウン
トを再開するように構成したので、システムクロックの
クロック数を高速に計数できる計測回路をメモリ制御部
に設けることなく、初期化処理に要する時間を測定する
ことができる効果がある。
ロックに同期して所定のリロード値からアップカウント
を開始し、レジスタがオーバーフローするとパルス信号
を出力するとともに、当該リロード値からアップカウン
トを再開するように構成したので、システムクロックの
クロック数を高速に計数できる計測回路をメモリ制御部
に設けることなく、初期化処理に要する時間を測定する
ことができる効果がある。
【００３７】請求項７記載の発明によれば、リロード値
変更指令を受信すると、メモリ制御部がタイマーに設定
されているリロード値を変更するように構成したので、
フラッシュメモリの評価について要求される精度に応じ
て、適宜、パルス信号の周波数を変更することができる
効果がある。
変更指令を受信すると、メモリ制御部がタイマーに設定
されているリロード値を変更するように構成したので、
フラッシュメモリの評価について要求される精度に応じ
て、適宜、パルス信号の周波数を変更することができる
効果がある。
【００３８】請求項８記載の発明によれば、リロード値
変更指令を受信すると、ＣＰＵがタイマーに設定されて
いるリロード値を変更するように構成したので、フラッ
シュメモリの評価について要求される精度に応じて、適
宜、パルス信号の周波数を変更することができる効果が
ある。
変更指令を受信すると、ＣＰＵがタイマーに設定されて
いるリロード値を変更するように構成したので、フラッ
シュメモリの評価について要求される精度に応じて、適
宜、パルス信号の周波数を変更することができる効果が
ある。
【図１】 この発明の実施の形態１によるマイクロコン
ピュータを示す構成図である。
ピュータを示す構成図である。
【図２】 タイマー１２の動作を説明するタイミングチ
ャートである。
ャートである。
【図３】 この発明の実施の形態２によるマイクロコン
ピュータを示す構成図である。
ピュータを示す構成図である。
【図４】 この発明の実施の形態３によるマイクロコン
ピュータを示す構成図である。
ピュータを示す構成図である。
【図５】 この発明の実施の形態４によるマイクロコン
ピュータを示す構成図である。
ピュータを示す構成図である。
【図６】 この発明の実施の形態６によるマイクロコン
ピュータを示す構成図である。
ピュータを示す構成図である。
【図７】 従来のマイクロコンピュータを示す構成図で
ある。
ある。
２ フラッシュメモリ、１１ ＣＰＵ、１２，１６ タ
イマー、１３，１４，１５，１７ メモリ制御部。
イマー、１３，１４，１５，１７ メモリ制御部。
Claims (8)
- 【請求項１】 フラッシュメモリの初期化を命じるイレ
ーズ信号を受信するとタイマー起動信号を出力するＣＰ
Ｕと、上記ＣＰＵからタイマー起動信号が出力されると
システムクロックをサンプリングし、そのシステムクロ
ックのクロック数が設定値に達するごとにパルス信号を
出力するタイマーと、上記イレーズ信号を受信すると上
記フラッシュメモリの初期化処理を実行するとともに、
上記タイマーから出力されるパルス信号を計数して、初
期化処理に要する時間を測定するメモリ制御部とを備え
たマイクロコンピュータ。 - 【請求項２】 タイマー起動信号を受信するとシステム
クロックをサンプリングし、そのシステムクロックのク
ロック数が設定値に達するごとにパルス信号を出力する
タイマーと、フラッシュメモリの初期化を命じるイレー
ズ信号を受信するとタイマー起動信号を上記タイマーに
出力したのち、当該フラッシュメモリの初期化処理を実
行するとともに、そのタイマーから出力されるパルス信
号を計数して、初期化処理に要する時間を測定するメモ
リ制御部とを備えたマイクロコンピュータ。 - 【請求項３】 フラッシュメモリの初期化を命じるイレ
ーズ信号を受信するとタイマー起動信号を出力するＣＰ
Ｕと、上記イレーズ信号を受信すると上記フラッシュメ
モリの初期化処理を実行するとともに、初期化処理を実
行している間、その旨を示す実行中信号を出力するメモ
リ制御部と、上記ＣＰＵからタイマー起動信号が出力さ
れると、上記メモリ制御部から実行中信号が出力されて
いる間、システムクロックをサンプリングするととも
に、そのシステムクロックのクロック数が設定値に達す
るごとにパルス信号を生成し、そのパルス信号を計数し
て、初期化処理に要する時間を測定するタイマーとを備
えたマイクロコンピュータ。 - 【請求項４】 フラッシュメモリの初期化を命じるイレ
ーズ信号を受信するとタイマー起動信号を出力したの
ち、当該フラッシュメモリの初期化処理を実行するとと
もに、初期化処理を実行している間、その旨を示す実行
中信号を出力するメモリ制御部と、上記メモリ制御部か
らタイマー起動信号を受信すると、そのメモリ制御部か
ら実行中信号が出力されている間、システムクロックを
サンプリングするとともに、そのシステムクロックのク
ロック数が設定値に達するごとにパルス信号を生成し、
そのパルス信号を計数して、初期化処理に要する時間を
測定するタイマーとを備えたマイクロコンピュータ。 - 【請求項５】 タイマーは、システムクロックに同期し
て所定のリロード値からダウンカウントを開始し、レジ
スタがアンダーフローするとパルス信号を出力するとと
もに、当該リロード値からダウンカウントを再開するこ
とを特徴とする請求項１から請求項４のうちのいずれか
１項記載のマイクロコンピュータ。 - 【請求項６】 タイマーは、システムクロックに同期し
て所定のリロード値からアップカウントを開始し、レジ
スタがオーバーフローするとパルス信号を出力するとと
もに、当該リロード値からアップカウントを再開するこ
とを特徴とする請求項１から請求項４のうちのいずれか
１項記載のマイクロコンピュータ。 - 【請求項７】 メモリ制御部は、リロード値変更指令を
受信するとタイマーに設定されているリロード値を変更
することを特徴とする請求項５または請求項６記載のマ
イクロコンピュータ。 - 【請求項８】 ＣＰＵは、リロード値変更指令を受信す
るとタイマーに設定されているリロード値を変更するこ
とを特徴とする請求項５または請求項６記載のマイクロ
コンピュータ。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5967797A JPH10255489A (ja) | 1997-03-13 | 1997-03-13 | マイクロコンピュータ |
| US08/899,307 US6092164A (en) | 1997-03-13 | 1997-07-23 | Microcomputer having division of timing signals to initialize flash memory |
| DE19736938A DE19736938C2 (de) | 1997-03-13 | 1997-08-25 | Mikrocomputer mit einem Flash-Speicher |
| KR1019970045960A KR100260289B1 (ko) | 1997-03-13 | 1997-09-05 | 마이크로컴퓨터 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5967797A JPH10255489A (ja) | 1997-03-13 | 1997-03-13 | マイクロコンピュータ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10255489A true JPH10255489A (ja) | 1998-09-25 |
Family
ID=13120074
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5967797A Pending JPH10255489A (ja) | 1997-03-13 | 1997-03-13 | マイクロコンピュータ |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US6092164A (ja) |
| JP (1) | JPH10255489A (ja) |
| KR (1) | KR100260289B1 (ja) |
| DE (1) | DE19736938C2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100415086B1 (ko) * | 2001-06-28 | 2004-01-13 | 주식회사 하이닉스반도체 | 플래쉬 메모리를 내장한 마이크로 콘트롤러 장치 및 그제어 방법 |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US10628049B2 (en) | 2017-07-12 | 2020-04-21 | Sandisk Technologies Llc | Systems and methods for on-die control of memory command, timing, and/or control signals |
| CN111863092A (zh) * | 2019-04-29 | 2020-10-30 | 北京兆易创新科技股份有限公司 | 一种控制擦除性能的方法以及装置 |
| CN111863094A (zh) * | 2019-04-29 | 2020-10-30 | 北京兆易创新科技股份有限公司 | 一种控制擦除性能的方法以及装置 |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH029090A (ja) * | 1988-06-27 | 1990-01-12 | Sharp Corp | 半導体装置 |
| JPH03238697A (ja) * | 1990-02-15 | 1991-10-24 | Nec Corp | シングルチップマイクロコンピュータ |
| JPH04221496A (ja) * | 1990-03-29 | 1992-08-11 | Intel Corp | 単一基板上に設けられるコンピュータメモリ回路およびコンピュータメモリを消去するためのシーケンスを終らせる方法 |
| JP3534781B2 (ja) * | 1992-03-19 | 2004-06-07 | 株式会社ルネサステクノロジ | マイクロコンピュータ、及びフラッシュメモリ |
| JPH0652694A (ja) * | 1992-07-30 | 1994-02-25 | Hitachi Ltd | フラッシュメモリの寿命検出方式 |
| US5327531A (en) * | 1992-09-21 | 1994-07-05 | International Business Machines Corp. | Data processing system including corrupt flash ROM recovery |
| JP3078946B2 (ja) * | 1993-03-11 | 2000-08-21 | インターナショナル・ビジネス・マシーンズ・コーポレ−ション | 一括消去型不揮発性メモリの管理方法及び半導体ディスク装置 |
| US5490109A (en) * | 1994-06-28 | 1996-02-06 | Intel Corporation | Method and apparatus for preventing over-erasure of flash EEPROM memory devices |
| JPH09204367A (ja) * | 1996-01-25 | 1997-08-05 | Mitsubishi Electric Corp | フラッシュディスクカードにおけるフラッシュメモリデータのリフレッシュ方法 |
-
1997
- 1997-03-13 JP JP5967797A patent/JPH10255489A/ja active Pending
- 1997-07-23 US US08/899,307 patent/US6092164A/en not_active Expired - Fee Related
- 1997-08-25 DE DE19736938A patent/DE19736938C2/de not_active Expired - Fee Related
- 1997-09-05 KR KR1019970045960A patent/KR100260289B1/ko not_active IP Right Cessation
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100415086B1 (ko) * | 2001-06-28 | 2004-01-13 | 주식회사 하이닉스반도체 | 플래쉬 메모리를 내장한 마이크로 콘트롤러 장치 및 그제어 방법 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR19980079351A (ko) | 1998-11-25 |
| DE19736938A1 (de) | 1998-09-24 |
| DE19736938C2 (de) | 2000-08-31 |
| US6092164A (en) | 2000-07-18 |
| KR100260289B1 (ko) | 2000-07-01 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6442704B1 (en) | Ring oscillator clock frequency measuring method, ring oscillator clock frequency measuring circuit, and microcomputer | |
| JPH0589261A (ja) | マイクロコンピユータ | |
| JPH10255489A (ja) | マイクロコンピュータ | |
| JP2711111B2 (ja) | データ処理装置、計測方法及び制御方法 | |
| JP4122128B2 (ja) | エッジ検出回路 | |
| JPH0519027A (ja) | 半導体論理集積回路 | |
| JP3223884B2 (ja) | デューティ比判定回路及びデューティ比判定方法 | |
| JPH0923159A (ja) | 測定装置 | |
| KR100206906B1 (ko) | 타이머/카운터 회로 | |
| JPS6236586A (ja) | デイジタル計時装置 | |
| JP3450667B2 (ja) | データプロセッサ | |
| JPH0395484A (ja) | 電子時計の歩度計測装置 | |
| JP3196183B2 (ja) | 時間測定装置 | |
| JP2765038B2 (ja) | パルスモータ用の速度指令装置 | |
| JPH0712861A (ja) | パルス周波数測定方法及び装置 | |
| JPH0619752A (ja) | マイクロコンピュータ | |
| JPH06195245A (ja) | 監視タイマ装置 | |
| JPS58205885A (ja) | 電子時計用集積回路 | |
| JPH0643964A (ja) | タイマー回路を備えたｌｓｉ | |
| JPS61189472A (ja) | 集積回路の試験法 | |
| JPS63133066A (ja) | 速度検出方法 | |
| JPH01100700A (ja) | 計測装置 | |
| JP2002014706A (ja) | Ｉ／ｏユニット及びプログラマブルコントローラ | |
| JPH05272997A (ja) | 時間変化測定装置 | |
| JPH04302524A (ja) | パルス発生回路 |