JPH06348507A - マイクロコンピュータ - Google Patents
マイクロコンピュータInfo
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- JPH06348507A JPH06348507A JP13706393A JP13706393A JPH06348507A JP H06348507 A JPH06348507 A JP H06348507A JP 13706393 A JP13706393 A JP 13706393A JP 13706393 A JP13706393 A JP 13706393A JP H06348507 A JPH06348507 A JP H06348507A
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/20—Handling requests for interconnection or transfer for access to input/output bus
- G06F13/24—Handling requests for interconnection or transfer for access to input/output bus using interrupt
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Microcomputers (AREA)
Abstract
(57)【要約】
【目的】割り込み入力に対し、立上り、立下り検出の割
込みソースを個別に持ち、かつそれぞれ任意の割り込み
処理の実行及び、トリガ信号としてタイマ値を保持して
処理する。 【構成】入力端子１０からの入力信号１１のレベルの変
化の検出回路１００と、検出結果を格納するレジスタＡ
５００と、レジスタＢ５０２と、検出回路１００の出力
をタイマ３００に同期される同期回路２００と、同期回
路２００の出力によりその時のタイマ値を格納するキャ
プチャレジスタ４００とで構成される。
込みソースを個別に持ち、かつそれぞれ任意の割り込み
処理の実行及び、トリガ信号としてタイマ値を保持して
処理する。 【構成】入力端子１０からの入力信号１１のレベルの変
化の検出回路１００と、検出結果を格納するレジスタＡ
５００と、レジスタＢ５０２と、検出回路１００の出力
をタイマ３００に同期される同期回路２００と、同期回
路２００の出力によりその時のタイマ値を格納するキャ
プチャレジスタ４００とで構成される。
Description
【０００１】
【産業上の利用分野】本発明はマイクロコンピュータに
関し、特に高速のリアルタイム制御に用いるマイクロコ
ンピュータに関する。
関し、特に高速のリアルタイム制御に用いるマイクロコ
ンピュータに関する。
【０００２】
【従来の技術】一般的な従来の信号検出回路の例である
図６を参照すると、この信号検出回路は、Ｄタイプフリ
ップフロップのレジスタ８００、排地的論理和ゲート８
０１、ＡＮＤゲート８０２およびＳ／Ｒタイプフリップ
フロップのレジスタ８０３で構成されている。
図６を参照すると、この信号検出回路は、Ｄタイプフリ
ップフロップのレジスタ８００、排地的論理和ゲート８
０１、ＡＮＤゲート８０２およびＳ／Ｒタイプフリップ
フロップのレジスタ８０３で構成されている。
【０００３】レジスタ８００は外部入力信号８０４が入
力され、制御信号７０２が入力されたとき入力信号７０
１と出力信号７０５が同一レベルとなる。排他的論理和
ゲート８０１には外部入力信号７０１とレジスタ８００
の出力７０５が入力され、入力信号７０１および７０５
がそれぞれ同一レベルのときは出力７０６がロウレベル
となる。ＡＮＤゲート８０２は制御信号７０３と排他的
論理和ゲート８０１の出力７０６が入力される。レジス
タ８０３はセット側にＡＮＤゲート８０２の出力７０７
が入力され、リセット側にリセット信号７０４が入力さ
れ、出力信号Ｑが検出信号７０８となっている。
力され、制御信号７０２が入力されたとき入力信号７０
１と出力信号７０５が同一レベルとなる。排他的論理和
ゲート８０１には外部入力信号７０１とレジスタ８００
の出力７０５が入力され、入力信号７０１および７０５
がそれぞれ同一レベルのときは出力７０６がロウレベル
となる。ＡＮＤゲート８０２は制御信号７０３と排他的
論理和ゲート８０１の出力７０６が入力される。レジス
タ８０３はセット側にＡＮＤゲート８０２の出力７０７
が入力され、リセット側にリセット信号７０４が入力さ
れ、出力信号Ｑが検出信号７０８となっている。
【０００４】次に、この信号検出回路の動作を説明する
と、制御信号７０２およびリセット信号７０４をハイレ
ベルにすることにより初期化が行われ、検出信号７０８
はロウレベルとなる。外部入力信号７０１がロウレベル
からハイレベルに変化した場合、制御信号７０２はロウ
レベルであるため、レジスタ８００の出力７０５はロウ
レベルであり、従って、排他的論理和ゲート８０１の出
力７０６がハイレベルとなる。この時、制御信号７０３
がハイレベルと仮定すれば、レジスタ８０３はセットさ
れ、検出信号７０８としてハイレベルが出力される。
と、制御信号７０２およびリセット信号７０４をハイレ
ベルにすることにより初期化が行われ、検出信号７０８
はロウレベルとなる。外部入力信号７０１がロウレベル
からハイレベルに変化した場合、制御信号７０２はロウ
レベルであるため、レジスタ８００の出力７０５はロウ
レベルであり、従って、排他的論理和ゲート８０１の出
力７０６がハイレベルとなる。この時、制御信号７０３
がハイレベルと仮定すれば、レジスタ８０３はセットさ
れ、検出信号７０８としてハイレベルが出力される。
【０００５】外部入力信号がハイレベルからロウレベル
に変化した場合も同様に、排他的論理割ゲート８０１の
出力７０６がハイレベルとなるため、検出信号７０８と
してハイレベルが出力される。そして、検出完了後、制
御信号７０２およびリセット信号７０４をハイレベルに
することにより初期状態に戻る。
に変化した場合も同様に、排他的論理割ゲート８０１の
出力７０６がハイレベルとなるため、検出信号７０８と
してハイレベルが出力される。そして、検出完了後、制
御信号７０２およびリセット信号７０４をハイレベルに
することにより初期状態に戻る。
【０００６】また、外部入力信号７０１のレベルが変化
しない場合は、排他的論理和ゲート８０１の出力７０６
はロウレベルのままであるので、検出信号７０８もロウ
レベルのままである。
しない場合は、排他的論理和ゲート８０１の出力７０６
はロウレベルのままであるので、検出信号７０８もロウ
レベルのままである。
【０００７】図７は信号検出回路を組込んだ、従来例の
制御装置である。
制御装置である。
【０００８】この制御装置の概要を説明すると、複数個
（ｎ個）の外部信号８１１を一組にして、複数組の入力
信号の中から、１つの組の入力信号をスキャナ８１０に
よって選択することにより、経済的に状態検出を行うも
のである。そして、極性反転回路（８１８，８１９）を
備えることにより、外部入力信号８１１の立上がり変化
と立ち下がり変化を区別して検出できる。
（ｎ個）の外部信号８１１を一組にして、複数組の入力
信号の中から、１つの組の入力信号をスキャナ８１０に
よって選択することにより、経済的に状態検出を行うも
のである。そして、極性反転回路（８１８，８１９）を
備えることにより、外部入力信号８１１の立上がり変化
と立ち下がり変化を区別して検出できる。
【０００９】上述した従来の回路等の状態検出結果を用
いて、タイマのカウント値の計測等を行おうとした場合
には、複数の入力信号に対し検出回路が共有されている
ため、入力信号に対応した検出信号を再度スキャナ等に
より、対象となるタイマ値を格納するレジスタへの入力
信号として選択する。
いて、タイマのカウント値の計測等を行おうとした場合
には、複数の入力信号に対し検出回路が共有されている
ため、入力信号に対応した検出信号を再度スキャナ等に
より、対象となるタイマ値を格納するレジスタへの入力
信号として選択する。
【００１０】
【発明が解決しようとする課題】しかしながら、上述し
た図６に示す従来の検出回路では、入力信号の変化がハ
イレベルからロウレベルへの変化なのか、ロウレベルか
らハイレブへの変化なのかを区別して処理できないとい
う欠点を有している。
た図６に示す従来の検出回路では、入力信号の変化がハ
イレベルからロウレベルへの変化なのか、ロウレベルか
らハイレブへの変化なのかを区別して処理できないとい
う欠点を有している。
【００１１】また、図７に示す従来の制御装置では、図
６に示す従来の検出回路の欠点は解決できたが、入力信
号の検出回路が共有化されているため、各外部入力に対
する信号レベルの変化が頻繁に発生する場合実質的に対
応できない。つまり、スキャナで選択対象外となってい
る他の組の端子への信号変化は検出できず、割り込み処
理をリアルタイムに実行出来ないという欠点を有してい
た。
６に示す従来の検出回路の欠点は解決できたが、入力信
号の検出回路が共有化されているため、各外部入力に対
する信号レベルの変化が頻繁に発生する場合実質的に対
応できない。つまり、スキャナで選択対象外となってい
る他の組の端子への信号変化は検出できず、割り込み処
理をリアルタイムに実行出来ないという欠点を有してい
た。
【００１２】
【課題を解決するための手段】本発明のマイクロコンピ
ュータは、中央処理装置と、割り込み装置と、外部から
の割り込み信号の供給を受ける入力端子と、前記割り込
み信号のレベルの変化を検出する検出回路とを備えるマ
イクロコンピュータにおいて、前記検出回路の検出結果
に基づき前記割り込み信号のレベルの変化がロウレベル
からハイレベルへ変化した場合にセットされる第１のレ
ジスタと、前記割り込み信号のレベルの変化がハイレベ
ルからロウレベルへ変化した場合にセットされる第２の
レジスタと、内部クロックをカウントするタイマと、前
記検出回路の出力と前記タイマとの同期を制御する同期
回路と、前記同期回路の出力信号に同期して前記タイマ
のカウント値を格納する第３のレジスタとを備える。
ュータは、中央処理装置と、割り込み装置と、外部から
の割り込み信号の供給を受ける入力端子と、前記割り込
み信号のレベルの変化を検出する検出回路とを備えるマ
イクロコンピュータにおいて、前記検出回路の検出結果
に基づき前記割り込み信号のレベルの変化がロウレベル
からハイレベルへ変化した場合にセットされる第１のレ
ジスタと、前記割り込み信号のレベルの変化がハイレベ
ルからロウレベルへ変化した場合にセットされる第２の
レジスタと、内部クロックをカウントするタイマと、前
記検出回路の出力と前記タイマとの同期を制御する同期
回路と、前記同期回路の出力信号に同期して前記タイマ
のカウント値を格納する第３のレジスタとを備える。
【００１３】たま、本発明の他のマイクロコンピュータ
は、中央処理装置と、割り込み処理装置と、外部からの
複数の割り込み信号の供給を受ける複数の入力端子と、
前記割り込み信号のレベルの変化を検出する複数の検出
回路とを備えるマイクロコンピュータにおいて、前記複
数の検出回路の出力結果のそれぞれに基づき前記割り込
み信号のレベルの変化がロウレベルからハイレレベルへ
変化した場合にセットされる複数の第１のレジスタと、
前記割り込み信号のレベルの変化がハイレベルからロウ
レベルへ変化した場合にセットされる複数の第２のレジ
スタと、内部クロックをカウントするタイマと、前記複
数の検出回路の出力のそれぞれと前記タイマとの同期を
制御する複数の同期回路と、前記複数の同期回路の出力
信号に同期して前記タイマのカウント値を格納する複数
の第３のレジスタとを備える。
は、中央処理装置と、割り込み処理装置と、外部からの
複数の割り込み信号の供給を受ける複数の入力端子と、
前記割り込み信号のレベルの変化を検出する複数の検出
回路とを備えるマイクロコンピュータにおいて、前記複
数の検出回路の出力結果のそれぞれに基づき前記割り込
み信号のレベルの変化がロウレベルからハイレレベルへ
変化した場合にセットされる複数の第１のレジスタと、
前記割り込み信号のレベルの変化がハイレベルからロウ
レベルへ変化した場合にセットされる複数の第２のレジ
スタと、内部クロックをカウントするタイマと、前記複
数の検出回路の出力のそれぞれと前記タイマとの同期を
制御する複数の同期回路と、前記複数の同期回路の出力
信号に同期して前記タイマのカウント値を格納する複数
の第３のレジスタとを備える。
【００１４】さらに、本発明のマイクロコンピュータ
は、前記検出回路は、前記割り込み信号を受け前記内部
クロックを制御信号とするＤタイプフリップフロップ
と、前記割込み信号を入力端に受け前記Ｄタイプフリッ
プフロップの反転出力信号を他の入力端に受けるＮＡＮ
Ｄ回路と、前記割り込み信号を入力端に受け前記反転出
力信号を他の入力端に受けるＮＯＲ回路と、前記ＮＡＮ
Ｄ回路の出力を反転するインバータ回路とから構成する
こともできる。
は、前記検出回路は、前記割り込み信号を受け前記内部
クロックを制御信号とするＤタイプフリップフロップ
と、前記割込み信号を入力端に受け前記Ｄタイプフリッ
プフロップの反転出力信号を他の入力端に受けるＮＡＮ
Ｄ回路と、前記割り込み信号を入力端に受け前記反転出
力信号を他の入力端に受けるＮＯＲ回路と、前記ＮＡＮ
Ｄ回路の出力を反転するインバータ回路とから構成する
こともできる。
【００１５】またさらに、本発明のマイクロコンピュー
タは、前記同期回路は前記検出回路の立上り信号および
立下り信号を受けるＮＯＲ回路と、前記ＮＯＲ回路の出
力を反転するインバータ回路とこのインバータ回路の出
力を受け前記タイマの同期信号に同期するＤタイプフリ
ップフロップとから構成することもできる。
タは、前記同期回路は前記検出回路の立上り信号および
立下り信号を受けるＮＯＲ回路と、前記ＮＯＲ回路の出
力を反転するインバータ回路とこのインバータ回路の出
力を受け前記タイマの同期信号に同期するＤタイプフリ
ップフロップとから構成することもできる。
【００１６】
【実施例】本発明の第１の実施例のマイクロコンピュー
タを図１から図４を参照して説明する。
タを図１から図４を参照して説明する。
【００１７】図１を参照すると、この実施例のマイクロ
コンピュータは、外部割り込み入力用の入力端子１０
と、入力端子１０からの入力信号１１のレベルの変化を
検出する検出回路１００と、検出回路１００が入力信号
１１のロウレベルからハイレベルへの変化を検出した時
にセットされるレジスタＡ５００と、検出回路１００が
入力信号１１のハイレベルからロウレベルへの変化を検
出した時にセットされるレジスタＢ５０２と、内部クロ
ックをカウントするタイマ３００と、同期回路２００の
出力２０１によりその時のタイマ３００の値を格納する
キャプチャレジスタ４００と、割り込み処理装置６００
と、中央処理装置７００とから構成される。
コンピュータは、外部割り込み入力用の入力端子１０
と、入力端子１０からの入力信号１１のレベルの変化を
検出する検出回路１００と、検出回路１００が入力信号
１１のロウレベルからハイレベルへの変化を検出した時
にセットされるレジスタＡ５００と、検出回路１００が
入力信号１１のハイレベルからロウレベルへの変化を検
出した時にセットされるレジスタＢ５０２と、内部クロ
ックをカウントするタイマ３００と、同期回路２００の
出力２０１によりその時のタイマ３００の値を格納する
キャプチャレジスタ４００と、割り込み処理装置６００
と、中央処理装置７００とから構成される。
【００１８】タイマ３００は、クロック２０のカウント
を行い、キャプチャレジスタ４００とバス３０２を介し
て接続されており、そしてカウント動作と同期したタイ
マ同期信号３０１を同期回路２００に出力している。キ
ャプチャレジスタ４００は同期回路２００からハイレベ
ルのキャプチャ信号２０１により、その時のタイマ値を
格納する。
を行い、キャプチャレジスタ４００とバス３０２を介し
て接続されており、そしてカウント動作と同期したタイ
マ同期信号３０１を同期回路２００に出力している。キ
ャプチャレジスタ４００は同期回路２００からハイレベ
ルのキャプチャ信号２０１により、その時のタイマ値を
格納する。
【００１９】レジスタＡ５００は立上がり検出信号１０
１によりセットされ、立上がり割り込み処理装置６００
へ出力し、割り込み処理装置６００からの立上がり割り
込みクリア信号６０１によりリセットされる。
１によりセットされ、立上がり割り込み処理装置６００
へ出力し、割り込み処理装置６００からの立上がり割り
込みクリア信号６０１によりリセットされる。
【００２０】レジスタＢ５０２は立下がり検出信号１０
２によりセットされ、立下がり割り込み信号５０３を割
り込み処理装置６００へ出力し、割り込み処理装置６０
０からの立下がり割り込みクリア信号６０２によりリセ
ットされる。
２によりセットされ、立下がり割り込み信号５０３を割
り込み処理装置６００へ出力し、割り込み処理装置６０
０からの立下がり割り込みクリア信号６０２によりリセ
ットされる。
【００２１】検出回路１００の詳細回路図を示す図３を
参照すると、この検出回路１００は、Ｄタイプフリップ
フロップ１０３と、ＩＮＶゲート１０４および１０５
と、ＮＡＮＤゲート１０６と、ＮＯＲゲート１０７とで
構成される。
参照すると、この検出回路１００は、Ｄタイプフリップ
フロップ１０３と、ＩＮＶゲート１０４および１０５
と、ＮＡＮＤゲート１０６と、ＮＯＲゲート１０７とで
構成される。
【００２２】入力信号１１はＤタイプフリップフロップ
１０３とＮＡＮＤゲート１０６とＮＯＲゲート１０７に
入力される。Ｄタイプフリップフロップ１０３の出力は
クロック２０に同期してＩＮＶゲート１０４に入力され
る。ＩＮＶゲート１０４の出力はＮＡＮＤゲート１０６
とＮＯＲゲート１０７に入力される。ＮＡＮＤゲート１
０６の出力はＩＮＶゲート１０５に入力され、ＩＮＶゲ
ート１０５の出力は立上がり検出信号１０１として出力
される。ＮＯＲゲート１０７の出力は立上がり検出信号
１０２として出力される。
１０３とＮＡＮＤゲート１０６とＮＯＲゲート１０７に
入力される。Ｄタイプフリップフロップ１０３の出力は
クロック２０に同期してＩＮＶゲート１０４に入力され
る。ＩＮＶゲート１０４の出力はＮＡＮＤゲート１０６
とＮＯＲゲート１０７に入力される。ＮＡＮＤゲート１
０６の出力はＩＮＶゲート１０５に入力され、ＩＮＶゲ
ート１０５の出力は立上がり検出信号１０１として出力
される。ＮＯＲゲート１０７の出力は立上がり検出信号
１０２として出力される。
【００２３】次に、この検出回路１００の動作をクロッ
ク２０が周期的に入力されるものとして説明する。
ク２０が周期的に入力されるものとして説明する。
【００２４】入力信号１１がロウレベルのままで変化し
ないときは、Ｄタイプフリップフロップ１０３の出力は
入力信号１１と同一レベルであるので、ＩＮＶゲート１
０４の出力はハイレベルである。したがって、ＮＯＲゲ
ート１０７の出力信号はロウレベルであるので、立下が
り検出信号１０２はロウレベルのままである。
ないときは、Ｄタイプフリップフロップ１０３の出力は
入力信号１１と同一レベルであるので、ＩＮＶゲート１
０４の出力はハイレベルである。したがって、ＮＯＲゲ
ート１０７の出力信号はロウレベルであるので、立下が
り検出信号１０２はロウレベルのままである。
【００２５】一方、ＮＡＮＤゲート１０６の出力は、入
力信号１１ロウレベルのままであるのでハイレベルであ
り、ＩＮＶゲート１０５の出力はロウレベルのままであ
る。したがって、立上がり検出信号１０１もロウレベル
のままである。
力信号１１ロウレベルのままであるのでハイレベルであ
り、ＩＮＶゲート１０５の出力はロウレベルのままであ
る。したがって、立上がり検出信号１０１もロウレベル
のままである。
【００２６】入力信号１１がハイレベルのままで変化し
ないときは、Ｄタイプフリップフロップ１０３の出力は
入力信号１１と同一レベルであるので、ＩＮＶゲート１
０４の出力はロウレベルである。したがって、ＮＡＮＤ
ゲート１０６の出力信号はハイレベルであり、ＩＮＶゲ
ート１０５の出力はロウレベルであるので、立上がり検
出信号１０はロウレベルのままである。
ないときは、Ｄタイプフリップフロップ１０３の出力は
入力信号１１と同一レベルであるので、ＩＮＶゲート１
０４の出力はロウレベルである。したがって、ＮＡＮＤ
ゲート１０６の出力信号はハイレベルであり、ＩＮＶゲ
ート１０５の出力はロウレベルであるので、立上がり検
出信号１０はロウレベルのままである。
【００２７】一方、ＮＯＲゲート１０７の出力は、入力
信号１１がハイレベルであるので、ロウレベルのままで
ある。したがって、立下がり検出信号１０２もロウレベ
ルのままである。
信号１１がハイレベルであるので、ロウレベルのままで
ある。したがって、立下がり検出信号１０２もロウレベ
ルのままである。
【００２８】入力信号１１がロウレベルからハイレベル
に変化した場合、Ｄタイプフリップフロップ１０３の出
力は１クロック遅れてハイレベルとなるので、ＩＮＶゲ
ート１０４の出力は１クロック間ハイレベルを保持した
後ロウレベルとなる。
に変化した場合、Ｄタイプフリップフロップ１０３の出
力は１クロック遅れてハイレベルとなるので、ＩＮＶゲ
ート１０４の出力は１クロック間ハイレベルを保持した
後ロウレベルとなる。
【００２９】そのため、ＮＡＮＤゲート１０６の入力
は、入力信号１１がハイレベルに変化した直後の１クロ
ック間だけ２入力ともハイレベルとなり、ロウレベルを
ＩＮＶゲート１０５へ出力する。したがって、立上がり
検出信号１０１は、入力信号１１がハイレベルに変化し
た直後の１クロック間だけハイレベルとなる。
は、入力信号１１がハイレベルに変化した直後の１クロ
ック間だけ２入力ともハイレベルとなり、ロウレベルを
ＩＮＶゲート１０５へ出力する。したがって、立上がり
検出信号１０１は、入力信号１１がハイレベルに変化し
た直後の１クロック間だけハイレベルとなる。
【００３０】一方、ＮＯＲゲート１０７には、ＩＮＶゲ
ート１０４の出力がロウレベルになった時点では、入力
信号１１のハイレベルが入力されているため、出力はロ
ウレベルであり、立下がり検出信号１０２はロウレベル
のままである。
ート１０４の出力がロウレベルになった時点では、入力
信号１１のハイレベルが入力されているため、出力はロ
ウレベルであり、立下がり検出信号１０２はロウレベル
のままである。
【００３１】入力信号１１がハイレベルからロウレベル
に変化した場合、Ｄタイプフリップフロップ１０３の出
力は１クロック遅れてロウレベルとなるので、ＩＮＶゲ
ート１０４の出力も１クロック間ロウレベルを保持した
後ハイレベルとなる。
に変化した場合、Ｄタイプフリップフロップ１０３の出
力は１クロック遅れてロウレベルとなるので、ＩＮＶゲ
ート１０４の出力も１クロック間ロウレベルを保持した
後ハイレベルとなる。
【００３２】そのため、ＮＯＲゲート１０７の入力は、
入力信号１１がロウレベルに変化した直後の１クロック
間だけ２入力ともロウレベルとなる。したがって、ＮＯ
Ｒゲート１０７の出力はハイレベルとなるので、立下が
り検出信号１０２は、入力信号１１がロウレベルに変化
した直後の１クロック間だけハイレベルとなる。
入力信号１１がロウレベルに変化した直後の１クロック
間だけ２入力ともロウレベルとなる。したがって、ＮＯ
Ｒゲート１０７の出力はハイレベルとなるので、立下が
り検出信号１０２は、入力信号１１がロウレベルに変化
した直後の１クロック間だけハイレベルとなる。
【００３３】一方、ＮＡＮＤゲート１０６はロウレベル
が入力されるので、出力はハイレベルであり、ＩＮＶゲ
ート１０５の出力はロウレベルであるので立上がり検出
信号１０１はロウレベルのままである。
が入力されるので、出力はハイレベルであり、ＩＮＶゲ
ート１０５の出力はロウレベルであるので立上がり検出
信号１０１はロウレベルのままである。
【００３４】次に、図４を参照して、同期回路２００の
説明をすると、この同期回路２００は、ＮＯＲゲート２
０２と、ＩＮＶゲート２０３と、Ｄタイプフリップフロ
ップ２０４とで構成される。
説明をすると、この同期回路２００は、ＮＯＲゲート２
０２と、ＩＮＶゲート２０３と、Ｄタイプフリップフロ
ップ２０４とで構成される。
【００３５】立上がり検出信号１０１と立下がり検出信
号１０２はＮＯＲゲート２０２に入力され、ＮＯＲゲー
ト２０２の出力はＩＮＶゲート２０３に入力され、ＩＮ
Ｖゲート２０３の出力はＤタイプフリップフロップ１０
３に入力される。そして、Ｄタイプフリップフロップ１
０３はタイマ同期信号３０１に同期してキャプチャ信号
２０１を出力する。
号１０２はＮＯＲゲート２０２に入力され、ＮＯＲゲー
ト２０２の出力はＩＮＶゲート２０３に入力され、ＩＮ
Ｖゲート２０３の出力はＤタイプフリップフロップ１０
３に入力される。そして、Ｄタイプフリップフロップ１
０３はタイマ同期信号３０１に同期してキャプチャ信号
２０１を出力する。
【００３６】次に、同期回路２００の動作を説明する。
【００３７】立上がり検出信号１０１と立下がり検出信
号１０２がともにロウレベルのときは、ＮＯＲゲート２
０２からハイレベルが出力され、ＩＮＶゲート２０３か
らはロウレベルが出力されるため、Ｄタイプフリップフ
ロップ１０３の出力であるキャプチャ信号２０１はロウ
レベルのままである。
号１０２がともにロウレベルのときは、ＮＯＲゲート２
０２からハイレベルが出力され、ＩＮＶゲート２０３か
らはロウレベルが出力されるため、Ｄタイプフリップフ
ロップ１０３の出力であるキャプチャ信号２０１はロウ
レベルのままである。
【００３８】立上がり検出信号１０１、または立下がり
検出信号１０２がハイレベルのときは、ＮＯＲゲート２
０２からロウレベルが出力され、ＩＮＶゲート２０３か
らはハイレベルが出力されるため、キャプチャ信号２０
１はタイマ同期信号３０１に同期してハイレベルとな
る。
検出信号１０２がハイレベルのときは、ＮＯＲゲート２
０２からロウレベルが出力され、ＩＮＶゲート２０３か
らはハイレベルが出力されるため、キャプチャ信号２０
１はタイマ同期信号３０１に同期してハイレベルとな
る。
【００３９】次に、本実施例マイクロコンピュータの動
作を図２に示すタイミングチャートを参照して説明す
る。各構成要素の動作に関しては前述したとおりであ
る。
作を図２に示すタイミングチャートを参照して説明す
る。各構成要素の動作に関しては前述したとおりであ
る。
【００４０】入力信号１１のレベルが変化しない場合
は、立上がり検出信号１０１および立下がり検出信号１
０２ともにロウレベルであるため、割り込み処理装置６
００およびキャプチャレジスタ４００ともに状態に変化
はない。
は、立上がり検出信号１０１および立下がり検出信号１
０２ともにロウレベルであるため、割り込み処理装置６
００およびキャプチャレジスタ４００ともに状態に変化
はない。
【００４１】入力信号１１がロウレベルからハイレベル
に変化した場合、立上がり検出信号１０１がハイレベル
となるため、キャプチャ信号２０１がハイレベルとな
り、その時のタイマ３００の値がキャプチャレジスタ４
００に格納される。
に変化した場合、立上がり検出信号１０１がハイレベル
となるため、キャプチャ信号２０１がハイレベルとな
り、その時のタイマ３００の値がキャプチャレジスタ４
００に格納される。
【００４２】また、同時に立上がり割り込み信号５０１
もハイレベルとなるため、割り込み処理装置６００によ
り割り込み処理が行われる。そして、立上がり割り込み
クリア信号６０１がハイレベルとなり、レジスタＡ５０
０はリセットされて初期状態に戻る。
もハイレベルとなるため、割り込み処理装置６００によ
り割り込み処理が行われる。そして、立上がり割り込み
クリア信号６０１がハイレベルとなり、レジスタＡ５０
０はリセットされて初期状態に戻る。
【００４３】入力信号１１がハイレベルからロウレベル
に変化した場合も同様に、立下がり検出信号１０２がハ
イレベルとなるため、キャプチャ信号２０１がハイレベ
ルとなり、その時のタイマ３００の値がキャプチャネル
ジスタ４００に格納される。
に変化した場合も同様に、立下がり検出信号１０２がハ
イレベルとなるため、キャプチャ信号２０１がハイレベ
ルとなり、その時のタイマ３００の値がキャプチャネル
ジスタ４００に格納される。
【００４４】また、立下がり割り込み信号５０３もハイ
レベルとなり、割り込み処理装置６００により割り込み
処理が行われる。そして、立下がり割り込みクリア信号
６０２がハイレベルとなり、レジスタＢ５０２はリセッ
トされて処理状態に戻る。
レベルとなり、割り込み処理装置６００により割り込み
処理が行われる。そして、立下がり割り込みクリア信号
６０２がハイレベルとなり、レジスタＢ５０２はリセッ
トされて処理状態に戻る。
【００４５】以上説明したように、本発明は入力端子１
０への入力信号１１の信号変化をリアルタタイムに検出
し、入力信号１１がハイレベルからロウレベルへ変化し
た場合と、ロウレベルからハイレベル変化した場合と
で、それぞれ独立した割り込み処理を行うことができ
る。
０への入力信号１１の信号変化をリアルタタイムに検出
し、入力信号１１がハイレベルからロウレベルへ変化し
た場合と、ロウレベルからハイレベル変化した場合と
で、それぞれ独立した割り込み処理を行うことができ
る。
【００４６】次に、本発明の第２の実施例のマイクロコ
ンピュータを説明する。
ンピュータを説明する。
【００４７】図５は本発明を複数の入力端子をもつマイ
クロコンピュータに適用した例の構成を示す図である。
クロコンピュータに適用した例の構成を示す図である。
【００４８】図中、第１の実施例と同一の構成要素には
同一の参照符号を付してある。これらの各構成要素の作
用は第１の実施例と同様なのでその構成のみを図示する
にとどめ詳細な説明は省略する。
同一の参照符号を付してある。これらの各構成要素の作
用は第１の実施例と同様なのでその構成のみを図示する
にとどめ詳細な説明は省略する。
【００４９】応用例として自動車の車輪速度計測を考え
ることができる。
ることができる。
【００５０】すなわち、通常、自動車の車輪１輪に対応
しこのマイクロコンピュータの入力端子（１０−１）の
１本を割り当てることにより計測を行い、乗用車の場合
は４本、トラック等は必要に応じて６本、８本と割り当
てる。
しこのマイクロコンピュータの入力端子（１０−１）の
１本を割り当てることにより計測を行い、乗用車の場合
は４本、トラック等は必要に応じて６本、８本と割り当
てる。
【００５１】速度計測は具体的には、入力端子１０−１
へＫ回目の外部割り込みが入力されたときのキャプチャ
レジスタ１（４００−１）の値と、（Ｋ−１）回目のキ
ャプチレジスタ１（４００−１）の値との差を取ること
により、速度計測ができる。他の入力端子（１０−２〜
１０−ｎ）に対しても同様である。
へＫ回目の外部割り込みが入力されたときのキャプチャ
レジスタ１（４００−１）の値と、（Ｋ−１）回目のキ
ャプチレジスタ１（４００−１）の値との差を取ること
により、速度計測ができる。他の入力端子（１０−２〜
１０−ｎ）に対しても同様である。
【００５２】速度が遅い場合は、立上がり、及び立下が
り割り込み要求により割り込み処理を行う。速度が速く
なった場合は、立上がり、または立下がりの割り込み要
求を割り込み処理装置６００でマスクすることにより、
プログラムにおける割り込み処理時間のオーバーヘッド
の軽減を行う。
り割り込み要求により割り込み処理を行う。速度が速く
なった場合は、立上がり、または立下がりの割り込み要
求を割り込み処理装置６００でマスクすることにより、
プログラムにおける割り込み処理時間のオーバーヘッド
の軽減を行う。
【００５３】ここでは、自動車の場合の応用例を説明し
たが、本発明のマイクロコンピュータは他の種々のリア
ルタイム制御にも応用ができる。
たが、本発明のマイクロコンピュータは他の種々のリア
ルタイム制御にも応用ができる。
【００５４】
【発明の効果】以上説明したように、本発明は入力信号
の変化がハイレベルからロウレベルへの変化なのか、ロ
ウレベルからハイレベルへの変化なのか個別に処理でき
るため、プログラムに対する割り込み処理時間のオーバ
ーヘッドが軽減でき、適切に割り込み処理を実行するこ
とができる効果がある。
の変化がハイレベルからロウレベルへの変化なのか、ロ
ウレベルからハイレベルへの変化なのか個別に処理でき
るため、プログラムに対する割り込み処理時間のオーバ
ーヘッドが軽減でき、適切に割り込み処理を実行するこ
とができる効果がある。
【００５５】そして、限られた端子を有効に使用でき、
検出回路を各外部入力ごとにもっているため、外部割り
込みに対する割り込み処理を高速かつリアルタイムに実
行できる。
検出回路を各外部入力ごとにもっているため、外部割り
込みに対する割り込み処理を高速かつリアルタイムに実
行できる。
【図１】本発明の第１の実施例のマイクロコンピュータ
の構成図である。
の構成図である。
【図２】図１に示すマイクロコンピュータの動作を説明
するタイミングチャートである。
するタイミングチャートである。
【図３】本発明の第１および第２の実施例のマイクロコ
ンピュータの検出回路の詳細回路図である。
ンピュータの検出回路の詳細回路図である。
【図４】本発明の第１および第２の実施例のマイクロコ
ンピュータの同期回路の詳細回路図である。
ンピュータの同期回路の詳細回路図である。
【図５】本発明の第２の実施例のマイクロコンピュータ
の構成図である。
の構成図である。
【図６】従来技術の検出回路の回路図である。
【図７】従来技術の制御装置の構成図である。
１０ 入力端子 １１，７０１，８１１ 外部入力信号 ２０ クロック １００ 検出回路 １０１ 立上がり検出信号 １０２ 立下がり検出信号 １０３，２０４，８００ Ｄタイプフリップフロップ ２００ 同期回路 ２０１ キャプチャ信号 ３００ タイマ ３０１ タイマ同期信号 ４００ キャプチャレジスタ ５００ レジスタＡ ５０１ 立上がり割り込み信号 ５０２ レジスタＢ ５０３ 立下がり割り込み信号 ６００ 割り込み処理装置 ６０１ 立上がり割り込みクリア信号 ６０２ 立下がり割り込みクリア信号 ７００ 中央処理装置 ７０２，７０３，８２０ 制御信号 ８０３ Ｒ／Ｓフリップフロップ ８１２，８１６，８２３ 一時記憶装置 ８１３，８１７ 固定記憶装置 ８１５ 選択回路 ８１８，８１９ 反転回路 ８２１，８２２ 一致ゲート
Claims (4)
- 【請求項１】 中央処理装置と、割り込み装置と、外部
からの割り込み信号の供給を受ける入力端子と、前記割
り込み信号のレベルの変化を検出する検出回路とを備え
るマイクロコンピュータにおいて、前記検出回路の検出
結果に基づき前記割り込み信号のレベルの変化がロウレ
ベルからハイレベルへ変化した場合にセットされる第１
のレジスタと、前記割り込み信号のレベルの変化がハイ
レベルからロウレベルへ変化した場合にセットされる第
２のレジスタと、内部クロックをカウントするタイマ
と、前記検出回路の出力と前記タイマとの同期を制御す
る同期回路と、前記同期回路の出力信号に同期して前記
タイマのカウント値を格納する第３のレジスタとを備え
ることを特徴とするマイクロコンピュータ。 - 【請求項２】 中央処理装置と、割り込み処理装置と、
外部からの複数の割り込み信号の供給を受ける複数の入
力端子と、前記割り込み信号のレベルの変化を検出する
複数の検出回路とを備えるマイクロコンピュータにおい
て、前記複数の検出回路の出力結果のそれぞれに基づき
前記割り込み信号のレベルの変化がロウレベルからハイ
レレベルへ変化した場合にセットされる複数の第１のレ
ジスタと、前記割り込み信号のレベルの変化がハイレベ
ルからロウレベルへ変化した場合にセットされる複数の
第２のレジスタと、内部クロックをカウントするタイマ
と、前記複数の検出回路の出力のそれぞれと前記タイマ
との同期を制御する複数の同期回路と、前記複数の同期
回路の出力信号に同期して前記タイマのカウント値を格
納する複数の第３のレジスタとを備えることを特徴とす
るマイクロコンピュータ。 - 【請求項３】 前記検出回路は、前記割り込み信号を受
け前記内部クロックを制御信号とするＤタイプフリップ
フロップと、前記割込み信号を入力端に受け前記Ｄタイ
プフリップフロップの反転出力信号を他の入力端に受け
るＮＡＮＤ回路と、前記割り込み信号を入力端に受け前
記反転出力信号を他の入力端に受けるＮＯＲ回路と、前
記ＮＡＮＤ回路の出力を反転するインバータ回路とから
構成されることを特徴とする請求項１または２記載のマ
イクロコンピュータ。 - 【請求項４】 前記同期回路は前記検出回路の立上り信
号および立下り信号を受けるＮＯＲ回路と、前記ＮＯＲ
回路の出力を反転するインバータ回路とこのインバータ
回路の出力を受け前記タイマの同期信号に同期するＤタ
イプフリップフロップとから構成されることを特徴とす
る請求項１，２または３記載のマイクロコンピュータ。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP05137063A JP3099927B2 (ja) | 1993-06-08 | 1993-06-08 | マイクロコンピュータ |
| EP94108807A EP0628913A1 (en) | 1993-06-08 | 1994-06-08 | Interrupt signal detection circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP05137063A JP3099927B2 (ja) | 1993-06-08 | 1993-06-08 | マイクロコンピュータ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06348507A true JPH06348507A (ja) | 1994-12-22 |
| JP3099927B2 JP3099927B2 (ja) | 2000-10-16 |
Family
ID=15190027
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP05137063A Expired - Fee Related JP3099927B2 (ja) | 1993-06-08 | 1993-06-08 | マイクロコンピュータ |
Country Status (2)
| Country | Link |
|---|---|
| EP (1) | EP0628913A1 (ja) |
| JP (1) | JP3099927B2 (ja) |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07334450A (ja) * | 1994-06-10 | 1995-12-22 | Mitsubishi Denki Semiconductor Software Kk | インタフェイス装置 |
| US5794014A (en) * | 1994-06-27 | 1998-08-11 | Cirrus Logic, Inc. | Method and apparatus for interfacing between peripherals of multiple formats and a single system bus |
| WO1996026489A1 (en) * | 1995-02-20 | 1996-08-29 | Cirrus Logic, Inc. | Method and apparatus for interfacing between peripherals of multiple formats and a single system bus |
| EP0943999A1 (en) * | 1998-03-20 | 1999-09-22 | International Business Machines Corporation | Interrupt masker for an interrupt handler with double-edge interrupt request signals detection |
| US6219744B1 (en) | 1998-03-20 | 2001-04-17 | International Business Machines Corporation | Interrupt masker for an interrupt handler with double-edge interrupt request signals detection |
| CN111290887A (zh) * | 2020-03-27 | 2020-06-16 | 深圳阜时科技有限公司 | 中断输出装置和电子设备 |
| CN111290888A (zh) * | 2020-03-27 | 2020-06-16 | 深圳阜时科技有限公司 | 中断输出的方法 |
| CN111797044A (zh) * | 2020-05-25 | 2020-10-20 | 航天科工空间工程发展有限公司 | 一种异步串口通信系统数据延迟处理系统及方法 |
| CN115309618B (zh) * | 2022-06-30 | 2023-04-11 | 广州创龙电子科技有限公司 | 基于RT-Linux系统的输入和输出延时检测方法及系统 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0193827A (ja) * | 1987-10-05 | 1989-04-12 | Nec Corp | 割り込み回路 |
| JPH0239334A (ja) * | 1988-07-29 | 1990-02-08 | Hitachi Ltd | データ処理装置、計測方法及び制御方法 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4862409A (en) * | 1988-06-13 | 1989-08-29 | Advanced Micro Devices, Inc. | Asynchronous interrupt status bit circuit |
| JPH0223448A (ja) * | 1988-07-13 | 1990-01-25 | Pfu Ltd | 割込み制御方式 |
-
1993
- 1993-06-08 JP JP05137063A patent/JP3099927B2/ja not_active Expired - Fee Related
-
1994
- 1994-06-08 EP EP94108807A patent/EP0628913A1/en not_active Withdrawn
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0193827A (ja) * | 1987-10-05 | 1989-04-12 | Nec Corp | 割り込み回路 |
| JPH0239334A (ja) * | 1988-07-29 | 1990-02-08 | Hitachi Ltd | データ処理装置、計測方法及び制御方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0628913A1 (en) | 1994-12-14 |
| JP3099927B2 (ja) | 2000-10-16 |
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