JPH03223949A - バス調停回路 - Google Patents
バス調停回路Info
- Publication number
- JPH03223949A JPH03223949A JP2019793A JP1979390A JPH03223949A JP H03223949 A JPH03223949 A JP H03223949A JP 2019793 A JP2019793 A JP 2019793A JP 1979390 A JP1979390 A JP 1979390A JP H03223949 A JPH03223949 A JP H03223949A
- Authority
- JP
- Japan
- Prior art keywords
- dma
- bus
- request signal
- bus request
- signal
- Prior art date
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- Granted
Links
- 238000005070 sampling Methods 0.000 claims abstract description 7
- 238000000034 method Methods 0.000 claims description 2
- 238000010586 diagram Methods 0.000 description 9
- 230000000630 rising effect Effects 0.000 description 4
- 230000000694 effects Effects 0.000 description 3
- 238000012544 monitoring process Methods 0.000 description 2
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/20—Handling requests for interconnection or transfer for access to input/output bus
- G06F13/28—Handling requests for interconnection or transfer for access to input/output bus using burst mode transfer, e.g. direct memory access DMA, cycle steal
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Bus Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はバス調停回路に関し、特にＤＭＡ（Ｄｉｒｅｃ
ｔ Ｍｅｍｏｒｙ Ａｃｃｅｓｓ）バス要求信号とＤＭ
Ａバスアクノレッジ信号とのハンドシェイク方式でＤＭ
Ａに関するバス調停を行うバス調停回路に関する。
ｔ Ｍｅｍｏｒｙ Ａｃｃｅｓｓ）バス要求信号とＤＭ
Ａバスアクノレッジ信号とのハンドシェイク方式でＤＭ
Ａに関するバス調停を行うバス調停回路に関する。
従来、この種のバス調停回路は、バス調停勝者決定回路
の動作クロックに対して同期的にＤＭＡバス要求信号を
サンプルしている。また、ＤＭＡサイクル実行中に次回
のバス要求としてＤＭＡバス要求信号を再びアサートす
るとＤＭＡデマンド転送要求が発生していると判断され
ている。ここで、アサートとはアクティグに確定するこ
とを意味する。デアサートとはインアクティヴに確定す
ることを意味する。ＤＭＡデマンド転送とはＤＭＡバス
アクノレッジ信号がアサートされてからＤＭＡバス要求
信号をデアサートするまで、連続的にＤＭＡ転送サイク
ルを実行するＤＭＡ転送のことを意味する。
の動作クロックに対して同期的にＤＭＡバス要求信号を
サンプルしている。また、ＤＭＡサイクル実行中に次回
のバス要求としてＤＭＡバス要求信号を再びアサートす
るとＤＭＡデマンド転送要求が発生していると判断され
ている。ここで、アサートとはアクティグに確定するこ
とを意味する。デアサートとはインアクティヴに確定す
ることを意味する。ＤＭＡデマンド転送とはＤＭＡバス
アクノレッジ信号がアサートされてからＤＭＡバス要求
信号をデアサートするまで、連続的にＤＭＡ転送サイク
ルを実行するＤＭＡ転送のことを意味する。
第４図はこの種の従来のバス調停回路のブロック図であ
る。
る。
第４図に示すように、ＤＭＡバス要求信号はサンプル回
路１１に入力される。サンプル回路１１は、バス調停勝
者決定回路１２の動作クロックに対して同期的にＤＭＡ
バス要求信号をサンプルする。そして、同期サンプルさ
れたＤＭＡバス要求信号がバス調停勝者決定回路１２に
入力される。
路１１に入力される。サンプル回路１１は、バス調停勝
者決定回路１２の動作クロックに対して同期的にＤＭＡ
バス要求信号をサンプルする。そして、同期サンプルさ
れたＤＭＡバス要求信号がバス調停勝者決定回路１２に
入力される。
また、同期サンプルされたＤＭＡバス要求信号とＤＭＡ
バスアクノレッジ信号がＤＭＡデマンド転送制御回路１
３に入力される。バス調停勝者決定回路１２は、同期サ
ンプルされたＤＭＡバス要求信号の信号レベルを識別し
て、ＤＭＡバス要求が発生しているかを判断してバスア
クセス権調停の勝者を決定する。また、ＤＭＡデマンド
転送制御回路１３は、同期サンプルされたＤＭＡバス要
求信号がアサートされている信号タイミングを監視する
ことによってＤＭＡデマンド転送の判断を行う。
バスアクノレッジ信号がＤＭＡデマンド転送制御回路１
３に入力される。バス調停勝者決定回路１２は、同期サ
ンプルされたＤＭＡバス要求信号の信号レベルを識別し
て、ＤＭＡバス要求が発生しているかを判断してバスア
クセス権調停の勝者を決定する。また、ＤＭＡデマンド
転送制御回路１３は、同期サンプルされたＤＭＡバス要
求信号がアサートされている信号タイミングを監視する
ことによってＤＭＡデマンド転送の判断を行う。
第５図は従来のバス調停回路の信号タイミング図である
。
。
ＤＭＡバス要求信号がバス調停勝者決定回路１２の動作
クロックの立ち上がりエツジでサンプルされて、同期サ
ンプルされたＤＭＡバス要求信号が生成される。同期サ
ンプルされたＤＭＡバス要求信号が７サートされた後、
ＤＭＡがバス調停の勝者になると、ＤＭＡバスアクノレ
ッジ信号がアサートされる。そして、同期サンプルされ
たＤＭＡバス要求信号がデアサートされた後、ＤＭＡデ
マンド転送終了と判断されると、バス調停が行われる。
クロックの立ち上がりエツジでサンプルされて、同期サ
ンプルされたＤＭＡバス要求信号が生成される。同期サ
ンプルされたＤＭＡバス要求信号が７サートされた後、
ＤＭＡがバス調停の勝者になると、ＤＭＡバスアクノレ
ッジ信号がアサートされる。そして、同期サンプルされ
たＤＭＡバス要求信号がデアサートされた後、ＤＭＡデ
マンド転送終了と判断されると、バス調停が行われる。
バス調停の結果、ＤＭＡ以外のバス要求デバイスがバス
調停の勝者になると、ＤＭＡバスアクノレッジ信号がデ
アサートされる。次回のバス要求としてＤＭＡバス要求
信号が再びアサートされるのは、ＤＭＡバスアクノレッ
ジ信号がデアサートされた後になる。これは、ＤＭＡサ
イクル実行中にＤＭＡバス要求信号が再びアサートされ
るとＤＭＡデマンド転送要求が発生していると判断され
る為と、ＤＭＡバス要求信号がデアサートされたことが
バス調停勝者決定回路１２の動作クロックの立ち上がり
エツジでサンプルできることを保証する為である。
調停の勝者になると、ＤＭＡバスアクノレッジ信号がデ
アサートされる。次回のバス要求としてＤＭＡバス要求
信号が再びアサートされるのは、ＤＭＡバスアクノレッ
ジ信号がデアサートされた後になる。これは、ＤＭＡサ
イクル実行中にＤＭＡバス要求信号が再びアサートされ
るとＤＭＡデマンド転送要求が発生していると判断され
る為と、ＤＭＡバス要求信号がデアサートされたことが
バス調停勝者決定回路１２の動作クロックの立ち上がり
エツジでサンプルできることを保証する為である。
上述した従来のバス調停回路においては、ＤＭＡバス要
求信号をバス調停勝者決定回路１２の動作クロックに対
して同期化してサンプルしていた。
求信号をバス調停勝者決定回路１２の動作クロックに対
して同期化してサンプルしていた。
また、ＤＭＡサイクル実行中に次回のバス要求と５＝
してＤＭＡバス要求信号をアサートするとＤＭＡデマン
ド転送要求が発生していると判断されていた。しかし、
ＤＭＡバス要求信号がデアサートさ托たと判断される為
には、サンプルできる期間、ＤＭＡバス要求信号をデア
サートし続けなければならないため、ＤＭＡバス要求信
号がバス調停勝者決定回路１２の動作クロックに対して
非同期にアサート及びデアサートできなかった。そのた
めにＤＭＡバス要求デバイスはＤＭＡバス要求信号のデ
アサート期間がバス調停勝者決定回路１２の動作クロッ
クでサンプル可能なタイミングでＤＭＡバス要求信号を
出力する回路にする必要があるという問題点があった。
ド転送要求が発生していると判断されていた。しかし、
ＤＭＡバス要求信号がデアサートさ托たと判断される為
には、サンプルできる期間、ＤＭＡバス要求信号をデア
サートし続けなければならないため、ＤＭＡバス要求信
号がバス調停勝者決定回路１２の動作クロックに対して
非同期にアサート及びデアサートできなかった。そのた
めにＤＭＡバス要求デバイスはＤＭＡバス要求信号のデ
アサート期間がバス調停勝者決定回路１２の動作クロッ
クでサンプル可能なタイミングでＤＭＡバス要求信号を
出力する回路にする必要があるという問題点があった。
また、ＤＭＡバス要求信号を一度デアサートした後に次
回のバス要求として再びアサートする時は、現在、実行
中のＤＭＡサイクルが終了してからであったために、Ｄ
ＭＡバス要求信号を一度デアサートした後に再びアサー
トする場合にはＤＭＡサイクル実行中に次回のバス要求
としてＤＭＡバス要求信号を早くアサートすることがで
きないという問題点があった。
回のバス要求として再びアサートする時は、現在、実行
中のＤＭＡサイクルが終了してからであったために、Ｄ
ＭＡバス要求信号を一度デアサートした後に再びアサー
トする場合にはＤＭＡサイクル実行中に次回のバス要求
としてＤＭＡバス要求信号を早くアサートすることがで
きないという問題点があった。
＝６
〔課題を解決するための手段〕
本発明のバス調停回路は、ＤＭＡバス要求信号を入力し
て同期サンプルされたＤＭＡバス要求信号を出力する第
１のサンプル手段と、ＤＭＡバス要求信号とＤＭＡバス
アクルッジ信号を入力して非同期サンプルされたＤＭＡ
バス要求信号を出力して、ＤＭＡバスアクノレッジ信号
がアサートされた以降にＤＭＡバス要求信号が一度デア
サートされ再びアサートされた場合にはＤＭＡデマンド
転送要求のバス要求ではなくて次回のバス要求が発生し
ていると判断する第２のサンプル手段と、非同期サンプ
ルされたＤＭＡバス要求信号を入力してＤＭＡデマンド
転送指示信号を出力するＤＭＡデマンド転送制御手段と
、同期サンプルされたＤＭＡバス要求信号とＤＭＡデマ
ンド転送指示信号とを入力してＤＭＡバスアクノレッジ
信号を出力するバス調停勝者決定手段とを有している。
て同期サンプルされたＤＭＡバス要求信号を出力する第
１のサンプル手段と、ＤＭＡバス要求信号とＤＭＡバス
アクルッジ信号を入力して非同期サンプルされたＤＭＡ
バス要求信号を出力して、ＤＭＡバスアクノレッジ信号
がアサートされた以降にＤＭＡバス要求信号が一度デア
サートされ再びアサートされた場合にはＤＭＡデマンド
転送要求のバス要求ではなくて次回のバス要求が発生し
ていると判断する第２のサンプル手段と、非同期サンプ
ルされたＤＭＡバス要求信号を入力してＤＭＡデマンド
転送指示信号を出力するＤＭＡデマンド転送制御手段と
、同期サンプルされたＤＭＡバス要求信号とＤＭＡデマ
ンド転送指示信号とを入力してＤＭＡバスアクノレッジ
信号を出力するバス調停勝者決定手段とを有している。
次に、本発明について図面を参照して詳細に説明する。
第１図は本発明の一実施例のブロック図である。
第１図に示すように、ＤＭＡバス要求信号がサンプル回
路１に入力される。また、ＤＭＡバス要求信号とＤＭＡ
バスアクノレッジ信号がサンプル回路Ｂに入力される。
路１に入力される。また、ＤＭＡバス要求信号とＤＭＡ
バスアクノレッジ信号がサンプル回路Ｂに入力される。
サンプル回路１は、バス調停勝者決定回路２の動作クロ
ックに対して同期的にＤＭＡバス要求信号をサンプルす
る。サンプル回路４は、バス調停勝者決定回路２の動作
クロックに対して非同期的にＤＭＡバス要求信号をサン
プルする。また、ＤＭＡバスアクノレッジ信号がアサー
トされた以降にＤＭＡバス要求信号が一度デアサートさ
れ再びアサートされた場合、サンプル回路４は次回のバ
ス要求が発生したと判断して、非同期サンプルされたＤ
ＭＡバス要求信号をアサートしない。そして、同期サン
プルされたＤＭＡバス要求信号がバス調停勝者決定回路
２に入力され、非同期サンプルされたＤＭＡバス要求信
号がＤＭＡデマンド転送制御回路３に入力される。
ックに対して同期的にＤＭＡバス要求信号をサンプルす
る。サンプル回路４は、バス調停勝者決定回路２の動作
クロックに対して非同期的にＤＭＡバス要求信号をサン
プルする。また、ＤＭＡバスアクノレッジ信号がアサー
トされた以降にＤＭＡバス要求信号が一度デアサートさ
れ再びアサートされた場合、サンプル回路４は次回のバ
ス要求が発生したと判断して、非同期サンプルされたＤ
ＭＡバス要求信号をアサートしない。そして、同期サン
プルされたＤＭＡバス要求信号がバス調停勝者決定回路
２に入力され、非同期サンプルされたＤＭＡバス要求信
号がＤＭＡデマンド転送制御回路３に入力される。
バス調停勝者決定回路２は、同期サンプルされたＤＭＡ
バス要求信号の信号レベルを識別して、ＤＭＡバス要求
が発生しているかを判断してバスアクセス権調停の勝者
を決定する。また、ＤＭＡデマンド転送制御回路３は、
非同期サンプルされたＤＭＡバス要求信号が７サートさ
れている信号タイミングを監視することによってＤＭＡ
デマンド転送の判断を行う。ＤＭＡバス要求信号がデア
サートされたことがサンプル回路４でサンプルされるた
め、バス調停勝者決定回路２の動作クロックでサンプル
できる期間、ＤＭＡバス要求信号をデアサートし続ける
必要がなく、ＤＭＡバス要求信号がバス調停勝者決定回
路２の動作クロックに対して非同期にアサート及びデア
サートできる。
バス要求信号の信号レベルを識別して、ＤＭＡバス要求
が発生しているかを判断してバスアクセス権調停の勝者
を決定する。また、ＤＭＡデマンド転送制御回路３は、
非同期サンプルされたＤＭＡバス要求信号が７サートさ
れている信号タイミングを監視することによってＤＭＡ
デマンド転送の判断を行う。ＤＭＡバス要求信号がデア
サートされたことがサンプル回路４でサンプルされるた
め、バス調停勝者決定回路２の動作クロックでサンプル
できる期間、ＤＭＡバス要求信号をデアサートし続ける
必要がなく、ＤＭＡバス要求信号がバス調停勝者決定回
路２の動作クロックに対して非同期にアサート及びデア
サートできる。
また、ＤＭＡバス要求信号を一度デアサートした後に次
回のバス要求として再びアサートしても、ＤＭＡデマン
ド転送制御回路３ではＤＭＡデマンド転送要求であると
判断されない。そのため、ＤＭＡバス要求信号を一度デ
アリ一トした後に再びアサートした時がＤＭＡサイクル
実行中であっても次回のバス要求が発生したと判断され
る。こうすることによって、ＤＭＡバス要求信号がバス
調＝９− 停勝者決定回路２の動作クロックに対して非同期にアサ
ート及びデアサートでき、ＤＭＡバス要求信号を一度デ
アサートした後に再びアサートする場合にはＤＭＡサイ
クル実行中であっても次回のバス要求としてＤＭＡバス
要求信号を早く７サートできることは明白である。
回のバス要求として再びアサートしても、ＤＭＡデマン
ド転送制御回路３ではＤＭＡデマンド転送要求であると
判断されない。そのため、ＤＭＡバス要求信号を一度デ
アリ一トした後に再びアサートした時がＤＭＡサイクル
実行中であっても次回のバス要求が発生したと判断され
る。こうすることによって、ＤＭＡバス要求信号がバス
調＝９− 停勝者決定回路２の動作クロックに対して非同期にアサ
ート及びデアサートでき、ＤＭＡバス要求信号を一度デ
アサートした後に再びアサートする場合にはＤＭＡサイ
クル実行中であっても次回のバス要求としてＤＭＡバス
要求信号を早く７サートできることは明白である。
第２図は本発明の一実施例のバス調停回路の信号タイミ
ング図である。ＤＭＡバス要求信号がバス調停勝者決定
回路２の動作りｐツクの立ち上がりエツジでサンプルさ
れて、同期サンプルされたＤＭＡバス要求信号が生成さ
れる。同期サンプルされたＤＭＡバス要求信号がアサー
トされた後、ＤＭＡがバス調停の勝者になると、ＤＭＡ
バスアクノレッジ信号がアサートされる。また、ＤＭＡ
バスアクノレッジ信号がアサートされてからＤＭＡバス
要求信号がデアサートされるまで、非同期サンプルされ
たＤＭＡバス要求信号がアサートされる。非同期サンプ
ルされたＤＭＡバス要求信号がデアサートされた後、Ｄ
ＭＡデマンド転送終了と判断されると、バス調停が行わ
れる。っバス調１０− 停の結果、ＤＭＡ以外のバス要求テバイスがバス調停の
勝者になると、ＤＭＡバスアクノレッジ信号がデアサー
トされる。次回のバス要求としてＤＭＡバス要求信号を
再びアサートする場合は、若干のＤＭＡバス要求信号デ
アサート期間を保証すればよい。若干のＤＭＡバス要求
信号デアサート期間とは、ＤＭＡバス要求信号デアサー
トによって非同期サンプルされたＤＭＡバス要求信号が
デアサートされるのに充分な期間という意味である。
ング図である。ＤＭＡバス要求信号がバス調停勝者決定
回路２の動作りｐツクの立ち上がりエツジでサンプルさ
れて、同期サンプルされたＤＭＡバス要求信号が生成さ
れる。同期サンプルされたＤＭＡバス要求信号がアサー
トされた後、ＤＭＡがバス調停の勝者になると、ＤＭＡ
バスアクノレッジ信号がアサートされる。また、ＤＭＡ
バスアクノレッジ信号がアサートされてからＤＭＡバス
要求信号がデアサートされるまで、非同期サンプルされ
たＤＭＡバス要求信号がアサートされる。非同期サンプ
ルされたＤＭＡバス要求信号がデアサートされた後、Ｄ
ＭＡデマンド転送終了と判断されると、バス調停が行わ
れる。っバス調１０− 停の結果、ＤＭＡ以外のバス要求テバイスがバス調停の
勝者になると、ＤＭＡバスアクノレッジ信号がデアサー
トされる。次回のバス要求としてＤＭＡバス要求信号を
再びアサートする場合は、若干のＤＭＡバス要求信号デ
アサート期間を保証すればよい。若干のＤＭＡバス要求
信号デアサート期間とは、ＤＭＡバス要求信号デアサー
トによって非同期サンプルされたＤＭＡバス要求信号が
デアサートされるのに充分な期間という意味である。
ＤＭＡバス要求信号がデアサートされたことがバス調停
勝者決定回路２の動作クロックの立ち上がりエツジでサ
ンプルできない場合、同期サンプルされたＤＭＡバス要
求信号はデアサートされないが、非同期サンプルされた
ＤＭＡバス要求信号はデアサートされてＤＭＡデマンド
転送終了と判断される。そして、次回のバス調停時には
、同期サンプルされたＤＭＡバス要求信号がアサートさ
れている為にＤＭＡのバス要求が発生していると判断さ
れる。
勝者決定回路２の動作クロックの立ち上がりエツジでサ
ンプルできない場合、同期サンプルされたＤＭＡバス要
求信号はデアサートされないが、非同期サンプルされた
ＤＭＡバス要求信号はデアサートされてＤＭＡデマンド
転送終了と判断される。そして、次回のバス調停時には
、同期サンプルされたＤＭＡバス要求信号がアサートさ
れている為にＤＭＡのバス要求が発生していると判断さ
れる。
第３図に、サンプル回路４の一例のブロック図を示す。
第３図の例では、ＤＭＡバス要求信号とＤＭＡバスアク
ノレッジ信号はＬｏｗレベルになった時に、アサートさ
れたとする。ＤＭＡバス要求信号がアサートされたらＤ
−フリップフロップのクロック入力が有効になる。ＤＭ
Ａバス要求信号がアサートされている期間に、ＤＭＡバ
スアクノレッジ信号がアサートされたらＤ−フリップフ
ロップのＱ出力がアサートされる。その後、ＤＭＡバス
要求信号がデアサートされたらＤ−フリップフロップの
Ｑ出力がデアサートされる。Ｄ−フリップフロップのＱ
出力がアサートされている時は、デマンド転送要求のバ
ス要求が発生しているとする。
ノレッジ信号はＬｏｗレベルになった時に、アサートさ
れたとする。ＤＭＡバス要求信号がアサートされたらＤ
−フリップフロップのクロック入力が有効になる。ＤＭ
Ａバス要求信号がアサートされている期間に、ＤＭＡバ
スアクノレッジ信号がアサートされたらＤ−フリップフ
ロップのＱ出力がアサートされる。その後、ＤＭＡバス
要求信号がデアサートされたらＤ−フリップフロップの
Ｑ出力がデアサートされる。Ｄ−フリップフロップのＱ
出力がアサートされている時は、デマンド転送要求のバ
ス要求が発生しているとする。
第３図のようにすることによって、ＤＭＡバス要求信号
とＤＭＡバスアクノレッジ信号を入力してＤＭＡバス要
求信号を非同期サンプルし、ＤＭＡバスアクノレッジ信
号がアサートされた以降に一度デアサートされ再びアサ
ートされたＤＭＡバス要求信号はＤＭＡデマンド転送要
求のバス要求でないと判断できることは明白である。
とＤＭＡバスアクノレッジ信号を入力してＤＭＡバス要
求信号を非同期サンプルし、ＤＭＡバスアクノレッジ信
号がアサートされた以降に一度デアサートされ再びアサ
ートされたＤＭＡバス要求信号はＤＭＡデマンド転送要
求のバス要求でないと判断できることは明白である。
以上説明したように本発明は、ＤＭＡデマンド転送制御
に使用するＤＭＡバス要求信号をバス調停勝者決定回路
の動作クロックに対して非同期にサンプルすることによ
って、ＤＭＡバス要求信号がバス調停勝者決定回路の動
作クロックに対して非同期にアサート及びデアサートで
きるため、ＤＭＡバス要求デバイスはＤＭＡバス要求信
号のデアサート期間がバス調停勝者決定回路の動作クコ
ツクでサンプル可能なタイミングでＤＭＡバス要求信号
を出力する回路にする必要がないという効果がある。ま
た、ＤＭＡバス要求信号を一度デアサートした後に再び
アサートする場合にはＤＭＡサイクル実行中であっても
次回のバス要求としてＤＭＡバス要求信号を早くアサー
トできる効果もある。
に使用するＤＭＡバス要求信号をバス調停勝者決定回路
の動作クロックに対して非同期にサンプルすることによ
って、ＤＭＡバス要求信号がバス調停勝者決定回路の動
作クロックに対して非同期にアサート及びデアサートで
きるため、ＤＭＡバス要求デバイスはＤＭＡバス要求信
号のデアサート期間がバス調停勝者決定回路の動作クコ
ツクでサンプル可能なタイミングでＤＭＡバス要求信号
を出力する回路にする必要がないという効果がある。ま
た、ＤＭＡバス要求信号を一度デアサートした後に再び
アサートする場合にはＤＭＡサイクル実行中であっても
次回のバス要求としてＤＭＡバス要求信号を早くアサー
トできる効果もある。
第１図は本発明の一実施例のブロック図、第２３
図は本実施例の信号タイミングを示す図、第３図はサン
プル回路４の一例のブロック図、第４図は従来のバス調
停回路のブロック図および第５図は従来のバス調停回路
の信号タイミングを示す図である。 ■・・・・・・サンプル回路Ａ、 ２・・・・・・バス
調停勝者決定回路、３・・・・・・ＤＭＡデマンド転送
制御回路、４・・・・・・サンプル回路Ｂ、５・・・・
・・ＤＭＡバス要求信号、６・・・・・・同期サンプル
されたＤＭＡバス要求信号、７・・・・・・ＤＭＡバス
アクノレッジ信号、８・・・・・・ＤＭＡデマンド転送
指示信号、９・・・・・・非同期サンプルされたＤＭＡ
バス要求信号、１０・・・・・・Ｄ−フリップフロップ
。
プル回路４の一例のブロック図、第４図は従来のバス調
停回路のブロック図および第５図は従来のバス調停回路
の信号タイミングを示す図である。 ■・・・・・・サンプル回路Ａ、 ２・・・・・・バス
調停勝者決定回路、３・・・・・・ＤＭＡデマンド転送
制御回路、４・・・・・・サンプル回路Ｂ、５・・・・
・・ＤＭＡバス要求信号、６・・・・・・同期サンプル
されたＤＭＡバス要求信号、７・・・・・・ＤＭＡバス
アクノレッジ信号、８・・・・・・ＤＭＡデマンド転送
指示信号、９・・・・・・非同期サンプルされたＤＭＡ
バス要求信号、１０・・・・・・Ｄ−フリップフロップ
。
Claims (1)
- ＤＭＡバス要求信号とＤＭＡバスアクノレッジ信号との
ハンドシェイク方式でＤＭＡ転送に関するバス調停を行
い、前記ＤＭＡバスアクノレッジ信号をアサートした以
降にＤＭＡデマンド転送サイクルに対応する期間中、前
記ＤＭＡバス要求信号がアサートされ続けられることに
よってＤＭＡデマンド転送要求であると判断するバス調
停回路において、前記ＤＭＡバス要求信号を入力して同
期サンプルされたＤＭＡバス要求信号を出力する第１の
サンプル手段と、前記ＤＭＡバス要求信号と前記ＤＭＡ
バスアクノレッジ信号を入力して非同期サンプルされた
ＤＭＡバス要求信号を出力して、前記ＤＭＡバスアクノ
レッジ信号がアサートされた以降に前記ＤＭＡバス要求
信号が一度デアサートされ再びアサートされた場合には
前記ＤＭＡデマンド転送要求のバス要求ではなくて次回
のバス要求が発生していると判断する第２のサンプル手
段と、前記非同期サンプルされたＤＭＡバス要求信号を
入力してＤＭＡデマンド転送指示信号を出力するＤＭＡ
デマンド転送制御手段と、前記同期サンプルされたＤＭ
Ａバス要求信号と前記ＤＭＡデマンド転送指示信号とを
入力して前記ＤＭＡバスアクノレッジ信号を出力するバ
ス調停勝者決定手段とを備えたことを特徴とするバス調
停回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2019793A JP2567119B2 (ja) | 1990-01-29 | 1990-01-29 | バス調停回路 |
| US07/647,100 US5253356A (en) | 1990-01-29 | 1991-01-29 | Direct memory access (DMA) request controlling arrangement including sample and hold circuits and capable of handling immediately successive DMA requests |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2019793A JP2567119B2 (ja) | 1990-01-29 | 1990-01-29 | バス調停回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03223949A true JPH03223949A (ja) | 1991-10-02 |
| JP2567119B2 JP2567119B2 (ja) | 1996-12-25 |
Family
ID=12009224
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2019793A Expired - Lifetime JP2567119B2 (ja) | 1990-01-29 | 1990-01-29 | バス調停回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5253356A (ja) |
| JP (1) | JP2567119B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1164492A1 (en) * | 1999-12-17 | 2001-12-19 | Sony Corporation | Device and method for processing information and recorded medium |
| JP2010113435A (ja) * | 2008-11-05 | 2010-05-20 | Sanyo Electric Co Ltd | メモリアクセス装置 |
| US8612658B1 (en) * | 2010-08-24 | 2013-12-17 | Amazon Technologies, Inc. | Interrupt reduction |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4558412A (en) * | 1978-12-26 | 1985-12-10 | Honeywell Information Systems Inc. | Direct memory access revolving priority apparatus |
| US4417304A (en) * | 1979-07-30 | 1983-11-22 | International Business Machines Corporation | Synchronous cycle steal mechanism for transferring data between a processor storage unit and a separate data handling unit |
| US4428044A (en) * | 1979-09-20 | 1984-01-24 | Bell Telephone Laboratories, Incorporated | Peripheral unit controller |
| US4414664A (en) * | 1981-02-23 | 1983-11-08 | Genrad, Inc. | Wait circuitry for interfacing between field maintenance processor and device specific adaptor circuit |
| US4611279A (en) * | 1983-04-14 | 1986-09-09 | International Business Machines Corporation | DMA asynchronous mode clock stretch |
| US4811204A (en) * | 1984-08-16 | 1989-03-07 | Vadem Corporation | Direct memory access and display system |
-
1990
- 1990-01-29 JP JP2019793A patent/JP2567119B2/ja not_active Expired - Lifetime
-
1991
- 1991-01-29 US US07/647,100 patent/US5253356A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| US5253356A (en) | 1993-10-12 |
| JP2567119B2 (ja) | 1996-12-25 |
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