JPH02183844A - デコード信号制御方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 Ａ、産業上の利用分野 本発明は、複数の周辺装置をデコード信号により選択し
て制御する汎用コンピュータシステムのデコード信号制
御方法に関し、特に、未確定データによる誤動作を防止
したデコード信号制御方法に関する。

Ｂ１発明のｗ１要 本発明は、複数の周辺装置をデコード信号により選択し
て制御する汎用コンピュータシステムのデコード信号制
御方法において、 プロセッサからのアドレスラッチイネーブル信号で出力
をクリアされるフリップフロップとそのフリップフロッ
プ出力でデコード信号を限定するゲート手段とで成るデ
コード信号制御回路を備え、データ出力の確定後にデコ
ード信号を周辺装置へ送ることにより、 データが確定中にのみデコード信号を出力し、デバイス
を選択した後のデータは必ず確定になっていて、その出
力をパルスとして扱うレジスタでもシステム構成に参加
でき、誤動作を生じる恐れのない技術を提供するもので
ある。

Ｃ１従来の技術 一般に、マイクロコンビュータノステムの構成は、第３
図に示す如く、プロセッサ（以下ＣＩ）　Ｕと略称する
）３１にアドレスバス３２及びデータバス３３を介して
メモリ（ＲＡＭ）　３４　、３５や、レジスタ３６．書
込みレジスタ３７等が周辺装置として接続され、書込み
レジスタ３７に他の入出力手段（以下Ｉ１０と略称する
）３８が接続されている。それらの周辺装置の選択は、
ＣＰ　Ｕ３１にコントロール信号線で接続されたデコー
ダ３９によって行われる。デコーダ３９はアドレスバス
３２にも接続されていて、アドレスバス３２からのアド
レスデータによりいずれの周辺装置を選択するかを決定
し、コントロール信号の指令後に、各周辺装置に対する
出力線にデコード信号を出力する。

Ｄ１発明が解決しようとする課題 上記の選択方法では、ＲＡ　Ｍ等のメモリを選択する場
合には特に大きな問題はないが、第４図に示すような書
込みレジスタを選択ケる場合には課題が存在する。第４
図中、４１はＣＰＵ、４２はアドレスバス、４３はデー
タバス、４４は書込みレジスタ、４５はデコーダで、そ
れぞれ第３図に示した各部に相当し、他のＩｌｏをコン
トロールしようとする場合は、デコーダ４５により吉込
みレジスタ４４を選択し、この吉込みレジスタ１１４に
ＣＰＵ４１からデータバス４３を介してデータを書込む
が、この書込みレジスタ４４からの出力データに未確定
部分を発生するのが課題である。

第５図は上記従来例のタイムヂャートで、図中（１１）
又は（Ｌ）を付された波形は該記号で示されるとき真で
あることを意味する。第１段は前記ＣＰＵ４１のクロッ
クである。

ここで、ＣＰＵ４１から出力されるデータには第３段に
示すような未確定部分が存在し、更にそのデータが出力
されるのと相前後して、デコーダ４５を操作する第４段
のコントロール信号が出力されるため、デコーダ４５は
、そのコントロール信号を受けて、第５段に示すような
タイミングでデコード信号を出力する。一方、占込みレ
ジスタ４４の＋Ｍ成は、デコード信号の反転信号とデー
タ入力とのＮ　Ａ　Ｎ　Ｄをとって出力するようになっ
ているので、上記の場合、吉込みレジスタ４４のデータ
出力ら第６段に点線で示すように未確定部分を含んでし
まう恐れがある。

未確定部分を含んだデータが出力された場合、これを受
けるＩｌｏか第６段に示すデータ出力の立上がりで動作
するようになっていれば問題ないが、Ｉｌｏが第６段に
示すデータ出力の立下がりで動作するようになっている
と、未確定部分による点線のタイミングで動作し、Ｉｌ
ｏの動作不良を起こしてしまう。

このように、従来のアドレスデコード回路から出力され
るデコード信号は、前記タイムチャートに示す如く、デ
ータが確定する以前に出力されるため、メモリをアクセ
スする場合は問題ないが、パルスを扱うレジスタの場合
は、誤パルスを出力してしまう恐れがある。

本発明は、このような課題に鑑みて創案されたもので、
データが確定中のみデコード信号を出力し、デバイスを
選択した後のデータは必ず確定になっていて、その出力
をパルスとして扱うレジスタでもシステム構成に参加で
き、誤動作を生じる恐れがないデコード信号制御方法を
提供することを目的としている。

９１課題を解決するための手段 本発明における上記課題を解決するための手段は、複数
の周辺装置をデコード信号により選択し、プロセッサか
らのデータ信号により制御する汎用コンピュータシステ
ムのデコード信号制御方法において、プロセッサからの
アドレスラッチイネーブル信号で出力をクリアされるフ
リップフロップ及びそのフリップ７０ツブ出力でデコー
ド信号を限定するゲート手段で成るデコード信号制御回
路を備え、データ出力の確定後にデコード信号を周辺装
置へ送るデコード信号制御方法によるものとする。

１１作用 本発明は、デコーダと周辺装置の間にデコード信号制御
回路を介設し、デコーダの出力したデコード信号の立下
がりを遅くするもので、通常使用されているデコーダの
出力とフリップフロップの出力のＡＮＤをとるように構
成し、一方で、そのフリップフロップの出力をアドレス
ラッチイネーブル信号でクリアすることにより、データ
が確定した後でのみデコード信号を得られるようにした
しのである。

アドレスラッチイネーブル信号がアクティブのときフリ
ップフロップの出力をクリアし、該信号が非アクティブ
になって最初のＣＰＵクロックの立上がりで同期しで立
上がるようにし、フリップフロップの出力と前記デコー
ド信号とのＮＡＮＤをとることにより、出力デコード信
号の立下がりをＣＰＵクロックの次の周期まで遅らせる
ことが可能になり、その結果、デコード信号が立下がる
のはデータが確定した後になる。

Ｇ、実施例 以下、図面を参照して、本発明の実施例を詳細に説明す
る。

第１図は、本発明を実施した汎用コンピュータシステム
の一例を示ケ構成図である。同図において、ＩはＣＰＵ
、２はアドレスバス、３はデータバス、４はデコーダ、
５は他の■１０（図示せず）へデータ出力するレジスタ
で、それぞれ従来例で示した各部に相当する。レジスタ
５は、デコード信号の反転入力とデータ入力とのＮＡＮ
Ｄをとることにより、所定のタイミングでデータ出力す
るものである。

本実施例では、その他にデコーダ４とレジスタ５との間
に、本発明のデコード信号制御回路６ｈ＜介設されてい
る。本発明のデコード信号制御回路６は、フリップフロ
ップ６１とゲート手段としてのＮＡＮＤゲート６２で成
り、フリップフロップ６１はＣＰＵ　Ｉからのクロック
信号に同期すると共に該ＣＰＵ１からのアドレスラッチ
イネーブルの反転信号でオン／オフされる（従って、該
信号がアクティブであれば、その反転信号に対応してフ
リップフロップ６１はオフになり、その出力はクリアさ
れる）。ＮＡＮＤゲート６２は、インバータを介して前
記デコーダ４からデコード信号を入力され、その反転信
号とフリップフロップ６１のＱ出力とのＮＡＮＤをとっ
て、新たなデコード信号として前記レジスタ５へ出力す
る。

第２図は、上記実施例の動作のタイムチャートである。

以下、第１図及び第２図を参照しながら本実施例を説明
する。

第１図に示すｃｐｕｔは、第２図の第２段に示すような
アドレス信号を出力すると同時に、他の装置がこのアド
レスをラッチするようにアドレスラッチイネーブル信号
を出力する。このアドレスラッチイネーブル信号により
、前記デコード信号制御回路６内のフリップフロップ６
１は、第２図の第７段に示す如（クリアされる。クロッ
ク信号の周期′ｒｌの終点で、第５段に示すコントロー
ル信号が出力され、これを受けて、デコーダ４からデコ
ード信号Ａが第６段に示す如く出力される。

この時点で、第４段のアドレスラッチイネーブル信号は
停止され、フリップフロップ６Ｉのクリアは解除される
か、該フリップフロップ６１は次のクロック信号Ｔ２ま
で動作しないため、デコード信号の反転信号Ａ′　とフ
リップフロップ６１出力信号とのＮＡＮＤによりゲート
手段６２から出力される筈のデコード信号Ｂはまだ出力
されない。

そ１．て、第２図の第１段及び第７段で示すように、次
のクロック信号Ｔ２てフリップフロップ６１が動作する
と、第２図の第８段に示す如くデコート信号Ｂが初めて
出力される。

このように、本発明はフリップフロップによりデコード
信号を遅くし、ＣＰＵのクロックに合致した確定データ
信号に対応させて出力するもので、装置としても通常の
デコード回路に実施例の如きデコード信号制御回路を付
設し、必要な場合だけ使用すればよく、データが確定中
にのみデコード信号が出力されるため、出力をパルスと
して扱うレジスタをシステムに構成でき、デバイスを選
択した後のデータは必ず確定になっていて、誤動作を生
じる恐れがない。

Ｈ３発明の詳細 な説明したとおり、本発明によれば、データが確定中に
のみデコード信号が出力されろため、デバイスを選択後
のデータは必Ｖ確定になっていて、出力をパルスとして
扱うレジスタもシステムに構成でき、誤動作を生じる恐
れのないデコード信号制御方法を提供することができろ
。

【図面の簡単な説明】

第１図は本発明の一実施例の構成図、第２図はそのタイ
ムチャート、第３図は一般例の構成図、第４図は従来例
の構成図、第５図はそのタイムチャートである。 １．３１．４１・・・ＣＰＵ、２，３２．４２・・・ア
ドレスバス、３，３３．４３・・・データバス、４゜３
９．４５・・・デコーダ、５，３７．４４・・・書込み
レジスタ、６・・・デコード信号制御回路、６１・・・
フリップフロップ、６２・・ＮＡＮＤゲート。 第 図 第３図

Claims (1)

【特許請求の範囲】
1. （１）複数の周辺装置をデコード信号により選択し、プ
   ロセッサからのデータ出力により制御する汎用コンピュ
   ータシステムのデコード信号制御方法において、プロセ
   ッサからのアドレスラッチイネーブル信号で出力をクリ
   アされるフリップフロップ及びそのフリップフロップ出
   力でデコード信号を限定するゲート手段で成るデコード
   信号制御回路を備え、データ出力の確定後にデコード信
   号を周辺装置へ送ることを特徴とするデコード信号制御
   方法。