JP2001134341A - クロック供給方式 - Google Patents
クロック供給方式Info
- Publication number
- JP2001134341A JP2001134341A JP31656299A JP31656299A JP2001134341A JP 2001134341 A JP2001134341 A JP 2001134341A JP 31656299 A JP31656299 A JP 31656299A JP 31656299 A JP31656299 A JP 31656299A JP 2001134341 A JP2001134341 A JP 2001134341A
- Authority
- JP
- Japan
- Prior art keywords
- clock
- ssram
- output
- address
- signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
- Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
- Y02D10/00—Energy efficient computing, e.g. low power processors, power management or thermal management
Landscapes
- Memory System (AREA)
Abstract
(57)【要約】
【課題】クロックに基づき動作する複数の同期式ＳＲＡ
Ｍ（ＳＳＲＡＭ）を採用する情報処理装置における電磁
妨害波（ＥＭＩ）および消費電力を低減するクロック供
給方式を提供する。 【解決手段】プロセッサ／メモリコントローラ１から出
力されるアドレスを、アドレスデコーダ２でデコード
し、複数のＳＳＲＡＭ１０乃至１３のうちアクセス対象
となるＳＳＲＡＭへのＳＳＲＡＭ選択信号２０乃至２３
から、クロック供給回路４によって、アクセス対象とな
っているＳＳＲＡＭにのみクロックを供給する。
Ｍ（ＳＳＲＡＭ）を採用する情報処理装置における電磁
妨害波（ＥＭＩ）および消費電力を低減するクロック供
給方式を提供する。 【解決手段】プロセッサ／メモリコントローラ１から出
力されるアドレスを、アドレスデコーダ２でデコード
し、複数のＳＳＲＡＭ１０乃至１３のうちアクセス対象
となるＳＳＲＡＭへのＳＳＲＡＭ選択信号２０乃至２３
から、クロック供給回路４によって、アクセス対象とな
っているＳＳＲＡＭにのみクロックを供給する。
Description
【０００１】
【発明の属する技術分野】本発明はクロック供給方式、
特に情報処理装置で使用する複数の同期式ＳＲＡＭ（本
明細書中ではＳＳＲＡＭという）へのクロック供給方式
に関する。
特に情報処理装置で使用する複数の同期式ＳＲＡＭ（本
明細書中ではＳＳＲＡＭという）へのクロック供給方式
に関する。
【０００２】
【従来の技術】近年、情報処理装置は、マルチメディア
情報化社会に向けて、高速且つ高機能化が急速に進んで
いる。これらの装置から発生する電磁ノイズによって、
情報処理装置、受信機等へ障害を引き起こす可能性があ
る。このため、情報処理装置から発生する電磁妨害波
（ＥＭＩ：Electro-Magnetic Immunity）に対する規制
措置が採られるようになっている。
情報化社会に向けて、高速且つ高機能化が急速に進んで
いる。これらの装置から発生する電磁ノイズによって、
情報処理装置、受信機等へ障害を引き起こす可能性があ
る。このため、情報処理装置から発生する電磁妨害波
（ＥＭＩ：Electro-Magnetic Immunity）に対する規制
措置が採られるようになっている。
【０００３】従来、この種のクロック供給方式は、情報
処理装置において、複数の回路素子へのクロック供給を
制御することを目的として用いられている。例えば、特
開平２−１５５３０８号公報には、クロック分配回路が
開示されている。このクロック分配回路では、外部から
供給される基本クロックを分配先に分配するクロック分
配手段と、基本クロックをカウント（計数）してクロッ
クの分配出力のタイミングを設定するカウンタ手段と、
カウンタによって定められたタイミング毎にクロックを
出力するか否かを分配先毎に設定するマスク手段と、こ
のマスク手段によってマスクされたクロック又はクロッ
ク分配手段によって分配されたクロックのいずれかを選
択してそれぞれの分配先に出力するクロック選択手段と
により、任意のクロックを任意の分配先に供給するよう
にしている。
処理装置において、複数の回路素子へのクロック供給を
制御することを目的として用いられている。例えば、特
開平２−１５５３０８号公報には、クロック分配回路が
開示されている。このクロック分配回路では、外部から
供給される基本クロックを分配先に分配するクロック分
配手段と、基本クロックをカウント（計数）してクロッ
クの分配出力のタイミングを設定するカウンタ手段と、
カウンタによって定められたタイミング毎にクロックを
出力するか否かを分配先毎に設定するマスク手段と、こ
のマスク手段によってマスクされたクロック又はクロッ
ク分配手段によって分配されたクロックのいずれかを選
択してそれぞれの分配先に出力するクロック選択手段と
により、任意のクロックを任意の分配先に供給するよう
にしている。
【０００４】
【発明が解決しようとする課題】しかし、斯かる従来技
術には幾つかの問題点を有する。先ず、各クロック出力
信号単位に、クロックを出力するか否かの制御を行うこ
とができない。その理由は、全てのクロック出力制御
を、１つの共通信号で行っているからである。また、各
クロック出力制御を動的に切り替えることができない。
その理由は、クロック出力制御は、予めある値を設定し
ておく定数設定回路と、カウンタの値の比較によって行
っているためである。
術には幾つかの問題点を有する。先ず、各クロック出力
信号単位に、クロックを出力するか否かの制御を行うこ
とができない。その理由は、全てのクロック出力制御
を、１つの共通信号で行っているからである。また、各
クロック出力制御を動的に切り替えることができない。
その理由は、クロック出力制御は、予めある値を設定し
ておく定数設定回路と、カウンタの値の比較によって行
っているためである。
【０００５】
【発明の目的】従って、本発明の目的は、電磁妨害波の
発生および消費電力を低減可能にしたクロック供給方式
を提供することにある。また、本発明の他の目的は、ク
ロックの供給／停止の切り替えを動的に行うことが可能
であるクロック供給方式を提供することである。
発生および消費電力を低減可能にしたクロック供給方式
を提供することにある。また、本発明の他の目的は、ク
ロックの供給／停止の切り替えを動的に行うことが可能
であるクロック供給方式を提供することである。
【０００６】
【課題を解決するための手段】本発明は、それぞれアド
レスバスおよびデータバスに接続された複数のＳＳＲＡ
Ｍにプロセッサ／メモリコントローラからアクセスする
情報処理装置のクロック供給方式であって、アドレスバ
スに接続されたアドレスデコーダと、このアドレスデコ
ーダに接続され複数のＳＳＲＡＭにクロックを選択的に
供給するクロック供給回路とを備え、このクロック供給
回路は、プロセッサ／メモリコントローラがアクセス対
象とするＳＳＲＡＭのみにクロックを供給する。
レスバスおよびデータバスに接続された複数のＳＳＲＡ
Ｍにプロセッサ／メモリコントローラからアクセスする
情報処理装置のクロック供給方式であって、アドレスバ
スに接続されたアドレスデコーダと、このアドレスデコ
ーダに接続され複数のＳＳＲＡＭにクロックを選択的に
供給するクロック供給回路とを備え、このクロック供給
回路は、プロセッサ／メモリコントローラがアクセス対
象とするＳＳＲＡＭのみにクロックを供給する。
【０００７】このクロック供給回路は、クロック発生器
からのクロックを分配する複数のクロックバッファと、
アドレスデコーダの出力でアクセス対象のＳＳＲＡＭの
みにクロックを選択的に供給するクロックマスク回路と
を備えることを特徴とする。好ましくは、このクロック
マスク回路は、クロックとＳＳＲＡＭ選択信号とを入力
とするフリップフロップ、このフリップフロップの出力
とＳＳＲＡＭ選択信号を入力とするＡＮＤゲートおよび
このＡＮＤゲートの出力とクロックを入力とするＯＲゲ
ートを備える。また、このフリップフロップは、Ｄ形フ
リップフロップである。更に、クロップマスク回路は、
プロセッサ／メモリコントローラからのバースト信号を
も入力とする。
からのクロックを分配する複数のクロックバッファと、
アドレスデコーダの出力でアクセス対象のＳＳＲＡＭの
みにクロックを選択的に供給するクロックマスク回路と
を備えることを特徴とする。好ましくは、このクロック
マスク回路は、クロックとＳＳＲＡＭ選択信号とを入力
とするフリップフロップ、このフリップフロップの出力
とＳＳＲＡＭ選択信号を入力とするＡＮＤゲートおよび
このＡＮＤゲートの出力とクロックを入力とするＯＲゲ
ートを備える。また、このフリップフロップは、Ｄ形フ
リップフロップである。更に、クロップマスク回路は、
プロセッサ／メモリコントローラからのバースト信号を
も入力とする。
【０００８】
【発明の実施の形態】以下、本発明によるクロック供給
方式の好適実施形態例の構成および動作を、添付図を参
照して詳細に説明する。
方式の好適実施形態例の構成および動作を、添付図を参
照して詳細に説明する。
【０００９】先ず、図１は、本発明によるクロック供給
方式の第１実施形態例の構成を示すブロック図である。
この実施形態例のクロック供給方式は、プロセッサ／メ
モリコントローラ１、アドレスデコーダ２、クロック発
生器３、クロック供給回路４、アドレスバス５、データ
バス６および複数のＳＳＲＡＭ１０乃至１３より構成さ
れる。また、図１中のクロック供給回路４の詳細構成を
図２にブロック図で示す。即ち、このクロック供給回路
４は、クロック発生器３からの基本クロック８が入力さ
れるｎ個（複数）のクロックバッファ４０ａ乃至４０ｎ
を含むクロック分配回路群４０と、ｎ個のクロックマス
ク回路５０ａ乃至５０ｎを含むクロックマスク回路群５
０とにより構成される。
方式の第１実施形態例の構成を示すブロック図である。
この実施形態例のクロック供給方式は、プロセッサ／メ
モリコントローラ１、アドレスデコーダ２、クロック発
生器３、クロック供給回路４、アドレスバス５、データ
バス６および複数のＳＳＲＡＭ１０乃至１３より構成さ
れる。また、図１中のクロック供給回路４の詳細構成を
図２にブロック図で示す。即ち、このクロック供給回路
４は、クロック発生器３からの基本クロック８が入力さ
れるｎ個（複数）のクロックバッファ４０ａ乃至４０ｎ
を含むクロック分配回路群４０と、ｎ個のクロックマス
ク回路５０ａ乃至５０ｎを含むクロックマスク回路群５
０とにより構成される。
【００１０】アドレスデコーダ２は、プロセッサ／メモ
リコントローラ１からアドレスバス５に出力されるアド
レスをデコ−ド（復号）し、アクセス対象となるＳＳＲ
ＡＭ１０乃至１３へのＳＳＲＡＭ選択信号２０乃至２３
を有効とする機能を有する。クロック供給回路４は、ク
ロック発生器３から生成される基本クロック８をＳＳＲ
ＡＭ１０乃至１３に分配出力する。また、ＳＳＲＡＭ選
択信号２０乃至２３から、ＳＳＲＡＭ１０乃至１３のう
ちアクセス対象となっているＳＳＲＡＭにのみ、ＳＳＲ
ＡＭクロック３０乃至３３を出力する機能をも有する。
プロセッサ／メモリコントローラ１から出力されるリー
ド／ライト信号およびバイトライト信号等のＳＳＲＡＭ
制御信号７によって、ＳＳＲＡＭ１０乃至１３は、リー
ド／ライト、バイトライト制御が行われ、リード／ライ
ト時のデータは、データバス６経由で転送される。
リコントローラ１からアドレスバス５に出力されるアド
レスをデコ−ド（復号）し、アクセス対象となるＳＳＲ
ＡＭ１０乃至１３へのＳＳＲＡＭ選択信号２０乃至２３
を有効とする機能を有する。クロック供給回路４は、ク
ロック発生器３から生成される基本クロック８をＳＳＲ
ＡＭ１０乃至１３に分配出力する。また、ＳＳＲＡＭ選
択信号２０乃至２３から、ＳＳＲＡＭ１０乃至１３のう
ちアクセス対象となっているＳＳＲＡＭにのみ、ＳＳＲ
ＡＭクロック３０乃至３３を出力する機能をも有する。
プロセッサ／メモリコントローラ１から出力されるリー
ド／ライト信号およびバイトライト信号等のＳＳＲＡＭ
制御信号７によって、ＳＳＲＡＭ１０乃至１３は、リー
ド／ライト、バイトライト制御が行われ、リード／ライ
ト時のデータは、データバス６経由で転送される。
【００１１】図２に示すクロック供給回路４において、
クロック分配回路群４０は、基本クロック８をクロック
バッファ４０ａ乃至４０ｎによって複数の分配クロック
に分配する。また、クロックマスク回路群５０の各クロ
ックマスク回路５０ａ乃至５０ｎには、ＳＳＲＡＭ選択
信号２０乃至２３と、分配クロック８０乃至８３が入力
される。そして、ＳＳＲＡＭ選択信号２０乃至２３が有
効になった場合のみ、ＳＳＲＡＭ１０乃至１３にＳＳＲ
ＡＭクロック３０乃至３３として基本クロック８を出力
する。
クロック分配回路群４０は、基本クロック８をクロック
バッファ４０ａ乃至４０ｎによって複数の分配クロック
に分配する。また、クロックマスク回路群５０の各クロ
ックマスク回路５０ａ乃至５０ｎには、ＳＳＲＡＭ選択
信号２０乃至２３と、分配クロック８０乃至８３が入力
される。そして、ＳＳＲＡＭ選択信号２０乃至２３が有
効になった場合のみ、ＳＳＲＡＭ１０乃至１３にＳＳＲ
ＡＭクロック３０乃至３３として基本クロック８を出力
する。
【００１２】次に、図３は、図２におけるクロックマス
ク回路群５０内の１つのクロックマスク回路、例えばク
ロックマスク回路５０ａの詳細構成を示すブロック図で
ある。このクロックマスク回路５０ａは、Ｄ形フリップ
フロップ（Ｄ−Ｆ／Ｆ）５１、ＡＮＤゲート５２および
ＯＲゲート５３より構成される。Ｄ−Ｆ／Ｆ５１のクロ
ック（Ｃ）端子には、分配クロック８０が、データ
（Ｄ）入力端子には、ＳＳＲＡＭ選択信号２０が入力さ
れる。その結果、Ｄ−Ｆ／Ｆ５１の出力（Ｑ）端子から
は、ＳＳＲＡＭ選択信号２０の１クロック時間遅れした
信号５４が出力される。ＡＮＤゲート５２には、ＳＳＲ
ＡＭ選択信号２０とＤ−Ｆ／Ｆ５１の出力信号５４が入
力され、それら両信号の論理積（ＡＮＤ）出力、即ちク
ロック許可信号５５が分配クロック８０と共にＯＲゲー
ト５３に入力される。このクロック許可信号５５には、
ＳＳＲＡＭ選択信号２０の有効（Ｌ）を１クロック時間
後ろに引き伸ばした信号が出力されることになる。ＯＲ
ゲート５３により、クロック許可信号５５がＬの期間、
分配クロック８０が、ＳＳＲＡＭクロック３０として、
ＯＲゲート５３又はクロックマスク回路５０ａから出力
される。それ以外の期間は、Ｈが出力される。換言する
と、クロックマスク回路５０ａ乃至５０ｎでは、ＳＳＲ
ＡＭ選択信号２０乃至２３が、有効（Ｌ）の１クロック
時間後ろに引き伸ばした期間で、分配クロック８０をＳ
ＳＲＡＭクロックとして出力する機能を有している。
ク回路群５０内の１つのクロックマスク回路、例えばク
ロックマスク回路５０ａの詳細構成を示すブロック図で
ある。このクロックマスク回路５０ａは、Ｄ形フリップ
フロップ（Ｄ−Ｆ／Ｆ）５１、ＡＮＤゲート５２および
ＯＲゲート５３より構成される。Ｄ−Ｆ／Ｆ５１のクロ
ック（Ｃ）端子には、分配クロック８０が、データ
（Ｄ）入力端子には、ＳＳＲＡＭ選択信号２０が入力さ
れる。その結果、Ｄ−Ｆ／Ｆ５１の出力（Ｑ）端子から
は、ＳＳＲＡＭ選択信号２０の１クロック時間遅れした
信号５４が出力される。ＡＮＤゲート５２には、ＳＳＲ
ＡＭ選択信号２０とＤ−Ｆ／Ｆ５１の出力信号５４が入
力され、それら両信号の論理積（ＡＮＤ）出力、即ちク
ロック許可信号５５が分配クロック８０と共にＯＲゲー
ト５３に入力される。このクロック許可信号５５には、
ＳＳＲＡＭ選択信号２０の有効（Ｌ）を１クロック時間
後ろに引き伸ばした信号が出力されることになる。ＯＲ
ゲート５３により、クロック許可信号５５がＬの期間、
分配クロック８０が、ＳＳＲＡＭクロック３０として、
ＯＲゲート５３又はクロックマスク回路５０ａから出力
される。それ以外の期間は、Ｈが出力される。換言する
と、クロックマスク回路５０ａ乃至５０ｎでは、ＳＳＲ
ＡＭ選択信号２０乃至２３が、有効（Ｌ）の１クロック
時間後ろに引き伸ばした期間で、分配クロック８０をＳ
ＳＲＡＭクロックとして出力する機能を有している。
【００１３】次に、図１乃至図３に示した、本発明によ
るクロック供給方式の第１実施形態例の動作を、図４の
タイミングチャートを参照して説明する。図４中、
（ａ）は、基本クロック８である。（ｂ）は、アドレス
バス５のアドレスである。（ｃ）は、メモリ制御信号で
ある。（ｄ）は、ＳＳＲＡＭ選択信号２０である。
（ｅ）および（ｆ）は、夫々Ｄ−Ｆ／Ｆ５１の出力５４
およびＡＮＤゲート５２からのクロック許可信号５５で
ある。（ｇ）は、ＳＳＲＡＭクロック３０である。
（ｈ）は、ＳＳＲＡＭ選択信号２１である。（ｉ）およ
び（ｊ）は、夫々次のクロックマスク回路、例えば５０
ｂに含まれるＤ−Ｆ／Ｆ５１の出力５４およびＡＮＤゲ
ート５２のクロック許可信号５５である。（ｋ）は、Ｓ
ＳＲＡＭクロック３１である。また、（ｌ）は、データ
バス６のデータである。
るクロック供給方式の第１実施形態例の動作を、図４の
タイミングチャートを参照して説明する。図４中、
（ａ）は、基本クロック８である。（ｂ）は、アドレス
バス５のアドレスである。（ｃ）は、メモリ制御信号で
ある。（ｄ）は、ＳＳＲＡＭ選択信号２０である。
（ｅ）および（ｆ）は、夫々Ｄ−Ｆ／Ｆ５１の出力５４
およびＡＮＤゲート５２からのクロック許可信号５５で
ある。（ｇ）は、ＳＳＲＡＭクロック３０である。
（ｈ）は、ＳＳＲＡＭ選択信号２１である。（ｉ）およ
び（ｊ）は、夫々次のクロックマスク回路、例えば５０
ｂに含まれるＤ−Ｆ／Ｆ５１の出力５４およびＡＮＤゲ
ート５２のクロック許可信号５５である。（ｋ）は、Ｓ
ＳＲＡＭクロック３１である。また、（ｌ）は、データ
バス６のデータである。
【００１４】プロセッサ／メモリコントローラ１が、Ｓ
ＳＲＡＭ１０のリード又はライトを行う場合には、プロ
セッサ／メモリコントローラ１がアドレスバス５に、Ｓ
ＳＲＡＭ１０がマッピングされているアドレスを出力す
る。そして、リード／ライト信号、バイトライト信号等
の制御信号をＳＳＲＡＭ又はメモリ制御信号７に出力す
る。アドレスバス５に出力されたＳＳＲＡＭ１０のアド
レスをアドレスデコーダ２でデコードし、ＳＳＲＡＭ選
択信号２０のみを有効（Ｌ）にする。クロック供給回路
４では、ＳＳＲＡＭ選択信号２０が有効になっているこ
とから、ＳＳＲＡＭクロック３０にのみ基本クロック８
を出力する。選択されているＳＳＲＡＭ１０は、ＳＳＲ
ＡＭ制御信号７がリードならば、該当する番地のデータ
をデータバス６に出力し、ライトならば、該当する番地
にデータバス６上のデータを書き込む。
ＳＲＡＭ１０のリード又はライトを行う場合には、プロ
セッサ／メモリコントローラ１がアドレスバス５に、Ｓ
ＳＲＡＭ１０がマッピングされているアドレスを出力す
る。そして、リード／ライト信号、バイトライト信号等
の制御信号をＳＳＲＡＭ又はメモリ制御信号７に出力す
る。アドレスバス５に出力されたＳＳＲＡＭ１０のアド
レスをアドレスデコーダ２でデコードし、ＳＳＲＡＭ選
択信号２０のみを有効（Ｌ）にする。クロック供給回路
４では、ＳＳＲＡＭ選択信号２０が有効になっているこ
とから、ＳＳＲＡＭクロック３０にのみ基本クロック８
を出力する。選択されているＳＳＲＡＭ１０は、ＳＳＲ
ＡＭ制御信号７がリードならば、該当する番地のデータ
をデータバス６に出力し、ライトならば、該当する番地
にデータバス６上のデータを書き込む。
【００１５】次に、ＳＳＲＡＭ１０および１１に対する
リード／ライト動作のタイミングチャートを示す図４を
参照して、ＳＳＲＡＭ１０および１１に対するリード／
ライト時の動作を説明する。
リード／ライト動作のタイミングチャートを示す図４を
参照して、ＳＳＲＡＭ１０および１１に対するリード／
ライト時の動作を説明する。
【００１６】プロセッサ／メモリコントローラ１から出
力されるアドレスＡ０乃至Ａ４は、ＳＳＲＡＭ１０にマ
ッピングされるアドレスである。他方、アドレスＢ０乃
至Ｂ５は、ＳＳＲＡＭ１１にマッピングされるアドレス
である。プロセッサ／メモリコントローラ１は、アドレ
スバス５にアドレスを出力し、ＳＳＲＡＭ制御信号７に
リード／ライト信号を出力する。アドレスバス５上のア
ドレスをアドレスデコーダ２でデコードした結果を、Ｓ
ＳＲＡＭ選択信号２０、２１として出力する。ＳＳＲＡ
Ｍ選択信号２０（図４（ｄ）参照）をＤ−Ｆ／Ｆ５１に
より１クロック時間遅らせた信号がＤ−Ｆ／Ｆ５１の出
力５４（図４（ｅ）参照）であり、ＳＳＲＡＭ選択信号
２０とＤ−Ｆ／Ｆ５１の出力５４をＡＮＤゲート５２に
より論理積をとった信号がクロック許可信号５５（図４
（ｆ）参照）である。クロック許可信号５５と分配クロ
ック８０をＯＲゲート５３により論理和をとった信号が
ＳＳＲＡＭクロック３０（図４（ｇ）参照）である。ま
た、ＳＳＲＡＭ選択信号２１をＤ−Ｆ／Ｆ５１によって
１クロック時間遅らせた信号が図４（ｉ）に示す信号５
４である。ＳＳＲＡＭ選択信号２１とＤ−Ｆ／Ｆ５１の
出力５４をＡＮＤゲート５２により論理積をとった信号
が図４（ｊ）に示すクロック許可信号５５である。この
クロック許可信号５５と分配クロック８１をＯＲゲート
５３で論理和をとった信号が図４（ｋ）のＳＳＲＡＭク
ロック３１である。
力されるアドレスＡ０乃至Ａ４は、ＳＳＲＡＭ１０にマ
ッピングされるアドレスである。他方、アドレスＢ０乃
至Ｂ５は、ＳＳＲＡＭ１１にマッピングされるアドレス
である。プロセッサ／メモリコントローラ１は、アドレ
スバス５にアドレスを出力し、ＳＳＲＡＭ制御信号７に
リード／ライト信号を出力する。アドレスバス５上のア
ドレスをアドレスデコーダ２でデコードした結果を、Ｓ
ＳＲＡＭ選択信号２０、２１として出力する。ＳＳＲＡ
Ｍ選択信号２０（図４（ｄ）参照）をＤ−Ｆ／Ｆ５１に
より１クロック時間遅らせた信号がＤ−Ｆ／Ｆ５１の出
力５４（図４（ｅ）参照）であり、ＳＳＲＡＭ選択信号
２０とＤ−Ｆ／Ｆ５１の出力５４をＡＮＤゲート５２に
より論理積をとった信号がクロック許可信号５５（図４
（ｆ）参照）である。クロック許可信号５５と分配クロ
ック８０をＯＲゲート５３により論理和をとった信号が
ＳＳＲＡＭクロック３０（図４（ｇ）参照）である。ま
た、ＳＳＲＡＭ選択信号２１をＤ−Ｆ／Ｆ５１によって
１クロック時間遅らせた信号が図４（ｉ）に示す信号５
４である。ＳＳＲＡＭ選択信号２１とＤ−Ｆ／Ｆ５１の
出力５４をＡＮＤゲート５２により論理積をとった信号
が図４（ｊ）に示すクロック許可信号５５である。この
クロック許可信号５５と分配クロック８１をＯＲゲート
５３で論理和をとった信号が図４（ｋ）のＳＳＲＡＭク
ロック３１である。
【００１７】次に、図４の最下欄に示す乃至同様な丸
囲み１１のフェーズ毎に説明する。フェーズでは、ア
ドレスＡ０によって、ＳＳＲＡＭ選択信号２０が有効
（Ｌ）となり、ＳＳＲＡＭ１０が選択される。ＳＳＲＡ
Ｍ選択信号２０により、クロック許可信号５５は有効
（Ｌ）となり、ＳＳＲＡＭクロック３０に、図４（ａ）
に示す基本クロック８が出力される。ＳＳＲＡＭクロッ
ク３０が供給されたＳＳＲＡＭ１０は、ＳＳＲＡＭクロ
ック３０の立ち上がりエッジ（図中矢印で示す）によ
り、アドレスＡ０とライト信号をサンプリングする。
囲み１１のフェーズ毎に説明する。フェーズでは、ア
ドレスＡ０によって、ＳＳＲＡＭ選択信号２０が有効
（Ｌ）となり、ＳＳＲＡＭ１０が選択される。ＳＳＲＡ
Ｍ選択信号２０により、クロック許可信号５５は有効
（Ｌ）となり、ＳＳＲＡＭクロック３０に、図４（ａ）
に示す基本クロック８が出力される。ＳＳＲＡＭクロッ
ク３０が供給されたＳＳＲＡＭ１０は、ＳＳＲＡＭクロ
ック３０の立ち上がりエッジ（図中矢印で示す）によ
り、アドレスＡ０とライト信号をサンプリングする。
【００１８】次に、フェーズでは、フェーズのアド
レスＡ０に対するデータのライトが行われると共に、ア
ドレスＡ１の場合も、ＳＳＲＡＭ選択信号２０が有効
（Ｌ）であるため、ＳＳＲＡＭ１０にはＳＳＲＡＭクロ
ック３０が供給され、ＳＳＲＡＭクロック３０の立ち上
がりエッジにて、アドレスＡ１とライト信号をサンプリ
ングする。フェーズおよびでは、上述したフェーズ
と同様の動作を繰り返す。
レスＡ０に対するデータのライトが行われると共に、ア
ドレスＡ１の場合も、ＳＳＲＡＭ選択信号２０が有効
（Ｌ）であるため、ＳＳＲＡＭ１０にはＳＳＲＡＭクロ
ック３０が供給され、ＳＳＲＡＭクロック３０の立ち上
がりエッジにて、アドレスＡ１とライト信号をサンプリ
ングする。フェーズおよびでは、上述したフェーズ
と同様の動作を繰り返す。
【００１９】フェーズでは、フェーズのアドレスＡ
３に対するデータのライトが行われると同時に、アドレ
スＢ０によりＳＳＲＡＭ選択信号２１が有効（Ｌ）とな
り、ＳＳＲＡＭ１１が選択される。ＳＳＲＡＭ選択信号
２１によって、クロック許可信号５５は有効（Ｌ）とな
り、ＳＳＲＡＭクロック３１に基本クロック８が出力さ
れる。ＳＳＲＡＭクロック３１が供給されたＳＳＲＡＭ
１１は、ＳＳＲＡＭクロック３１の立ち上がりエッジに
よって、アドレスＢ０とリード信号をサンプリングす
る。
３に対するデータのライトが行われると同時に、アドレ
スＢ０によりＳＳＲＡＭ選択信号２１が有効（Ｌ）とな
り、ＳＳＲＡＭ１１が選択される。ＳＳＲＡＭ選択信号
２１によって、クロック許可信号５５は有効（Ｌ）とな
り、ＳＳＲＡＭクロック３１に基本クロック８が出力さ
れる。ＳＳＲＡＭクロック３１が供給されたＳＳＲＡＭ
１１は、ＳＳＲＡＭクロック３１の立ち上がりエッジに
よって、アドレスＢ０とリード信号をサンプリングす
る。
【００２０】フェーズでは、フェーズのアドレスＢ
０に対するデータのリードが行われると同時に、アドレ
スＢ１の場合も、ＳＳＲＡＭ選択信号２１が有効（Ｌ）
であるため、ＳＳＲＡＭ１１にはＳＳＲＡＭクロック３
１が供給される。そして、ＳＳＲＡＭクロック３１の立
ち上がりエッジによって、アドレスＢ１とリード信号を
サンプリングする。また、フェーズ乃至１０（丸囲
み）では、上述のフェーズと同様の動作を繰り返す。
フェーズ１１（丸囲み）では、フェーズ１０（丸囲み）
のアドレスＢ５に対するデータのリードが行われる。
０に対するデータのリードが行われると同時に、アドレ
スＢ１の場合も、ＳＳＲＡＭ選択信号２１が有効（Ｌ）
であるため、ＳＳＲＡＭ１１にはＳＳＲＡＭクロック３
１が供給される。そして、ＳＳＲＡＭクロック３１の立
ち上がりエッジによって、アドレスＢ１とリード信号を
サンプリングする。また、フェーズ乃至１０（丸囲
み）では、上述のフェーズと同様の動作を繰り返す。
フェーズ１１（丸囲み）では、フェーズ１０（丸囲み）
のアドレスＢ５に対するデータのリードが行われる。
【００２１】次に、図３のクロックマスク回路５０ａ乃
至５０ｎの内部にＤ−Ｆ／Ｆ５１が必要である理由を説
明する。上述した如く、ＳＳＲＡＭ１０乃至１３の動作
は、初めのクロックでアドレスを与え、１クロック後に
データのリード／ライトを行う必要がある。従って、Ｓ
ＳＲＡＭ１０乃至１３へのクロック供給は、アドレスと
データフェーズの両方で必要になる。クロックマスク回
路５０ａ乃至５０ｎ内部のクロック許可信号５５には、
ＳＳＲＡＭ選択信号２０をＤ−Ｆ／Ｆ５１によって１ク
ロック時間遅らせた信号、即ちＤ−Ｆ／Ｆ５１の出力５
４と、ＳＳＲＡＭ選択信号２０の論理積をとり、ＳＳＲ
ＡＭ選択信号２０を１クロック時間後ろに引き伸ばした
信号、即ちクロック許可信号５５が必要となる。この信
号５５により、ＳＳＲＡＭ選択信号２０を１クロック時
間後ろに引き延ばした期間、ＳＳＲＡＭ１０等へのクロ
ック供給を行うことが可能になる。また、クロックマス
ク回路５０ａ乃至５０ｎについても同様である。
至５０ｎの内部にＤ−Ｆ／Ｆ５１が必要である理由を説
明する。上述した如く、ＳＳＲＡＭ１０乃至１３の動作
は、初めのクロックでアドレスを与え、１クロック後に
データのリード／ライトを行う必要がある。従って、Ｓ
ＳＲＡＭ１０乃至１３へのクロック供給は、アドレスと
データフェーズの両方で必要になる。クロックマスク回
路５０ａ乃至５０ｎ内部のクロック許可信号５５には、
ＳＳＲＡＭ選択信号２０をＤ−Ｆ／Ｆ５１によって１ク
ロック時間遅らせた信号、即ちＤ−Ｆ／Ｆ５１の出力５
４と、ＳＳＲＡＭ選択信号２０の論理積をとり、ＳＳＲ
ＡＭ選択信号２０を１クロック時間後ろに引き伸ばした
信号、即ちクロック許可信号５５が必要となる。この信
号５５により、ＳＳＲＡＭ選択信号２０を１クロック時
間後ろに引き延ばした期間、ＳＳＲＡＭ１０等へのクロ
ック供給を行うことが可能になる。また、クロックマス
ク回路５０ａ乃至５０ｎについても同様である。
【００２２】次に、図５乃至図８を参照して、本発明に
よるクロック供給方式の第２実施形態例を説明する。
尚、図１乃至図４に示す第１実施形態例の構成要素と対
応する要素には、便宜上、同様の参照符号を使用するこ
ととする。この第２実施形態例のクロック供給方式にあ
っても、プロセッサ／メモリコントローラ１、アドレス
デコーダ２、クロック発生器３、クロック供給回路
４’、ｎ個のＳＳＲＡＭ１０乃至１３より構成される。
上述した第１実施形態例との相違点は、プロセッサ／メ
モリコントローラ１からクロック供給回路４に対してＳ
ＳＲＡＭ制御信号７のバースト信号９が供給されること
である。
よるクロック供給方式の第２実施形態例を説明する。
尚、図１乃至図４に示す第１実施形態例の構成要素と対
応する要素には、便宜上、同様の参照符号を使用するこ
ととする。この第２実施形態例のクロック供給方式にあ
っても、プロセッサ／メモリコントローラ１、アドレス
デコーダ２、クロック発生器３、クロック供給回路
４’、ｎ個のＳＳＲＡＭ１０乃至１３より構成される。
上述した第１実施形態例との相違点は、プロセッサ／メ
モリコントローラ１からクロック供給回路４に対してＳ
ＳＲＡＭ制御信号７のバースト信号９が供給されること
である。
【００２３】図６は、図５中のクロック供給回路の詳細
ブロック図である。図６は、図２と同様に、ｎ個の同様
構成のクロックバッファ４０ａ乃至４０ｎを含むクロッ
ク分配回路群４０と、ｎ個の同様構成のクロックマスク
回路５０ａ’乃至５０ｎ’を含むクロックマスク回路群
５０’より構成される。図２のクロック供給回路４との
相違点は、各クロックマスク回路５０ａ’乃至５０ｎ’
にバースト信号９が入力されていることである。
ブロック図である。図６は、図２と同様に、ｎ個の同様
構成のクロックバッファ４０ａ乃至４０ｎを含むクロッ
ク分配回路群４０と、ｎ個の同様構成のクロックマスク
回路５０ａ’乃至５０ｎ’を含むクロックマスク回路群
５０’より構成される。図２のクロック供給回路４との
相違点は、各クロックマスク回路５０ａ’乃至５０ｎ’
にバースト信号９が入力されていることである。
【００２４】図７は、図６中のクロックマスク回路群５
０’内の、例えばクロックマスク回路５０ａ’の具体的
回路例である。Ｄ−Ｆ／Ｆ５１、ＡＮＤゲート５２およ
びＯＲゲート５３に加えて、Ｄ−Ｆ／Ｆ５１の前段にＮ
ＡＮＤゲート５６およびＡＮＤゲート５７を有する。Ｎ
ＡＮＤゲート５６には、バースト信号９とＤ−Ｆ／Ｆ５
１の出力信号５４が入力され、ＮＡＮＤゲート出力５８
を出力する。このＮＡＮＤゲート出力５８とＳＳＲＡＭ
選択信号２０とをＡＮＤゲート５７に入力し、ＡＮＤゲ
ート出力５９を得る。このＡＮＤゲート出力５９は、Ｄ
−Ｆ／Ｆ５１のデータ入力（Ｄ）とＡＮＤゲート５２の
一方の入力端子に入力される。また、Ｄ−Ｆ／Ｆ５１の
クロック（Ｃ）端子とＯＲゲート５３の一方の入力端子
には、分配クロック８０が入力される。
０’内の、例えばクロックマスク回路５０ａ’の具体的
回路例である。Ｄ−Ｆ／Ｆ５１、ＡＮＤゲート５２およ
びＯＲゲート５３に加えて、Ｄ−Ｆ／Ｆ５１の前段にＮ
ＡＮＤゲート５６およびＡＮＤゲート５７を有する。Ｎ
ＡＮＤゲート５６には、バースト信号９とＤ−Ｆ／Ｆ５
１の出力信号５４が入力され、ＮＡＮＤゲート出力５８
を出力する。このＮＡＮＤゲート出力５８とＳＳＲＡＭ
選択信号２０とをＡＮＤゲート５７に入力し、ＡＮＤゲ
ート出力５９を得る。このＡＮＤゲート出力５９は、Ｄ
−Ｆ／Ｆ５１のデータ入力（Ｄ）とＡＮＤゲート５２の
一方の入力端子に入力される。また、Ｄ−Ｆ／Ｆ５１の
クロック（Ｃ）端子とＯＲゲート５３の一方の入力端子
には、分配クロック８０が入力される。
【００２５】図８は、本発明によるクロック供給方式の
第２実施形態例におけるＳＳＲＡＭ１０とＳＳＲＡＭ１
１に対するリード／ライト動作を示すタイミングチャー
トである。図８（ａ）は、基本クロック８である。
（ｂ）は、アドレスバス５のアドレス信号である。
（ｃ）は、データバス６のデータである。（ｄ）乃至
（ｆ）は、図４の（ｄ）乃至（ｆ）に対応する。（ｇ）
は、バ−スト信号９である。（ｈ）乃至（ｍ）は、夫々
図４の（ｇ）乃至（ｌ）に対応する。
第２実施形態例におけるＳＳＲＡＭ１０とＳＳＲＡＭ１
１に対するリード／ライト動作を示すタイミングチャー
トである。図８（ａ）は、基本クロック８である。
（ｂ）は、アドレスバス５のアドレス信号である。
（ｃ）は、データバス６のデータである。（ｄ）乃至
（ｆ）は、図４の（ｄ）乃至（ｆ）に対応する。（ｇ）
は、バ−スト信号９である。（ｈ）乃至（ｍ）は、夫々
図４の（ｇ）乃至（ｌ）に対応する。
【００２６】プロセッサ／メモリコントローラ１から出
力されるアドレスＡ０乃至Ａ４は、ＳＳＲＡＭ１０にマ
ッピングされるアドレスであり、アドレスＢ０乃至Ｂ３
は、ＳＳＲＡＭ１１にマッピングされるアドレスであ
る。フェーズ乃至は、図４の場合と同様であるの
で、フェーズ以降について説明する。フェーズで
は、アドレスＢ０によって、ＳＳＲＡＭ選択信号２１が
有効（Ｌ）であるため、クロック許可信号５５は有効
（Ｌ）で、ＳＳＲＡＭクロック３１にはクロックが出力
される。しかし、バーストアクセスを行っているフェー
ズ、では、ＳＳＲＡＭ１１へマッピングされるアド
レスが出力されないため、ＳＳＲＡＭ選択信号２１は無
効（Ｈ）となる。この場合には、バースト信号９が有効
（Ｈ）となるため、ＮＡＮＤゲート５６で、この条件と
Ｄ−Ｆ／Ｆ５１のＮＯＴとのＮＡＮＤ条件をとることに
より、クロック許可信号５５の有効（Ｌ）を保持し、Ｓ
ＳＲＡＭクロック３１にクロック出力を可能としてい
る。
力されるアドレスＡ０乃至Ａ４は、ＳＳＲＡＭ１０にマ
ッピングされるアドレスであり、アドレスＢ０乃至Ｂ３
は、ＳＳＲＡＭ１１にマッピングされるアドレスであ
る。フェーズ乃至は、図４の場合と同様であるの
で、フェーズ以降について説明する。フェーズで
は、アドレスＢ０によって、ＳＳＲＡＭ選択信号２１が
有効（Ｌ）であるため、クロック許可信号５５は有効
（Ｌ）で、ＳＳＲＡＭクロック３１にはクロックが出力
される。しかし、バーストアクセスを行っているフェー
ズ、では、ＳＳＲＡＭ１１へマッピングされるアド
レスが出力されないため、ＳＳＲＡＭ選択信号２１は無
効（Ｈ）となる。この場合には、バースト信号９が有効
（Ｈ）となるため、ＮＡＮＤゲート５６で、この条件と
Ｄ−Ｆ／Ｆ５１のＮＯＴとのＮＡＮＤ条件をとることに
より、クロック許可信号５５の有効（Ｌ）を保持し、Ｓ
ＳＲＡＭクロック３１にクロック出力を可能としてい
る。
【００２７】次に、図７におけるクロックマスク回路５
０ａ’内部のＮＡＮＤゲート５６の必要性を説明する。
上述した如く、プロセッサ／メモリコントローラ１がバ
ースト動作をする場合には、初めに必ず有効なアドレス
を出力する。この有効アドレスがＳＳＲＡＭ１０にマッ
ピングされるアドレスの場合には、ＳＳＲＡＭ選択信号
２０が有効（Ｌ）になり、Ｄ−Ｆ／Ｆ出力５４も次のク
ロックで有効（Ｌ）となる。このＤ−Ｆ／Ｆ出力５４が
有効（Ｌ）となった場合のみ、バースト信号９の有効
（Ｈ）をＮＡＮＤゲート５６で検出することによって、
クロック許可信号のいずれかを有効とすることが可能で
ある。
０ａ’内部のＮＡＮＤゲート５６の必要性を説明する。
上述した如く、プロセッサ／メモリコントローラ１がバ
ースト動作をする場合には、初めに必ず有効なアドレス
を出力する。この有効アドレスがＳＳＲＡＭ１０にマッ
ピングされるアドレスの場合には、ＳＳＲＡＭ選択信号
２０が有効（Ｌ）になり、Ｄ−Ｆ／Ｆ出力５４も次のク
ロックで有効（Ｌ）となる。このＤ−Ｆ／Ｆ出力５４が
有効（Ｌ）となった場合のみ、バースト信号９の有効
（Ｈ）をＮＡＮＤゲート５６で検出することによって、
クロック許可信号のいずれかを有効とすることが可能で
ある。
【００２８】以上、本発明によるクロック供給方式の好
適実施形態例の構成および動作を説明した。しかし、こ
れら実施形態例は、単なる例示に過ぎず、本発明の要旨
を逸脱することなく、特定用途に応じて種々の変形変更
が可能であることが、当業者には容易に理解できよう。
適実施形態例の構成および動作を説明した。しかし、こ
れら実施形態例は、単なる例示に過ぎず、本発明の要旨
を逸脱することなく、特定用途に応じて種々の変形変更
が可能であることが、当業者には容易に理解できよう。
【００２９】
【発明の効果】上述の説明から明らかな如く、本発明の
クロック供給方式によると種々の顕著な効果が得られ
る。第１に、多数のＳＳＲＡＭを有する場合であって
も、アクセス対象となる特定のＳＳＲＡＭへ、アクセス
時間のみクロック供給する手段を設けているので、不要
な電磁妨害波の発生を防ぎ、電磁妨害波の発生を低減す
ることができる。
クロック供給方式によると種々の顕著な効果が得られ
る。第１に、多数のＳＳＲＡＭを有する場合であって
も、アクセス対象となる特定のＳＳＲＡＭへ、アクセス
時間のみクロック供給する手段を設けているので、不要
な電磁妨害波の発生を防ぎ、電磁妨害波の発生を低減す
ることができる。
【００３０】第２に、不要な電力消費を防止し、消費電
力を低減することが可能である。その理由は、アクセス
対象となっているＳＳＲＡＭのみにクロックを供給する
手段を設けているためである。
力を低減することが可能である。その理由は、アクセス
対象となっているＳＳＲＡＭのみにクロックを供給する
手段を設けているためである。
【００３１】第３に、アクセス対象となるＳＳＲＡＭへ
のクロック供給を動的に切り替えることが可能である。
その理由は、ＳＳＲＡＭ選択信号を見て、クロック供給
を行うか否かの決定を行うクロック供給手段を設けてい
るためである。
のクロック供給を動的に切り替えることが可能である。
その理由は、ＳＳＲＡＭ選択信号を見て、クロック供給
を行うか否かの決定を行うクロック供給手段を設けてい
るためである。
【図１】本発明によるクロック供給方式の第１実施形態
例の構成を示すブロック図である。
例の構成を示すブロック図である。
【図２】図１中のクロック供給回路部分の詳細ブロック
図である。
図である。
【図３】図２のクロックマスク回路部分の詳細ブロック
図である。
図である。
【図４】図１乃至図３のクロック供給方式の動作を説明
するためのタイミングチャートである。
するためのタイミングチャートである。
【図５】本発明によるクロック供給方式の第２実施形態
例の構成を示すブロック図である。
例の構成を示すブロック図である。
【図６】図５中のクロック供給回路部分の詳細ブロック
図である。
図である。
【図７】図６中のクロックマスク回路部分の詳細ブロッ
ク図である。
ク図である。
【図８】図５乃至図７のクロック供給方式の動作を説明
するためのタイミングチャートである。
するためのタイミングチャートである。
１ プロセッサ／メモリコントローラ ２ アドレスデコーダ ３ クロック発生器 ４、４’ クロック供給回路 １０〜１３ ＳＳＲＡＭ ４０ クロック分配回路 ５０、５０’ クロックマスク回路
Claims (5)
- 【請求項１】それぞれアドレスバスおよびデータバスに
接続された複数のＳＳＲＡＭにプロセッサ／メモリコン
トローラからアクセスする情報処理装置のクロック供給
方式において、 前記アドレスバスに接続されたアドレスデコーダと、該
アドレスデコーダに接続され前記複数のＳＳＲＡＭにク
ロックを選択的に供給するクロック供給回路とを備え、
該クロック供給回路は、前記プロセッサ／メモリコント
ローラがアクセス対象とする前記ＳＳＲＡＭのみに前記
クロックを供給することを特徴とするクロック供給方
式。 - 【請求項２】前記クロック供給回路は、前記ＳＳＲＡＭ
に対応する個数のクロックに分配する複数のクロックバ
ッファと、複数のクロックマスク回路とを有し、該クロ
ックマスク回路は前記アドレスデコーダからのＳＳＲＡ
Ｍ選択信号により前記分配されたクロックを前記対応す
るＳＳＲＡＭに供給することを特徴とする請求項１に記
載のクロック供給方式。 - 【請求項３】前記クロックマスク回路は、前記クロック
および前記ＳＳＲＡＭ選択信号を入力とするフリップフ
ロップ、該フリップフロップの出力と前記ＳＳＲＡＭ選
択信号を入力とするＡＮＤゲートおよび該ＡＮＤゲート
の出力と前記クロックを入力とするＯＲゲートにとり構
成されることを特徴とする請求項１又は２に記載のクロ
ック供給方式。 - 【請求項４】前記フリップフロップはＤ形フリップフロ
ップであることを特徴とする請求項３に記載のクロック
供給方式。 - 【請求項５】前記クロック供給回路の前記クロックマス
ク回路は、前記プロセッサ／メモリコントローラからの
バースト信号をも入力とすることを特徴とする請求項３
又は４に記載のクロック供給方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31656299A JP2001134341A (ja) | 1999-11-08 | 1999-11-08 | クロック供給方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31656299A JP2001134341A (ja) | 1999-11-08 | 1999-11-08 | クロック供給方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001134341A true JP2001134341A (ja) | 2001-05-18 |
Family
ID=18078488
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP31656299A Pending JP2001134341A (ja) | 1999-11-08 | 1999-11-08 | クロック供給方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2001134341A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007287029A (ja) * | 2006-04-19 | 2007-11-01 | Freescale Semiconductor Inc | バス制御システム |
| US7366936B2 (en) | 2003-09-02 | 2008-04-29 | Brother Kogyo Kabushiki Kaisha | Memory control device and image forming device equipped with a selection circuit selectively applying a reference clock or a modulated clock to a synchronous memory as an external clock based on a selection signal |
| JP2009124532A (ja) * | 2007-11-16 | 2009-06-04 | Nec Electronics Corp | 半導体集積回路 |
| JP2020013263A (ja) * | 2018-07-17 | 2020-01-23 | 株式会社アクセル | 半導体集積回路、半導体集積回路における制御方法、画像処理装置 |
-
1999
- 1999-11-08 JP JP31656299A patent/JP2001134341A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7366936B2 (en) | 2003-09-02 | 2008-04-29 | Brother Kogyo Kabushiki Kaisha | Memory control device and image forming device equipped with a selection circuit selectively applying a reference clock or a modulated clock to a synchronous memory as an external clock based on a selection signal |
| JP2007287029A (ja) * | 2006-04-19 | 2007-11-01 | Freescale Semiconductor Inc | バス制御システム |
| JP2009124532A (ja) * | 2007-11-16 | 2009-06-04 | Nec Electronics Corp | 半導体集積回路 |
| JP2020013263A (ja) * | 2018-07-17 | 2020-01-23 | 株式会社アクセル | 半導体集積回路、半導体集積回路における制御方法、画像処理装置 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5652536A (en) | Non-glitch clock switching circuit | |
| JP5309286B2 (ja) | クロックジェネレータ | |
| US7415404B2 (en) | Method and apparatus for generating a sequence of clock signals | |
| US6952462B2 (en) | Method and apparatus for generating a phase dependent control signal | |
| KR100231605B1 (ko) | 반도체 메모리 소자의 전력소모 방지 장치 | |
| US6029252A (en) | Method and apparatus for generating multi-phase clock signals, and circuitry, memory devices, and computer systems using same | |
| US7429898B2 (en) | Clock signal generating circuit, semiconductor integrated circuit and method for controlling a frequency division ratio | |
| JPH07271721A (ja) | コンピュータシステム及びその動作方法 | |
| US20020056021A1 (en) | Method and apparatus for coupling signals across different clock domains, and memory device and computer system using same | |
| US6169700B1 (en) | Wait state generator circuit and method to allow asynchronous, simultaneous access by two processors | |
| US6449674B1 (en) | Internal command signal generator and method therefor | |
| US6532180B2 (en) | Write data masking for higher speed DRAMs | |
| JP2008545190A (ja) | 集積回路およびオンチップメモリへのアクセスの確保方法 | |
| JP2001134341A (ja) | クロック供給方式 | |
| US20060174057A1 (en) | Apparatus and related method for accessing page mode flash memory | |
| US6278641B1 (en) | Method and apparatus capable of programmably delaying clock of DRAM | |
| US7065669B2 (en) | System and method for providing a write strobe signal to a receiving element before both an address and data signal | |
| JP3719831B2 (ja) | 半導体記憶装置 | |
| KR20010027123A (ko) | 동작 전류 소모가 감소된 고속 메모리장치 | |
| KR940006299Y1 (ko) | 공유 메모리의 동시 억세스 제어장치 | |
| KR0168202B1 (ko) | 디지털 프로세서의 클락 스위칭 장치 | |
| JPH04260958A (ja) | マイクロコンピュータ | |
| JPH05233835A (ja) | プログラムウェイト制御回路 | |
| JPH0581126A (ja) | データ処理装置及びデータ処理システム | |
| JPH05166370A (ja) | メモリ制御装置 |