JPH05166370A - メモリ制御装置 - Google Patents

Abstract

(57)【要約】 【目的】 複数のメモリ装置に対するロウアドレススト
ローブ信号のタイミングを制御することで、消費電流の
ピーク時の総和を減少させる。 【構成】 アドレスデコーダ１０１とリフレッシュサイ
クル制御部１０２を有し、メモリ装置１用ＲＡＳ／ＣＡ
Ｓ制御部１０３とメモリ装置２用ＲＡＳ／ＣＡＳ制御部
１０４との間で、setras1、setras2という信号を取り交
わし、相互にロウアドレスストローブ信号のアサートタ
イミングを検出して、ロウアドレスストローブ信号のア
サートタイミングが重ならないように制御する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はダイナミックＲＡＭ（ラ
ンダム・アクセス・メモリ）のリードおよびライトの制
御を行なうメモリ制御装置に関するものである。

【０００２】

【従来の技術】近年、コンピュータの主記憶容量は増加
しており、メモリ制御装置は、複数のメモリ装置（ＤＲ
ＡＭモジュールなど）の制御を行なうことが一般的にな
ってきている。

【０００３】以下図面を参照しながら、上記した従来の
メモリ制御装置の一例について説明する。

【０００４】図６は従来のメモリ制御装置の構成図を示
すものであり、メモリ装置１、２の２つのメモリ装置を
制御する場合を示している。

【０００５】図６において、６０１は、アドレスデコー
ダであり、外部バスから入力されるアドレスと、リード
／ライト制御信号をデコードし、各々のメモリ装置に対
するメモリアクセス要求信号(acbank1,acbank2)を生成
する。また、メモリアクセス終了信号(acend1,acend2)
がアサートされると、メモリアクセス要求信号をネゲー
トする。６０２はリフレッシュサイクル制御部で、各々
のメモリ装置に対するメモリリフレシュ要求信号(refrq
1,refrq2)を生成する。また、メモリリフレシュ終了信
号(refend1,refend2)がアサートされると、メモリリフ
レシュ要求信号をネゲートする。６０３はメモリ装置１
用ＲＡＳ／ＣＡＳ制御部で、アドレスデコーダ６０１か
ら出力されたメモリアクセス要求信号(acbank1)とリフ
レッシュサイクル制御部６０２から出力されたメモリリ
フレシュ要求信号(refrq1)とのアービトレーションを行
なうとともに、メモリ装置１に対して、ロウアドレスス
トローブ信号(ras1)、カラムアドレスストローブ信号(c
as1)を生成する。また、メモリアクセス終了信号(acend
1)、メモリリフレシュ終了信号(refend1)を生成する。
６０４はメモリ装置２用ＲＡＳ／ＣＡＳ制御部で、アド
レスデコーダ６０１から出力されたメモリアクセス要求
信号(acbank2)とリフレッシュサイクル制御部６０２か
ら出力されたメモリリフレッシュ要求信号(refrq2)との
アービトレーションを行なうとともに、メモリ装置２に
対して、ロウアドレスストローブ信号(ras2)、カラムア
ドレスストローブ信号(cas2)を生成する。また、メモリ
アクセス終了信号(acend2)、メモリリフレシュ終了信号
(refend2)を生成する。メモリ装置１用ＲＡＳ／ＣＡＳ
制御部６０３とメモリ装置２用ＲＡＳ／ＣＡＳ制御部６
０４によるリフレッシュは、ＣＡＳビフォアＲＡＳリフ
レッシュを行なう。６０５は、メモリ制御装置の制御対
象であるメモリ装置１であり、６０６は、メモリ制御装
置の制御対象であるメモリ装置２である。

【０００６】６０１から６０４のように構成されたメモ
リ制御装置について、以下その動作について図７のタイ
ミングチャートを使用して説明する。

【０００７】図７は、メモリ装置１ ６０５に対して、
外部バスから２回のアクセスがあり、２回目のアクセス
の際、同時に、メモリ装置２ ６０６がリフッレシュさ
れる場合のタイミングを示している。

【０００８】まず、メモリ装置１ ６０５へのアクセス
要求が発生すると、外部バスからメモリ装置１ ６０５
に対応したアドレス及びリード／ライト制御信号が、ア
ドレスデコーダ６０１に取り込まれ、デコードされて、
acbank1が、"1"になる。

【０００９】次に、メモリ装置１用ＲＡＳ／ＣＡＳ制御
部６０３では、acbank1が、"1"で、refrq1が"0"となっ
ているので、メモリアクセスシーケンスに入る。メモリ
装置１用ＲＡＳ／ＣＡＳ制御部６０３により、時刻１
で、ras1がアサートされ、時刻２でcas1がアサートさ
れ、時刻３でacend1がアサートされ、次のクロックでア
クセスサイクルが終了することを示す。時刻４で、ras
1、cas1が共にネゲートされ、メモリアクセスシーケン
スを完了する。また、同時に、アドレスデコーダ６０１
では、acend1が"1"になったのを検出して、acbank1をネ
ゲートする。

【００１０】次に、再び、メモリ装置１ ６０５へのア
クセス要求が発生すると、外部バスからメモリ装置１に
対応したアドレス及びリード／ライト制御信号が、アド
レスデコーダ６０１に取り込まれ、デコードされて、ac
bank1が"1"にアサートされ、上記内容と同様なシーケン
スが実行される。

【００１１】一方、時刻５において、リフレッシュサイ
クル制御部６０２が、refrq2を"1"にアサートして、メ
モリ装置２ ６０６に対するメモリリフレッシュ要求を
行なっている。

【００１２】refrq2が"1"で、acbank2が"0"なので、メ
モリ装置２用ＲＡＳ／ＣＡＳ制御部６０４は、メモリリ
フレッシュシーケンスに入り、ＣＡＳビフォアＲＡＳリ
フレッシュを行なう。時刻６において、cas2がアサート
され、時刻７において、ras2がアサートされ、時刻８に
おいて、refend2をアサートし、次のクロックでリフレ
ッシュサイクルが終了することを示す。時刻９で、cas
2、ras2がネゲートされ、メモリリフレッシュシーケン
スを完了する。同時に、リフレッシュサイクル制御部６
０２では、refend2が"1"になったことを検出して、refr
q2をネゲートする

【００１３】。

【発明が解決しようとする課題】しかしながら上記のよ
うな構成では、メモリ装置１用ＲＡＳ／ＣＡＳ制御部、
メモリ装置２用ＲＡＳ／ＣＡＳ制御部が独立して動作し
ているため、図６のタイミングチャートの時刻７で示し
ているように、ras1とras2のアサートタイミングが全く
同時になることがある。

【００１４】ダイナミックＲＡＭは、ロウアドレススト
ローブがアサートされるタイミングで消費電流が大きく
なる。従って、ras1とras2のアサートタイミングが全く
同時になると、メモリ装置での消費電流の和が非常に大
きくなるという問題点を有していた。特に、携帯用のコ
ンピュータ等にこのようなメモリ装置を用いる場合、電
源容量に制限があるため、このような一時的な消費電力
の増大は、電源に非常に大きな負荷となり、大きな問題
である。

【００１５】本発明は上記問題点に鑑み、ロウアドレス
ストローブのアサートされるタイミングがかさならない
ようにすることで、消費電流のピーク値を押えるメモリ
制御装置を提供することを目的とする。

【００１６】

【課題を解決するための手段】上記問題点を解決するた
めに本発明のメモリ制御装置は、外部バスから入力され
るアドレスと、リード／ライト制御信号をデコードし、
各々のメモリ装置に対するメモリアクセス要求信号を生
成するアドレスデコーダと、各々のメモリ装置に対する
メモリリフレシュ要求信号を生成するリフレッシュサイ
クル制御部と、メモリ装置に対するロウアドレスストロ
ーブ信号とカラムアドレスストローブ信号、及び、前記
ロウアドレスストローブ信号のアサートタイミングを示
すロウアドレスストローブセット信号を生成するととも
に、他のメモリ装置に対するロウアドレスストローブ信
号のアサートタイミングを示すロウアドレスストローブ
セット信号を検出することで、ロウアドレスストローブ
信号のアサートタイミングを変更する機能を有する複数
のＲＡＳ／ＣＡＳ制御部とを備えたものである。

【００１７】

【作用】本発明は上記した構成によって、複数のメモリ
装置に対して、リフレッシュによるロウアドレスストロ
ーブ信号のアサートタイミングとアクセスによるロウア
ドレスストローブ信号のアサートタイミングが重なった
場合、リフレッシュサイクルを実行しようとするＲＡＳ
／ＣＡＳ制御部において、他のＲＡＳ／ＣＡＳ制御部か
ら出力されるロウアドレスストローブセット信号を検出
することで、ロウアドレスストローブ信号を遅らせるこ
とにより、ロウアドレスストローブ信号のアサートタイ
ミングが重ならず、メモリ装置での消費電流の和のピー
ク値を押えることが可能となる。

【００１８】

【実施例】以下本発明の第１の実施例のメモリ制御装置
について、図面を参照しながら説明する。

【００１９】図１は本発明の第１の実施例におけるメモ
リ制御装置の構成図を示すものであり、メモリ装置１、
２の２つのメモリ装置を制御する。

【００２０】図１(a)において、１０１はアドレスデコ
ーダであり、図６のアドレスデコーダ６０１と同じもの
である。１０２は、リフレッシュサイクル制御部であ
り、図６のリフレッシュサイクル制御部６０２と同じも
のである。１０３は、メモリ装置１用ＲＡＳ／ＣＡＳ制
御部で、アドレスデコーダ１０１から出力されたメモリ
アクセス要求信号(acbank1)とリフレッシュサイクル制
御部１０２から出力されたメモリリフレッシュ要求信号
(refrq1)とのアービトレーションを行うとともに、メモ
リ装置１に対して、ロウアドレスストローブ信号(ras
1)、カラムアドレスストローブ信号(cas1)、及び、メモ
リアクセス要求により、次のクロックでロウアドレスス
トローブがアサートされることを示すロウアドレススト
ローブセット信号(setras1)、を生成する。さらに、メ
モリアクセス終了時には、メモリアクセス終了信号(ace
nd1)、リフレッシュ終了時には、メモリリフレッシュ終
了信号(refend1)を生成する。また、メモリリフレッシ
ュ要求により、ras1をアサートするタイミングで、後述
するメモリ装置２用ＲＡＳ／ＣＡＳ制御部から出力され
るロウアドレスストローブセット信号(setras2)が"1"で
あれば、setras2が"0"になるまで、ras1をアサートしな
いという制御を行なう。この制御は、例えば図１(b)に
示すように、メモリ装置１用ＲＡＳ／ＣＡＳ制御部１０
３において、ras1信号を指示する信号Ａを保持するＪＫ
−ＦＦのＪ入力端子に、setras2と信号Ａの論理積をと
る回路を挿入することで簡単に実現することができる。
１０４は、メモリ装置２用ＲＡＳ／ＣＡＳ制御部で、ア
ドレスデコーダ１０１から出力されたメモリアクセス要
求信号(acbank2)とリフレッシュサイクル制御部１０２
から出力されたメモリリフレッシュ要求信号(refrq2)と
のアービトレーションを行なうとともに、メモリ装置２
に対して、ロウアドレスストローブ信号(ras2)、カラム
アドレスストローブ信号(cas2)、及び、メモリアクセス
要求により、次のクロックでロウアドレスストローブが
アサートされることを示すロウアドレスストローブセッ
ト信号(setras2)を生成する。さらに、メモリアクセス
終了信号(acend2)、メモリリフレッシュ終了信号(refen
d2)を生成する。また、メモリリフレッシュ要求によ
り、ras2をアサートするタイミングで、メモリ装置１用
ＲＡＳ／ＣＡＳ制御部１０３から出力されるロウアドレ
スストローブセット信号(setras1)が"1"であれば、setr
as1が"0"になるまで、ras2をアサートしないという制御
を行なう。メモリ装置１用ＲＡＳ／ＣＡＳ制御部１０３
とメモリ装置２用ＲＡＳ／ＣＡＳ制御部１０４によるリ
フレッシュは、ＣＡＳビフォアＲＡＳリフレッシュを行
なう。１０５は、メモリ制御装置の制御対象であるメモ
リ装置１であり、１０６は、メモリ制御装置の制御対象
であるメモリ装置２である。

【００２１】１０１から１０４のように構成されたメモ
リ制御装置について、以下、図１(a)及び図２を用いて
その動作を説明する。

【００２２】図２は、メモリ装置１ １０５に対して、
外部バスから２回のアクセスがあり、２回目のアクセス
の際、同時に、メモリ装置２ １０６がリフレシュされ
る場合のタイミングを示すものである。

【００２３】まず、メモリ装置１ １０５へのアクセス
要求が発生すると、外部バスからメモリ装置１ １０５
に対応したアドレス及びリード／ライト制御信号が、ア
ドレスデコーダ１０１に取り込まれ、デコードされて、
acbank1が、"1"になる。

【００２４】次に、メモリ装置１用ＲＡＳ／ＣＡＳ制御
部１０３では、acbank1が、"1"で、refrq1が"0"となっ
ているので、メモリアクセスシーケンスに入る。メモリ
装置１用ＲＡＳ／ＣＡＳ制御部１０３により、時刻１で
setras1が"1"にアサートされ、次のクロックでras1がア
サートされることを示す。時刻２でras1がアサートさ
れ、時刻３でcas1がアサートされ、時刻４でacend1がア
サートされ、次のクロックでアクセスサイクルが終了す
ることを示す。時刻５で、ras1、cas1が共にネゲートさ
れ、メモリアクセスシーケンスを完了する。また、同時
に、アドレスデコーダ１０１では、acend1が"1"になっ
たのを検出して、acbank1をネゲートする。

【００２５】次に、再び、メモリ装置１ １０５へのア
クセス要求が発生すると、外部バスからメモリ装置１
１０５に対応したアドレス及びリード／ライト制御信号
が、アドレスデコーダ１０１に取り込まれ、デコードさ
れて、acbank1が、"1"になり、上記内容と同様なシーケ
ンスが実行される。

【００２６】一方、時刻６において、リフレッシュサイ
クル制御部１０２が、refrq2を"1"にアサートして、メ
モリ装置２ １０６に対するメモリリフレッシュ要求を
行なっている。

【００２７】refrq2が"1"で、acbank2が"0"なので、メ
モリ装置２用ＲＡＳ／ＣＡＳ制御部１０４は、メモリリ
フレッシュシーケンスに入り、ＣＡＳビフォアＲＡＳリ
フレッシュを行なう。時刻７において、cas2がアサート
される。時刻８でsetras1が"1"になっているために、ra
s2は、１クロック遅れて、時刻９でアサートされる。時
刻１０において、cas2、ras2がネゲートされ、メモリリ
フレッシュシーケンスを完了する。同時に、リフレッシ
ュサイクル制御部１０２では、refend2が"1"になったこ
とを検出して、refrq2をネゲートする。

【００２８】以上のように、メモリアクセスによるロウ
アドレスストローブのタイミングとメモリリフレッシュ
によるロウアドレスストローブのタイミングが重なった
場合でも、ＲＡＳ／ＣＡＳ制御部で、前記ロウアドレス
ストローブセット信号の検出を行ない、メモリリフレッ
シュによるロウアドレスストローブのアサートされるタ
イミングを１クロック遅らせることにより、メモリ装置
での消費電流の和のピーク値を減少させることができ
る。

【００２９】以下本発明の第２の実施例について図面を
参照しながら説明する。図３は本発明の第２の実施例を
示すメモリ制御装置の構成図を示すものであり、２つの
メモリ装置を制御する。図４は、図３に示したメモリ制
御装置を２つ使った実施例を示す。

【００３０】図３において、３０１はアドレスデコーダ
であり、図６のアドレスデコーダ６０１と同じものであ
る。３０２はリフレッシュサイクル制御部であり、図６
のリフレッシュサイクル制御部６０２と同じものであ
る。３０３は、メモリ装置１用ＲＡＳ／ＣＡＳ制御部で
あり、図１(a)で示したメモリ装置１用ＲＡＳ／ＣＡＳ
制御部１０３と同じものである。３０４は、メモリ装置
２用ＲＡＳ／ＣＡＳ制御部であり、図１(a)で示したメ
モリ装置２用ＲＡＳ／ＣＡＳ制御部１０４と同じもので
ある。また、メモリ装置１用ＲＡＳ／ＣＡＳ制御部３０
３から出力されるロウアドレスストローブセット信号(s
etras1)と、メモリ装置２用ＲＡＳ／ＣＡＳ制御部３０
４から出力されるロウアドレスストローブセット信号(s
etras2)の論理和をとった信号(setraso)を、メモリ制御
装置におけるロウアドレスストローブセット出力信号と
して出力する。一方、メモリ装置１用ＲＡＳ／ＣＡＳ制
御部３０３における他のＲＡＳ／ＣＡＳ制御部からのロ
ウアドレスストローブセット信号の入力には、図３に示
すように、別のメモリ制御装置からのロウアドレススト
ローブセット入力(setrasi)とメモリ装置２用ＲＡＳ／
ＣＡＳ制御部３０４から出力されるロウアドレスストロ
ーブセット信号(setras2)との論理和をとった信号を入
力している。また、メモリ装置２用ＲＡＳ／ＣＡＳ制御
部３０４における他のＲＡＳ／ＣＡＳ制御部からのロウ
アドレスストローブセット信号の入力には、別のメモリ
制御装置からのロウアドレスストローブセット入力(set
rasi)とメモリ装置１用ＲＡＳ／ＣＡＳ制御部３０３か
ら出力されるロウアドレスストローブセット信号(setra
s1)との論理和をとった信号を入力している。

【００３１】次に、図４において、４０１は、メモリ制
御装置a であり、４０２は、メモリ制御装置b である。
内部構成は、図３で示したメモリ制御装置と同じもので
ある。４０３、４０４、４０５、４０６は、各々、メモ
リ装置１、メモリ装置２、メモリ装置３、メモリ装置
４、である。メモリ装置１ ４０３とメモリ装置２ ４０
４はメモリ制御装置a４０１で制御され、メモリ装置３
４０５とメモリ装置４４０６はメモリ制御装置b４０２
で制御される。また、メモリ制御装置a４０１のロウア
ドレスストローブセット出力信号は、メモリ制御装置b
４０２のロウアドレスストローブセット入力に接続さ
れ、メモリ制御装置b４０２のロウアドレスストローブ
セット出力信号は、メモリ制御装置a４０１のロウアド
レスストローブセット入力に接続される。

【００３２】以上のように構成されたメモリ制御装置に
ついて、以下、図３、図４及び、図５を用いてその動作
を説明する。ただし、メモリ制御装置a４０１の構成要
素に対しては、名称の後に(a)を、メモリ制御装置b４０
２の構成要素に対しては、名称の後に(b)を付加して区
別する。

【００３３】図５は、メモリ装置１ ４０３に対して、
外部アクセスがあった時に、同時にメモリ装置３ ４０
５がリフレシュされる場合のタイミングを示すものであ
る。

【００３４】まず、メモリ装置１ ４０３へのアクセス
要求が発生すると、外部バスからメモリ装置１ ４０３
に対応したアドレス及びリード／ライト制御信号が、メ
モリ制御装置a４０１とメモリ制御装置b４０２にとりこ
まれ、メモリ制御装置a４０１のacbank1(a)が、"1"にな
る。この時、refreq1(a)は、"0"のため、メモリアクセ
スシーケンスに入る。時刻３でras1(a)がアサートさ
れ、時刻５でcas1(a)がアサートされ、時刻６でras1
(a)、cas1(a)がネゲートされ、メモリアクセスシーケン
スを終了する。

【００３５】一方、メモリ制御装置b４０２において
は、時刻１で、refrq1(b)が"1"になり、メモリリフレッ
シュ要求がでている。acbank1(b)は"0"なので、メモリ
装置３４０５に対するメモリリフレッシュシーケンスに
入る。時刻２でcas1(b)がアサートされる。時刻３でset
ras1(a)が"1"になっているため、ras1(b)のアサートタ
イミングが１クロック遅れて、時刻４でアサートされ
る。時刻７で、ras1(b)、cas1(b)がネゲートされ、メモ
リリフレッシュシーケンスを終了する。

【００３６】以上のように、メモリ制御装置にロウアド
レスストローブセット出力手段とロウアドレスストロー
ブセット入力手段を追加することにより、複数個のメモ
リ制御装置を使用した場合でも、メモリアクセスによる
ロウアドレスストローブのアサートタイミングとメモリ
リフレッシュによるロウアドレスストローブのアサート
タイミングが重ならないようにすることでメモリ装置全
体の消費電流のピーク値を減少させることができる。

【００３７】

【発明の効果】以上のように本発明は、外部バスから入
力されるアドレスと、リード／ライト制御信号をデコー
ドし、各々のメモリ装置に対するメモリアクセス要求信
号を生成するアドレスデコーダと、各々のメモリ装置に
対するメモリリフレシュ要求信号を生成するリフレッシ
ュサイクル制御部と、メモリ装置に対するロウアドレス
ストローブ信号とカラムアドレスストローブ信号、及
び、ロウアドレスストローブセット信号を生成する複数
のＲＡＳ／ＣＡＳ制御部とを設けることにより、メモリ
アクセスによるロウアドレスストローブのアサートタイ
ミングとメモリリフレッシュによるロウアドレスストロ
ーブのアサートタイミングが重ならないようにすること
で、メモリ装置全体の消費電流のピーク値を減少させる
ことができる。これは、通常のメモリ装置として、電源
への負荷の軽減につながる。また、携帯用のコンピュー
タ等に適用する場合においては、システムの電源容量に
制限があるので、特にその実用的効果が大きい。

【図面の簡単な説明】

【図１】本発明の第１の実施例におけるメモリ制御装置
の構成図

【図２】同実施例における動作説明のためのタイミング
チャート

【図３】本発明の第２の実施例におけるメモリ制御装置
単体の構成図

【図４】同実施例のメモリ制御装置の全体構成を示す構
成図

【図５】同実施例における動作説明のためのタイミング
チャート

【図６】従来のメモリ制御装置の構成図

【図７】同従来例における動作説明のためのタイミング
チャート

【符号の説明】

１０１ アドレスデコーダ １０２ リフレッシュサイクル制御部 １０３ メモリ装置１用ＲＡＳ／ＣＡＳ制御部 １０４ メモリ装置２用ＲＡＳ／ＣＡＳ制御部

Claims (2)

【特許請求の範囲】
1. 【請求項１】 外部バスから入力されるアドレスと、リ
   ード／ライト制御信号をデコードし、メモリアクセス要
   求信号を生成するアドレスデコーダと、メモリリフレシ
   ュ要求信号を生成するリフレッシュサイクル制御部と、
   前記メモリアクセス要求信号と前記メモリリフレシュ要
   求信号とのアービトレーションを行ない、ロウアドレス
   ストローブ信号とカラムアドレスストローブ信号、及
   び、前記ロウアドレスストローブ信号のアサートタイミ
   ングを示すロウアドレスストローブセット信号を生成す
   るとともに、他のメモリ装置に対するロウアドレススト
   ローブ信号のアサートタイミングを示すロウアドレスス
   トローブセット信号を検出することで、ロウアドレスス
   トローブ信号のアサートタイミングを変更する機能を有
   する複数のＲＡＳ／ＣＡＳ制御部とをそなえたことを特
   徴とするメモリ制御装置。
2. 【請求項２】 請求項１の構成要素に加え、内部のＲＡ
   Ｓ／ＣＡＳ制御部から生成されるロウアドレスストロー
   ブセット信号の論理和された信号を、メモリ制御装置外
   部に出力する手段と、他のメモリ制御装置からのロウア
   ドレスストローブセット信号の論理和された信号を入力
   する手段を備えたことを特徴とするメモリ制御装置。