JP3314395B2 - メモリ制御装置 - Google Patents
メモリ制御装置Info
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Description
【０００１】
【産業上の利用分野】本発明はダイナミックＲＡＭ（ラ
ンダム・アクセス・メモリ）のリードおよびライトの制
御を行なうメモリ制御装置に関するものである。
ンダム・アクセス・メモリ）のリードおよびライトの制
御を行なうメモリ制御装置に関するものである。
【０００２】
【従来の技術】近年、メモリ制御装置はライトを高速に
実行するために、内部にライト用のバッファを設けるの
が一般的になっている。
実行するために、内部にライト用のバッファを設けるの
が一般的になっている。
【０００３】以下図面を参照しながら、上記した従来の
メモリ制御装置の一例について説明する。
メモリ制御装置の一例について説明する。
【０００４】図５は従来のメモリ制御装置の構成図を示
すものである。図５において、５０１はライトデータ格
納手段で、ライト時に外部バスからアドレスおよびデー
タを入力し内部に保持し、必要時にデータをＤＲＡＭモ
ジュールに、アドレスをアドレス選択手段５０２に、モ
ジュール選択信号をＲＡＳ・ＣＡＳ制御手段５０３にそ
れぞれ出力する。５０２はアドレス選択手段で、アドレ
ス選択信号が０のときにはロウアドレスを、１のときに
はカラムアドレスをＤＲＡＭモジュールに出力する。５
０３はＲＡＳ・ＣＡＳ制御手段で、ライトデータ格納手
段５０１からモジュール選択信号を入力し、アドレス選
択手段５０２にアドレス選択信号を出力し、ＤＲＡＭモ
ジュールにロウアドレスストローブ信号（ＲＡＳ１、Ｒ
ＡＳ２）およびカラムアドレスストローブ信号（ＣＡＳ
１、ＣＡＳ２）を出力する。５０４、５０５はメモリ制
御装置の制御対象であるダイナミックＲＡＭモジュール
（ＤＲＡＭモジュール）である。
すものである。図５において、５０１はライトデータ格
納手段で、ライト時に外部バスからアドレスおよびデー
タを入力し内部に保持し、必要時にデータをＤＲＡＭモ
ジュールに、アドレスをアドレス選択手段５０２に、モ
ジュール選択信号をＲＡＳ・ＣＡＳ制御手段５０３にそ
れぞれ出力する。５０２はアドレス選択手段で、アドレ
ス選択信号が０のときにはロウアドレスを、１のときに
はカラムアドレスをＤＲＡＭモジュールに出力する。５
０３はＲＡＳ・ＣＡＳ制御手段で、ライトデータ格納手
段５０１からモジュール選択信号を入力し、アドレス選
択手段５０２にアドレス選択信号を出力し、ＤＲＡＭモ
ジュールにロウアドレスストローブ信号（ＲＡＳ１、Ｒ
ＡＳ２）およびカラムアドレスストローブ信号（ＣＡＳ
１、ＣＡＳ２）を出力する。５０４、５０５はメモリ制
御装置の制御対象であるダイナミックＲＡＭモジュール
（ＤＲＡＭモジュール）である。
【０００５】以上のように構成されたメモリ制御装置に
ついて、以下その動作について図６のタイミングチャー
トを使って説明する。
ついて、以下その動作について図６のタイミングチャー
トを使って説明する。
【０００６】まず、メモリへのライト要求が発生する
と、外部バスからアドレスおよびデータをライトデータ
格納手段５０１へ入力し、内部で保持する。この時点
で、外部バスでのライトサイクルは終了し、外部バスは
解放される。次に、ライトデータ格納手段５０１に格納
されているアドレスによって、モジュール選択信号を出
力する。この信号によって、ＤＲＡＭモジュールＡ、Ｄ
ＲＡＭモジュールＢのどちらにライトするが決定する。
次に、ＲＡＳ・ＣＡＳ制御手段５０３が、図６の時刻１
でアドレス選択信号を０にする。これによってアドレス
選択手段５０２によってロウアドレスが選択されＤＲＡ
Ｍモジュールに出力される。そして、時刻２でＲＡＳ１
をアサートする。次に、ＲＡＳ・ＣＡＳ制御手段５０３
が、時刻３でアドレス選択信号を１にする。するとアド
レス選択手段５０２によってカラムアドレスが選択され
ＤＲＡＭモジュールに出力される。そして、時刻４でＣ
ＡＳ１をアサートする。この時点でＤＲＡＭへの書き込
みが行なわれる。そして、時刻６でＲＡＳ１、ＣＡＳ１
を共にネゲートしＤＲＡＭのライトサイクルを完了す
る。
と、外部バスからアドレスおよびデータをライトデータ
格納手段５０１へ入力し、内部で保持する。この時点
で、外部バスでのライトサイクルは終了し、外部バスは
解放される。次に、ライトデータ格納手段５０１に格納
されているアドレスによって、モジュール選択信号を出
力する。この信号によって、ＤＲＡＭモジュールＡ、Ｄ
ＲＡＭモジュールＢのどちらにライトするが決定する。
次に、ＲＡＳ・ＣＡＳ制御手段５０３が、図６の時刻１
でアドレス選択信号を０にする。これによってアドレス
選択手段５０２によってロウアドレスが選択されＤＲＡ
Ｍモジュールに出力される。そして、時刻２でＲＡＳ１
をアサートする。次に、ＲＡＳ・ＣＡＳ制御手段５０３
が、時刻３でアドレス選択信号を１にする。するとアド
レス選択手段５０２によってカラムアドレスが選択され
ＤＲＡＭモジュールに出力される。そして、時刻４でＣ
ＡＳ１をアサートする。この時点でＤＲＡＭへの書き込
みが行なわれる。そして、時刻６でＲＡＳ１、ＣＡＳ１
を共にネゲートしＤＲＡＭのライトサイクルを完了す
る。
【０００７】
【発明が解決しようとする課題】しかしながら上記のよ
うな構成では、ライトデータ格納手段に入力された順序
と同じ順序で、ＤＲＡＭモジュールへのライトが実行さ
れるので、同一ＤＲＡＭモジュールへのライトが連続し
て発生した場合には、１番目のライトが終了してから２
番目のライトを開始するまでにＲＡＳのプリチャージ期
間が必要となり、全体としてアクセス時間が長くなると
いう問題点を有していた。
うな構成では、ライトデータ格納手段に入力された順序
と同じ順序で、ＤＲＡＭモジュールへのライトが実行さ
れるので、同一ＤＲＡＭモジュールへのライトが連続し
て発生した場合には、１番目のライトが終了してから２
番目のライトを開始するまでにＲＡＳのプリチャージ期
間が必要となり、全体としてアクセス時間が長くなると
いう問題点を有していた。
【０００８】例えば、Ｘ、Ｙ、Ｚの３つのデータがライ
トデータ格納手段に保持されていて、Ｘ、Ｙ、Ｚの順で
ライトデータ格納手段に入力されたとする。そして、Ｘ
とＹがＤＲＡＭモジュールＡへのライト、ＺがＤＲＡＭ
モジュールＢへのライトであるとする。この場合のタイ
ミングチャートを図６に示す。図６の時刻６で、ＲＡＳ
１とＣＡＳ１がネゲートされＸのライトが完了する。し
かし、次のＹも同じＤＲＡＭモジュールＡへのライトと
なるため、ＲＡＳ１のプリチャージが必要で、時刻６か
ら時刻９までがプリチャージ期間である。そして、時刻
９にＲＡＳ１がアサートされＹのライトが開始され、時
刻１３でＲＡＳ１とＣＡＳ１がネゲートされＹのライト
が完了する。次のＺは、Ｙとは異なるモジュールＢへの
ライトであるためＲＡＳ１は使用しない。従って、時刻
１３からＲＡＳ１のプリチャージを行なうと同時に、時
刻１４でＲＡＳ２がアサートされＺのライトが開始され
る。そして、時刻１８でＲＡＳ２とＣＡＳ２がネゲート
されＺのライトが完了する。このように、ＸとＹが共に
ＤＲＡＭモジュールＡへのライトで、それが連続して実
行されるために、ＲＡＳ１のプリチャージが必要とな
る。
トデータ格納手段に保持されていて、Ｘ、Ｙ、Ｚの順で
ライトデータ格納手段に入力されたとする。そして、Ｘ
とＹがＤＲＡＭモジュールＡへのライト、ＺがＤＲＡＭ
モジュールＢへのライトであるとする。この場合のタイ
ミングチャートを図６に示す。図６の時刻６で、ＲＡＳ
１とＣＡＳ１がネゲートされＸのライトが完了する。し
かし、次のＹも同じＤＲＡＭモジュールＡへのライトと
なるため、ＲＡＳ１のプリチャージが必要で、時刻６か
ら時刻９までがプリチャージ期間である。そして、時刻
９にＲＡＳ１がアサートされＹのライトが開始され、時
刻１３でＲＡＳ１とＣＡＳ１がネゲートされＹのライト
が完了する。次のＺは、Ｙとは異なるモジュールＢへの
ライトであるためＲＡＳ１は使用しない。従って、時刻
１３からＲＡＳ１のプリチャージを行なうと同時に、時
刻１４でＲＡＳ２がアサートされＺのライトが開始され
る。そして、時刻１８でＲＡＳ２とＣＡＳ２がネゲート
されＺのライトが完了する。このように、ＸとＹが共に
ＤＲＡＭモジュールＡへのライトで、それが連続して実
行されるために、ＲＡＳ１のプリチャージが必要とな
る。
【０００９】本発明は上記問題点に鑑み、ＲＡＳのプリ
チャージ期間に他のメモリモジュールをアクセスし、見
かけのＤＲＡＭアクセス時間を短縮したメモリ制御装置
を提供することを目的とする。
チャージ期間に他のメモリモジュールをアクセスし、見
かけのＤＲＡＭアクセス時間を短縮したメモリ制御装置
を提供することを目的とする。
【００１０】
【課題を解決するための手段】上記問題点を解決するた
めに本発明のメモリ制御装置は、ライト時に外部バスか
らアドレスおよびデータを入力し内部に保持するライト
データ格納手段と、前記ライトデータ格納手段から有効
なデータの有無を示す信号を入力し次にライトを実行す
るダイナミックＲＡＭ（ＤＲＡＭ）モジュールを選択す
るモジュール選択手段と、複数のライトデータ格納手段
が出力するロウアドレス、カラムアドレスから１つのア
ドレスを選択してＤＲＡＭモジュールへ出力するアドレ
ス選択手段と、複数のライトデータ格納手段が出力する
データから１つのデータを選択してＤＲＡＭモジュール
へ出力するデータ選択手段と、モジュール選択手段から
モジュール選択信号を入力し前記アドレス選択手段、前
記データ選択手段の選択信号およびＤＲＡＭモジュール
へ出力するロウアドレスストローブ信号（ＲＡＳ）、カ
ラムアドレスストローブ信号（ＣＡＳ）を制御するＲＡ
Ｓ・ＣＡＳ制御手段という構成を備えたものである。
めに本発明のメモリ制御装置は、ライト時に外部バスか
らアドレスおよびデータを入力し内部に保持するライト
データ格納手段と、前記ライトデータ格納手段から有効
なデータの有無を示す信号を入力し次にライトを実行す
るダイナミックＲＡＭ（ＤＲＡＭ）モジュールを選択す
るモジュール選択手段と、複数のライトデータ格納手段
が出力するロウアドレス、カラムアドレスから１つのア
ドレスを選択してＤＲＡＭモジュールへ出力するアドレ
ス選択手段と、複数のライトデータ格納手段が出力する
データから１つのデータを選択してＤＲＡＭモジュール
へ出力するデータ選択手段と、モジュール選択手段から
モジュール選択信号を入力し前記アドレス選択手段、前
記データ選択手段の選択信号およびＤＲＡＭモジュール
へ出力するロウアドレスストローブ信号（ＲＡＳ）、カ
ラムアドレスストローブ信号（ＣＡＳ）を制御するＲＡ
Ｓ・ＣＡＳ制御手段という構成を備えたものである。
【００１１】
【作用】本発明は上記した構成によって複数のライトデ
ータ格納手段にデータが存在する時には、モジュール選
択手段によって、同一のＤＲＡＭモジュールに対して連
続してアクセスが発生しないように次にライトを実行す
るＤＲＡＭモジュールを選択することにより、見かけの
ＤＲＡＭアクセス時間を短縮する。
ータ格納手段にデータが存在する時には、モジュール選
択手段によって、同一のＤＲＡＭモジュールに対して連
続してアクセスが発生しないように次にライトを実行す
るＤＲＡＭモジュールを選択することにより、見かけの
ＤＲＡＭアクセス時間を短縮する。
【００１２】
【実施例】以下本発明の一実施例のメモリ制御装置につ
いて、図面を参照しながら説明する。図１は本発明の実
施例におけるメモリ制御装置の構成図を示すものであ
る。ただし、メモリ制御装置の構成部分のうち本発明の
要旨に直接関係ない部分は省略してある。
いて、図面を参照しながら説明する。図１は本発明の実
施例におけるメモリ制御装置の構成図を示すものであ
る。ただし、メモリ制御装置の構成部分のうち本発明の
要旨に直接関係ない部分は省略してある。
【００１３】図１において、１０１はライトデータ格納
手段ＡでＤＲＡＭモジュールＡへのライト時に外部バス
からアドレスおよびデータを入力し内部に保持する。１
０２はライトデータ格納手段ＢでＤＲＡＭモジュールＢ
へのライト時に外部バスからアドレスおよびデータを入
力し内部に保持する。１０３はモジュール選択手段で、
ライトデータ格納手段Ａ１０１、ライトデータ格納手段
Ｂ１０２から有効なデータの有無を示す信号（データ存
在信号Ａ，Ｂ）を入力し次にライトを実行するＤＲＡＭ
モジュールを選択して、モジュール選択信号を出力す
る。そして、データ存在信号Ａ，Ｂおよび１つ前にアク
セスしたＤＲＡＭモジュールとモジュール選択信号の関
係を（表１）に示した。
手段ＡでＤＲＡＭモジュールＡへのライト時に外部バス
からアドレスおよびデータを入力し内部に保持する。１
０２はライトデータ格納手段ＢでＤＲＡＭモジュールＢ
へのライト時に外部バスからアドレスおよびデータを入
力し内部に保持する。１０３はモジュール選択手段で、
ライトデータ格納手段Ａ１０１、ライトデータ格納手段
Ｂ１０２から有効なデータの有無を示す信号（データ存
在信号Ａ，Ｂ）を入力し次にライトを実行するＤＲＡＭ
モジュールを選択して、モジュール選択信号を出力す
る。そして、データ存在信号Ａ，Ｂおよび１つ前にアク
セスしたＤＲＡＭモジュールとモジュール選択信号の関
係を（表１）に示した。
【００１４】
【表１】
【００１５】１０４はアドレス選択手段で、ライトデー
タ格納手段Ａ１０１が出力するロウアドレスＡ、カラム
アドレスＡ、ライトデータ格納手段Ｂ１０２が出力する
ロウアドレスＢ、カラムアドレスＢの４つのアドレスか
ら１つを選択してＤＲＡＭモジュールへ出力する。この
場合のモジュール選択信号、ＣＡＳ選択信号とＤＲＡＭ
モジュールへ出力するアドレスの関係は（表２）のよう
になる。
タ格納手段Ａ１０１が出力するロウアドレスＡ、カラム
アドレスＡ、ライトデータ格納手段Ｂ１０２が出力する
ロウアドレスＢ、カラムアドレスＢの４つのアドレスか
ら１つを選択してＤＲＡＭモジュールへ出力する。この
場合のモジュール選択信号、ＣＡＳ選択信号とＤＲＡＭ
モジュールへ出力するアドレスの関係は（表２）のよう
になる。
【００１６】
【表２】
【００１７】１０５はデータ選択手段で、モジュール選
択信号が０の時はライトデータ格納手段Ａ１０１が出力
するデータＡを、モジュール選択信号が１の時はライト
データ格納手段Ｂ１０２が出力するデータＢを選択して
ＤＲＡＭモジュールへ出力する。１０６はＲＡＳ・ＣＡ
Ｓ制御手段で、ロウアドレスストローブ信号（ＲＡＳ
１、ＲＡＳ２）およびカラムアドレスストローブ信号
（ＣＡＳ１、ＣＡＳ２）を制御する。１０７はＤＲＡＭ
モジュールＡ、１０８はＤＲＡＭモジュールＢで、この
２つのＤＲＡＭモジュールが本実施例のメモリ制御装置
の制御対象である。また、データ存在信号Ａはライトデ
ータ格納手段Ａ１０１がモジュール選択手段１０３へ出
力する信号で、ライトデータ格納手段Ａ１０１に有効な
データが存在する時は１に、そうでないときは０にな
る。データ存在信号Ｂはライトデータ格納手段Ｂ１０２
がモジュール選択手段１０３へ出力する信号で、ライト
データ格納手段Ｂ１０２に有効なデータが存在する時は
１に、そうでないときは０になる。モジュール選択信号
はモジュール選択手段１０３がアドレス選択手段１０
４、データ選択手段１０５およびＲＡＳ・ＣＡＳ制御手
段１０６へ出力する信号で、ＤＲＡＭモジュールＡ１０
７へのライトを実行するときは０に、ＤＲＡＭモジュー
ルＢ１０８へのライトを実行するときは１になる。ＣＡ
Ｓ選択信号はＲＡＳ・ＣＡＳ制御手段１０６がアドレス
選択手段１０４へ出力する信号で、０のときはロウアド
レスを、１のときはカラムアドレスを選択する。
択信号が０の時はライトデータ格納手段Ａ１０１が出力
するデータＡを、モジュール選択信号が１の時はライト
データ格納手段Ｂ１０２が出力するデータＢを選択して
ＤＲＡＭモジュールへ出力する。１０６はＲＡＳ・ＣＡ
Ｓ制御手段で、ロウアドレスストローブ信号（ＲＡＳ
１、ＲＡＳ２）およびカラムアドレスストローブ信号
（ＣＡＳ１、ＣＡＳ２）を制御する。１０７はＤＲＡＭ
モジュールＡ、１０８はＤＲＡＭモジュールＢで、この
２つのＤＲＡＭモジュールが本実施例のメモリ制御装置
の制御対象である。また、データ存在信号Ａはライトデ
ータ格納手段Ａ１０１がモジュール選択手段１０３へ出
力する信号で、ライトデータ格納手段Ａ１０１に有効な
データが存在する時は１に、そうでないときは０にな
る。データ存在信号Ｂはライトデータ格納手段Ｂ１０２
がモジュール選択手段１０３へ出力する信号で、ライト
データ格納手段Ｂ１０２に有効なデータが存在する時は
１に、そうでないときは０になる。モジュール選択信号
はモジュール選択手段１０３がアドレス選択手段１０
４、データ選択手段１０５およびＲＡＳ・ＣＡＳ制御手
段１０６へ出力する信号で、ＤＲＡＭモジュールＡ１０
７へのライトを実行するときは０に、ＤＲＡＭモジュー
ルＢ１０８へのライトを実行するときは１になる。ＣＡ
Ｓ選択信号はＲＡＳ・ＣＡＳ制御手段１０６がアドレス
選択手段１０４へ出力する信号で、０のときはロウアド
レスを、１のときはカラムアドレスを選択する。
【００１８】以上のように構成されたメモリ制御装置に
ついて、以下図１及び図２を用いてその動作を説明す
る。
ついて、以下図１及び図２を用いてその動作を説明す
る。
【００１９】図２は本実施例のメモリ制御装置において
Ｘ、Ｙ、Ｚの３つのデータのライトを実行した時のタイ
ミングチャートを示すものである。ここで、データＸお
よびＹはＤＲＡＭモジュールＡ１０７へのライトデー
タ、データＺはＤＲＡＭモジュールＢ１０８へのライト
データである。また、外部バスとメモリ制御装置の間で
は、Ｘ、Ｙ、Ｚの順でライトが実行されたものとする。
Ｘ、Ｙ、Ｚの３つのデータのライトを実行した時のタイ
ミングチャートを示すものである。ここで、データＸお
よびＹはＤＲＡＭモジュールＡ１０７へのライトデー
タ、データＺはＤＲＡＭモジュールＢ１０８へのライト
データである。また、外部バスとメモリ制御装置の間で
は、Ｘ、Ｙ、Ｚの順でライトが実行されたものとする。
【００２０】まず、図２の時刻１では、ライトデータ格
納手段Ａ１０１にはデータＸ、Ｙが、ライトデータ格納
手段Ｂ１０２にはデータＺがそれぞれ格納されていると
する。するとデータ存在信号Ａ、データ存在信号Ｂは共
に１となる。この場合は、１つ前に実行したアクセスが
どちらのＤＲＡＭモジュールに対するものかによってモ
ジュール選択信号が決まるが、ここでは、１つ前に実行
したアクセスがＤＲＡＭモジュールＢ１０８に対するも
のであったとする。すると、モジュール選択手段１０３
はモジュール選択信号を０にする。これによって、デー
タＸのライトが開始される。時刻１ではＣＡＳ選択信号
は０であるから、アドレス選択手段１０４はＸのロウア
ドレスを選択してＤＲＡＭモジュールへ出力する。次に
時刻２でＲＡＳ１が０になり、時刻３でＣＡＳ選択信号
が１に変化し、これによってアドレスがＸのカラムアド
レスに変化する。さらに、時刻４でＣＡＳ１が０にな
り、最後に時刻６でＲＡＳ１、ＣＡＳ１が１となってデ
ータＸのライトが完了する。時刻６では、ライトデータ
格納手段Ａ１０１にはデータＹが、ライトデータ格納手
段Ｂ１０２にはデータＺがそれぞれ格納されている。こ
れによってデータ存在信号Ａ、データ存在信号Ｂは共に
１となる。１つ前に実行したアクセスはＤＲＡＭモジュ
ールＡ１０７に対するものであるので、モジュール選択
信号は１となり、データＺのライトが開始される。時刻
６〜時刻１１では、データＸのライトの時と同様にして
アドレス、ＲＡＳ２、ＣＡＳ２が変化し、時刻１１でデ
ータＺのライトが完了する。時刻１１では、ライトデー
タ格納手段Ａ１０１にはデータＹが格納されており、ラ
イトデータ格納手段Ｂ１０２には有効なデータは存在し
ない。これによってデータ存在信号Ａは１に、データ存
在信号Ｂは０になる。すると、モジュール選択手段１０
３はモジュール選択信号を０にする。これによって、デ
ータＹのライトが開始され、データＸのライトの時と同
様にしてアドレス、ＲＡＳ１、ＣＡＳ１が変化し時刻１
６でライトが完了する。
納手段Ａ１０１にはデータＸ、Ｙが、ライトデータ格納
手段Ｂ１０２にはデータＺがそれぞれ格納されていると
する。するとデータ存在信号Ａ、データ存在信号Ｂは共
に１となる。この場合は、１つ前に実行したアクセスが
どちらのＤＲＡＭモジュールに対するものかによってモ
ジュール選択信号が決まるが、ここでは、１つ前に実行
したアクセスがＤＲＡＭモジュールＢ１０８に対するも
のであったとする。すると、モジュール選択手段１０３
はモジュール選択信号を０にする。これによって、デー
タＸのライトが開始される。時刻１ではＣＡＳ選択信号
は０であるから、アドレス選択手段１０４はＸのロウア
ドレスを選択してＤＲＡＭモジュールへ出力する。次に
時刻２でＲＡＳ１が０になり、時刻３でＣＡＳ選択信号
が１に変化し、これによってアドレスがＸのカラムアド
レスに変化する。さらに、時刻４でＣＡＳ１が０にな
り、最後に時刻６でＲＡＳ１、ＣＡＳ１が１となってデ
ータＸのライトが完了する。時刻６では、ライトデータ
格納手段Ａ１０１にはデータＹが、ライトデータ格納手
段Ｂ１０２にはデータＺがそれぞれ格納されている。こ
れによってデータ存在信号Ａ、データ存在信号Ｂは共に
１となる。１つ前に実行したアクセスはＤＲＡＭモジュ
ールＡ１０７に対するものであるので、モジュール選択
信号は１となり、データＺのライトが開始される。時刻
６〜時刻１１では、データＸのライトの時と同様にして
アドレス、ＲＡＳ２、ＣＡＳ２が変化し、時刻１１でデ
ータＺのライトが完了する。時刻１１では、ライトデー
タ格納手段Ａ１０１にはデータＹが格納されており、ラ
イトデータ格納手段Ｂ１０２には有効なデータは存在し
ない。これによってデータ存在信号Ａは１に、データ存
在信号Ｂは０になる。すると、モジュール選択手段１０
３はモジュール選択信号を０にする。これによって、デ
ータＹのライトが開始され、データＸのライトの時と同
様にしてアドレス、ＲＡＳ１、ＣＡＳ１が変化し時刻１
６でライトが完了する。
【００２１】以上のように本実施例によれば、ライトデ
ータ格納手段を複数設け、モジュール選択手段によって
ライトの順序を変更することによって、ＲＡＳのプリチ
ャージ期間を削減することができる。その結果、本実施
例で用いたデータＸ、Ｙ、Ｚのライトを実行した場合に
はライトに必要な時間が１８クロック図６から１６クロ
ック図２に短縮される。
ータ格納手段を複数設け、モジュール選択手段によって
ライトの順序を変更することによって、ＲＡＳのプリチ
ャージ期間を削減することができる。その結果、本実施
例で用いたデータＸ、Ｙ、Ｚのライトを実行した場合に
はライトに必要な時間が１８クロック図６から１６クロ
ック図２に短縮される。
【００２２】以下本発明の第２の実施例について図面を
参照しながら説明する。図３は本発明の第２の実施例を
示すメモリ制御装置の構成図である。
参照しながら説明する。図３は本発明の第２の実施例を
示すメモリ制御装置の構成図である。
【００２３】同図において、１０１はライトデータ格納
手段Ａ、１０２はライトデータ格納手段Ｂ、１０４はア
ドレス選択手段、１０５はデータ選択手段、１０６はＲ
ＡＳ・ＣＡＳ制御手段、１０７はＤＲＡＭモジュール
Ａ、１０８はＤＲＡＭモジュールＢで、以上は図１の構
成と同様なものである。
手段Ａ、１０２はライトデータ格納手段Ｂ、１０４はア
ドレス選択手段、１０５はデータ選択手段、１０６はＲ
ＡＳ・ＣＡＳ制御手段、１０７はＤＲＡＭモジュール
Ａ、１０８はＤＲＡＭモジュールＢで、以上は図１の構
成と同様なものである。
【００２４】図１と異なるのはモジュール選択手段１０
３の代わりにライト制御手段３０１を設けた点である。
ライト制御手段３０１は、データ存在信号Ａおよびデー
タ存在信号Ｂを入力して、モジュール選択信号および連
続アクセス信号を出力する。連続アクセス信号は、複数
のライトデータ格納手段にデータが存在する時、すなわ
ちデータ存在信号Ａおよびデータ存在信号Ｂがともに１
の時に１となり、それ以外の場合は０となる。そして、
連続アクセス信号が１のときは、現在ライト中のデータ
に対するカラムアドレスストローブ信号（ＣＡＳ）をネ
ゲートする前にＲＡＳ・ＣＡＳ制御手段１０６がアドレ
ス切換信号によって次のライトデータのロウアドレスに
変化させる。そして、１番目のライトデータに対するカ
ラムアドレスストローブ信号（ＣＡＳ）をネゲートする
と同時に２番目のライトデータに対するロウアドレスス
トローブ信号（ＲＡＳ）をアサートする。
３の代わりにライト制御手段３０１を設けた点である。
ライト制御手段３０１は、データ存在信号Ａおよびデー
タ存在信号Ｂを入力して、モジュール選択信号および連
続アクセス信号を出力する。連続アクセス信号は、複数
のライトデータ格納手段にデータが存在する時、すなわ
ちデータ存在信号Ａおよびデータ存在信号Ｂがともに１
の時に１となり、それ以外の場合は０となる。そして、
連続アクセス信号が１のときは、現在ライト中のデータ
に対するカラムアドレスストローブ信号（ＣＡＳ）をネ
ゲートする前にＲＡＳ・ＣＡＳ制御手段１０６がアドレ
ス切換信号によって次のライトデータのロウアドレスに
変化させる。そして、１番目のライトデータに対するカ
ラムアドレスストローブ信号（ＣＡＳ）をネゲートする
と同時に２番目のライトデータに対するロウアドレスス
トローブ信号（ＲＡＳ）をアサートする。
【００２５】以上のように構成されたメモリ制御装置に
ついて、図４を参照して以下その動作を説明する。図４
は本実施例のメモリ制御装置においてＸ、Ｙ、Ｚの３つ
のデータのライトを実行した時のタイミングチャートを
示すものである。ここで、データＸおよびＹはＤＲＡＭ
モジュールＡ１０７へのライトデータ、データＺはＤＲ
ＡＭモジュールＢ１０８へのライトデータである。ま
た、外部バスとメモリ制御装置の間では、Ｘ、Ｙ、Ｚの
順でライトが実行されたものとする。
ついて、図４を参照して以下その動作を説明する。図４
は本実施例のメモリ制御装置においてＸ、Ｙ、Ｚの３つ
のデータのライトを実行した時のタイミングチャートを
示すものである。ここで、データＸおよびＹはＤＲＡＭ
モジュールＡ１０７へのライトデータ、データＺはＤＲ
ＡＭモジュールＢ１０８へのライトデータである。ま
た、外部バスとメモリ制御装置の間では、Ｘ、Ｙ、Ｚの
順でライトが実行されたものとする。
【００２６】時刻１から時刻４までは第１の実施例と全
く同じ動作をする。ただし、時刻１においてデータ存在
信号Ａ、データ存在信号Ｂは共に１となっているので連
続アクセス信号は１となっている。これによって、時刻
５でＲＡＳ・ＣＡＳ制御手段１０６が出力するアドレス
切換信号が変化して、アドレスがＺのカラムアドレスに
変わる。そして、時刻６ではＲＡＳ１、ＣＡＳ１をネゲ
ートすると同時にＲＡＳ２をアサートする。同様にし
て、データＺのライト時においても時刻９でＲＡＳ・Ｃ
ＡＳ制御手段１０６が出力するアドレス切換信号が変化
して、アドレスがＹのカラムアドレスに変わり、時刻１
０でＲＡＳ２、ＣＡＳ２をネゲートすると同時にＲＡＳ
１をアサートする。最後のＹのライト実行時には、ライ
トデータ格納手段Ｂ１０２には有効なデータは存在しな
い。これによってデータ存在信号Ａは１に、データ存在
信号Ｂは０になる。すると、連続アクセス信号は０にな
り、Ｙのカラムアドレスは時刻１４まで出力される。
く同じ動作をする。ただし、時刻１においてデータ存在
信号Ａ、データ存在信号Ｂは共に１となっているので連
続アクセス信号は１となっている。これによって、時刻
５でＲＡＳ・ＣＡＳ制御手段１０６が出力するアドレス
切換信号が変化して、アドレスがＺのカラムアドレスに
変わる。そして、時刻６ではＲＡＳ１、ＣＡＳ１をネゲ
ートすると同時にＲＡＳ２をアサートする。同様にし
て、データＺのライト時においても時刻９でＲＡＳ・Ｃ
ＡＳ制御手段１０６が出力するアドレス切換信号が変化
して、アドレスがＹのカラムアドレスに変わり、時刻１
０でＲＡＳ２、ＣＡＳ２をネゲートすると同時にＲＡＳ
１をアサートする。最後のＹのライト実行時には、ライ
トデータ格納手段Ｂ１０２には有効なデータは存在しな
い。これによってデータ存在信号Ａは１に、データ存在
信号Ｂは０になる。すると、連続アクセス信号は０にな
り、Ｙのカラムアドレスは時刻１４まで出力される。
【００２７】以上のように、ライト制御手段を設けて複
数のライトデータ格納手段にデータが存在する時には、
カラムアドレスストローブ信号（ＣＡＳ）をネゲートす
る前にアドレスを次のデータのロウアドレスに変更し、
カラムアドレスストローブ信号（ＣＡＳ）をネゲートす
ると同時に次のライトデータに対するロウアドレススト
ローブ信号（ＲＡＳ）をアサートすることによって、ラ
イトに必要なクロック数を削減できる。例えば、本実施
例で用いたデータＸ、Ｙ、Ｚのライトを実行した場合に
はライトに必要な時間が第１の実施例よりさらに２クロ
ック短縮されて１４クロックとなる（図４）。
数のライトデータ格納手段にデータが存在する時には、
カラムアドレスストローブ信号（ＣＡＳ）をネゲートす
る前にアドレスを次のデータのロウアドレスに変更し、
カラムアドレスストローブ信号（ＣＡＳ）をネゲートす
ると同時に次のライトデータに対するロウアドレススト
ローブ信号（ＲＡＳ）をアサートすることによって、ラ
イトに必要なクロック数を削減できる。例えば、本実施
例で用いたデータＸ、Ｙ、Ｚのライトを実行した場合に
はライトに必要な時間が第１の実施例よりさらに２クロ
ック短縮されて１４クロックとなる（図４）。
【００２８】なお、第１および第２の実施例において、
ライトデータ格納手段は２つであったが、ＤＲＡＭモジ
ュールが３つ以上になれば、それに応じてライトデータ
格納手段を増やす必要がある。
ライトデータ格納手段は２つであったが、ＤＲＡＭモジ
ュールが３つ以上になれば、それに応じてライトデータ
格納手段を増やす必要がある。
【００２９】また、第１および第２の実施例において、
ライトデータ格納手段を２つにしてライトの順序を変更
したが、ライトデータ格納手段は１つにし、その出力側
に選択手段を設けてライトの順序を変更するようにして
もよい。
ライトデータ格納手段を２つにしてライトの順序を変更
したが、ライトデータ格納手段は１つにし、その出力側
に選択手段を設けてライトの順序を変更するようにして
もよい。
【００３０】
【発明の効果】以上のように本発明はライト時に外部バ
スからアドレスおよびデータを入力し内部に保持するラ
イトデータ格納手段と、前記ライトデータ格納手段から
有効なデータの有無を示す信号を入力し次にライトを実
行するダイナミックＲＡＭ（ＤＲＡＭ）モジュールを選
択するモジュール選択手段とを設け、ライトの実行順序
を変更することによって、あるメモリモジュールに対す
るＲＡＳのプリチャージ期間中に、他のメモリモジュー
ルへのライトが実行可能となり、ライトに必要な時間を
短縮することができる。
スからアドレスおよびデータを入力し内部に保持するラ
イトデータ格納手段と、前記ライトデータ格納手段から
有効なデータの有無を示す信号を入力し次にライトを実
行するダイナミックＲＡＭ（ＤＲＡＭ）モジュールを選
択するモジュール選択手段とを設け、ライトの実行順序
を変更することによって、あるメモリモジュールに対す
るＲＡＳのプリチャージ期間中に、他のメモリモジュー
ルへのライトが実行可能となり、ライトに必要な時間を
短縮することができる。
【図１】本発明の第１の実施例におけるメモリ制御装置
の構成図
の構成図
【図２】同実施例における動作説明のためのタイミング
チャート
チャート
【図３】本発明の第２の実施例におけるメモリ制御装置
の構成図
の構成図
【図４】同実施例における動作説明のためのタイミング
チャート
チャート
【図５】従来のメモリ制御装置の構成図
【図６】従来のメモリ制御装置における動作説明のため
のタイミングチャート
のタイミングチャート
【符号の説明】 １０１ ライトデータ格納手段Ａ １０２ ライトデータ格納手段Ｂ １０３ モジュール選択手段 １０４ アドレス選択手段 １０５ データ選択手段 １０６ ＲＡＳ・ＣＡＳ制御手段 １０７ ＤＲＡＭモジュールＡ １０８ ＤＲＡＭモジュールＢ
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平１−232451（ＪＰ，Ａ) 特開 昭58−137182（ＪＰ，Ａ) 特開 昭63−129451（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) G06F 12/00 - 12/06
Claims (2)
- 【請求項１】ライト時に外部バスからアドレスおよびデ
ータを入力し内部に保持するライトデータ格納手段と、 前記ライトデータ格納手段から有効なデータの有無を示
す信号を入力し次にライトを実行するダイナミックＲＡ
Ｍモジュールを選択するモジュール選択手段と、前記モジュール選択手段からモジュール選択信号を入力
し、後述するＲＡＳ・ＣＡＳ制御手段からＣＡＳ選択信
号を入力し、 複数のライトデータ格納手段が出力するロ
ウアドレス、カラムアドレスから１つのアドレスを選択
してダイナミックＲＡＭモジュールへ出力するアドレス
選択手段と、前記モジュール選択手段からモジュール選択信号を入力
し 複数のライトデータ格納手段が出力するデータから１
つのデータを選択してダイナミックＲＡＭモジュールへ
出力するデータ選択手段と、前記 モジュール選択手段からモジュール選択信号を入力
し前記アドレス選択手段へ出力するＣＡＳ選択信号およ
びダイナミックＲＡＭモジュールへ出力するロウアドレ
スストローブ信号、カラムアドレスストローブ信号を制
御するＲＡＳ・ＣＡＳ制御手段とを備え、 ダイナミックＲＡＭへの書き込み時には、ダイナミック
ＲＡＭモジュールに対応するライトデータ格納手段にア
ドレスとデータを格納し、複数のライトデータ格納手段
にデータが存在する時には同一のダイナミックＲＡＭモ
ジュールに対して連続してアクセスが発生しないよう
に、モジュール選択手段によって、次にライトを実行す
るダイナミックＲＡＭモジュールを選択することを特徴
とするメモリ制御装置。 - 【請求項２】複数のライトデータ格納手段にデータが存
在する時には、１番目のライトデータに対するカラムア
ドレスストローブ信号をネゲートする前にダイナミック
ＲＡＭモジュールへ出力するアドレスを２番目のライト
データのロウアドレスに変更し、１番目のライトデータ
に対するカラムアドレスストローブ信号をネゲートする
と同時に２番目のライトデータに対するロウアドレスス
トローブ信号をアサートすることを特徴とする請求項１
記載のメモリ制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30292791A JP3314395B2 (ja) | 1991-11-19 | 1991-11-19 | メモリ制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30292791A JP3314395B2 (ja) | 1991-11-19 | 1991-11-19 | メモリ制御装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05143439A JPH05143439A (ja) | 1993-06-11 |
| JP3314395B2 true JP3314395B2 (ja) | 2002-08-12 |
Family
ID=17914808
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP30292791A Expired - Fee Related JP3314395B2 (ja) | 1991-11-19 | 1991-11-19 | メモリ制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3314395B2 (ja) |
-
1991
- 1991-11-19 JP JP30292791A patent/JP3314395B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH05143439A (ja) | 1993-06-11 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |