JPH06103760A - ダイナミックメモリ - Google Patents
ダイナミックメモリInfo
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- JPH06103760A JPH06103760A JP4246625A JP24662592A JPH06103760A JP H06103760 A JPH06103760 A JP H06103760A JP 4246625 A JP4246625 A JP 4246625A JP 24662592 A JP24662592 A JP 24662592A JP H06103760 A JPH06103760 A JP H06103760A
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Abstract
(57)【要約】
【目的】 ＤＲＡＭのメモリアクセスの高速化を実現す
る。 【構成】 ＤＲＡＭ内部に２つのロウアドレスバッファ
回路３０８，３２２とこれらの一方を選択するセレクタ
回路３２３を設ける。高速ページモードにおけるＲＡＳ
信号３０５のプリチャージ期間中にＣＡＳ信号３１３を
アサートしＣＡＳビフォアＲＡＳリフレッシュを起動し
て、次のメモリアクセスにおけるＲＡＳ信号３０５のア
サートでリフレッシュアドレス３２１をバッファ３０８
にラッチし、外部からのメモリアドレス３０４をバッフ
ァ３２２で同時にラッチする。２つのバッファに取込ま
れたロウアドレスデータはＲＡＳ信号３０５及びＣＡＳ
信号３１３によりセレクタ回路３２３が、リフレッシュ
期間中はバッファ３０８を、また、メモリアクセス時に
はバッファ３２２を選択し、それぞれのアドレスデータ
をロウデコーダ３１０に与え、メモリセルアレイ３１１
の「行」を確定する。
る。 【構成】 ＤＲＡＭ内部に２つのロウアドレスバッファ
回路３０８，３２２とこれらの一方を選択するセレクタ
回路３２３を設ける。高速ページモードにおけるＲＡＳ
信号３０５のプリチャージ期間中にＣＡＳ信号３１３を
アサートしＣＡＳビフォアＲＡＳリフレッシュを起動し
て、次のメモリアクセスにおけるＲＡＳ信号３０５のア
サートでリフレッシュアドレス３２１をバッファ３０８
にラッチし、外部からのメモリアドレス３０４をバッフ
ァ３２２で同時にラッチする。２つのバッファに取込ま
れたロウアドレスデータはＲＡＳ信号３０５及びＣＡＳ
信号３１３によりセレクタ回路３２３が、リフレッシュ
期間中はバッファ３０８を、また、メモリアクセス時に
はバッファ３２２を選択し、それぞれのアドレスデータ
をロウデコーダ３１０に与え、メモリセルアレイ３１１
の「行」を確定する。
Description
【０００１】
【産業上の利用分野】本発明はダイナミック・ランダム
・アクセス・メモリ（ＤＲＡＭ）に係り、特に、高速な
メモリアクセスと低消費電力化，低コスト化，軽量化を
図るのに好適なＤＲＡＭに関する。
・アクセス・メモリ（ＤＲＡＭ）に係り、特に、高速な
メモリアクセスと低消費電力化，低コスト化，軽量化を
図るのに好適なＤＲＡＭに関する。
【０００２】
【従来の技術】従来のＤＲＡＭは、例えば特開平１−２
２７２９８号公報に記載のように、メモリアクセスが行
われていない間にリフレッシュサイクルの要求があった
場合にはＣＡＳビフォアＲＡＳリフレッシュを行い、メ
モリアクセス中に前記リフレッシュサイクルの要求があ
った場合にはヒドン・リフレッシュを行うようにして、
メモリアクセスを高速化するようにしている。
２７２９８号公報に記載のように、メモリアクセスが行
われていない間にリフレッシュサイクルの要求があった
場合にはＣＡＳビフォアＲＡＳリフレッシュを行い、メ
モリアクセス中に前記リフレッシュサイクルの要求があ
った場合にはヒドン・リフレッシュを行うようにして、
メモリアクセスを高速化するようにしている。
【０００３】図６は、従来のＤＲＡＭチップの内部概略
構成図である。従来のＤＲＡＭのアドレス制御部は、通
常動作においては、ＤＲＡＭ外部よりまずロウアドレス
１０１がマルチプレクサ１０２により選択され、ＤＲＡ
Ｍ１０３内部にメモリアドレス１０４として与えられ
る。これをＤＲＡＭ外部より与えられるＲＡＳ信号１０
５をトリガにしてＲＡＳクロックジェネレータ１０６の
出力信号１０７により、ロウアドレス・バッファ１０８
でラッチし、そのラッチデータ１０９をロウデコーダ１
１０でデコードし、メモリセル・アレイ１１１の「行」
を確定する。引き続き同様にして、カラムアドレス１１
２を、ＣＡＳ信号１１３をトリガにしてＣＡＳクロック
ジェネレータ１１４の出力信号１１５によりカラムアド
レス・バッファ１１６でラッチし、そのラッチデータ１
１７をカラムデコーダ１１８でデコードし、センスアン
プ１１９を通して前記メモリセル・アレイ１１１の
「列」を確定する。これにより、メモリセルアレイ中の
該当メモリセルを確定する。
構成図である。従来のＤＲＡＭのアドレス制御部は、通
常動作においては、ＤＲＡＭ外部よりまずロウアドレス
１０１がマルチプレクサ１０２により選択され、ＤＲＡ
Ｍ１０３内部にメモリアドレス１０４として与えられ
る。これをＤＲＡＭ外部より与えられるＲＡＳ信号１０
５をトリガにしてＲＡＳクロックジェネレータ１０６の
出力信号１０７により、ロウアドレス・バッファ１０８
でラッチし、そのラッチデータ１０９をロウデコーダ１
１０でデコードし、メモリセル・アレイ１１１の「行」
を確定する。引き続き同様にして、カラムアドレス１１
２を、ＣＡＳ信号１１３をトリガにしてＣＡＳクロック
ジェネレータ１１４の出力信号１１５によりカラムアド
レス・バッファ１１６でラッチし、そのラッチデータ１
１７をカラムデコーダ１１８でデコードし、センスアン
プ１１９を通して前記メモリセル・アレイ１１１の
「列」を確定する。これにより、メモリセルアレイ中の
該当メモリセルを確定する。
【０００４】
【発明が解決しようとする課題】図６に示す従来技術に
おいて、メモリセル１１１のリフレッシュをＣＡＳビフ
ォアＲＡＳリフレッシュ方式で行う場合、ＣＡＳ信号１
１３がＲＡＳ信号１０５より先にアサートされ、ＣＡＳ
クロックジェネレータ１１４及びその出力１１５でＤＲ
ＡＭ１０３内部のリフレッシュ・アドレス・カウンタ１
２０が起動され、リフレッシュ・アドレス１２１がＣＡ
Ｓ信号１１３アサートの後にアサートされるＲＡＳ信号
１０５、ＲＡＳクロックジェネレータ１０６及びその出
力１０７によりロウアドレス・バッファ１０８でラッチ
され、リフレッシュを行うメモリセルの「行」が指定さ
れる。従って、メモリアクセスとリフレッシュサイクル
の双方で、ＲＡＳ信号１０５、ＲＡＳクロックジェネレ
ータ１０６及びその出力１０７、ＣＡＳ信号１１３、Ｃ
ＡＳクロックジェネレータ１１４及びその出力１１５、
ロウアドレス・バッファ１０８が必要となり、リフレッ
シュサイクルを実行する場合にはメモリアクセスを完全
に中断する必要が生じる。
おいて、メモリセル１１１のリフレッシュをＣＡＳビフ
ォアＲＡＳリフレッシュ方式で行う場合、ＣＡＳ信号１
１３がＲＡＳ信号１０５より先にアサートされ、ＣＡＳ
クロックジェネレータ１１４及びその出力１１５でＤＲ
ＡＭ１０３内部のリフレッシュ・アドレス・カウンタ１
２０が起動され、リフレッシュ・アドレス１２１がＣＡ
Ｓ信号１１３アサートの後にアサートされるＲＡＳ信号
１０５、ＲＡＳクロックジェネレータ１０６及びその出
力１０７によりロウアドレス・バッファ１０８でラッチ
され、リフレッシュを行うメモリセルの「行」が指定さ
れる。従って、メモリアクセスとリフレッシュサイクル
の双方で、ＲＡＳ信号１０５、ＲＡＳクロックジェネレ
ータ１０６及びその出力１０７、ＣＡＳ信号１１３、Ｃ
ＡＳクロックジェネレータ１１４及びその出力１１５、
ロウアドレス・バッファ１０８が必要となり、リフレッ
シュサイクルを実行する場合にはメモリアクセスを完全
に中断する必要が生じる。
【０００５】図７は、図６に示した従来技術におけるメ
モリアクセスとリフレッシュのタイミングチャートであ
る。この例では、メモリアクセスに高速ページモード方
式を用い、リフレッシュにＣＡＳビフォアＲＡＳリフレ
ッシュ方式を用いている。高速ページモード継続中にリ
フレッシュ要求が起きると、現在実行中のメモリアクセ
ス終了後に、ＣＡＳ信号１１３に続いてＲＡＳ信号１０
５をクリアし、ＲＡＳ信号１０５クリア期間中にＣＡＳ
信号１１３をアサートし、続いてＲＡＳ信号１０５をア
サートし、ＣＡＳビフォアＲＡＳリフレッシュを実行す
る。その後のメモリアクセスでは、再度ＲＡＳ信号１０
５をアサートし、ロウアドレスのラッチからやり直す。
従って、リフレッシュを行うためにメモリアクセスが完
全に中断され、アクセス性能の低下を招くことになる。
モリアクセスとリフレッシュのタイミングチャートであ
る。この例では、メモリアクセスに高速ページモード方
式を用い、リフレッシュにＣＡＳビフォアＲＡＳリフレ
ッシュ方式を用いている。高速ページモード継続中にリ
フレッシュ要求が起きると、現在実行中のメモリアクセ
ス終了後に、ＣＡＳ信号１１３に続いてＲＡＳ信号１０
５をクリアし、ＲＡＳ信号１０５クリア期間中にＣＡＳ
信号１１３をアサートし、続いてＲＡＳ信号１０５をア
サートし、ＣＡＳビフォアＲＡＳリフレッシュを実行す
る。その後のメモリアクセスでは、再度ＲＡＳ信号１０
５をアサートし、ロウアドレスのラッチからやり直す。
従って、リフレッシュを行うためにメモリアクセスが完
全に中断され、アクセス性能の低下を招くことになる。
【０００６】つまり、上記従来技術では、メモリアクセ
ス中にリフレッシュサイクルの要求が発生すると、有効
となっているＲＡＳ信号を一度クリアし、再度有効とす
ることによりヒドン・リフレッシュを行うようにしてい
る。このため、ＲＡＳ信号を一定の期間以上クリアする
必要があり、アクセス性能を低下させると共に、前記リ
フレッシュサイクルを行うためにＲＡＳ信号の変化が多
発するため消費電力が大きくなるという問題がある。
又、ＣＡＳビフォアＲＡＳリフレッシュ実行中にメモリ
アクセス要求が発生すると、前記リフレッシュ終了まで
メモリサイクルは待たされ、アクセス性能を低下させる
という問題がある。更に、メモリアクセスと競合した場
合に行われる前記ヒドン・リフレッシュは、前記メモリ
アクセスがリードサイクルに限定され、ライトサイクル
時にはライトサイクル終了後にＣＡＳビフォアＲＡＳリ
フレッシュが行われるため、アクセス性能を低下させる
という問題がある。
ス中にリフレッシュサイクルの要求が発生すると、有効
となっているＲＡＳ信号を一度クリアし、再度有効とす
ることによりヒドン・リフレッシュを行うようにしてい
る。このため、ＲＡＳ信号を一定の期間以上クリアする
必要があり、アクセス性能を低下させると共に、前記リ
フレッシュサイクルを行うためにＲＡＳ信号の変化が多
発するため消費電力が大きくなるという問題がある。
又、ＣＡＳビフォアＲＡＳリフレッシュ実行中にメモリ
アクセス要求が発生すると、前記リフレッシュ終了まで
メモリサイクルは待たされ、アクセス性能を低下させる
という問題がある。更に、メモリアクセスと競合した場
合に行われる前記ヒドン・リフレッシュは、前記メモリ
アクセスがリードサイクルに限定され、ライトサイクル
時にはライトサイクル終了後にＣＡＳビフォアＲＡＳリ
フレッシュが行われるため、アクセス性能を低下させる
という問題がある。
【０００７】本発明の目的は、記憶データの保持のため
に定期的にリフレッシュ動作の必要なＤＲＡＭのリフレ
ッシュサイクルをＲＡＳ信号のプリチャージ期間中に行
うことができ、メモリアクセスの高速化を可能とし、メ
モリアクセスとリフレッシュサイクルでＲＡＳ信号の立
ち下がりを兼用して消費電力を抑えたＤＲＡＭを提供す
ることにある。
に定期的にリフレッシュ動作の必要なＤＲＡＭのリフレ
ッシュサイクルをＲＡＳ信号のプリチャージ期間中に行
うことができ、メモリアクセスの高速化を可能とし、メ
モリアクセスとリフレッシュサイクルでＲＡＳ信号の立
ち下がりを兼用して消費電力を抑えたＤＲＡＭを提供す
ることにある。
【０００８】
【課題を解決するための手段】上記目的は、２種類のロ
ウアドレスを取込むための第２のロウアドレスバッファ
回路と、これら２種類のロウアドレスのうちデコーダ回
路に与えるロウアドレスを選択するセレクタ回路とを設
け、ＤＲＡＭ外部より与えるＲＡＳ信号のプリチャージ
期間中にＣＡＳ信号をアサートし、次のメモリアクセス
でＲＡＳ信号がアサートされることにより、第１のロウ
アドレスバッファでＤＲＡＭ内部のリフレッシュアドレ
ス・カウンタからのロウアドレスを取込みＣＡＳビフォ
アＲＡＳリフレッシュを行い、次にセレクタ回路により
前記ＲＡＳ信号アサート時に第２のロウアドレスバッフ
ァに取込んでおいた外部からのロウアドレスを選択する
ことにより即メモリアクセスを行う構成とすることで、
達成される。
ウアドレスを取込むための第２のロウアドレスバッファ
回路と、これら２種類のロウアドレスのうちデコーダ回
路に与えるロウアドレスを選択するセレクタ回路とを設
け、ＤＲＡＭ外部より与えるＲＡＳ信号のプリチャージ
期間中にＣＡＳ信号をアサートし、次のメモリアクセス
でＲＡＳ信号がアサートされることにより、第１のロウ
アドレスバッファでＤＲＡＭ内部のリフレッシュアドレ
ス・カウンタからのロウアドレスを取込みＣＡＳビフォ
アＲＡＳリフレッシュを行い、次にセレクタ回路により
前記ＲＡＳ信号アサート時に第２のロウアドレスバッフ
ァに取込んでおいた外部からのロウアドレスを選択する
ことにより即メモリアクセスを行う構成とすることで、
達成される。
【０００９】
【作用】メモリアクセスの行われていないＲＡＳ信号の
プリチャージ期間中にＤＲＡＭのリフレッシュサイクル
を行う。これにより、リフレッシュサイクルをメモリア
クセス中に割込ませる必要がなく、メモリアクセスを高
速化することができる。又、メモリアクセスとリフレッ
シュサイクルでＲＡＳ信号の立ち下がりを兼用すること
が可能なため、前記ＲＡＳ信号の変化に伴う消費電力を
抑えることができる。更に、メモリアクセスの行われて
いない期間にリフレッシュサイクルを行うため、メモリ
アクセスとメモリアクセスの競合を回避するための回路
が不要となり、回路の小型化、簡単化を図ることができ
る。
プリチャージ期間中にＤＲＡＭのリフレッシュサイクル
を行う。これにより、リフレッシュサイクルをメモリア
クセス中に割込ませる必要がなく、メモリアクセスを高
速化することができる。又、メモリアクセスとリフレッ
シュサイクルでＲＡＳ信号の立ち下がりを兼用すること
が可能なため、前記ＲＡＳ信号の変化に伴う消費電力を
抑えることができる。更に、メモリアクセスの行われて
いない期間にリフレッシュサイクルを行うため、メモリ
アクセスとメモリアクセスの競合を回避するための回路
が不要となり、回路の小型化、簡単化を図ることができ
る。
【００１０】
【実施例】以下、本発明の一実施例を図面を参照して説
明する。図１は、本発明の一実施例に係るＤＲＡＭの内
部概略構成図である。図６に示した従来技術に対し、新
たに第２のロウアドレスバッファ３２２及びセレクタ回
路３２３を備えたところに特徴がある。通常動作におい
ては、最初にＤＲＡＭ外部より与えられたロウアドレス
３０１はマルチプレクサ３０２により選択され、ＤＲＡ
Ｍ３０３内部にメモリアドレス３０４として与えられ
る。これをＤＲＡＭ外部より与えられるＲＡＳ信号３０
５をトリガにしてＲＡＳクロックジェネレータ３０６の
出力信号３２４により、新たに追加した第２のロウアド
レスバッファ３２２でラッチし、この時セレクタ回路３
２３が第２のロウアドレスバッファ３２２を選択するよ
うに制御して、ラッチデータ３０９をロウデコーダ３１
０でデコードし、メモリセル・アレイ３１１の「行」を
確定する。引き続きメモリセル・アレイ３１１の「列」
の確定は従来技術と同様に、カラムアドレス３１２、Ｃ
ＡＳ信号３１３、ＣＡＳクロックジェネレータ３１４及
びその出力信号３１５、カラムアドレス・バッファ３１
６及びそのラッチデータ３１７、カラムデコーダ３１
８、センスアンプ３１９により行う。
明する。図１は、本発明の一実施例に係るＤＲＡＭの内
部概略構成図である。図６に示した従来技術に対し、新
たに第２のロウアドレスバッファ３２２及びセレクタ回
路３２３を備えたところに特徴がある。通常動作におい
ては、最初にＤＲＡＭ外部より与えられたロウアドレス
３０１はマルチプレクサ３０２により選択され、ＤＲＡ
Ｍ３０３内部にメモリアドレス３０４として与えられ
る。これをＤＲＡＭ外部より与えられるＲＡＳ信号３０
５をトリガにしてＲＡＳクロックジェネレータ３０６の
出力信号３２４により、新たに追加した第２のロウアド
レスバッファ３２２でラッチし、この時セレクタ回路３
２３が第２のロウアドレスバッファ３２２を選択するよ
うに制御して、ラッチデータ３０９をロウデコーダ３１
０でデコードし、メモリセル・アレイ３１１の「行」を
確定する。引き続きメモリセル・アレイ３１１の「列」
の確定は従来技術と同様に、カラムアドレス３１２、Ｃ
ＡＳ信号３１３、ＣＡＳクロックジェネレータ３１４及
びその出力信号３１５、カラムアドレス・バッファ３１
６及びそのラッチデータ３１７、カラムデコーダ３１
８、センスアンプ３１９により行う。
【００１１】次に、本発明実施例によりメモリアクセス
を中断せずにＣＡＳビフォアＲＡＳリフレッシュを行う
方法について述べる。図２に、タイミングチャートを示
す。高速ページモード方式によるメモリアクセスでミス
ヒットサイクルもしくは有効パルス幅が制限を越えたこ
とにより、ＲＡＳ信号３０５のプリチャージを行う。こ
のプリチャージ期間中にＣＡＳ信号３１３をアサートす
ることにより、ＣＡＳビフォアＲＡＳリフレッシュを起
動し、図１中のリフレッシュアドレスカウンタ３２０を
インクリメントし、リフレッシュアドレス３２１として
出力する。続くＲＡＳ信号３０５のアサートは、リフレ
ッシュサイクルとメモリアクセスで兼用する。従って、
１度のＲＡＳ信号３０５のアサートによりリフレッシュ
アドレス３２１を第１のロウアドレスバッファ３０８で
取り込み、外部からのロウアドレス３０１を第２のロウ
アドレスバッファ３２２で取込む。これら２つのロウア
ドレスバッファ３０８，３２２の内容をロウデコーダ３
１０へ出力する制御はセレクタ回路３２３により行う。
ＲＡＳ信号３０５の立上がりでリフレッシュを行うため
の第１のロウアドレスバッファ３０８を選択し、ＲＡＳ
信号３０５が有効期間中のＣＡＳ信号３１３の立ち上が
りでメモリアクセスを行うための第２のロウアドレスバ
ッファ３２２を選択するようにする。
を中断せずにＣＡＳビフォアＲＡＳリフレッシュを行う
方法について述べる。図２に、タイミングチャートを示
す。高速ページモード方式によるメモリアクセスでミス
ヒットサイクルもしくは有効パルス幅が制限を越えたこ
とにより、ＲＡＳ信号３０５のプリチャージを行う。こ
のプリチャージ期間中にＣＡＳ信号３１３をアサートす
ることにより、ＣＡＳビフォアＲＡＳリフレッシュを起
動し、図１中のリフレッシュアドレスカウンタ３２０を
インクリメントし、リフレッシュアドレス３２１として
出力する。続くＲＡＳ信号３０５のアサートは、リフレ
ッシュサイクルとメモリアクセスで兼用する。従って、
１度のＲＡＳ信号３０５のアサートによりリフレッシュ
アドレス３２１を第１のロウアドレスバッファ３０８で
取り込み、外部からのロウアドレス３０１を第２のロウ
アドレスバッファ３２２で取込む。これら２つのロウア
ドレスバッファ３０８，３２２の内容をロウデコーダ３
１０へ出力する制御はセレクタ回路３２３により行う。
ＲＡＳ信号３０５の立上がりでリフレッシュを行うため
の第１のロウアドレスバッファ３０８を選択し、ＲＡＳ
信号３０５が有効期間中のＣＡＳ信号３１３の立ち上が
りでメモリアクセスを行うための第２のロウアドレスバ
ッファ３２２を選択するようにする。
【００１２】以上のような制御を行うことにより、メモ
リアクセスにリフレッシュサイクルが影響を及ぼすの
は、図２で、ＲＡＳ信号３０５の立ち下がりからＣＡＳ
信号３１３の最初の立上がりまでの期間（ａ部）である
が、この期間は一般的なＤＲＡＭの仕様において１０ｎ
ｓ程度に設定可能なため、メモリアクセスの高速化が可
能となる。
リアクセスにリフレッシュサイクルが影響を及ぼすの
は、図２で、ＲＡＳ信号３０５の立ち下がりからＣＡＳ
信号３１３の最初の立上がりまでの期間（ａ部）である
が、この期間は一般的なＤＲＡＭの仕様において１０ｎ
ｓ程度に設定可能なため、メモリアクセスの高速化が可
能となる。
【００１３】また、１回のリフレッシュサイクルを実行
する際のＲＡＳ信号の変化は、従来の図７に示す(1),
(2),(3),(4)の４回に対し、本実施例では図２の(1),(2)
の２回に低減する。このため、信号の変化に伴う消費電
流を抑え省電力化が可能となる。尚、１度のＲＡＳ信号
３０５の立ち下がりにより２つのロウアドレスバッファ
３０８,３２２に同時にデータをラッチするので、消費
電流のピーク値が大きくなる可能性がある。そこで、Ｒ
ＡＳ信号３０５をトリガにしたＲＡＳクロックジェネレ
ータ３０６の出力信号３０７とクロックジェネレータ３
２４のタイミングをずらし、消費電流ピーク値の分散化
を図るのが好適である。
する際のＲＡＳ信号の変化は、従来の図７に示す(1),
(2),(3),(4)の４回に対し、本実施例では図２の(1),(2)
の２回に低減する。このため、信号の変化に伴う消費電
流を抑え省電力化が可能となる。尚、１度のＲＡＳ信号
３０５の立ち下がりにより２つのロウアドレスバッファ
３０８,３２２に同時にデータをラッチするので、消費
電流のピーク値が大きくなる可能性がある。そこで、Ｒ
ＡＳ信号３０５をトリガにしたＲＡＳクロックジェネレ
ータ３０６の出力信号３０７とクロックジェネレータ３
２４のタイミングをずらし、消費電流ピーク値の分散化
を図るのが好適である。
【００１４】図３は、セレクタ回路３２３の詳細構成図
である。セレクタ回路３２３内部は、フリップフロップ
５０１、ＮＡＮＤゲート５０２、インバータ５０３より
構成されたロウアドレス選択信号生成部５０４と、ロウ
アドレス選択回路部５０５，５０６により構成される。
ここで、ロウアドレス選択回路部５０５，５０６は、Ｄ
ＲＡＭの構成によりロウアドレスのビット数だけ必要と
なる。このような簡単な構成により、フリップフロップ
５０１の出力信号はＲＡＳ信号３０５及びＣＡＳ信号３
１３によりリフレッシュ期間中は“Ｈ”レベルとなって
第１のロウアドレスバッファ３０８の出力がロウデコー
ダ３１０へ与えられ、メモリアクセス期間中は“Ｌ”レ
ベルをとなって第２のロウアドレスバッファ３２２の出
力がロウデコーダ３１０へ与えられる。
である。セレクタ回路３２３内部は、フリップフロップ
５０１、ＮＡＮＤゲート５０２、インバータ５０３より
構成されたロウアドレス選択信号生成部５０４と、ロウ
アドレス選択回路部５０５，５０６により構成される。
ここで、ロウアドレス選択回路部５０５，５０６は、Ｄ
ＲＡＭの構成によりロウアドレスのビット数だけ必要と
なる。このような簡単な構成により、フリップフロップ
５０１の出力信号はＲＡＳ信号３０５及びＣＡＳ信号３
１３によりリフレッシュ期間中は“Ｈ”レベルとなって
第１のロウアドレスバッファ３０８の出力がロウデコー
ダ３１０へ与えられ、メモリアクセス期間中は“Ｌ”レ
ベルをとなって第２のロウアドレスバッファ３２２の出
力がロウデコーダ３１０へ与えられる。
【００１５】次に、本発明実施例により単一のメモリ構
成においてもメモリアクセスに影響を及ぼさずリフレッ
シュが行え、システムの小型，軽量化に効果がある点に
ついて説明する。
成においてもメモリアクセスに影響を及ぼさずリフレッ
シュが行え、システムの小型，軽量化に効果がある点に
ついて説明する。
【００１６】比較のために、従来の例について説明す
る。図４は、メモリを２つのバンクで構成しリフレッシ
ュサイクルがメモリアクセスに影響を及ぼさないように
した従来の構成図であり、図５はそのタイミングチャー
トである。ここでは、一例として全メモリ容量が４Ｍビ
ットで１つのＤＲＡＭチップのサイズが２５６Ｋワード
×４ビットのものを４個用いた場合を示す。まず、バン
ク（１）６０１のＤＲＡＭチップ６０２もしくは６０３
がＲＡＳ１信号６０４とＣＡＳＨ１信号６０５もしくは
ＣＡＳＬ１信号６０６により高速ページモードでのアク
セスを行う。このアクセスがミスヒットサイクルの発生
もしくはＲＡＳ信号のパルス幅が制限を越えたことによ
り中断され、即、バンク（２）６０７のＤＲＡＭチップ
６０８もしくは６０９がＲＡＳ２信号６１０とＣＡＳＨ
２信号６１１もしくはＣＡＳＬ２信号６１２により高速
ページモードでのアクセスを開始する。この時、バンク
（１）６０１のＤＲＡＭは開放状態となるため、この間
にＣＡＳビフォアＲＡＳリフレッシュサイクルを実行す
る。以下同様にバンク（２）６０７のアクセスが中断す
ると、即、バンク（１）６０１のＤＲＡＭがアクセスを
開始し、バンク（２）６０７のＤＲＡＭは開放状態とな
るのでリフレッシュサイクルを行う。この様にして、従
来はメモリアクセスを中断せずリフレッシュサイクルを
行う構成となっていた。
る。図４は、メモリを２つのバンクで構成しリフレッシ
ュサイクルがメモリアクセスに影響を及ぼさないように
した従来の構成図であり、図５はそのタイミングチャー
トである。ここでは、一例として全メモリ容量が４Ｍビ
ットで１つのＤＲＡＭチップのサイズが２５６Ｋワード
×４ビットのものを４個用いた場合を示す。まず、バン
ク（１）６０１のＤＲＡＭチップ６０２もしくは６０３
がＲＡＳ１信号６０４とＣＡＳＨ１信号６０５もしくは
ＣＡＳＬ１信号６０６により高速ページモードでのアク
セスを行う。このアクセスがミスヒットサイクルの発生
もしくはＲＡＳ信号のパルス幅が制限を越えたことによ
り中断され、即、バンク（２）６０７のＤＲＡＭチップ
６０８もしくは６０９がＲＡＳ２信号６１０とＣＡＳＨ
２信号６１１もしくはＣＡＳＬ２信号６１２により高速
ページモードでのアクセスを開始する。この時、バンク
（１）６０１のＤＲＡＭは開放状態となるため、この間
にＣＡＳビフォアＲＡＳリフレッシュサイクルを実行す
る。以下同様にバンク（２）６０７のアクセスが中断す
ると、即、バンク（１）６０１のＤＲＡＭがアクセスを
開始し、バンク（２）６０７のＤＲＡＭは開放状態とな
るのでリフレッシュサイクルを行う。この様にして、従
来はメモリアクセスを中断せずリフレッシュサイクルを
行う構成となっていた。
【００１７】従来は、ＤＲＡＭを複数のバンク構成と
し、開放状態にあるＤＲＡＭチップに対しリフレッシュ
を行うようにしていた。従って小容量のＤＲＡＭチップ
と、これらを制御する制御信号が多数必要となり、制御
の複雑化、消費電力の増加、システムの大型化、コスト
アップという問題があった。
し、開放状態にあるＤＲＡＭチップに対しリフレッシュ
を行うようにしていた。従って小容量のＤＲＡＭチップ
と、これらを制御する制御信号が多数必要となり、制御
の複雑化、消費電力の増加、システムの大型化、コスト
アップという問題があった。
【００１８】これに対し、本発明実施例のＤＲＡＭで
は、図１，図２に示すように、リフレッシュサイクルを
ＲＡＳ信号のプリチャージ期間中に行い、ＲＡＳ信号の
立ち下がりをリフレッシュサイクルとメモリアクセスで
兼用するため、メモリを複数のバンク構成にする必要が
ない。従って、従来例と同様に全メモリ容量を４Ｍビッ
トとする場合、５１２Ｋワード×８ビットのＤＲＡＭチ
ップを用いれば１個のみで済み、従来技術において制御
信号が多数必要となり、制御の複雑化、消費電力の増
加、システムの大型化、コストアップする等の問題を回
避できる。
は、図１，図２に示すように、リフレッシュサイクルを
ＲＡＳ信号のプリチャージ期間中に行い、ＲＡＳ信号の
立ち下がりをリフレッシュサイクルとメモリアクセスで
兼用するため、メモリを複数のバンク構成にする必要が
ない。従って、従来例と同様に全メモリ容量を４Ｍビッ
トとする場合、５１２Ｋワード×８ビットのＤＲＡＭチ
ップを用いれば１個のみで済み、従来技術において制御
信号が多数必要となり、制御の複雑化、消費電力の増
加、システムの大型化、コストアップする等の問題を回
避できる。
【００１９】
【発明の効果】本発明によれば、既存のＤＲＡＭチップ
内部にロウアドレスバッファとセレクタ回路を追加する
のみで、ＤＲＡＭの高速アクセスの一手法である高速ペ
ージモードとＣＡＳビフォアＲＡＳリフレッシュ方式を
用いてＲＡＳ信号のプリチャージ期間中にリフレッシュ
を行い、ＲＡＳ信号の立ち下がりをリフレッシュサイク
ルとメモリアクセスで兼用することにより、メモリアク
セスの高速化、システムの小型、軽量化、低消費電力
化、低コスト化を実現することができる。
内部にロウアドレスバッファとセレクタ回路を追加する
のみで、ＤＲＡＭの高速アクセスの一手法である高速ペ
ージモードとＣＡＳビフォアＲＡＳリフレッシュ方式を
用いてＲＡＳ信号のプリチャージ期間中にリフレッシュ
を行い、ＲＡＳ信号の立ち下がりをリフレッシュサイク
ルとメモリアクセスで兼用することにより、メモリアク
セスの高速化、システムの小型、軽量化、低消費電力
化、低コスト化を実現することができる。
【図１】本発明の一実施例に係るＤＲＡＭチップの内部
概略構成図である。
概略構成図である。
【図２】図１に示すＤＲＡＭチップを高速ページモード
とＣＡＳビフォアＲＡＳリフレッシュで制御した場合の
タイミングチャートである。
とＣＡＳビフォアＲＡＳリフレッシュで制御した場合の
タイミングチャートである。
【図３】図１に示すセレクタ回路３２３の詳細回路図で
ある。
ある。
【図４】従来のＤＲＡＭを２つのバンクで構成した場合
のブロック構成図である。
のブロック構成図である。
【図５】図４の構成での高速ページモードとＣＡＳビフ
ォアＲＡＳリフレッシュによるタイミングチャートであ
る。
ォアＲＡＳリフレッシュによるタイミングチャートであ
る。
【図６】従来技術に係るＤＲＡＭチップの内部概略構成
図である。
図である。
【図７】図６に示すＤＲＡＭの高速ページモードによる
メモリアクセスとＣＡＳビフォアＲＡＳリフレッシュの
タイミングチャートである。
メモリアクセスとＣＡＳビフォアＲＡＳリフレッシュの
タイミングチャートである。
３０３…ＤＲＡＭチップ、３０５…ＲＡＳ信号、３０６
…ＲＡＳクロックジェネレータ、３０８…第１のロウア
ドレスバッファ、３１０…ロウデコーダ、３１３…ＣＡ
Ｓ信号、３１４…ＣＡＳクロックジェネレータ、３２０
…リフレッシュアドレスカウンタ、３２２…第２のロウ
アドレスバッファ、３２３…セレクタ回路、５０４…ロ
ウアドレス選択信号生成部、５０５，５０６…ロウアド
レス選択回路部。
…ＲＡＳクロックジェネレータ、３０８…第１のロウア
ドレスバッファ、３１０…ロウデコーダ、３１３…ＣＡ
Ｓ信号、３１４…ＣＡＳクロックジェネレータ、３２０
…リフレッシュアドレスカウンタ、３２２…第２のロウ
アドレスバッファ、３２３…セレクタ回路、５０４…ロ
ウアドレス選択信号生成部、５０５，５０６…ロウアド
レス選択回路部。
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成５年４月９日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】０００９
【補正方法】変更
【補正内容】
【０００９】
【作用】メモリアクセスの行われていないＲＡＳ信号の
プリチャージ期間中にＤＲＡＭのリフレッシュサイクル
を行う。これにより、リフレッシュサイクルをメモリア
クセス中に割込ませる必要がなく、メモリアクセスを高
速化することができる。又、メモリアクセスとリフレッ
シュサイクルでＲＡＳ信号の立ち下がりを兼用すること
が可能なため、前記ＲＡＳ信号の変化に伴う消費電力を
抑えることができる。更に、メモリアクセスの行われて
いない期間にリフレッシュサイクルを行うため、メモリ
アクセスとリフレッシュサイクルの競合を回避するため
の回路が不要となり、回路の小型化、簡単化を図ること
ができる。
プリチャージ期間中にＤＲＡＭのリフレッシュサイクル
を行う。これにより、リフレッシュサイクルをメモリア
クセス中に割込ませる必要がなく、メモリアクセスを高
速化することができる。又、メモリアクセスとリフレッ
シュサイクルでＲＡＳ信号の立ち下がりを兼用すること
が可能なため、前記ＲＡＳ信号の変化に伴う消費電力を
抑えることができる。更に、メモリアクセスの行われて
いない期間にリフレッシュサイクルを行うため、メモリ
アクセスとリフレッシュサイクルの競合を回避するため
の回路が不要となり、回路の小型化、簡単化を図ること
ができる。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００１３
【補正方法】変更
【補正内容】
【００１３】また、１回のリフレッシュサイクルを実行
する際のＲＡＳ信号の変化は、従来の図７に示す(1),
(2),(3),(4)の４回に対し、本実施例では図２の(1),(2)
の２回に低減する。このため、信号の変化に伴う消費電
流を抑え省電力化が可能となる。尚、１度のＲＡＳ信号
３０５の立ち下がりにより２つのロウアドレスバッファ
３０８,３２２に同時にデータをラッチするので、消費
電流のピーク値が大きくなる可能性がある。そこで、Ｒ
ＡＳ信号３０５をトリガにしたＲＡＳクロックジェネレ
ータ３０６の出力信号３０７と３２４のタイミングをず
らし、消費電流ピーク値の分散化を図るのが好適であ
る。
する際のＲＡＳ信号の変化は、従来の図７に示す(1),
(2),(3),(4)の４回に対し、本実施例では図２の(1),(2)
の２回に低減する。このため、信号の変化に伴う消費電
流を抑え省電力化が可能となる。尚、１度のＲＡＳ信号
３０５の立ち下がりにより２つのロウアドレスバッファ
３０８,３２２に同時にデータをラッチするので、消費
電流のピーク値が大きくなる可能性がある。そこで、Ｒ
ＡＳ信号３０５をトリガにしたＲＡＳクロックジェネレ
ータ３０６の出力信号３０７と３２４のタイミングをず
らし、消費電流ピーク値の分散化を図るのが好適であ
る。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００１４
【補正方法】変更
【補正内容】
【００１４】図３は、セレクタ回路３２３の詳細構成図
である。セレクタ回路３２３内部は、フリップフロップ
５０１、ＮＡＮＤゲート５０２、インバータ５０３より
構成されたロウアドレス選択信号生成部５０４と、ロウ
アドレス選択回路部５０５，５０６により構成される。
ここで、ロウアドレス選択回路部５０５，５０６は、Ｄ
ＲＡＭの構成によりロウアドレスのビット数だけ必要と
なる。このような簡単な構成により、フリップフロップ
５０１の出力信号はＲＡＳ信号３０５及びＣＡＳ信号３
１３によりリフレッシュ期間中は“Ｈ”レベルとなって
第１のロウアドレスバッファ３０８の出力がロウデコー
ダ３１０へ与えられ、メモリアクセス期間中は“Ｌ”レ
ベルとなって第２のロウアドレスバッファ３２２の出力
がロウデコーダ３１０へ与えられる。
である。セレクタ回路３２３内部は、フリップフロップ
５０１、ＮＡＮＤゲート５０２、インバータ５０３より
構成されたロウアドレス選択信号生成部５０４と、ロウ
アドレス選択回路部５０５，５０６により構成される。
ここで、ロウアドレス選択回路部５０５，５０６は、Ｄ
ＲＡＭの構成によりロウアドレスのビット数だけ必要と
なる。このような簡単な構成により、フリップフロップ
５０１の出力信号はＲＡＳ信号３０５及びＣＡＳ信号３
１３によりリフレッシュ期間中は“Ｈ”レベルとなって
第１のロウアドレスバッファ３０８の出力がロウデコー
ダ３１０へ与えられ、メモリアクセス期間中は“Ｌ”レ
ベルとなって第２のロウアドレスバッファ３２２の出力
がロウデコーダ３１０へ与えられる。
フロントページの続き (72)発明者 益子 淳 神奈川県横浜市戸塚区吉田町292番地 株 式会社日立画像情報システム内 (72)発明者 阿部 隆 千葉県習志野市東習志野七丁目１番１号 株式会社日立製作所オフィスシステム設計 開発センタ内
Claims (1)
- 【請求項１】 ２つのロウアドレスバッファ回路と、こ
れらの２つのロウアドレスバッファ回路の一方を選択す
るセレクタ回路と、リフレッシュサイクルをロウアドレ
ス・ストローブ信号のプリチャージ期間中を利用して行
う手段とを設けたことを特徴とするダイナミックメモ
リ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4246625A JPH06103760A (ja) | 1992-09-16 | 1992-09-16 | ダイナミックメモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4246625A JPH06103760A (ja) | 1992-09-16 | 1992-09-16 | ダイナミックメモリ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06103760A true JPH06103760A (ja) | 1994-04-15 |
Family
ID=17151187
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4246625A Pending JPH06103760A (ja) | 1992-09-16 | 1992-09-16 | ダイナミックメモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06103760A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6529426B1 (en) * | 1994-02-14 | 2003-03-04 | Micron Technology, Inc. | Circuit and method for varying a period of an internal control signal during a test mode |
| US6587978B1 (en) | 1994-02-14 | 2003-07-01 | Micron Technology, Inc. | Circuit and method for varying a pulse width of an internal control signal during a test mode |
| KR100396894B1 (ko) * | 2001-06-27 | 2003-09-02 | 삼성전자주식회사 | 버스 효율을 향상시키는 메모리 시스템 및 반도체 메모리장치와 상기 반도체 메모리 장치의 리프레쉬 방법 |
| KR100445913B1 (ko) * | 2002-05-27 | 2004-08-25 | 한국전자통신연구원 | 버퍼 캐시를 이용한 페이지 모드 ｄｒａｍ 가속기 |
-
1992
- 1992-09-16 JP JP4246625A patent/JPH06103760A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6529426B1 (en) * | 1994-02-14 | 2003-03-04 | Micron Technology, Inc. | Circuit and method for varying a period of an internal control signal during a test mode |
| US6587978B1 (en) | 1994-02-14 | 2003-07-01 | Micron Technology, Inc. | Circuit and method for varying a pulse width of an internal control signal during a test mode |
| KR100396894B1 (ko) * | 2001-06-27 | 2003-09-02 | 삼성전자주식회사 | 버스 효율을 향상시키는 메모리 시스템 및 반도체 메모리장치와 상기 반도체 메모리 장치의 리프레쉬 방법 |
| KR100445913B1 (ko) * | 2002-05-27 | 2004-08-25 | 한국전자통신연구원 | 버퍼 캐시를 이용한 페이지 모드 ｄｒａｍ 가속기 |
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