JPH10134569A - 同期型ダイナミック・ランダム・アクセス・メモリ - Google Patents
同期型ダイナミック・ランダム・アクセス・メモリInfo
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- JPH10134569A JPH10134569A JP8282511A JP28251196A JPH10134569A JP H10134569 A JPH10134569 A JP H10134569A JP 8282511 A JP8282511 A JP 8282511A JP 28251196 A JP28251196 A JP 28251196A JP H10134569 A JPH10134569 A JP H10134569A
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- refresh
- self
- signal
- bank
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Abstract
(57)【要約】
【課題】マルチバンクを持つ同期型ＤＲＡＭにおいて、
アクセスしたいバンクとセルフリフレッシュを実行させ
たいバンクとが混在する場合に一部のバンクに対してを
選択的にリフレッシュ動作を実行させる。 【解決手段】マルチバンクに区分されたメモリセルアレ
イ１８と、マルチバンクのうちでセルフリフレッシュモ
ードのエントリー／イグジットの対象となるバンクを選
択するセルフリフレッシュバンク選択回路１０とを具備
する。
アクセスしたいバンクとセルフリフレッシュを実行させ
たいバンクとが混在する場合に一部のバンクに対してを
選択的にリフレッシュ動作を実行させる。 【解決手段】マルチバンクに区分されたメモリセルアレ
イ１８と、マルチバンクのうちでセルフリフレッシュモ
ードのエントリー／イグジットの対象となるバンクを選
択するセルフリフレッシュバンク選択回路１０とを具備
する。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体記憶装置に
係り、特にマルチバンクに区分されたメモリセルアレイ
を有する同期型ダイナミック・ランダム・アクセス・メ
モリ（ＤＲＡＭ）に関する。
係り、特にマルチバンクに区分されたメモリセルアレイ
を有する同期型ダイナミック・ランダム・アクセス・メ
モリ（ＤＲＡＭ）に関する。
【０００２】
【従来の技術】従来のマルチバンク構成の同期型ＤＲＡ
Ｍのリフレッシュモードには、オートリフレッシュとセ
ルフリフレッシュの二種類がある。上記セルフリフレッ
シュモードは、２回のコマンド入力の間にリフレッシュ
動作を実行する。
Ｍのリフレッシュモードには、オートリフレッシュとセ
ルフリフレッシュの二種類がある。上記セルフリフレッ
シュモードは、２回のコマンド入力の間にリフレッシュ
動作を実行する。
【０００３】図５は、従来のマルチバンク構成を持つ同
期型ＤＲＡＭにおけるセルフリフレッシュ動作関連回路
の一例を示すブロック図である。図５において、６１は
クロック信号ＣＬＫおよび制御信号ＣＫＥが入力するク
ロック入力バッファである。
期型ＤＲＡＭにおけるセルフリフレッシュ動作関連回路
の一例を示すブロック図である。図５において、６１は
クロック信号ＣＬＫおよび制御信号ＣＫＥが入力するク
ロック入力バッファである。
【０００４】アドレスバッファ６２は、アドレス信号Ａ
0 〜Ａm-1 、ＡｍおよびバンクアドレスＢＳ0 〜ＢＳn-
1 が入力し、前記クロック入力バッファ６１の出力信号
に同期してバッファ増幅するものであり、バンクアドレ
ス信号ＢＳ0 〜ＢＳn-1 入力をデコードするためのバン
ク選択回路を含む。
0 〜Ａm-1 、ＡｍおよびバンクアドレスＢＳ0 〜ＢＳn-
1 が入力し、前記クロック入力バッファ６１の出力信号
に同期してバッファ増幅するものであり、バンクアドレ
ス信号ＢＳ0 〜ＢＳn-1 入力をデコードするためのバン
ク選択回路を含む。
【０００５】コマンド・デコーダ６３は、動作モード指
定用のコマンド入力として各種の外部制御信号（ＣＫＥ
信号、チップ・セレクト信号／ＣＳ、ロウ・アドレス・
ストローブ信号／ＲＡＳ、カラム・アドレス・ストロー
ブ信号／ＣＡＳ、ライト・イネーブル信号／ＷＥ、アド
レス信号の最上位ビットＡｍ）が入力し、前記クロック
入力バッファ６１の出力信号に同期してデコードする。
定用のコマンド入力として各種の外部制御信号（ＣＫＥ
信号、チップ・セレクト信号／ＣＳ、ロウ・アドレス・
ストローブ信号／ＲＡＳ、カラム・アドレス・ストロー
ブ信号／ＣＡＳ、ライト・イネーブル信号／ＷＥ、アド
レス信号の最上位ビットＡｍ）が入力し、前記クロック
入力バッファ６１の出力信号に同期してデコードする。
【０００６】制御信号発生回路６４は、前記コマンド・
デコーダ６３のデコード出力信号が入力し、前記クロッ
ク入力バッファ６１の出力信号に同期して各種の内部制
御信号を発生する。
デコーダ６３のデコード出力信号が入力し、前記クロッ
ク入力バッファ６１の出力信号に同期して各種の内部制
御信号を発生する。
【０００７】６５はリフレッシュアドレス信号を生成す
るリフレッシュカウンタである。６６はそれぞれ通常動
作モード／セルフリフレッシュモードに応じて前記アド
レスバッファ６２の出力信号／前記リフレッシュカウン
タ６５の出力信号（リフレッシュアドレス信号）をラッ
チする２n個のアドレスラッチ回路である。
るリフレッシュカウンタである。６６はそれぞれ通常動
作モード／セルフリフレッシュモードに応じて前記アド
レスバッファ６２の出力信号／前記リフレッシュカウン
タ６５の出力信号（リフレッシュアドレス信号）をラッ
チする２n個のアドレスラッチ回路である。
【０００８】６７はそれぞれ対応して前記複数個のアド
レスラッチ回路６６の各出力信号が入力し、前記制御信
号発生回路６４の出力信号によりデコード動作の可否が
制御され、デコード出力信号により対応するバンク０〜
バンク（２n-1）のロウ選択を行う２n個のロウデコーダ
である。
レスラッチ回路６６の各出力信号が入力し、前記制御信
号発生回路６４の出力信号によりデコード動作の可否が
制御され、デコード出力信号により対応するバンク０〜
バンク（２n-1）のロウ選択を行う２n個のロウデコーダ
である。
【０００９】次に、図５の回路におけるセルフリフレッ
シュモードのエントリー／イグジット動作について図
６、図７を参照しながら説明する。セルフリフレッシュ
モードに入る際には、全てのバンク０〜バンク（２n-
1）をそれぞれアイドル状態にしておき、図６に示すよ
うに、セルフリフレッシュ・エントリー・コマンドを入
力する（ＣＫＥ信号が“Ｌ”になる）ことによりセルフ
リフレッシュモードに入り、分散リフレッシュ方式によ
り自動的にリフレッシュ動作を開始する。
シュモードのエントリー／イグジット動作について図
６、図７を参照しながら説明する。セルフリフレッシュ
モードに入る際には、全てのバンク０〜バンク（２n-
1）をそれぞれアイドル状態にしておき、図６に示すよ
うに、セルフリフレッシュ・エントリー・コマンドを入
力する（ＣＫＥ信号が“Ｌ”になる）ことによりセルフ
リフレッシュモードに入り、分散リフレッシュ方式によ
り自動的にリフレッシュ動作を開始する。
【００１０】セルフリフレッシュモードから抜け出す際
には、図７に示すように、セルフリフレッシュ・イグジ
ット・コマンドが入力する（ＣＫＥ信号が“Ｈ”にな
る）ことによりリフレッシュ動作を終了する。
には、図７に示すように、セルフリフレッシュ・イグジ
ット・コマンドが入力する（ＣＫＥ信号が“Ｈ”にな
る）ことによりリフレッシュ動作を終了する。
【００１１】上記セルフリフレッシュモードは、セルフ
リフレッシュ・エントリー・コマンド入力からセルフリ
フレッシュ・イグジット・コマンド入力までの間（ＣＫ
Ｅ信号が“Ｌ”になってから“Ｈ”に戻るまで）リフレ
ッシュ動作を継続する。
リフレッシュ・エントリー・コマンド入力からセルフリ
フレッシュ・イグジット・コマンド入力までの間（ＣＫ
Ｅ信号が“Ｌ”になってから“Ｈ”に戻るまで）リフレ
ッシュ動作を継続する。
【００１２】この場合、ＣＫＥ信号が入力するクロック
入力バッファ６１以外の全ての入出力バッファをディセ
ーブル状態にすることにより消費電力の抑制が可能であ
るので、長時間にわたって記憶データを保持したい場合
に使用される。
入力バッファ６１以外の全ての入出力バッファをディセ
ーブル状態にすることにより消費電力の抑制が可能であ
るので、長時間にわたって記憶データを保持したい場合
に使用される。
【００１３】しかし、図５の回路は、セルフリフレッシ
ュ用のロウアドレス信号を生成するカウンタとしてデバ
イス全体で１個（前記リフレッシュカウンタ６５）しか
持っていない。
ュ用のロウアドレス信号を生成するカウンタとしてデバ
イス全体で１個（前記リフレッシュカウンタ６５）しか
持っていない。
【００１４】このため、セルフリフレッシュモードにお
いては、全てのバンク０〜バンク（２n-1）に対して一
度にリフレッシュ動作を実行させなければならない。ま
た、セルフリフレッシュ・エントリー・コマンド入力時
には、各バンク共にアイドル状態にしていないとセルフ
リフレッシュモードに入ることができない。
いては、全てのバンク０〜バンク（２n-1）に対して一
度にリフレッシュ動作を実行させなければならない。ま
た、セルフリフレッシュ・エントリー・コマンド入力時
には、各バンク共にアイドル状態にしていないとセルフ
リフレッシュモードに入ることができない。
【００１５】従って、アクセスしたいバンクとセルフリ
フレッシュを実行させたいバンク（記憶データを長時間
にわたって保持したいバンク）とが同一チップ上に混在
する場合に、一部のバンクをアクセスし、残りのバンク
の記憶データを長時間にわたって保持したい場合には、
セルフリフレッシュモードに入ることができない。この
ような場合、従来は、汎用ＤＲＡＭにおけるＲＯＲ（/R
AS Only Refresh ）モードのようなバンク・アクティブ
／バンク・プリチャージコマンドを繰り返し入力してリ
フレッシュ対象となるバンクをリフレッシュ動作させな
ければならなかった。
フレッシュを実行させたいバンク（記憶データを長時間
にわたって保持したいバンク）とが同一チップ上に混在
する場合に、一部のバンクをアクセスし、残りのバンク
の記憶データを長時間にわたって保持したい場合には、
セルフリフレッシュモードに入ることができない。この
ような場合、従来は、汎用ＤＲＡＭにおけるＲＯＲ（/R
AS Only Refresh ）モードのようなバンク・アクティブ
／バンク・プリチャージコマンドを繰り返し入力してリ
フレッシュ対象となるバンクをリフレッシュ動作させな
ければならなかった。
【００１６】
【発明が解決しようとする課題】上記したように従来の
マルチバンク構成を持つ同期型ＤＲＡＭのセルフリフレ
ッシュモードは、全てのバンクに対して一度にリフレッ
シュ動作を実行させなければならず、アクセスしたいバ
ンクとセルフリフレッシュを実行させたいバンクとが混
在する場合に不都合があった。
マルチバンク構成を持つ同期型ＤＲＡＭのセルフリフレ
ッシュモードは、全てのバンクに対して一度にリフレッ
シュ動作を実行させなければならず、アクセスしたいバ
ンクとセルフリフレッシュを実行させたいバンクとが混
在する場合に不都合があった。
【００１７】本発明は上記の問題点を解決すべくなされ
たもので、アクセスしたいバンクとセルフリフレッシュ
を実行させたいバンクとが同一チップ上に混在する場合
に、一部のバンクに対して選択的にリフレッシュ動作を
実行させることが可能になるマルチバンク構成を持つ同
期型ＤＲＡＭを提供することを目的とする。
たもので、アクセスしたいバンクとセルフリフレッシュ
を実行させたいバンクとが同一チップ上に混在する場合
に、一部のバンクに対して選択的にリフレッシュ動作を
実行させることが可能になるマルチバンク構成を持つ同
期型ＤＲＡＭを提供することを目的とする。
【００１８】
【課題を解決するための手段】本発明の同期型ＤＲＡＭ
は、マルチバンクに区分されたメモリセルアレイと、前
記マルチバンクのうちでセルフリフレッシュモードのエ
ントリー／イグジットの対象となるバンクを選択するセ
ルフリフレッシュバンク選択回路とを具備することを特
徴とする。
は、マルチバンクに区分されたメモリセルアレイと、前
記マルチバンクのうちでセルフリフレッシュモードのエ
ントリー／イグジットの対象となるバンクを選択するセ
ルフリフレッシュバンク選択回路とを具備することを特
徴とする。
【００１９】
【発明の実施の形態】以下、図面を参照して本発明の実
施の形態を詳細に説明する。図１は、本発明の第１の実
施の形態に係るマルチバンク構成を持つ同期型ＤＲＡＭ
におけるセルフリフレッシュ動作関連回路の一例を示す
ブロック図である。
施の形態を詳細に説明する。図１は、本発明の第１の実
施の形態に係るマルチバンク構成を持つ同期型ＤＲＡＭ
におけるセルフリフレッシュ動作関連回路の一例を示す
ブロック図である。
【００２０】図１において、１１はクロック信号ＣＬＫ
および制御信号ＣＫＥが入力するクロック入力バッファ
である。アドレスバッファ１２は、アドレス信号Ａ0 〜
Ａm-1 、Ａｍおよびバンクアドレス信号ＢＳ0 〜ＢＳn-
1 が入力し、前記クロック入力バッファ１１の出力信号
に同期してバッファ増幅するものであり、バンクアドレ
ス信号ＢＳ0 〜ＢＳn-1入力をデコードしてセルフリフ
レッシュバンク選択回路１０へ信号を出力するためのバ
ンク選択回路１２ａを含む。
および制御信号ＣＫＥが入力するクロック入力バッファ
である。アドレスバッファ１２は、アドレス信号Ａ0 〜
Ａm-1 、Ａｍおよびバンクアドレス信号ＢＳ0 〜ＢＳn-
1 が入力し、前記クロック入力バッファ１１の出力信号
に同期してバッファ増幅するものであり、バンクアドレ
ス信号ＢＳ0 〜ＢＳn-1入力をデコードしてセルフリフ
レッシュバンク選択回路１０へ信号を出力するためのバ
ンク選択回路１２ａを含む。
【００２１】セルフリフレッシュバンク選択回路１０
は、セルフリフレッシュモードにおけるバンク選択信号
を生成するためのものである。コマンド・デコーダ１３
は、動作モード指定用のコマンド入力として各種の外部
制御信号（ＣＫＥ信号、チップ・セレクト信号／ＣＳ、
ロウ・アドレス・ストローブ信号／ＲＡＳ、カラム・ア
ドレス・ストローブ信号／ＣＡＳ、ライト・イネーブル
信号／ＷＥ、アドレス信号の最上位ビットＡｍ）が入力
し、前記クロック入力バッファ１１の出力信号に同期し
てデコードする。
は、セルフリフレッシュモードにおけるバンク選択信号
を生成するためのものである。コマンド・デコーダ１３
は、動作モード指定用のコマンド入力として各種の外部
制御信号（ＣＫＥ信号、チップ・セレクト信号／ＣＳ、
ロウ・アドレス・ストローブ信号／ＲＡＳ、カラム・ア
ドレス・ストローブ信号／ＣＡＳ、ライト・イネーブル
信号／ＷＥ、アドレス信号の最上位ビットＡｍ）が入力
し、前記クロック入力バッファ１１の出力信号に同期し
てデコードする。
【００２２】制御信号発生回路１４は、前記コマンド・
デコーダ１３のデコード出力信号が入力し、前記クロッ
ク入力バッファ１１の出力信号に同期して各種の内部制
御信号（セルフリフレッシュ制御信号を含む）を発生す
る。
デコーダ１３のデコード出力信号が入力し、前記クロッ
ク入力バッファ１１の出力信号に同期して各種の内部制
御信号（セルフリフレッシュ制御信号を含む）を発生す
る。
【００２３】１５はそれぞれリフレッシュアドレス信号
を生成する２n個のリフレッシュカウンタである。１６
はそれぞれ通常動作モード／セルフリフレッシュモード
に応じて前記アドレスバッファ１２の出力信号（バンク
選択信号を含む）／前記複数個のリフレッシュカウンタ
１５の出力信号（リフレッシュアドレス信号）をラッチ
する２n個のアドレスラッチ回路である。
を生成する２n個のリフレッシュカウンタである。１６
はそれぞれ通常動作モード／セルフリフレッシュモード
に応じて前記アドレスバッファ１２の出力信号（バンク
選択信号を含む）／前記複数個のリフレッシュカウンタ
１５の出力信号（リフレッシュアドレス信号）をラッチ
する２n個のアドレスラッチ回路である。
【００２４】１７はそれぞれ対応して前記複数個のアド
レスラッチ回路１６の各出力信号が対応して入力し、前
記セルフリフレッシュバンク選択回路１０からのバンク
選択信号によりデコード動作の可否が制御され、デコー
ド出力信号により対応するバンク０〜バンク（２n-1）
のロウ選択を行う２n個のロウデコーダである。なお、
１８は前記バンク０〜バンク（２n-1）を含むメモリセ
ルアレイである。
レスラッチ回路１６の各出力信号が対応して入力し、前
記セルフリフレッシュバンク選択回路１０からのバンク
選択信号によりデコード動作の可否が制御され、デコー
ド出力信号により対応するバンク０〜バンク（２n-1）
のロウ選択を行う２n個のロウデコーダである。なお、
１８は前記バンク０〜バンク（２n-1）を含むメモリセ
ルアレイである。
【００２５】図２は、図１中のセルフリフレッシュバン
ク選択回路１０の一具体例を示す回路図である。ここで
は、セルフリフレッシュモードにおいて例えば４個のバ
ンクを択一的に選択指定するためのバンク選択信号を生
成する例を示している。
ク選択回路１０の一具体例を示す回路図である。ここで
は、セルフリフレッシュモードにおいて例えば４個のバ
ンクを択一的に選択指定するためのバンク選択信号を生
成する例を示している。
【００２６】２ビットのバンクアドレス信号ＢＳ0 、Ｂ
Ｓ1 はインバータ回路２１〜２４群によりそれぞれ相補
的な信号（ＢＳ0 、／ＢＳ0 ）、（ＢＳ1 、／ＢＳ1 ）
に変換された後、ナンド回路２５〜２８群からなるデコ
ーダ部でデコードされる。
Ｓ1 はインバータ回路２１〜２４群によりそれぞれ相補
的な信号（ＢＳ0 、／ＢＳ0 ）、（ＢＳ1 、／ＢＳ1 ）
に変換された後、ナンド回路２５〜２８群からなるデコ
ーダ部でデコードされる。
【００２７】このデコーダ部は、制御信号発生回路１４
からのセルフリフレッシュ制御信号がインバータ回路２
９で反転された信号によりセルフリフレッシュモードに
おいてデコード動作が可能になるように制御される。
からのセルフリフレッシュ制御信号がインバータ回路２
９で反転された信号によりセルフリフレッシュモードに
おいてデコード動作が可能になるように制御される。
【００２８】このデコーダ部のデコード出力信号は、そ
れぞれインバータ回路３０で反転され、セルフリフレッ
シュモードにおけるバンク選択信号として前記複数個の
ロウデコーダ１７に供給される。
れぞれインバータ回路３０で反転され、セルフリフレッ
シュモードにおけるバンク選択信号として前記複数個の
ロウデコーダ１７に供給される。
【００２９】次に、図１の回路におけるセルフリフレッ
シュモードのエントリー／イグジット動作について図
３、図４を参照しながら説明する。本例では、セルフリ
フレッシュ・エントリー・コマンドは、図３に示すよう
に、／ＣＳ信号入力が活性状態“Ｌ”、／ＲＡＳ信号入
力が活性状態“Ｌ”、／ＣＡＳ信号入力が活性状態
“Ｌ”、／ＷＥ信号入力が非活性状態“Ｈ”、ＣＫＥ信
号入力が非活性状態“Ｌ”（１サイクル前は“Ｈ”）、
バンクアドレス信号ＢＳ0 〜ＢＳn-1 が確定した状態に
おいて、クロック入力バッファ１１の出力信号（ＣＬＫ
と同等）が立ち上がることにより入力する。
シュモードのエントリー／イグジット動作について図
３、図４を参照しながら説明する。本例では、セルフリ
フレッシュ・エントリー・コマンドは、図３に示すよう
に、／ＣＳ信号入力が活性状態“Ｌ”、／ＲＡＳ信号入
力が活性状態“Ｌ”、／ＣＡＳ信号入力が活性状態
“Ｌ”、／ＷＥ信号入力が非活性状態“Ｈ”、ＣＫＥ信
号入力が非活性状態“Ｌ”（１サイクル前は“Ｈ”）、
バンクアドレス信号ＢＳ0 〜ＢＳn-1 が確定した状態に
おいて、クロック入力バッファ１１の出力信号（ＣＬＫ
と同等）が立ち上がることにより入力する。
【００３０】また、セルフリフレッシュ・イグジット・
コマンドは、図４に示すように、／ＲＡＳ信号入力、／
ＣＡＳ信号入力、／ＷＥ信号入力の状態に関係なく、／
ＣＳ信号入力が非活性状態“Ｈ”、ＣＫＥ信号入力が非
活性状態“Ｌ”（１サイクル前は“Ｈ”）、バンクアド
レス信号ＢＳ0 〜ＢＳn-1 が確定した状態においてクロ
ック入力バッファ１１の出力信号（ＣＬＫと同等）が立
ち上がることにより入力する。
コマンドは、図４に示すように、／ＲＡＳ信号入力、／
ＣＡＳ信号入力、／ＷＥ信号入力の状態に関係なく、／
ＣＳ信号入力が非活性状態“Ｈ”、ＣＫＥ信号入力が非
活性状態“Ｌ”（１サイクル前は“Ｈ”）、バンクアド
レス信号ＢＳ0 〜ＢＳn-1 が確定した状態においてクロ
ック入力バッファ１１の出力信号（ＣＬＫと同等）が立
ち上がることにより入力する。
【００３１】あるいは、上記セルフリフレッシュ・イグ
ジット・コマンドは、／ＷＥ信号入力の状態に関係な
く、／ＣＳ信号入力が活性状態“Ｌ”、／ＲＡＳ信号入
力が非活性状態“Ｈ”、／ＣＡＳ信号入力が非活性状態
“Ｈ”、ＣＫＥ信号入力が非活性状態“Ｌ”（１サイク
ル前は“Ｈ”）、バンクアドレス信号ＢＳ0 〜ＢＳn-1
が確定した状態においてクロック入力バッファ１１の出
力信号（ＣＬＫと同等）が立ち上がることにより入力す
る。
ジット・コマンドは、／ＷＥ信号入力の状態に関係な
く、／ＣＳ信号入力が活性状態“Ｌ”、／ＲＡＳ信号入
力が非活性状態“Ｈ”、／ＣＡＳ信号入力が非活性状態
“Ｈ”、ＣＫＥ信号入力が非活性状態“Ｌ”（１サイク
ル前は“Ｈ”）、バンクアドレス信号ＢＳ0 〜ＢＳn-1
が確定した状態においてクロック入力バッファ１１の出
力信号（ＣＬＫと同等）が立ち上がることにより入力す
る。
【００３２】そして、前記セルフリフレッシュ・エント
リー・コマンド入力あるいはセルフリフレッシュ・イグ
ジット・コマンド入力を前記コマンド・デコーダ１３で
デコードした時の出力信号に基づいて、前記制御信号発
生回路１４はセルフリフレッシュ制御信号出力を活性化
する。
リー・コマンド入力あるいはセルフリフレッシュ・イグ
ジット・コマンド入力を前記コマンド・デコーダ１３で
デコードした時の出力信号に基づいて、前記制御信号発
生回路１４はセルフリフレッシュ制御信号出力を活性化
する。
【００３３】従って、セルフリフレッシュモードに入る
際には、リフレッシュ動作の対象となる特定のバンクを
アイドル状態にしておき、図３に示すように各種信号入
力を設定することによりセルフリフレッシュ・エントリ
ー・コマンドを入力する。
際には、リフレッシュ動作の対象となる特定のバンクを
アイドル状態にしておき、図３に示すように各種信号入
力を設定することによりセルフリフレッシュ・エントリ
ー・コマンドを入力する。
【００３４】この時、前記ＣＫＥ信号が“Ｌ”の期間
に、有効なバンクアドレス信号ＢＳ0〜ＢＳn-1 入力が
取り込まれ、デコードされてバンク選択信号が生成され
るので、特定のバンクを選択して分散リフレッシュ方式
により自動的にリフレッシュ動作を開始し、記憶データ
を長時間にわたって保持させることが可能になる。
に、有効なバンクアドレス信号ＢＳ0〜ＢＳn-1 入力が
取り込まれ、デコードされてバンク選択信号が生成され
るので、特定のバンクを選択して分散リフレッシュ方式
により自動的にリフレッシュ動作を開始し、記憶データ
を長時間にわたって保持させることが可能になる。
【００３５】なお、上記したようにセルフリフレッシュ
動作を開始しているバンクは、以下に説明するセルフリ
フレッシュ・イグジット・コマンド以外のコマンドは入
力が禁止される。
動作を開始しているバンクは、以下に説明するセルフリ
フレッシュ・イグジット・コマンド以外のコマンドは入
力が禁止される。
【００３６】また、このセルフリフレッシュモードに入
っている期間には、ＣＫＥ信号が入力するクロック入力
バッファ１１以外の入出力バッファもイネーブル状態に
する（従来の同期型ＤＲＡＭとは異なる。）ことによ
り、引き続いてコマンド入力が可能になる。換言すれ
ば、従来の同期型ＤＲＡＭのようには消費電力を抑制す
ることができないが、分散リフレッシュ方式によりリフ
レッシュ動作（例えば１５．６μｓ毎に１回のリフレッ
シュ動作）を行うので、サイクルタイムベースでは全体
の消費電流を少なくすることが可能になる。
っている期間には、ＣＫＥ信号が入力するクロック入力
バッファ１１以外の入出力バッファもイネーブル状態に
する（従来の同期型ＤＲＡＭとは異なる。）ことによ
り、引き続いてコマンド入力が可能になる。換言すれ
ば、従来の同期型ＤＲＡＭのようには消費電力を抑制す
ることができないが、分散リフレッシュ方式によりリフ
レッシュ動作（例えば１５．６μｓ毎に１回のリフレッ
シュ動作）を行うので、サイクルタイムベースでは全体
の消費電流を少なくすることが可能になる。
【００３７】セルフリフレッシュモードから抜け出す際
には、図４に示すように各種信号入力を設定することに
よりセルフリフレッシュ・イグジット・コマンドを入力
する。この時、前記ＣＫＥ信号が“Ｌ”の期間に、有効
なバンクアドレス信号ＢＳ0〜ＢＳn-1 入力が取り込ま
れ、デコードされてバンク選択信号がリセットされるの
で、特定のバンクを選択してリフレッシュ動作を終了す
る（通常の動作モードに戻る）ことが可能になる。
には、図４に示すように各種信号入力を設定することに
よりセルフリフレッシュ・イグジット・コマンドを入力
する。この時、前記ＣＫＥ信号が“Ｌ”の期間に、有効
なバンクアドレス信号ＢＳ0〜ＢＳn-1 入力が取り込ま
れ、デコードされてバンク選択信号がリセットされるの
で、特定のバンクを選択してリフレッシュ動作を終了す
る（通常の動作モードに戻る）ことが可能になる。
【００３８】なお、前記したようにアクセスしたいバン
クとセルフリフレッシュを実行させたいバンクとが同一
チップ上に混在する場合としては、パソコンなどのマル
チウインドウシステムにおいて、各アプリケーションソ
フトをウインドウ上でアクティブにする際に記憶データ
を長時間にわたって保持したいバンクが存在があり、こ
のような場合に本発明は有効である。
クとセルフリフレッシュを実行させたいバンクとが同一
チップ上に混在する場合としては、パソコンなどのマル
チウインドウシステムにおいて、各アプリケーションソ
フトをウインドウ上でアクティブにする際に記憶データ
を長時間にわたって保持したいバンクが存在があり、こ
のような場合に本発明は有効である。
【００３９】さらに、将来的には、同期型ＤＲＡＭは大
容量化し、ビット構成とともにバンク構成も増える傾向
にある。そうなると、同一チップ上にアクセスしたいバ
ンクとセルフリフレッシュを実行させたいバンクとが混
在する機会も多くなる。この際、従来の同期型ＤＲＡＭ
のように、全てのバンクが一度にセルフリフレッシュ動
作を行うシステムは使い勝手が悪くなると思われ、本発
明の優位性が明らかになる。
容量化し、ビット構成とともにバンク構成も増える傾向
にある。そうなると、同一チップ上にアクセスしたいバ
ンクとセルフリフレッシュを実行させたいバンクとが混
在する機会も多くなる。この際、従来の同期型ＤＲＡＭ
のように、全てのバンクが一度にセルフリフレッシュ動
作を行うシステムは使い勝手が悪くなると思われ、本発
明の優位性が明らかになる。
【００４０】
【発明の効果】上述したように本発明のマルチバンク構
成を持つ同期型ＤＲＡＭによれば、アクセスしたいバン
クとセルフリフレッシュを実行させたい（記憶データを
長時間にわたって保持したい）バンクとが混在する場合
に一部のバンクに対して選択的にリフレッシュ動作を実
行させることができる。
成を持つ同期型ＤＲＡＭによれば、アクセスしたいバン
クとセルフリフレッシュを実行させたい（記憶データを
長時間にわたって保持したい）バンクとが混在する場合
に一部のバンクに対して選択的にリフレッシュ動作を実
行させることができる。
【図１】本発明の第１の実施の形態に係るマルチバンク
構成を持つ同期型ＤＲＡＭにおけるセルフリフレッシュ
動作関連回路の一例を示すブロック図。
構成を持つ同期型ＤＲＡＭにおけるセルフリフレッシュ
動作関連回路の一例を示すブロック図。
【図２】図１中のセルフリフレッシュバンク選択回路１
０の一具体例を示す回路図。
０の一具体例を示す回路図。
【図３】図１のＤＲＡＭのバンク選択可能なセルフリフ
レッシュ・エントリー・コマンド入力の一例を示すタイ
ミング波形図。
レッシュ・エントリー・コマンド入力の一例を示すタイ
ミング波形図。
【図４】図１のＤＲＡＭのバンク選択可能なセルフリフ
レッシュ・イグジット・コマンド入力の一例を示すタイ
ミング波形図。
レッシュ・イグジット・コマンド入力の一例を示すタイ
ミング波形図。
【図５】従来のマルチバンク構成を持つ同期型ＤＲＡＭ
におけるセルフリフレッシュ動作関連回路の一例を示す
ブロック図。
におけるセルフリフレッシュ動作関連回路の一例を示す
ブロック図。
【図６】図５のＤＲＡＭのセルフリフレッシュ・エント
リー・コマンド入力の一例を示すタイミング波形図。
リー・コマンド入力の一例を示すタイミング波形図。
【図７】図５のＤＲＡＭのセルフリフレッシュ・イグジ
ット・コマンド入力の一例を示すタイミング波形図。
ット・コマンド入力の一例を示すタイミング波形図。
１０…セルフリフレッシュバンク選択回路、 １１…クロック入力バッファ、 １２…アドレスバッファ、 １３…コマンド・デコーダ、 １４…制御信号発生回路、 １５…リフレッシュカウンタ、 １６…アドレスラッチ回路、 １７…ロウデコーダ、 １８…メモリセルアレイ、 Ａ0 〜Ａm-1 、Ａｍ…アドレス信号、 ＢＳ0 〜ＢＳn-1 …バンクアドレス信号。
Claims (4)
- 【請求項１】 マルチバンクに区分されたメモリセルア
レイと、 前記マルチバンクのうちでセルフリフレッシュモードの
エントリー／イグジットの対象となるバンクを選択する
セルフリフレッシュバンク選択回路とを具備することを
特徴とする同期型ダイナミック・ランダム・アクセス・
メモリ。 - 【請求項２】 請求項１記載の同期型ダイナミック・ラ
ンダム・アクセス・メモリにおいて、さらに、 クロック信号および制御信号が入力するクロック入力バ
ッファと、 アドレス信号Ａ0 〜Ａm-1 、Ａｍおよびバンクアドレス
信号ＢＳ0 〜ＢＳn-1が入力し、前記クロック入力バッ
ファの出力信号に同期してバッファ増幅するアドレスバ
ッファと、 動作モード指定用のコマンド入力として各種の外部制御
信号が入力し、前記クロック入力バッファの出力信号に
同期してデコードするコマンド・デコーダと、 前記コマンド・デコーダのデコード出力信号が入力し、
前記クロック入力バッファの出力信号に同期してセルフ
リフレッシュ制御信号を含む各種の内部制御信号を発生
する制御信号発生回路と、 それぞれリフレッシュアドレス信号を生成する複数のリ
フレッシュカウンタと、 通常動作モード／セルフリフレッシュモードに応じて前
記アドレスバッファの出力信号／前記複数のリフレッシ
ュカウンタの出力信号をラッチする複数のアドレスラッ
チ回路と、 それぞれ対応して前記複数のアドレスラッチ回路の各出
力信号が入力し、前記セルフリフレッシュバンク選択回
路からのバンク選択信号によりデコード動作の可否が制
御され、デコード出力信号により対応するバンクのロウ
選択を行う複数のロウデコーダとを具備し、 前記セルフリフレッシュバンク選択回路は、前記制御信
号発生回路からのセルフリフレッシュ制御信号によりデ
コード動作が制御され、バンクアドレス信号入力をデコ
ードしてセルフリフレッシュモードにおける前記バンク
選択信号を生成することを特徴とする同期型ダイナミッ
ク・ランダム・アクセス・メモリ。 - 【請求項３】 請求項２記載の同期型ダイナミック・ラ
ンダム・アクセス・メモリにおいて、 前記セルフリフレッシュモードに入るためのセルフリフ
レッシュ・エントリー・コマンド入力／セルフリフレッ
シュ・イグジット・コマンド入力は、チップ・セレクト
信号／ＣＳ入力、制御信号ＣＫＥ入力の組み合わせが使
用されることを特徴とする同期型ダイナミック・ランダ
ム・アクセス・メモリ。 - 【請求項４】 請求項３記載の同期型ダイナミック・ラ
ンダム・アクセス・メモリにおいて、 前記制御信号発生回路は、前記セルフリフレッシュ・エ
ントリー・コマンド入力あるいはセルフリフレッシュ・
イグジット・コマンド入力を前記コマンド・デコーダで
デコードした時の出力信号に基づいて前記セルフリフレ
ッシュ制御信号出力を活性化することを特徴とする同期
型ダイナミック・ランダム・アクセス・メモリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8282511A JPH10134569A (ja) | 1996-10-24 | 1996-10-24 | 同期型ダイナミック・ランダム・アクセス・メモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8282511A JPH10134569A (ja) | 1996-10-24 | 1996-10-24 | 同期型ダイナミック・ランダム・アクセス・メモリ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10134569A true JPH10134569A (ja) | 1998-05-22 |
Family
ID=17653407
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8282511A Pending JPH10134569A (ja) | 1996-10-24 | 1996-10-24 | 同期型ダイナミック・ランダム・アクセス・メモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10134569A (ja) |
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6285616B1 (en) | 1999-03-02 | 2001-09-04 | Nec Corporation | Memory refreshing control apparatus comprising a unique refreshing counter |
| US6563757B2 (en) | 2001-01-16 | 2003-05-13 | Matsushita Electric Industrial Co., Ltd. | Semiconductor memory device |
| KR100427723B1 (ko) * | 2001-11-21 | 2004-04-28 | 주식회사 하이닉스반도체 | 메모리 서브시스템 |
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| KR100506057B1 (ko) * | 2002-07-15 | 2005-08-03 | 주식회사 하이닉스반도체 | 부분 어레이 셀프 리프레시를 수행하는 반도체 메모리 장치 |
| KR100515072B1 (ko) * | 2000-06-30 | 2005-09-16 | 주식회사 하이닉스반도체 | 리프레시 동작에서의 전력소모를 줄이기 위한반도체메모리장치 |
| JP2006500711A (ja) * | 2002-09-25 | 2006-01-05 | インフィネオン テヒノロギーズ アーゲー | メモリ・アレイを有するｉｃ用更新制御回路 |
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| EP1833057A1 (en) | 2006-03-09 | 2007-09-12 | Fujitsu Limited | Semiconductor memory, memory system and refresh method of semiconductor memory |
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-
1996
- 1996-10-24 JP JP8282511A patent/JPH10134569A/ja active Pending
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| US7911866B2 (en) | 2006-03-09 | 2011-03-22 | Fujitsu Semiconductor Limited | Semiconductor memory for automatic executing refresh operations |
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