JP2007242158A - 半導体メモリ、メモリシステムおよび半導体メモリの動作方法 - Google Patents

半導体メモリ、メモリシステムおよび半導体メモリの動作方法 Download PDF

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Abstract

【課題】 リフレッシュ動作を自動的に実行する半導体メモリにおいて、アクセスサイクル時間を短縮する。
【解決手段】 半導体メモリは、外部から供給されるアクセス要求に応答して、複数のメモリブロックのいずれかに対してアクセス動作を実行する。この際、メモリ制御部は、メモリブロックのいずれかに対するアクセス動作と、アクセス動作を実行しないメモリブロックの少なくとも１つに対するリフレッシュ動作とを、アクセス要求に応答して実行する。これにより、アクセス動作とリフレッシュ動作とを競合することなく、アクセス動作の実行中にリフレッシュ動作を実行できる。この結果、アクセスサイクル時間を短縮でき、データ転送レートを短縮できる。
【選択図】 図１

Description

本発明は、リフレッシュ動作を自動的に実行する半導体メモリに関する。
擬似ＳＲＡＭ等の半導体メモリは、システムに意識させることなく、リフレッシュ要求を内部で自動的に生成しリフレッシュ動作を実行する。この種の半導体メモリでは、外部アクセス要求と内部リフレッシュ要求が競合することを考慮して、外部アクセス要求の最小供給間隔であるアクセスサイクル時間（タイミング仕様）は、実際のアクセス動作に必要な時間よりも大きく設定される。これにより、リフレッシュ動作は、アクセス動作の間に挿入可能になる。
一方、ＤＲＡＭ等の半導体メモリは、アクセス動作が実行可能な通常動作モード中に、アクセス要求だけでなく、リフレッシュ要求を受ける必要がある。また、ＤＲＡＭ等の半導体メモリは、アクセス動作を実行せずに、内部リフレッシュ動作のみを自動的に実行するセルフリフレッシュモードを有している。
特許文献１−２には、リフレッシュするバンクを示すアドレスと、アクセスするバンクを示すアドレスとを外部から受け、リフレッシュ動作とアクセス動作とを異なるバンクで実行する手法が記載されている。特許文献３には、アクセス動作を実行しないバンクを外部から指定し、指定されたバンクのみをセルフリフレッシュモードに移行する手法が記載されている。
特開平７−２２６０７７号公報 特開２００５−２０３０９２号公報 特開平１０−１３４５６９号公報
上述した擬似ＳＲＡＭでは、アクセスサイクル時間を長くすることで、競合したリフレッシュ動作およびアクセス動作は、順次に実行可能である。但し、信頼性を向上するために、リフレッシュ動作は、アクセス動作より優先して実行される。このため、例えば、読み出し動作において、読み出しコマンドが供給されてから読み出しデータが出力されるまでのアクセス時間は長くなる。
上述したＤＲＡＭでは、アクセス動作とリフレッシュ動作の競合を避けるため、リフレッシュするバンクは、ＤＲＡＭの外部から指定される。すなわち、アクセス動作とリフレッシュ動作の競合を避けるための制御は、ＤＲＡＭの外部で行われる。
従来、リフレッシュ要求を内部で自動的に生成し、アクセス動作とリフレッシュ動作とが競合する可能性がある半導体メモリにおいて、アクセスサイクル時間およびアクセス時間を長くすることなく、アクセス動作とリフレッシュ動作との競合を避ける手法は提案されていない。
本発明の目的は、リフレッシュ動作を自動的に実行する半導体メモリにおいて、アクセスサイクル時間を短縮することである。
半導体メモリは、外部から供給されるアクセス要求に応答して、複数のメモリブロック
のいずれかに対してデータを入力または出力するアクセス動作を実行する。この際、メモリ制御部は、メモリブロックのいずれかに対するアクセス動作と、アクセス動作を実行しないメモリブロックの少なくとも１つに対するリフレッシュ動作とを、アクセス要求に応答して実行する。
具体的には、アクセス動作しないメモリブロックに対応するリフレッシュ保持回路がリフレッシュ要求を保持しているときに、メモリブロックのアクセス動作と、リフレッシュ要求を保持しているリフレッシュ保持回路に対応するメモリブロックのリフレッシュ動作とが、アクセス要求に応答して実行される。これにより、アクセス動作とリフレッシュ動作とを競合することなく、アクセス動作の実行中にリフレッシュ動作を実行できる。この結果、アクセスサイクル時間を短縮でき、データ転送レートを短縮できる。
例えば、メモリブロックのアクセス動作およびリフレッシュ動作を、共通のタイミング信号に同期するアクセス制御信号を用いて同時に実行することで、リフレッシュ動作をアクセス動作の裏に隠すことができる。この結果、アクセスサイクル時間およびアクセス時間は、リフレッシュ動作の実行時間を考慮すること無く、アクセス動作の実行時間のみにより設定できる。
半導体メモリは、リフレッシュ要求を保持しているリフレッシュ保持回路が新たなリフレッシュ要求を受けたときに、コントローラに外部重複信号を出力する。コントローラは、外部重複信号に応答してダミーアクセス要求を出力する。半導体メモリのブロック制御回路は、リフレッシュ要求が重複したリフレッシュ保持回路に対応するメモリブロックのリフレッシュ動作を、ダミーアクセス要求に応答して実行する。これにより、リフレッシュ要求に対応するリフレッシュ動作が長時間に亘り実行できない場合に、アクセスサイクルを一時的に停止してリフレッシュ動作を実行できる。この結果、半導体メモリに保持されたデータが消失することを防止でき、半導体メモリの信頼性を向上できる。
リフレッシュ要求が重複したことを外部重複信号によりコントローラに伝えることで、コントローラは、半導体メモリの内部状態を正しく認識でき、半導体メモリを誤動作させることなくアクセスできる。なお、外部重複信号を出力した後に、ダミーアクセス要求を半導体メモリの内部で発生させて、リフレッシュ要求が重複したリフレッシュ保持回路に対応するメモリブロックのリフレッシュ動作を実行してもよい。この場合、コントローラによる制御を簡易にできる。
本発明では、リフレッシュ動作を自動的に実行する半導体メモリにおいて、アクセスサイクル時間を短縮できる。
以下、本発明の実施形態を図面を用いて説明する。図中、太線で示した信号線は、複数本で構成されている。また、太線が接続されているブロックの一部は、複数の回路で構成されている。信号が伝達される信号線には、信号名と同じ符号を使用する。図中の二重丸は、外部端子を示している。
図１は、本発明の第１の実施形態の半導体メモリを示している。半導体メモリＭＥＭは、例えば、擬似ＳＲＡＭである。擬似ＳＲＡＭは、ＤＲＡＭのメモリセルを有し、ＳＲＡＭと同じ入出力インタフェースを有している。擬似ＳＲＡＭは、メモリセルのリフレッシュ動作を内部で自動的に実行する。
メモリＭＥＭは、コマンド入力部１０、リフレッシュ要求生成部２０、アドレス入力部
３０、データ入出力部３２、重複出力部３４、動作制御部４０、タイミング制御部８０、およびメモリブロックＭＢＬＫ１−１６を有するメモリコア９０を有している。動作制御部４０は、メモリブロックＭＢＬＫ１−１６の動作を制御するために、メモリブロックＭＢＬＫ１−１６に対応してそれぞれ形成されている。メモリＭＥＭは、後述する図３に示すように、ＣＰＵとともにメモリシステムを構成する。
コマンド入力部１０は、コマンド端子ＣＭＤに供給されるアクセスコマンドＣＭＤを受け、受けたアクセスコマンドＣＭＤを内部コマンドＩＣＭＤとしてブロック制御部５０に出力する。この実施形態では、読み出しコマンド、書き込みコマンドおよびダミーコマンドＤＭＹ（ダミーアクセス要求）が、アクセスコマンドＣＭＤとしてコマンド入力部１０に供給される。読み出しコマンドは、後述するメモリブロックＭＢＬＫのいずれかの読み出し動作（アクセス動作）を実行し、メモリブロックＭＢＬＫからデータを読み出すためのアクセス要求である。書き込みコマンドは、メモリブロックＭＢＬＫのいずれかの書き込み動作（アクセス動作）を実行し、メモリブロックＭＢＬＫにデータを書き込むためのアクセス要求である。ダミーコマンドＤＭＹは、アクセス動作を伴わないコマンドである。
リフレッシュ要求生成部２０は、リフレッシュタイマ２２およびリフレッシュ分配回路２４を有している。リフレッシュタイマ２２は、リフレッシュ要求ＲＲＥＱ（内部アクセス要求）を所定の周期で生成する。リフレッシュ分配回路２４は、メモリブロックＭＢＬＫのいずれかのリフレッシュ動作を実行するために、リフレッシュ要求ＲＲＥＱを動作制御部４０のいずれかに出力する。リフレッシュ分配回路２４は、リフレッシュ要求ＲＲＥＱを受ける毎にリフレッシュ要求ＲＲＥＱを出力する動作制御部４０を１つずつずらす。各動作制御部４０は、１６回のリフレッシュ要求ＲＲＥＱのうち１つを受ける。
アドレス入力部３０は、アドレス端子ＡＤに供給される外部アドレスＡＤを受け、受けた外部アドレスＡＤを動作制御部４０およびメモリコア９０に出力する。外部アドレスＡＤは、ワード線ＷＬを選択するためのロウアドレスＲＡＤ（上位アドレス）と、ビット線ＢＬを選択するためのコラムアドレスＣＡＤ（下位アドレス）とで構成される。ロウアドレスＲＡＤは、メモリブロックＭＢＬＫ１−１６を識別するためのブロックアドレスを含んでいる。ロウアドレスＲＡＤおよびコラムアドレスＣＡＤは、アドレス端子ＡＤに同時に供給される。
データ入出力部３２は、読み出し動作時にデータバスＤＢを介してメモリコア９０から出力される読み出しデータをデータ端子ＤＴに出力し、書き込み動作時にデータ端子ＤＴで受ける書き込みデータを、データバスＤＢを介してメモリコア９０に出力する。データ端子ＤＴは、読み出しデータおよび書き込みデータに共通の端子であり、例えば８ビットで構成される。
重複出力部３４は、動作制御部４０から出力される重複信号ＯＶＬＰ０の活性化に応答して、外部重複信号ＯＶＬＰを活性化する。重複信号ＯＶＬＰ０、ＯＶＬＰの活性化レベル／非活性化レベルは、高論理レベル／低論理レベルである。重複信号ＯＶＬＰ０、ＯＶＬＰについては、後述する図２で説明する。
各動作制御部４０は、ブロック制御回路５０、リフレッシュ保持回路６０および重複検出回路７０を有している。リフレッシュ保持回路６０は、リフレッシュ要求ＲＲＥＱを受けたときに、このリフレッシュ要求ＲＲＥＱを保持し、リフレッシュ要求ＲＲＥＱを保持している間、リフレッシュイネーブル信号ＲＥＮを活性化する。リフレッシュ保持回路６０は、リセット信号ＲＳＴを受けたときに、このリセット信号ＲＳＴに応答して保持しているリフレッシュ要求ＲＲＥＱを消去し、リフレッシュイネーブル信号ＲＥＮを非活性化
する。これにより、完了したリフレッシュ動作に対応するリフレッシュ要求ＲＲＥＱが、リフレッシュ保持回路６０に貯まることを防止でき、メモリＭＥＭの誤動作を防止できる。
重複検出回路７０は、リフレッシュ保持回路６０の状態をモニタし、リフレッシュ要求ＲＲＥＱを保持しているリフレッシュ保持回路６０に新たなリフレッシュ要求ＲＲＥＱが供給されたことを検出したときに、重複信号ＯＶＬＰ０を出力する。
ブロック制御回路５０は、アクセス要求ＩＣＭＤに応答してメモリブロックＭＢＬＫのアクセス動作（読み出し動作または書き込み動作）を実行し、アクセス動作しないメモリブロックＭＢＬＫに対応するリフレッシュ保持回路６０がリフレッシュイネーブル信号ＲＥＮを活性化しているときに、対応するメモリブロックＭＢＬＫのいずれかのリフレッシュ動作を実行する。すなわち、リフレッシュ保持回路６０がリフレッシュ要求ＲＲＥＱを保持しているときに、アクセス動作を実行していないメモリブロックＭＢＬＫの１つは、アクセス動作に同期してリフレッシュ動作を実行する。
より詳細には、アクセス動作を実行するブロック制御部５０は、メモリブロックＭＢＬＫの読み出し動作または書き込み動作を実行するための動作制御信号ＣＮＴと、メモリブロックＭＢＬＫ内のワード線ＷＬのいずれかを選択するための内部ロウアドレス信号ＩＲＡＤを出力する。リフレッシュ動作を実行するブロック制御部５０は、メモリブロックＭＢＬＫのリフレッシュ動作を実行するための動作制御信号ＣＮＴと、メモリブロックＭＢＬＫ内のワード線ＷＬのいずれかを選択するための内部ロウアドレス信号ＩＲＡＤとを出力する。ここで、ブロック制御部５０は、メモリブロックＭＢＬＫ１−１６毎に形成されるため、内部ロウアドレス信号ＩＲＡＤは、ブロックアドレスを含まない。
リフレッシュ要求生成部２０および動作制御部４０は、アクセスコマンドＣＭＤ（アクセス要求）に応答してメモリブロックＭＢＬＫのいずれかに対してアクセス動作を実行するとともに、アクセス動作を実行しないメモリブロックＭＢＬＫの少なくとも１つに対してリフレッシュ動作を実行するメモリ制御部として機能する。
タイミング制御部８０は、ブロック制御回路５０により出力される動作制御信号ＣＮＴの生成タイミングを決めるためのタイミング信号ＴＩＭを出力する。タイミング信号ＴＩＭは、全てのブロック制御回路５０に共通に使用される信号である。このため、アクセス動作を実行するブロック制御部５０とリフレッシュ動作を実行するブロック制御部５０とは、同じタイミングで動作制御信号ＣＮＴを出力する。換言すれば、アクセス動作（読み出し動作または書き込み動作）およびリフレッシュ動作は、互いに同期して同時に実行される。このため、リフレッシュ動作をアクセス動作の裏に隠すことができる。この結果、アクセスサイクル時間およびアクセス時間は、リフレッシュ動作の実行時間を考慮すること無く、アクセス動作の実行時間のみにより設定でき、従来の擬似ＳＲＡＭに比べて短縮できる。
メモリコア９０は、ロウアドレスデコーダＲＤＥＣ、コラムアドレスデコーダＣＤＥＣ、リードアンプＲＡ、ライトアンプＷＡ、センスアンプＳＡおよびメモリブロックＭＢＬＫ１−１６を有している。各メモリブロックＭＢＬＫ１−１６は、ダイナミックメモリセルＭＣ、メモリセルＭＣに接続されたワード線ＷＬおよびビット線ＢＬを有している。ロウアドレスデコーダＲＤＥＣ、コラムアドレスデコーダＣＤＥＣ、リードアンプＲＡおよびライトアンプＷＡは、全てのメモリブロックＭＢＬＫ１−１６に共通の回路ブロックである。センスアンプＳＡは、互いに隣接する一対のメモリブロックＭＢＬＫの間、およびメモリブロックＭＢＬＫ１、ＭＢＬＫ１６の外側に配置されている。メモリブロックＭＢＬＫの間に位置するセンスアンプＳＡは、これ等メモリブロックＭＢＬＫで共通に使用さ
れる。このため、互いに隣接するメモリブロックＭＢＬＫ（例えば、ＭＢＬＫ２とＭＢＬＫ３）は、同時に動作できない。動作するメモリブロックＭＢＬＫは、ブロック制御回路５０により選択される。リードアンプＲＡは、読み出し動作時に、センスアンプＳＡで増幅され、図示しないコラムスイッチを介して出力される読み出しデータを増幅する。ライトアンプＷＡは、書き込み動作時に、データバスＤＢを介して供給される書き込みデータを増幅し、ビット線ＢＬに供給する。
図２は、図１の要部の詳細を示している。リフレッシュ分配回路２４は、直列に接続され、メモリブロックＭＢＬＫ１−１６にそれぞれ対応する１６個の記憶段ＳＴＧを有している。最終段ＳＴＧの出力は、初段ＳＴＧの入力に接続されている。メモリＭＥＭのパワーオン時の初期化時に、記憶段ＳＴＧの１つの記憶状態は、高論理レベルを設定され、他の記憶段の記憶状態は、低論理レベルに設定される。高論理レベルを保持する記憶段ＳＴＧは、リフレッシュ要求ＲＲＥＱを出力する。高論理レベルを保持する記憶段ＳＴＧの記憶状態は、リフレッシュタイマ２２からのリフレッシュ要求ＲＲＥＱ（トリガ信号）に同期して隣の記憶段ＳＴＧ（図の下側）にシフトする。すなわち、リフレッシュ分配回路２４は、リフレッシュタイマ２２からのリフレッシュ要求ＲＲＥＱに応答してシフト動作するシフトレジスタとして機能する。各記憶段ＳＴＧは、リフレッシュ分配回路２４がリフレッシュタイマ２２から１６回のリフレッシュ要求ＲＲＥＱを受ける毎にリフレッシュ要求ＲＲＥＱを出力する。
各リフレッシュ保持回路６０は、対応する記憶段ＳＴＧからのリフレッシュ要求ＲＲＥＱを保持する。各ブロック制御回路５０は、リフレッシュ制御回路５４およびアクセス制御回路５６を有している。ブロック制御回路５０およびリフレッシュ保持回路６０の対（＝動作制御部４０）は、メモリブロックＭＢＬＫ１−１６の配列方向（図の縦方向）に沿って、メモリブロックＭＢＬＫ１−１６に対応して配置されている。リフレッシュ分配回路２４は、配列方向に並ぶリフレッシュ保持回路６０の配列順に従って、リフレッシュ要求を順次に出力する。これにより、リフレッシュ分配回路２４を簡易なシフトレジスタにより構成できる。
リフレッシュ制御回路５４は、アクセス動作（読み出し動作または書き込み動作）を実行するメモリブロックＭＢＬＫに隣接しないメモリブロックＭＢＬＫのリフレッシュ動作を実行するために、対応するアクセス制御回路５６にリフレッシュスタート信号ＲＳＴＲＴを出力する。これにより、アクセス動作を実行するメモリブロックＭＢＬＫと、リフレッシュ動作を実行するメモリブロックＭＢＬＫとで、センスアンプＳＡが競合することを防止できる。
リフレッシュスタート信号ＲＳＴＲＴは、リフレッシュイネーブル信号ＲＥＮを受けているリフレッシュ制御回路５４から出力可能である。複数のリフレッシュ制御回路５４がリフレッシュイネーブル信号ＲＥＮを受けている場合、リフレッシュスタート信号ＲＳＴＲＴは、リフレッシュイネーブル信号ＲＥＮが出力された順に出力される。換言すれば、リフレッシュ制御回路５４は、リフレッシュ保持回路６０がリフレッシュ要求ＲＲＥＱを保持した順序に合わせてリフレッシュ動作を実行するメモリブロックＭＢＬＫの順序を決める。このために、リフレッシュ制御回路５４は、リフレッシュイネーブル信号ＲＥＮを受けた順を互いにモニタする。
複数のリフレッシュ保持回路６０がリフレッシュ要求ＲＲＥＱを保持している場合にも、リフレッシュスタート信号ＲＳＴＲＴは、リフレッシュ制御回路５４の１つのみから出力される。このため、アクセス動作に同期してリフレッシュ動作が実行されるメモリブロックＭＢＬＫは、１つのみである。同時に動作するメモリブロックＭＢＬＫを２つに設定することで、アクセス動作に同期して複数のメモリブロックＭＢＬＫのリフレッシュ動作
を実行する場合に比べて、動作電流を少なくできる。この結果、電源配線等の配線幅を最小限にでき、メモリＭＥＭのチップサイズの増加を防止できる。
上述のように、リフレッシュ制御回路５４は、複数のリフレッシュ保持回路６０がリフレッシュ要求ＲＲＥＱを保持しているとき、リフレッシュ動作を実行する順序（優先順）を決めるリフレッシュ順序制御回路として機能する。これにより、リフレッシュ動作をアクセス動作と競合することなく効率的に実行できる。リフレッシュ順序制御回路としての機能は、後述する図４−図６で詳細に説明する。
また、リフレッシュ制御回路５４は、アクセス動作を実行するメモリブロックＭＢＬＫに隣接するメモリブロックＭＢＬＫに対応するリフレッシュ保持回路６０がリフレッシュ要求ＲＲＥＱを保持しているとき、この保持に応答するリフレッシュ動作の実行を保留するリフレッシュ保留回路として機能する。これにより、同じセンスアンプＳＡが、アクセス動作とリフレッシュ動作に使用されることを防止でき、メモリＭＥＭの誤動作を防止できる。リフレッシュ保留回路としての機能は、後述する図４−図６で詳細に説明する。
各アクセス制御回路５６は、リフレッシュ動作を実行するワード線ＷＬを示すリフレッシュアドレスを生成するためのリフレッシュアドレスカウンタ５８を有している。リフレッシュアドレスカウンタ５８は、リフレッシュスタート信号ＲＳＴＲＴを受ける毎に、カウント動作し、リフレッシュアドレスを更新する。アクセス制御回路５６は、アクセス動作を実行するときにロウアドレスＲＡＤを内部ロウアドレスＩＲＡＤとして出力し、リフレッシュ動作を実行するときに、リフレッシュアドレスカウンタ５８により生成されたリフレッシュアドレスを内部ロウアドレス信号ＩＲＡＤとして出力する。アクセス制御回路５６毎にリフレッシュアドレスカウンタ５８を形成することで、リフレッシュアドレスが異なるリフレッシュ動作を、任意のメモリブロックＭＢＬＫ１−１６に対して実行できる。この結果、ブロック制御回路５０によるリフレッシュ動作の制御を容易にできる。
本実施形態のメモリＭＥＭでは、アクセス要求の最小供給間隔であるアクセスサイクル時間の仕様は、各メモリブロックＭＢＬＫが１回のアクセス動作を実行するアクセス動作時間と各メモリブロックＭＢＬＫが１回のリフレッシュ動作を実行するためのリフレッシュ動作時間との和より短く設計されている。このため、リフレッシュ動作とアクセス動作とを、アクセスサイクル時間内に別々に実行することはできない。しかし、メモリＭＥＭは、アクセス要求に同期して、互いに異なるメモリブロックＭＢＬＫのアクセス動作とリフレッシュ動作を同時に実行できる。したがって、アクセスサイクル時間およびアクセス動作時間は、リフレッシュ動作とともにアクセス動作を実行する場合と、リフレッシュ動作なしでアクセス動作を実行する場合とで同じになる。この結果、アクセスサイクル時間およびアクセス動作時間を従来の擬似ＳＲＡＭに比べて短くできる。
図３は、第１の実施形態のメモリシステムの概要を示している。この実施形態では、メモリシステムは、シリコン基板上に集積されたシステムインパッケージＳＩＰ（System In Package）として形成されている。ＳＩＰは、図１に示したメモリＭＥＭと、フラッシュメモリＦＬＡＳＨ、フラッシュメモリＦＬＡＳＨをアクセスするメモリコントローラＭＣＮＴ、およびシステム全体を制御するＣＰＵを有している。ＣＰＵとメモリＭＥＭおよびメモリコントローラＭＣＮＴとは、システムバスＳＢＵＳにより接続されている。
ＣＰＵは、メモリＭＥＭをアクセスするために、アクセスコマンドＣＭＤ、外部アドレスＡＤおよび書き込みデータＤＴを出力し、メモリＭＥＭから読み出しデータＤＴを受信する。ＣＰＵは、メモリＭＥＭから重複信号ＯＶＬＰの活性化を受けたときに、アクセスコマンドＣＭＤ（読み出しコマンドおよび書き込みコマンド）のメモリＭＥＭへの供給を１アクセスサイクル期間だけ停止し、ダミーコマンドＤＭＹをアクセスコマンドＣＭＤと
して出力するダミー要求出力回路ＤＭＹＯＵＴを有している。ダミーコマンドＤＭＹを受けたメモリＭＥＭは、アクセス動作を実行することなく、リフレッシュ要求ＲＲＥＱが重複したリフレッシュ保持回路６０に対応するメモリブロックＭＢＬＫのリフレッシュ動作のみを実行する。
図４−図６は、第１の実施形態の半導体メモリＭＥＭの動作の一例を示している。各状態ＳＴ１、ＳＴ２、．．．、ＳＴ１３−２において、”ＲＥＦ”欄の”１”は、各メモリブロックＭＢＬＫ１−１６に対応するリフレッシュ保持回路６０にリフレッシュ要求ＲＲＥＱが保持されていることを示す。”ＲＥＦ”欄の丸印を付けた”１”は、アクセス動作（読み出し動作または書き込み動作）に同期してリフレッシュ動作が実行されることを示す。”ＲＥＦ”欄の下線を付けた”１”は、最新に保持されたリフレッシュ要求を示している。”ＡＣＳ”欄の丸印を付けた”１”は、各メモリブロックＭＢＬＫ１−１６にアクセス要求（読み出し要求または書き込み要求）が供給され、アクセス動作が実行されることを示す。
実際のメモリシステムでは、メモリＭＥＭをアクセスするＣＰＵ等のコントローラは、リフレッシュ要求の生成周期の間に、アクセス要求を１００回程度供給可能である。図に示した２つの状態ＳＴの間には、リフレッシュ要求を伴わない多数のアクセス要求が供給される。このため、リフレッシュ保持回路６０に保持されたリフレッシュ要求に対応するリフレッシュ動作は、次のリフレッシュ要求が生成される前のアクセス動作に同期して実行される確率が高い。しかし、図４−６では、発明を分かりやすくするために、アクセス要求とリフレッシュ要求とが同じ比率で発生するものとして説明する。
まず、状態ＳＴ１では、メモリブロックＭＢＬＫ１に対するリフレッシュ要求が生成され、メモリブロックＭＢＬＫ４に対するアクセス要求が供給される。メモリブロックＭＢＬＫ１に対応するリフレッシュ制御回路５４は、他のリフレッシュ制御回路５４の状態とロウアドレス信号ＲＡＤに基づいて、メモリブロックＭＢＬＫ１とメモリブロックＭＢＬＫ１に隣接するメモリブロックＭＢＬＫ２に対するリフレッシュ要求およびアクセス要求が供給されていないことを確認し、リフレッシュ動作を実行可能と判断する。そして、メモリブロックＭＢＬＫ１に対応するリフレッシュ制御回路５４は、リフレッシュスタート信号ＲＳＴＲＴを出力する。これにより、メモリブロックＭＢＬＫ１のリフレッシュ動作は、メモリブロックＭＢＬＫ４に対するアクセス動作に同期して実行される。リフレッシュ動作の実行により、対応するリフレッシュ保持回路６０に保持されたリフレッシュ要求は、消去される。なお、リフレッシュ動作およびアクセス動作の開始タイミングを、わずかにずらすことで、同時に動作を開始する回路を少なくでき、メモリＭＥＭのピーク電流を減らすことができる。
状態ＳＴ２では、リフレッシュ要求は、アクセス動作を実行するメモリブロックＭＢＬＫ２に対応するリフレッシュ保持回路６０に保持される。メモリブロックＭＢＬＫ２に対応するリフレッシュ制御回路５４は、他のリフレッシュ制御回路５４の状態とロウアドレス信号ＲＡＤに基づいて、メモリブロックＭＢＬＫ２に対するアクセス要求が供給されていることを確認し、リフレッシュ動作を実行できないと判断する。このため、メモリブロックＭＢＬＫ２に対応するリフレッシュ制御回路５４は、リフレッシュスタート信号ＲＳＴＲＴの出力を禁止する。これにより、メモリブロックＭＢＬＫ２のリフレッシュ動作は保留され、メモリブロックＭＢＬＫ２に対するアクセス動作のみが実行される。
状態ＳＴ３では、メモリブロックＭＢＬＫ３に対するリフレッシュ要求が新たに生成され、メモリブロックＭＢＬＫ９に対するアクセス要求が供給される。メモリブロックＭＢＬＫ３に対応するリフレッシュ制御回路５４は、他のリフレッシュ制御回路５４の状態とロウアドレス信号ＲＡＤに基づいて、隣接するメモリブロックＭＢＬＫ２（メモリブロッ
クＭＢＬＫ３より番号が小さい）に対するリフレッシュ要求が供給されていることを確認し、リフレッシュ動作を実行できないと判断する。メモリブロックＭＢＬＫ２に対応するリフレッシュ制御回路５４は、他のリフレッシュ制御回路５４の状態とロウアドレス信号ＲＡＤに基づいて、隣接するメモリブロックＭＢＬＫ３（メモリブロックＭＢＬＫ２より番号が大きい）に対するリフレッシュ要求が存在することを確認し、リフレッシュ動作を実行可能と判断する。これにより、メモリブロックＭＢＬＫ３のリフレッシュ動作は保留され、メモリブロックＭＢＬＫ２に対するリフレッシュ動作が、メモリブロックＭＢＬＫ９に対するアクセス動作に同期して実行される。
複数のリフレッシュ保持回路６０がリフレッシュ要求を保持する場合、リフレッシュ要求を先に保持したリフレッシュ保持回路６０に対応するメモリブロックＭＢＬＫのリフレッシュ動作が優先して実行される。すなわち、リフレッシュ制御回路５４は、リフレッシュ保持回路６０がリフレッシュ要求を保持した順序に対応してリフレッシュ動作を実行するリフレッシュ順序制御回路として機能する。古いリフレッシュ要求に対応するリフレッシュ動作を優先して実行することで、メモリセルＭＣに書き込まれたデータを確実に保持することができ、メモリＭＥＭの信頼性を向上できる。
状態ＳＴ４では、メモリブロックＭＢＬＫ４に対するリフレッシュ要求が新たに生成され、メモリブロックＭＢＬＫ７に対するアクセス要求が供給される。メモリブロックＭＢＬＫ３に対するリフレッシュ要求はすでに保持されている。この場合、状態ＳＴ３と同様に、メモリブロックＭＢＬＫ４のリフレッシュ動作は保留され、メモリブロックＭＢＬＫ３に対するリフレッシュ動作が、メモリブロックＭＢＬＫ７に対するアクセス動作に同期して実行される。
状態ＳＴ５では、メモリブロックＭＢＬＫ５に対するリフレッシュ要求が新たに生成され、メモリブロックＭＢＬＫ３に対するアクセス要求が供給される。メモリブロックＭＢＬＫ４に対するリフレッシュ要求はすでに保持されている。メモリブロックＭＢＬＫ４に対応するリフレッシュ制御回路５４は、他のリフレッシュ制御回路５４の状態とロウアドレス信号ＲＡＤに基づいて、隣接するメモリブロックＭＢＬＫ３に対するアクセス要求が供給されていることを確認し、リフレッシュ動作を実行できないと判断する。メモリブロックＭＢＬＫ５に対応するリフレッシュ制御回路５４は、他のリフレッシュ制御回路５４の状態とロウアドレス信号ＲＡＤに基づいて、隣接するメモリブロックＭＢＬＫ４（メモリブロックＭＢＬＫ２より番号が小さい）に対するリフレッシュ要求が存在することを確認する。さらに、メモリブロックＭＢＬＫ５に対応するリフレッシュ制御回路５４は、隣接するメモリブロックＭＢＬＫ４に対応するリフレッシュ動作が、アクセス要求の影響で実行できないことをメモリブロックＭＢＬＫ４に対応するリフレッシュ制御回路５４からモニタし、リフレッシュ動作を実行可能と判断する。これにより、メモリブロックＭＢＬＫ４のリフレッシュ動作は保留され、メモリブロックＭＢＬＫ５に対するリフレッシュ動作が、メモリブロックＭＢＬＫ３に対するアクセス動作に同期して実行される。
隣接するメモリブロックＭＢＬＫに対応するリフレッシュ保持回路６０が古いリフレッシュ要求を保持している場合でも、そのメモリブロックＭＢＬＫのリフレッシュ動作が、アクセス要求との競合により実行できないとき、より新しく生成されたリフレッシュ要求（番号の大きいメモリブロックＭＢＬＫ）に対応するリフレッシュ動作が優先して実行される。これにより、リフレッシュ動作を実行可能なリフレッシュ要求が貯まることを防止でき、重複信号ＯＶＬＰが出力される確率を下げることができる。したがって、メモリＭＥＭのデータ転送レートを向上でき、システムの性能を向上できる。
状態ＳＴ６−１から状態ＳＴ６−３は、メモリブロックＭＢＬＫ６に対するリフレッシュ要求が供給されてから、このリフレッシュ要求に対応するリフレッシュ動作が実行され
るまでの動作を示している。状態ＳＴ６−２、状態ＳＴ６−３では、新たなリフレッシュ要求は生成されない。
まず、状態ＳＴ６−１では、メモリブロックＭＢＬＫ６に対するリフレッシュ要求が新たに生成され、メモリブロックＭＢＬＫ５に対するアクセス要求が供給される。メモリブロックＭＢＬＫ４に対するリフレッシュ要求はすでに保持されている。メモリブロックＭＢＬＫ４、６に対応するリフレッシュ制御回路５４は、他のリフレッシュ制御回路５４の状態とロウアドレス信号ＲＡＤに基づいて、隣接するメモリブロックＭＢＬＫ５に対するアクセス要求が供給されていることを確認し、リフレッシュ動作を実行できないと判断する。このため、メモリブロックＭＢＬＫ５に対するアクセス動作のみが実行される。
状態ＳＴ６−２では、メモリブロックＭＢＬＫ１４に対するアクセス要求が供給される。メモリブロックＭＢＬＫ４、６に対するリフレッシュ要求はすでに保持されている。メモリブロックＭＢＬＫ４、６に対応するリフレッシュ制御回路５４は、他のリフレッシュ制御回路５４の状態とロウアドレス信号ＲＡＤに基づいて、リフレッシュ動作を実行可能と判断する。さらに、メモリブロックＭＢＬＫ４、６に対応するリフレッシュ制御回路５４は、互いに状態をモニタし、メモリブロックＭＢＬＫ４に対するリフレッシュ要求のほうが、メモリブロックＭＢＬＫ６に対するリフレッシュ要求より古いと判断する。これにより、メモリブロックＭＢＬＫ６のリフレッシュ動作は保留され、メモリブロックＭＢＬＫ４に対するリフレッシュ動作が、メモリブロックＭＢＬＫ１４に対するアクセス動作に同期して実行される。
状態ＳＴ６−３では、メモリブロックＭＢＬＫ２に対するアクセス要求が供給される。メモリブロックＭＢＬＫ６に対するリフレッシュ要求はすでに保持されている。この場合、リフレッシュ動作を保留する要因はないため、メモリブロックＭＢＬＫ６に対するリフレッシュ動作が、メモリブロックＭＢＬＫ２に対するアクセス動作に同期して実行される。これにより、リフレッシュ保持回路６０に保持されているリフレッシュ要求は無くなる。
次に、図５において、状態ＳＴ７では、メモリブロックＭＢＬＫ７に対するリフレッシュ要求が新たに生成され、メモリブロックＭＢＬＫ８に対するアクセス要求が供給される。メモリブロックＭＢＬＫ７に対応するリフレッシュ制御回路５４は、他のリフレッシュ制御回路５４の状態とロウアドレス信号ＲＡＤに基づいて、隣接するメモリブロックＭＢＬＫ８に対するアクセス要求が供給されていることを確認し、リフレッシュ動作を実行できないと判断する。このため、メモリブロックＭＢＬＫ８に対するアクセス動作のみが実行される。
状態ＳＴ８では、メモリブロックＭＢＬＫ８に対するリフレッシュ要求が新たに生成され、メモリブロックＭＢＬＫ８に対するアクセス要求が再び供給される。メモリブロックＭＢＬＫ７に対するリフレッシュ要求はすでに保持されている。メモリブロックＭＢＬＫ７、８に対応するリフレッシュ制御回路５４は、他のリフレッシュ制御回路５４の状態とロウアドレス信号ＲＡＤに基づいて、メモリブロックＭＢＬＫ８に対するアクセス要求が供給されていることを確認し、リフレッシュ動作を実行できないと判断する。このため、メモリブロックＭＢＬＫ８に対するアクセス動作のみが実行される。
状態ＳＴ９では、メモリブロックＭＢＬＫ９に対するリフレッシュ要求が新たに生成され、メモリブロックＭＢＬＫ８に対するアクセス要求が再び供給される。メモリブロックＭＢＬＫ７、８に対するリフレッシュ要求はすでに保持されている。メモリブロックＭＢＬＫ７−９に対応するリフレッシュ制御回路５４は、他のリフレッシュ制御回路５４の状態とロウアドレス信号ＲＡＤに基づいて、メモリブロックＭＢＬＫ８に対するアクセス要
求が供給されていることを確認し、リフレッシュ動作を実行できないと判断する。このため、メモリブロックＭＢＬＫ８に対するアクセス動作のみが実行される。
状態ＳＴ１０−１から状態ＳＴ１０−４は、状態ＳＴ９の後、アクセス要求とメモリブロックＭＢＬＫ１０に対するリフレッシュ要求とが供給されるときのメモリＭＥＭの動作を示している。すなわち、状態ＳＴ１０−１から状態ＳＴ１０−４のいずれかが、状態ＳＴ９の後に現れる。
状態ＳＴ１０−１では、メモリブロックＭＢＬＫ８に対するアクセス要求が供給される。メモリブロックＭＢＬＫ７−１０に対応するリフレッシュ制御回路５４は、他のリフレッシュ制御回路５４の状態とロウアドレス信号ＲＡＤに基づいて、メモリブロックＭＢＬＫ８に対するアクセス要求が供給されていることを確認し、メモリブロックＭＢＬＫ１０に対するリフレッシュ動作のみを実行可能と判断する。このため、メモリブロックＭＢＬＫ１０に対するリフレッシュ動作が、メモリブロックＭＢＬＫ８に対するアクセス動作に同期して実行される。
状態ＳＴ１０−２では、メモリブロックＭＢＬＫ９に対するアクセス要求が供給される。メモリブロックＭＢＬＫ７−１０に対応するリフレッシュ制御回路５４は、他のリフレッシュ制御回路５４の状態とロウアドレス信号ＲＡＤに基づいて、メモリブロックＭＢＬＫ９に対するアクセス要求が供給されていることを確認し、メモリブロックＭＢＬＫ７に対するリフレッシュ動作のみを実行可能と判断する。このため、メモリブロックＭＢＬＫ１０に対するリフレッシュ動作が、メモリブロックＭＢＬＫ７に対するアクセス動作に同期して実行される。
状態ＳＴ１０−３では、メモリブロックＭＢＬＫ１３に対するアクセス要求が供給される。メモリブロックＭＢＬＫ７−１０に対応するリフレッシュ制御回路５４は、他のリフレッシュ制御回路５４の状態とロウアドレス信号ＲＡＤに基づいて、メモリブロックＭＢＬＫ１３に対するアクセス要求が供給されていることを確認し、メモリブロックＭＢＬＫ７−１０のいずれかに対するリフレッシュ動作を実行可能と判断する。さらに、メモリブロックＭＢＬＫ７−１０に対応するリフレッシュ制御回路５４は、メモリブロックＭＢＬＫ７に対するリフレッシュ要求が最も古いと判断する。このため、メモリブロックＭＢＬＫ７に対するリフレッシュ動作が、メモリブロックＭＢＬＫ１３に対するアクセス動作に同期して実行される。
状態ＳＴ１０−４では、メモリブロックＭＢＬＫ７に対するアクセス要求が供給される。メモリブロックＭＢＬＫ７−１０に対応するリフレッシュ制御回路５４は、他のリフレッシュ制御回路５４の状態とロウアドレス信号ＲＡＤに基づいて、メモリブロックＭＢＬＫ７に対するアクセス要求が供給されていることを確認し、メモリブロックＭＢＬＫ７−８に対するリフレッシュ動作を実行できないと判断する。さらに、メモリブロックＭＢＬＫ７−１０に対応するリフレッシュ制御回路５４は、メモリブロックＭＢＬＫ９−１０のいずれかに対するリフレッシュ動作を実行可能と判断し、メモリブロックＭＢＬＫ９に対するリフレッシュ要求を古いと判断する。このため、メモリブロックＭＢＬＫ９に対するリフレッシュ動作が、メモリブロックＭＢＬＫ７に対するアクセス動作に同期して実行される。
図６の状態ＳＴ１１では、メモリブロックＭＢＬＫ４に対するリフレッシュ要求が新たに生成され、メモリブロックＭＢＬＫ７に対するアクセス要求が供給される。メモリブロックＭＢＬＫ６に対するリフレッシュ要求はすでに保持されている。この場合、メモリブロックＭＢＬＫ６に対するリフレッシュ動作は、アクセス動作と競合するため実行できない。このため、メモリブロックＭＢＬＫ４に対するリフレッシュ動作が、メモリブロック
ＭＢＬＫ７に対するアクセス動作に同期して実行される。
状態ＳＴ１２では、メモリブロックＭＢＬＫ５に対するリフレッシュ要求が新たに生成され、メモリブロックＭＢＬＫ７に対するアクセス要求が供給される。メモリブロックＭＢＬＫ６に対するリフレッシュ要求はすでに保持されている。この場合、上述の状態ＳＴ１１と同様に、メモリブロックＭＢＬＫ５に対するリフレッシュ動作が、メモリブロックＭＢＬＫ７に対するアクセス動作に同期して実行される。
状態ＳＴ１３−１では、メモリブロックＭＢＬＫ６に対するリフレッシュ要求が新たに生成され、メモリブロックＭＢＬＫ７に対するアクセス要求が供給される。但し、状態ＳＴ１２では、メモリブロックＭＢＬＫ６に対するリフレッシュ動作が実行されていない。このため、メモリブロックＭＢＬＫ６に対するリフレッシュ保持回路６０は、リフレッシュ要求を保持している状態で、新たなリフレッシュ要求を受ける。すなわち、リフレッシュ要求は重複する。ここでは、重複した状態を三角印で示している。
メモリブロックＭＢＬＫ６に対する重複検出回路７０は、重複信号ＯＶＬＰ０を出力する。重複出力部３４は、重複信号ＯＶＬＰ０に応答して、外部重複信号ＯＶＬＰをメモリＭＥＭの外部に出力する。図３に示したＣＰＵは、例えば、重複信号ＯＶＬＰを割り込み端子で受信する。メモリブロックＭＢＬＫ６に対応するリフレッシュ制御回路５４は、メモリブロックＭＢＬＫ７に対するアクセス動作と競合するため、リフレッシュ動作を実行できないと判断する。このため、メモリブロックＭＢＬＫ７に対するアクセス動作のみが実行される。
状態ＳＴ１３−２では、重複信号ＯＶＬＰを割り込み端子で受信したＣＰＵは、メモリＭＥＭにアクセス要求（アクセスコマンドＣＭＤ）を供給せずに、ダミーコマンドＤＭＹ（ダミーアクセス要求）を供給する。例えば、ＣＰＵは、ＤＲＡＭのリフレッシュコマンドやオートリフレッシュコマンドをダミーコマンドＤＭＹとして出力する。このため、ＣＰＵの回路等を、本実施形態のメモリＭＥＭに合わせて変更する必要はない。
ダミーコマンドＤＭＹは、全てのリフレッシュ制御回路５４に供給される。重複信号ＯＶＬＰ０を出力した重複検出回路７０に対応するリフレッシュ制御回路５４（メモリブロックＭＢＬＫ６）は、ダミーコマンドＤＭＹに応答してリフレッシュスタート信号ＲＳＴＲＴを出力する。これにより、メモリブロックＭＢＬＫ６に対するリフレッシュ動作が実行される。
なお、アクセス制御回路５６は、ダミーコマンドＤＭＹをアクセスコマンドとして認識しない。ダミーコマンドＤＭＹを無視することで、前回のアクセス動作で使用したアドレスＡＤがアドレスラッチ等に保持されている場合にも、アクセス制御回路５６は、アクセス動作を実行しない。これにより、リフレッシュ動作とアクセス動作が衝突することを防止でき、メモリＭＥＭの誤動作を防止できる。
以上、第１の実施形態では、リフレッシュ保持回路６０がリフレッシュ要求ＲＲＥＱを保持しているときに、アクセス動作とリフレッシュ動作を競合することなく、アクセス動作の実行中にリフレッシュ動作を実行できる。この結果、リフレッシュ要求ＲＲＥＱを外部から受けることなくリフレッシュ動作を自動的に実行する擬似ＳＲＡＭにおいて、アクセスサイクル時間およびアクセス時間を短縮でき、ＣＰＵ等のコントローラとメモリＭＥＭとの間のデータ転送レートを短縮できる。
リフレッシュ要求ＲＲＥＱを保持しているリフレッシュ保持回路６０が新たなリフレッシュ要求ＲＲＥＱを受けたときに、重複信号ＯＶＬＰを出力し、ＣＰＵ等のコントローラ
からダミーコマンドＤＭＹを受信することにより、リフレッシュ要求ＲＲＥＱが重複したリフレッシュ保持回路６０に対応するメモリブロックＭＢＬＫのリフレッシュ動作を実行できる。リフレッシュ要求に対応するリフレッシュ動作が長時間に亘り実行できない場合に、アクセスサイクルを一時的に停止してリフレッシュ動作を実行できる。この結果、メモリＭＥＭに保持されたデータが破壊することを防止でき、メモリＭＥＭの信頼性を向上できる。
リフレッシュ要求ＲＲＥＱが重複したことを重複信号ＯＶＬＰによりＣＰＵ等のコントローラに伝えることで、コントローラは、メモリＭＥＭの内部状態を正しく認識でき、メモリＭＥＭを誤動作させることなくアクセスできる。
図７は、本発明の第２の実施形態の半導体メモリを示している。第１の実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。この実施形態の半導体メモリＭＥＭは、第１の実施形態のコマンド入力部１０の代わりにコマンド入力部１０Ａを有している。その他の構成は、第１の実施形態と同じである。すなわち、半導体メモリＭＥＭは、擬似ＳＲＡＭとして形成されている。例えば、メモリＭＥＭは、図３に示したように、ＣＰＵ等とともにＳＩＰを構成する。
コマンド入力部１０Ａは、重複出力部３０から出力される重複信号ＯＶＬＰの活性化に応答してダミーコマンドＤＭＹ（ダミーアクセス要求）を出力する。すなわち、コマンド入力部１０Ａは、重複信号ＯＶＬＰの出力中にダミーアクセス要求を生成するダミーアクセス生成部として機能する。ブロック制御回路５０は、ダミーコマンドＤＭＹを受けた次のアクセスサイクルでは、上述した図６の状態ＳＴ１３−２と同様に、アクセス動作を実行せず、リフレッシュ動作のみを実行する。
以上、第２の実施形態においても、上述した第１の実施形態と同様の効果を得ることができる。さらに、この実施形態では、ダミーコマンドＤＭＹがメモリＭＥＭの内部で生成され、リフレッシュ動作が実行される。このため、メモリＭＥＭをアクセスするコントローラにダミーコマンドＤＭＹを出力する機能を持たせる必要がない。したがって、コントローラの機能を修正することなくアクセスサイクル時間を短縮できる擬似ＳＲＡＭを構成できる。
図８は、本発明の第３の実施形態の半導体メモリの要部を示している。第１の実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。この実施形態の半導体メモリＭＥＭは、第１の実施形態のリフレッシュ分配回路２４の代わりにリフレッシュ分配回路２４Ｂを有している。その他の構成は、第１の実施形態と同じである。すなわち、半導体メモリＭＥＭは、擬似ＳＲＡＭとして形成されている。なお、第２の実施形態の半導体メモリＭＥＭに、本実施形態のリフレッシュ分配回路２４Ｂを適用してもよい。
リフレッシュ分配回路２４Ｂは、記憶段ＳＴＧを、メモリブロックＭＢＬＫ１−１６の並び順に接続するのではでなく、メモリブロックＭＢＬＫの７個おき、または８個おきに接続している。すなわち、リフレッシュ分配回路２４Ｂは、リフレッシュ要求ＲＲＥＱに応答して、メモリブロックＭＢＬＫ１−１６の配列方向（図の上下方向）に並ぶ動作制御部４０の７個おき、または８個おきに、リフレッシュ要求ＲＲＥＱを出力する。
以上、第３の実施形態においても、上述した第１の実施形態と同様の効果を得ることができる。さらに、この実施形態では、リフレッシュ分配回路２４Ｂにより、互いに隣接するリフレッシュ保持回路６０がリフレッシュ要求を共に保持する確率を下げることができる。換言すれば、リフレッシュ要求を保持するリフレッシュ保持回路６０を分散させるこ
とができる。特に、図５に示したように、隣接するリフレッシュ保持回路６０にリフレッシュ要求が貯まる確率を下げることができる。この結果、リフレッシュ保持回路６０にリフレッシュ要求が貯まることを防止でき、重複信号ＯＶＬＰが出力される確率を下げることができる。したがって、メモリＭＥＭのデータ転送レートを向上でき、システムの性能を向上できる。
図９は、本発明の第４の実施形態の半導体メモリの要部を示している。第１の実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。この実施形態の半導体メモリＭＥＭは、第１の実施形態のリフレッシュ分配回路２４の代わりにリフレッシュ分配回路２４Ｃを有している。その他の構成は、第１の実施形態と同じである。すなわち、半導体メモリＭＥＭは、擬似ＳＲＡＭとして形成されている。なお、第２の実施形態の半導体メモリＭＥＭに、本実施形態のリフレッシュ分配回路２４Ｃを適用してもよい。
この実施形態では、リフレッシュ分配回路２４Ｃは、記憶段ＳＴＧを１つおきに接続している。リフレッシュ分配回路２４Ｃは、リフレッシュ要求ＲＲＥＱに応答して、メモリブロックＭＢＬＫ１−１６の配列方向（図の上下方向）に並ぶ動作制御部４０の１つおきに、リフレッシュ要求ＲＲＥＱを出力する。以上、第４の実施形態においても、上述した第１−第３の実施形態と同様の効果を得ることができる。
図１０は、本発明の第５の実施形態の半導体メモリにおけるリフレッシュ分配回路を示している。第１の実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。この実施形態の半導体メモリＭＥＭは、第１の実施形態のリフレッシュ分配回路２４の代わりにリフレッシュ分配回路２４Ｄを有している。その他の構成は、３２個のメモリブロックＭＢＬＫを有し、これらメモリブロックＭＢＬＫに対応するブロック制御回路５０およびリフレッシュ保持回路６０を有することを除き、第１の実施形態と同じである。すなわち、半導体メモリＭＥＭは、擬似ＳＲＡＭとして形成されている。なお、第２の実施形態の半導体メモリＭＥＭに、本実施形態のリフレッシュ分配回路２４Ｄを適用してもよい。
リフレッシュ分配回路２４Ｄは、記憶段ＳＴＧを、メモリブロックＭＢＬＫの１５個おき、２３個おき、１５個おき、または８個おきに接続している。具体的には、図示しない３２個のメモリブロックＭＢＬＫ１−３２のブロックアドレスを５桁の２進数”ａｂｃｄｅ”で表すとき（具体的な値では、例えば、ＭＢＬＫ５、１０、１６は、それぞれ”００１００”、”０１００１”、”０１１１１”）、記憶段ＳＴＧは、ビットを入れ替えた値”ｃｄｅｂａ”の昇順に従って接続される。以上、第５の実施形態においても、上述した第１−第３の実施形態と同様の効果を得ることができる。
図１１は、本発明の第６の実施形態の半導体メモリの要部を示している。第１の実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。この実施形態の半導体メモリＭＥＭは、第１の実施形態のリフレッシュ分配回路２４の代わりにリフレッシュ分配回路２４Ｅを有している。その他の構成は、第１の実施形態と同じである。なお、第２の実施形態の半導体メモリＭＥＭに、本実施形態のリフレッシュ分配回路２４Ｅを適用してもよい。
この実施形態では、リフレッシュ分配回路２４Ｅは、記憶段ＳＴＧを３つおきに接続している。以上、第６の実施形態においても、上述した第１−第３の実施形態と同様の効果を得ることができる。
図１２は、本発明の第７の実施形態の半導体メモリを示している。第１の実施形態で説
明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。この実施形態の半導体メモリＭＥＭは、第１の実施形態のブロック制御回路５０およびメモリコア９０の代わりにブロック制御回路５０Ｆおよびメモリコア９０Ｆを有している。その他の構成は、第１の実施形態と同じである。すなわち、半導体メモリＭＥＭは、擬似ＳＲＡＭとして形成されている。なお、第２の実施形態の半導体メモリＭＥＭに、本実施形態のブロック制御回路５０Ｆおよびメモリコア９０Ｆを適用してもよい。
この実施形態でのメモリコア９０Ｆでは、センスアンプＳＡが、メモリブロックＭＢＬＫ１−１６毎に形成されている。すなわち、センスアンプＳＡは、隣接するメモリブロックＭＢＬＫに共有されない。このため、ブロック制御回路５０Ｆのリフレッシュ制御回路５４（図２）は、アクセス動作を実行するメモリブロックＭＢＬＫを除く全てのメモリブロックＭＢＬＫをリフレッシュ動作可能と判断できる。換言すれば、アクセス動作を実行するメモリブロックＭＢＬＫに隣接するメモリブロックＭＢＬＫのリフレッシュ動作を実行できる。この結果、ブロック制御回路５０Ｆ（リフレッシュ制御回路５４）の論理を簡易にできる。
以上、第７の実施形態においても、上述した第１および第２の実施形態と同様の効果を得ることができる。さらに、この実施形態では、リフレッシュ動作を制御する回路を簡易に構成できる。
なお、上述した実施形態では、本発明を擬似ＳＲＡＭに適用する例について述べた。本発明はかかる実施形態に限定されるものではない。例えば、本発明を、内部でリフレッシュ要求を生成可能なＤＲＡＭに適用してもよい。あるいは、本発明を、複数のバンクを有するＳＤＲＡＭ等の半導体メモリに適用してもよい。
図１３は、本発明を適用したＳＤＲＡＭの一例を示している。ＳＤＲＡＭは、独立に動作可能な複数のバンクＢＡＮＫ（ＢＡＮＫ０、ＢＡＮＫ１、．．．、ＢＡＮＫｍ）と、ＢＡＮＫ０−ｍにそれぞれ対応するリフレッシュ要求生成部２０、動作制御部４０、タイミング制御部８０と、バンクＢＡＮＫ０−ｍに共通のコマンド入力部１０、アドレス入力部３０、重複出力部３４、データ入出力部３２とを有している。各バンクＢＡＮＫは、図１に示したメモリコア９０と同じ構成であり、複数のメモリブロックＭＢＬＫ（ＭＢＬＫ０１、ＭＢＬＫ０２等）を有している。
例えば、図１４に示すように、ＳＤＲＡＭは、バンクＢＡＮＫ０のメモリブロックＭＢＬＫ０１に対するアクセスコマンドＣＭＤ（読み出しアクセス要求）を受けたときに、アクセス動作を実行しないバンクＢＡＮＫ０内のメモリブロックＭＢＬＫのいずれかのリフレッシュ動作ＲＥＦを、メモリブロックＭＢＬＫ０１の読み出し動作ＲＤに同期して実行する（図１４（ａ））。リフレッシュ動作は、バンクＢＡＮＫ０内のメモリバンクＭＢＬＫのいずれかに対するリフレッシュ要求が保持されているときで、アクセス動作とリフレッシュ動作が競合しない場合に、アクセスコマンドＣＭＤに対応するアクセス動作に同期して同時に実行される。他のバンクＢＡＮＫも、アクセス要求に応答してアクセス動作ＲＤとリフレッシュ動作ＲＥＦを同時に実行する（１４（ｂ））。アクセス要求は、ＢＡＮＫの書き込み動作を実行するための書き込みアクセス要求でもよい。ここで、アクセス要求の最小供給間隔であるアクセスサイクル時間Ｔ１の仕様は、各メモリブロックＭＢＬＫが１回のアクセス動作を実行するためのアクセス動作時間Ｔ２より短く設計されている。
従来のＳＤＲＡＭでは、アクセス動作中のバンクは、リフレッシュ動作を実行できない。リフレッシュ要求が発生した場合、リフレッシュ動作は、アクセス動作を実行していないバンクで実行される。このため、アクセス動作を実行可能なバンクの数は、リフレッシュ要求に対応するリフレッシュ動作を実行中に減ってしまう。これに対して本発明では、
リフレッシュ動作の実行中も、アクセス動作を実行可能なバンクの数が減ることはない。
また、上述した実施形態では、リフレッシュ要求がリフレッシュ保持回路６０により保持されているときに、１回のアクセス要求に応答して、メモリブロックＭＢＬＫのいずれかにアクセス動作し、メモリブロックＭＢＬＫの別のいずれかにリフレッシュ動作を実行する例について述べた。本発明はかかる実施形態に限定されるものではない。例えば、２以上のメモリブロックＭＢＬＫに対してリフレッシュ動作を同時に実行してもよい。この場合、例えば、図５に示した状態ＳＴ１０−３およびＳＴ１−４において、２つのリフレッシュ動作を同時に実行することができる。これにより、リフレッシュ要求を貯まりにくくでき、重複信号ＯＶＬＰが出力される確率を下げることができる。したがって、コントローラとメモリＭＥＭとの間で、データ転送レートが下がることを防止できる。なお、複数のリフレッシュ動作を同時に実行する場合、リフレッシュ動作およびアクセス動作の開始タイミングは、わずかにずらした方がよい。これにより、同時に動作を開始する回路を少なくなり、メモリＭＥＭのピーク電流を減らすことができる。
上述した実施形態では、図３に示したメモリシステムに本発明のメモリＭＥＭを搭載する例について述べた。本発明はかかる実施形態に限定されるものではない。例えば、図１５に示すメモリシステムに本発明のメモリＭＥＭを搭載してもよい、図１５のメモリシステムでは、メモリＭＥＭ用のメモリコントローラＭＣＮＴ１が、システムバスＳＢＵＳとメモリＭＥＭとの間に配置される。この場合、メモリコントローラＭＣＮＴ１は、メモリＭＥＭから重複信号ＯＶＬＰの活性化を受けたときに、メモリＭＥＭへのアクセスコマンドＣＭＤの供給を１アクセスサイクル期間だけ停止し、ダミーコマンドＤＭＹをアクセスコマンドＣＭＤとして出力する。
上述した図２、図８−図１１に示したリフレッシュ分配回路２４、２４Ｂ、２４Ｃ、２４Ｄ、２４Ｅは、本発明を実現するための一例である。記憶段ＳＴＧの接続仕様は、上述した以外の仕様でもよい。
また、メモリシステムを、ＳＩＰではなく、シリコン基板上に集積されたシステムＬＳＩ（ＳＯＣ；System On Chip）として形成してもよく、メモリシステムを、プリント基板上にＣＰＵ、メモリＭＥＭ、フラッシュメモリＦＬＡＳＨおよびメモリコントローラＭＣＮＴを搭載することにより形成してもよい。
以上の実施形態において説明した発明を整理して、付記として開示する。
（付記１）
メモリセルを有する複数のメモリブロックと、
前記メモリブロックのいずれかに対してデータを入力または出力するアクセス動作を実行するためのアクセス要求を、半導体メモリの外部から受けるコマンド入力部と、
前記メモリブロックのいずれかに対するアクセス動作と、アクセス動作を実行しないメモリブロックの少なくとも１つに対するリフレッシュ動作とを、前記アクセス要求に応答して実行するメモリ制御部とを備えていることを特徴とする半導体メモリ。
（付記２）
付記１記載の半導体メモリにおいて、
前記メモリ制御部は、
前記メモリブロックに対応してそれぞれ設けられ、前記メモリブロックの動作を制御する複数の動作制御部と、
所定の周期でリフレッシュ要求を生成し、生成したリフレッシュ要求を前記動作制御部のいずれかに順次出力するリフレッシュ要求生成部とを備え、
前記各動作制御部は、
前記リフレッシュ要求を保持するリフレッシュ保持回路と、
アクセス動作しないメモリブロックに対応するリフレッシュ保持回路がリフレッシュ要求を保持しているときに、前記メモリブロックのアクセス動作と、リフレッシュ要求を保持しているリフレッシュ保持回路に対応するメモリブロックのリフレッシュ動作とを、前記アクセス要求に応答して実行するブロック制御回路とを備えていることを特徴とする半導体メモリ。
（付記３）
付記２記載の半導体メモリにおいて、
前記ブロック制御回路が出力するアクセス制御信号の生成タイミングを決めるための共通のタイミング信号を生成するタイミング制御部を備え、
前記ブロック制御回路は、前記メモリブロックのアクセス動作およびリフレッシュ動作を、前記タイミング信号に同期する前記アクセス制御信号を用いて同時に実行することを特徴とする半導体メモリ。
（付記４）
付記２記載の半導体メモリにおいて、
互いに隣接するメモリブロックの間に配置され、これ等メモリブロックで共通に使用されるセンスアンプと、
前記ブロック制御回路に設けられ、アクセス動作を実行するメモリブロックに隣接するメモリブロックに対応するリフレッシュ保持回路がリフレッシュ要求を保持しているとき、この保持に応答するリフレッシュ動作の実行を保留するリフレッシュ保留回路とを備えていることを特徴とする半導体メモリ。
（付記５）
付記２記載の半導体メモリにおいて、
前記各ブロック制御回路は、前記リフレッシュ動作に応答してリセット信号を出力し、
前記各リフレッシュ保持回路は、前記リセット信号に応答して保持しているリフレッシュ要求を消去することを特徴とする半導体メモリ。
（付記６）
付記２記載の半導体メモリにおいて、
前記ブロック制御回路に設けられ、複数の前記リフレッシュ保持回路がリフレッシュ要求を保持しているとき、リフレッシュ動作を実行する順序を決めるリフレッシュ順序制御回路を備えていることを特徴とする半導体メモリ。
（付記７）
付記６記載の半導体メモリにおいて、
前記リフレッシュ順序制御回路は、前記リフレッシュ保持回路がリフレッシュ要求を保持した順序に対応してリフレッシュ動作を実行する順序を決めることを特徴とする半導体メモリ。
（付記８）
付記２記載の半導体メモリにおいて、
前記リフレッシュ要求生成部は、
所定の周期でトリガ信号を生成するリフレッシュタイマと、
前記トリガ信号に応答して前記リフレッシュ要求を前記動作制御部のいずれかに順次出力するリフレッシュ分配回路とを備えていることを特徴とする半導体メモリ。
（付記９）
付記８記載の半導体メモリにおいて、
前記動作制御部は、前記メモリブロックの配列方向に沿って配置され、
前記リフレッシュ分配回路は、前記配列方向に並ぶ動作制御部の配列順に従って、前記リフレッシュ要求を順次に出力することを特徴とする半導体メモリ。
（付記１０）
付記８記載の半導体メモリにおいて、
前記動作制御部は、前記メモリブロックの配列方向に沿って配置され、
前記リフレッシュ分配回路は、前記配列方向に並ぶ動作制御部の少なくとも１つおきに
、前記リフレッシュ要求を出力することを特徴とする半導体メモリ。
（付記１１）
付記８記載の半導体メモリにおいて、
リフレッシュ分配回路は、直列に接続され最終段の出力が初段の入力に接続された複数の記憶段を有し、記憶段の少なくとも１つが他の記憶段と異なる論理を記憶しており、前記異なる論理を記憶する記憶段から前記リフレッシュ要求を出力し、前記トリガ信号に応答してシフト動作するシフトレジスタであることを特徴とする半導体メモリ。
（付記１２）
付記２記載の半導体メモリにおいて、
前記各動作制御部は、リフレッシュ動作を実行するメモリセルを示すリフレッシュアドレスを生成するリフレッシュアドレスカウンタを備えていることを特徴とする半導体メモリ。
（付記１３）
付記２記載の半導体メモリにおいて、
前記動作制御部に設けられ、リフレッシュ要求を保持しているリフレッシュ保持回路に新たなリフレッシュ要求が供給されたことを検出したときに、重複信号を出力する重複検出回路と、
前記重複信号の出力に応答して、半導体メモリの外部に外部重複信号を出力する重複出力部とを備え、
前記コマンド入力部は、前記外部重複信号が出力されている期間に、ダミーアクセス要求を受け付け、
リフレッシュ要求が重複したリフレッシュ保持回路に対応するブロック制御回路は、前記ダミーアクセス要求に応答してリフレッシュ動作を実行し、
他のブロック制御回路は、ダミーアクセス要求を無視することを特徴とする半導体メモリ。
（付記１４）
付記２記載の半導体メモリにおいて、
前記動作制御部に設けられ、リフレッシュ要求を保持している前記リフレッシュ保持回路に新たなリフレッシュ要求が供給されたことを検出したときに、重複信号を出力する重複検出回路と、
前記重複信号の出力に応答して、半導体メモリの外部に外部重複信号を出力する重複出力部と、
前記外部重複信号の出力中にダミーアクセス要求を生成するダミーアクセス生成部とを備え、
リフレッシュ要求が重複したリフレッシュ保持回路に対応するブロック制御回路は、前記ダミーアクセス要求に応答してリフレッシュ動作を実行し、
他のブロック制御回路は、ダミーアクセス要求を無視することを特徴とする半導体メモリ。
（付記１５）
付記１の半導体メモリにおいて、
前記アクセス要求を半導体メモリに供給する最小間隔であるアクセスサイクル時間の仕様は、前記各メモリブロックが１回のアクセス動作を実行するアクセス動作時間と前記各メモリブロックが１回のリフレッシュ動作を実行するためのリフレッシュ動作時間との和より短いことを特徴とする半導体メモリ。
（付記１６）
付記１の半導体メモリにおいて、
前記メモリ制御部は、１回のアクセス要求に応答して、前記メモリブロックのいずれかに対して１回のリフレッシュ動作を実行することを特徴とする半導体メモリ。
（付記１７）
付記１の半導体メモリにおいて、
前記メモリ制御部は、１回のアクセス要求に応答して、前記メモリブロックの複数に対してリフレッシュ動作をそれぞれ実行することを特徴とする半導体メモリ。
（付記１８）
半導体メモリと、前記半導体メモリをアクセスするコントローラとを備えたメモリシステムであって、
前記半導体メモリは、
メモリセルを有する複数のメモリブロックと、
アクセス要求およびダミーアクセス要求を前記コントローラから受けるコマンド入力部と、
前記メモリブロックに対応してそれぞれ設けられ、リフレッシュ要求を保持する複数のリフレッシュ保持回路と、アクセス動作しないメモリブロックに対応するリフレッシュ保持回路がリフレッシュ要求を保持しているときに、前記メモリブロックのアクセス動作と、リフレッシュ要求を保持しているリフレッシュ保持回路に対応するメモリブロックのリフレッシュ動作とを、前記アクセス要求に応答して実行するブロック制御回路とをそれぞれ有する複数の動作制御部と、
所定の周期で前記リフレッシュ要求を生成し、生成したリフレッシュ要求を前記リフレッシュ保持回路のいずれかに順次出力するリフレッシュ要求生成部と、
前記リフレッシュ要求を保持しているリフレッシュ保持回路が新たなリフレッシュ要求を受けたときに、前記コントローラに外部重複信号を出力する重複出力部とを備え、
前記コントローラは、
前記外部重複信号に応答して前記ダミーアクセス要求を前記半導体メモリに出力するダミー要求出力回路を備え、
前記リフレッシュ要求が重複したリフレッシュ保持回路に対応するブロック制御回路は、前記ダミーアクセス要求に応答してリフレッシュ動作を実行し、
他のブロック制御回路は、ダミーアクセス要求を無視することを特徴とするメモリシステム。
（付記１９）
メモリセルを有する複数のメモリブロックのいずれかに対してデータを入力または出力するアクセス動作を実行するためのアクセス要求を、半導体メモリの外部から受け、
前記メモリブロックのいずれかに対するアクセス動作と、アクセス動作を実行しないメモリブロックの少なくとも１つに対するリフレッシュ動作とを、前記アクセス要求に応答して実行することを特徴とする半導体メモリの動作方法。
（付記２０）
付記１９記載の半導体メモリの動作方法において、
所定の周期でリフレッシュ要求を生成し、
生成したリフレッシュ要求を、前記メモリブロックに対応してそれぞれ設けられたリフレッシュ保持回路に順次保持し、
アクセス動作しないメモリブロックに対応するリフレッシュ保持回路がリフレッシュ要求を保持しているときに、メモリブロックのアクセス動作と、リフレッシュ要求を保持しているリフレッシュ保持回路に対応するメモリブロックのリフレッシュ動作とを、前記アクセス要求に応答して実行することを特徴とする半導体メモリの動作方法。
以上、本発明について詳細に説明してきたが、上記の実施形態およびその変形例は発明の一例に過ぎず、本発明はこれに限定されるものではない。本発明を逸脱しない範囲で変形可能であることは明らかである。
本発明は、アクセス動作とリフレッシュ動作を互いに重複して実行可能な半導体メモリに適用可能である。
本発明の第１の実施形態の半導体メモリを示すブロック図である。 図１の要部の詳細を示すブロック図である。 第１の実施形態のメモリシステムの概要を示すブロック図である。 第１の実施形態の半導体メモリの動作の一例を示す説明図である。 第１の実施形態の半導体メモリの動作の別の例を示す説明図である。 第１の実施形態の半導体メモリの動作の別の例を示す説明図である。 本発明の第２の実施形態の半導体メモリを示すブロック図である。 本発明の第３の実施形態の半導体メモリの要部を示すブロック図である。 本発明の第４の実施形態の半導体メモリの要部を示すブロック図である。 本発明の第５の実施形態のリフレッシュ分配回路を示すブロック図である。 本発明の第６の実施形態の半導体メモリの要部を示すブロック図である。 本発明の第７の実施形態の半導体メモリを示している。 本発明が適用されるＳＤＲＡＭの例を示すブロック図である。 図１４に示したＳＤＲＡＭの動作を示すタイミング図である。 本発明が適用されるメモリシステムの別の例を示すブロック図である。
符号の説明
１０、１０Ａ‥コマンド入力部；２０‥リフレッシュ要求生成部；２２‥リフレッシュタイマ；２４、２４Ｂ、２４Ｃ、２４Ｄ、２４Ｅ‥リフレッシュ分配回路；３０‥アドレス入力部；３２‥データ入出力部；３４‥重複出力部；４０‥動作制御部；５０、５０Ｆ‥ブロック制御回路；６０‥リフレッシュ保持回路；７０‥重複検出回路；８０‥タイミング制御部；９０、９０Ｆ‥メモリコア；ＩＲＲＥＱ‥リフレッシュ要求；ＭＢＬＫ１−１６‥メモリブロック；ＯＶＬＰ、ＯＶＬＰ０‥重複信号；ＲＲＥＱ‥リフレッシュ要求

Claims (10)

  1. メモリセルを有する複数のメモリブロックと、
    前記メモリブロックのいずれかに対してデータを入力または出力するアクセス動作を実行するためのアクセス要求を、半導体メモリの外部から受けるコマンド入力部と、
    前記メモリブロックのいずれかに対するアクセス動作と、アクセス動作を実行しないメモリブロックの少なくとも１つに対するリフレッシュ動作とを、前記アクセス要求に応答して実行するメモリ制御部とを備えていることを特徴とする半導体メモリ。
  2. 請求項１記載の半導体メモリにおいて、
    前記メモリ制御部は、
    前記メモリブロックに対応してそれぞれ設けられ、前記メモリブロックの動作を制御する複数の動作制御部と、
    所定の周期でリフレッシュ要求を生成し、生成したリフレッシュ要求を前記動作制御部のいずれかに順次出力するリフレッシュ要求生成部とを備え、
    前記各動作制御部は、
    前記リフレッシュ要求を保持するリフレッシュ保持回路と、
    アクセス動作しないメモリブロックに対応するリフレッシュ保持回路がリフレッシュ要求を保持しているときに、前記メモリブロックのアクセス動作と、リフレッシュ要求を保持しているリフレッシュ保持回路に対応するメモリブロックのリフレッシュ動作とを、前記アクセス要求に応答して実行するブロック制御回路とを備えていることを特徴とする半導体メモリ。
  3. 請求項２記載の半導体メモリにおいて、
    前記ブロック制御回路が出力するアクセス制御信号の生成タイミングを決めるための共通のタイミング信号を生成するタイミング制御部を備え、
    前記ブロック制御回路は、前記メモリブロックのアクセス動作およびリフレッシュ動作を、前記タイミング信号に同期する前記アクセス制御信号を用いて同時に実行することを特徴とする半導体メモリ。
  4. 請求項２記載の半導体メモリにおいて、
    互いに隣接するメモリブロックの間に配置され、これ等メモリブロックで共通に使用されるセンスアンプと、
    前記ブロック制御回路に設けられ、アクセス動作を実行するメモリブロックに隣接するメモリブロックに対応するリフレッシュ保持回路がリフレッシュ要求を保持しているとき、この保持に応答するリフレッシュ動作の実行を保留するリフレッシュ保留回路とを備えていることを特徴とする半導体メモリ。
  5. 請求項２記載の半導体メモリにおいて、
    前記ブロック制御回路に設けられ、複数の前記リフレッシュ保持回路がリフレッシュ要求を保持しているとき、リフレッシュ動作を実行する順序を決めるリフレッシュ順序制御回路を備えていることを特徴とする半導体メモリ。
  6. 請求項２記載の半導体メモリにおいて、
    前記リフレッシュ要求生成部は、
    所定の周期でトリガ信号を生成するリフレッシュタイマと、
    前記トリガ信号に応答して前記リフレッシュ要求を前記動作制御部のいずれかに順次出力するリフレッシュ分配回路とを備えていることを特徴とする半導体メモリ。
  7. 請求項２記載の半導体メモリにおいて、
    前記動作制御部に設けられ、リフレッシュ要求を保持しているリフレッシュ保持回路に新たなリフレッシュ要求が供給されたことを検出したときに、重複信号を出力する重複検出回路と、
    前記重複信号の出力に応答して、半導体メモリの外部に外部重複信号を出力する重複出力部とを備え、
    前記コマンド入力部は、前記外部重複信号が出力されている期間に、ダミーアクセス要求を受け付け、
    リフレッシュ要求が重複したリフレッシュ保持回路に対応するブロック制御回路は、前記ダミーアクセス要求に応答してリフレッシュ動作を実行し、
    他のブロック制御回路は、ダミーアクセス要求を無視することを特徴とする半導体メモリ。
  8. 請求項２記載の半導体メモリにおいて、
    前記動作制御部に設けられ、リフレッシュ要求を保持している前記リフレッシュ保持回路に新たなリフレッシュ要求が供給されたことを検出したときに、重複信号を出力する重複検出回路と、
    前記重複信号の出力に応答して、半導体メモリの外部に外部重複信号を出力する重複出力部と、
    前記外部重複信号の出力中にダミーアクセス要求を生成するダミーアクセス生成部とを備え、
    リフレッシュ要求が重複したリフレッシュ保持回路に対応するブロック制御回路は、前記ダミーアクセス要求に応答してリフレッシュ動作を実行し、
    他のブロック制御回路は、ダミーアクセス要求を無視することを特徴とする半導体メモリ。
  9. 半導体メモリと、前記半導体メモリをアクセスするコントローラとを備えたメモリシステムであって、
    前記半導体メモリは、
    メモリセルを有する複数のメモリブロックと、
    アクセス要求およびダミーアクセス要求を前記コントローラから受けるコマンド入力部と、
    前記メモリブロックに対応してそれぞれ設けられ、リフレッシュ要求を保持する複数のリフレッシュ保持回路と、アクセス動作しないメモリブロックに対応するリフレッシュ保持回路がリフレッシュ要求を保持しているときに、前記メモリブロックのアクセス動作と、リフレッシュ要求を保持しているリフレッシュ保持回路に対応するメモリブロックのリフレッシュ動作とを、前記アクセス要求に応答して実行するブロック制御回路とをそれぞれ有する複数の動作制御部と、
    所定の周期で前記リフレッシュ要求を生成し、生成したリフレッシュ要求を前記リフレッシュ保持回路のいずれかに順次出力するリフレッシュ要求生成部と、
    前記リフレッシュ要求を保持しているリフレッシュ保持回路が新たなリフレッシュ要求を受けたときに、前記コントローラに外部重複信号を出力する重複出力部とを備え、
    前記コントローラは、
    前記外部重複信号に応答して前記ダミーアクセス要求を前記半導体メモリに出力するダミー要求出力回路を備え、
    前記リフレッシュ要求が重複したリフレッシュ保持回路に対応するブロック制御回路は、前記ダミーアクセス要求に応答してリフレッシュ動作を実行し、
    他のブロック制御回路は、ダミーアクセス要求を無視することを特徴とするメモリシステム。
  10. メモリセルを有する複数のメモリブロックのいずれかに対してデータを入力または出力
    するアクセス動作を実行するためのアクセス要求を、半導体メモリの外部から受け、
    前記メモリブロックのいずれかに対するアクセス動作と、アクセス動作を実行しないメモリブロックの少なくとも１つに対するリフレッシュ動作とを、前記アクセス要求に応答して実行することを特徴とする半導体メモリの動作方法。
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