JP4808070B2 - 半導体メモリおよび半導体メモリの動作方法 - Google Patents

半導体メモリおよび半導体メモリの動作方法 Download PDF

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Description

本発明は、ＤＲＡＭのメモリセルを有し、ＳＲＡＭのインタフェースを有する半導体メモリに関する。
近年、擬似ＳＲＡＭ（Ｐｓｅｕｄｏ-ＳＲＡＭ）と呼ばれる半導体メモリが開発されている。擬似ＳＲＡＭは、ＤＲＡＭのメモリセル（ダイナミックメモリセル）を有し、メモリセルのリフレッシュ動作を内部で自動的に実行することでＳＲＡＭとして動作する。擬似ＳＲＡＭに使用されるダイナミックメモリセルは、面積が小さい。このため、ビットコストが低く、大容量の擬似ＳＲＡＭを開発できる。
擬似ＳＲＡＭは、ＳＲＡＭのインタフェースを有しており、アクセスコマンドに同期してアドレスを一度で受け、書き込みアクセス動作および読み出しアクセス動作を実行する。擬似ＳＲＡＭをアクセスするコントローラは、アドレスを変える毎にチップイネーブル信号を非活性化する必要がある。したがって、擬似ＳＲＡＭは、アドレスの一部を保持した状態で、書き込みアクセス動作または読み出しアクセス動作を連続して実行できない。このため、特に、連続するアドレスを用いてメモリセルが順次アクセスされる場合に、データ転送レートは低くなる。
一方、擬似ＳＲＡＭにおいて、連続するアドレスを用いてメモリセルが順次アクセスされる場合に、専用の制御信号に応答していわゆるページ動作を実行する擬似ＳＲＡＭが提案されている（例えば、特許文献１参照）。ここで、ページ動作とは、ワード線を活性化した状態で、コラムアドレスのみを変化させ、メモリセルにデータを順次書き込む動作である、あるいはメモリセルからデータを順次読み出す動作である。ページ動作を実行することにより、擬似ＳＲＡＭの動作効率は向上し、データ転送レートは高くなる。
特開２００４−２５９３１８号公報
しかしながら、専用の制御信号を用いてページ動作を実行する場合、擬似ＳＲＡＭをアクセスするコントローラは、専用の制御信号を出力する必要がある。このため、従来のコントローラは使用できず、ページ動作を実行可能な擬似ＳＲＡＭのために専用のコントローラを開発する必要がある。この結果、半導体メモリを搭載するシステムのコストは上昇する。
本発明の目的は、システムのコストを上昇することなく、半導体メモリの動作効率を向上することである。
本発明の一形態では、半導体メモリは、メモリコアのアクセスを許可するイネーブル信号を受け、メモリコアのアクセス動作を実行するためのアクセスコマンドを受け、アクセスするメモリセルを示すアドレスをアクセスコマンドに対応して一度で受ける。動作制御回路は、イネーブル信号が活性化中に最初のアクセスコマンドを受けたときに第1アクセス動作を行う。動作制御回路は、イネーブル信号が活性化中に次のアクセスコマンドを受けたときに第1アクセス動作よりメモリコアにアクセスする時間が短い第2アクセス動作を行う。このため、同じアクセス端子で同じアクセスコマンドを受けることによりアクセス時間の異なる２種類のアクセス動作を実行できる。半導体メモリをアクセスするコントロ
ーラ等に、２種類の動作を識別するための専用端子を形成する必要はない。すなわち、コントローラ等のハードウエアを変更する必要はない。第１および第２アクセス動作を使い分けることで、半導体メモリの動作効率は向上する。この結果、半導体メモリを搭載するシステムのコストを増加することなく、半導体メモリの動作効率を向上できる。
本発明の一形態における好ましい例では、各バンクは、メモリコアと、動作制御回路と、データ制御信号に応じてメモリコアにデータを入出力するデータ入出力回路とを有しており、互いに独立に動作する。先にアクセスされるバンクの動作制御回路は、後にアクセスされるバンクの動作制御回路によるデータ制御信号の出力に応答して、データ制御信号の出力を停止する。このため、複数のバンクが同時に動作する場合にも、データを衝突させることなくデータを入出力できる。複数のバンクを有する半導体メモリにおいても、専用の端子を形成することなく半導体メモリの動作効率を向上できる。
本発明では、システムのコストを上昇することなく、半導体メモリの動作効率を向上できる。
以下、本発明の実施形態を図面を用いて説明する。図中、太線で示した信号線は、複数本で構成されている。また、太線が接続されているブロックの一部は、複数の回路で構成されている。信号が伝達される信号線には、信号名と同じ符号を使用する。先頭に”／”の付いている信号は、負論理を示している。末尾に”Ｚ”の付いている信号は、正論理を示している。図中の二重丸は、外部端子を示している。
図１は、本発明の第１の実施形態を示している。半導体メモリＭＥＭは、例えば、外部クロックＣＬＫに同期して動作するクロック同期式のＦＣＲＡＭ（Fast Cycle RAM）である。ＦＣＲＡＭは、ＤＲＡＭのメモリセルを有し、ＳＲＡＭのインタフェースを有する擬似ＳＲＡＭである。メモリＭＥＭは、コマンドデコーダ１０、ページ制御回路１２、動作制御回路１４、アドレスバッファ１６、１８、データ入出力バッファ２０、アドレス制御回路２２、２４、アドレスラッチ回路２６、２８、メモリコア３０およびデータ制御回路３２を有している。ＦＣＲＡＭは、クロックＣＬＫをクロック端子で受け、受けたクロックＣＬＫを図示しないクロックバッファを介して各回路ブロックに供給する。
特に図示していないが、ＦＣＲＡＭは、リフレッシュ要求を周期的に生成するリフレッシュタイマと、リフレッシュ要求に応答してリフレッシュアドレスを順次生成するアドレスカウンタと、メモリコア３０の非動作中（チップイネーブル信号／ＣＥの非活性化期間）にリフレッシュ動作を実行するためのリフレッシュ制御回路とを有している。リフレッシュ制御回路は、外部アクセス要求とリフレッシュ要求の優先順を決めるアービタとしても動作する。メモリセルＭＣは、データを保持するために、所定の期間内にリフレッシュされる必要がある。このため、チップイネーブル信号／ＣＥの活性化期間の最大値が電気的仕様として予め設定されている。本発明は、リフレッシュ動作とは直接関係ないため、リフレッシュ動作の詳細については説明を省略する。
コマンドコーダ１０は、チップイネーブル信号／ＣＥ、アドレスバリッド信号／ＡＤＶ、ライトイネーブル信号／ＷＥおよびアウトプットイネーブル信号／ＯＥの論理レベルに応じて認識したコマンドを、メモリコア３０のアクセス動作を実行するためのアクセスコマンドＣＭＤとして出力する。アクセスコマンドＣＭＤとして、書き込みアクセスコマンド、読み出しアクセスコマンド等がある。チップイネーブル信号／ＣＥは、メモリコア３０のアクセスを許可するイネーブル信号である。チップイネーブル端子／ＣＥは、イネーブル信号を受けるイネーブル端子として機能する。アドレスバリッド端子／ＡＤＶ、ライ
トイネーブル端子／ＷＥおよびアウトプットイネーブル端子／ＯＥは、アクセスコマンドを受けるコマンド端子として機能する。以降の説明では、例えば、チップイネーブル信号／ＣＥを／ＣＥ信号、ライトイネーブル信号／ＷＥを／ＷＥ信号とも称する。
ページ制御回路１２は、／ＣＥ信号および／ＡＤＶ信号が低レベルに活性化されているときに、ＣＬＫ信号に同期してページ信号pagezを高レベルに活性化し、プリチャージ信号prezの活性化に同期してページ信号pagezを低レベルに非活性化する。プリチャージ信号prezは、後述するビット線ＢＬ、／ＢＬをプリチャージ電圧に設定するために、／ＣＥ信号の非活性化に応答して活性化される信号である。したがって、ページ信号pagezは、／ＣＥ信号が活性化中の最初のアクセスコマンドに応答して高レベルに活性化され、／ＣＥ信号の活性化中に高レベルに保持され、／ＣＥ信号の非活性化に応答して低レベルに非活性化される。ページ信号pagezは、後述するように、／ＣＥ信号の活性化中に供給される最初のアクセスコマンド（ノーマルアクセスコマンド）と、２回目およびそれ以降のアクセスコマンド（ページアクセスコマンド）とを識別するために使用される。
動作制御回路１４は、第１および第２レイテンシカウンタ３４、３６、レイテンシ制御回路３８およびバースト長カウンタ４０を有している。第１レイテンシカウンタ３４は、pagez信号が低レベルのときに動作し、ノーマルコラムイネーブル信号clenzおよびノーマルデータイネーブル信号dtenzの活性化タイミング（クロックサイクル数）を決めるためのカウンタである。第２レイテンシカウンタ３６は、pagez信号が高レベルのときに動作し、ページコラムイネーブル信号clenpzおよびページデータイネーブル信号dtenpzの活性化タイミング（クロックサイクル数）を決めるためのカウンタである。レイテンシカウンタ３４、３６は、バースト長カウンタ４０からのバーストエンド信号blendzの活性化に同期してカウンタ値をリセットする。カウンタ値のリセットに同期して、clenz信号、dtenz信号、clenpz信号およびdtenpz信号は、非活性化される。
レイテンシ制御回路３８は、clenz信号またはclenpz信号の活性化中に、クロックＣＬＫに同期してコラムクロック信号clkclz（コラム制御信号、データ制御信号）を出力し、dtenz信号およびdtenpz信号の活性化中に、クロックＣＬＫに同期してデータクロック信号clkdtz（データ制御信号）を出力する。バーストクロック信号clkblzは、コラムクロック信号clkclzに同期して出力される。
バースト長カウンタ４０は、／ＣＥ信号の活性化中にレイテンシ制御回路３８からのclkblz信号に同期してカウント動作し、予め設定されたバースト長に対応するクロック数をカウントしたときにblendz信号（パルス信号）を出力する。バースト長カウンタ４０は、レイテンシカウンタ３６からのblrstz信号に同期してカウンタ値をリセットする。ここで、バースト長は、１回の書き込みアクセスコマンドに応答してデータ端子ＤＱで受けるデータの入力回数、および１回の読み出しアクセスコマンドに応答してデータ端子ＤＱから出力されるデータの出力回数である。バースト長は、図示しないコンフィギュレーションレジスタの設定値を変えることで、例えば、”２”、”４”、”８”のいずれかに設定できる。
アドレスバッファ１６は、ロウアドレスＲＡＤを受け、受けたアドレスＲＡＤをアドレスラッチ回路２６に出力する。アドレスバッファ１８は、コラムアドレスＣＡＤを受け、受けたアドレスＣＡＤをアドレスラッチ回路２８に出力する。この実施形態のＦＣＲＡＭは、ロウアドレスＲＡＤおよびコラムアドレスＣＡＤを、互いに異なるアドレス端子ＲＡＤ、ＣＡＤで一度に受けるアドレスノンマルチプレクスタイプの半導体メモリである。データ入出力バッファ２０は、書き込みデータをデータ端子ＤＱを介して受信し、受信したデータをデータバスＤＢに出力する。また、データ入出力バッファ２０は、メモリセルＭＣからの読み出しデータをデータバスＤＢを介して受信し、受信したデータをデータ端子
ＤＱに出力する。
アドレス制御回路２２は、ページ信号pagezが非活性化され、／ＣＥ信号および／ＡＤＶ信号が活性化されているときに、ＣＬＫ信号に同期してロウアドレスラッチ信号ralatz（パルス信号）を出力する。すなわち、ralatz信号は、／ＣＥ信号が活性化された最初のアクセスコマンドであるノーマルアクセスコマンドのみに応答して出力される。アドレス制御回路２４は、／ＣＥ信号および／ＡＤＶ信号が低レベルに活性化されているときに、ＣＬＫ信号に同期してコラムアドレスラッチ信号calatz（パルス信号）を出力する。すなわち、calatz信号は、アクセスコマンド毎（ノーマルアクセスコマンドおよびページアクセスコマンド）に応答して出力される。
アドレスラッチ回路２６（ロウアドレス入力回路）は、アドレスバッファ１６から供給されるロウアドレスＲＡＤをralatz信号に同期してラッチし、ラッチしたアドレスを内部ロウアドレスrazとしてロウデコーダＲＤＥＣに出力する。ロウアドレスＲＡＤは、ワード線ＷＬを選択するために供給される。アドレスラッチ回路２８（コラムアドレス入力回路）は、アドレスバッファ１８から供給されるコラムアドレスＣＡＤをcalatz信号に同期してラッチし、ラッチしたアドレスを内部コラムアドレスcazとしてコラムデコーダＣＤＥＣに出力する。コラムアドレスＣＡＤは、ビット線ＢＬ、／ＢＬを選択するために供給される。
メモリコア３０は、ロウアドレスデコーダＲＤＥＣ、コラムアドレスデコーダＣＤＥＣ、センスアンプＳＡ、コラムスイッチＣＳＷ、リードアンプＲＡ、ライトアンプＷＡおよびメモリセルアレイＡＲＹを有している。メモリセルアレイＡＲＹは、ダイナミックメモリセルＭＣと、ダイナミックメモリセルＭＣに接続されたワード線ＷＬおよびビット線対ＢＬ、／ＢＬを有している。メモリセルＭＣは、ワード線ＷＬとビット線対ＢＬ、／ＢＬとの交差部分に形成される。
ロウアドレスデコーダＲＤＥＣは、ワード線ＷＬのいずれかを選択するために、アドレスラッチ回路２６からのロウアドレスrazをデコードする。コラムアドレスデコーダＣＤＥＣは、データ端子ＤＱのビット数に対応する数のビット線対ＢＬ、／ＢＬを選択するために、アドレスラッチ回路２８からのコラムアドレスcazをデコードする。センスアンプＳＡは、ビット線対ＢＬ、／ＢＬに読み出されたデータ信号の信号量の差を増幅する。コラムスイッチＣＳＷは、clkclz信号（パルス信号）に同期して、コラムアドレスcazに対応するビット線ＢＬ、／ＢＬをリードアンプＲＡおよびライトアンプＷＡに接続する。コラムスイッチＣＳＷは、clkclz信号に応じてメモリコア３０にデータを入出力するデータ入出力回路として動作する。
リードアンプＲＡは、読み出しアクセス動作時に、コラムスイッチＣＳＷを介して出力される相補の読み出しデータを増幅する。ライトアンプＷＡは、書き込みアクセス動作時に、データバスＤＢを介して供給される相補の書き込みデータを増幅し、ビット線対ＢＬ、／ＢＬに供給する。
データ制御回路３２は、書き込みアクセス動作時に、データ端子ＤＱで順次に受ける書き込みデータを、clkdtz信号に同期してラッチし、ラッチしたデータをメモリコア３０に出力する。また、データ制御回路３２は、読み出しアクセス動作時に、メモリコア３０から出力される読み出しデータをclkdtz信号に同期してラッチし、ラッチしたデータをデータバスＤＢに出力する。データ制御回路３２は、clkdtz信号に応じてメモリコア３０にデータを入出力するデータ入出力回路として動作する。
図２は、図１に示したページ制御回路１２およびアドレス制御回路２２、２４の詳細を
示している。ページ制御回路１２は、遅延回路ＤＬＹ１、フリップフロップＦＦ１、ＣＭＯＳトランスファゲートＴＧ１およびラッチＬＴ１と、これ等回路に接続された論理ゲートとを有している。フリップフロップＦＦ１は、アクセスコマンド（ＣＬＫ＝高論理レベル、／ＡＤＶ、／ＣＥ＝低論理レベル）に同期してセットされ、プリチャージ信号prezを遅延回路ＤＬＹ１で遅延した信号に同期してリセットされる。ＣＭＯＳトランスファゲートＴＧ１は、クロックＣＬＫの低レベル期間に、フリップフロップＦＦ１の出力をラッチＬＴ１に伝える。ラッチＬＴ１は、フリップフロップＦＦ１の出力をラッチし、ラッチした論理レベルをpagez信号として出力する。
アドレス制御回路２２は、クロックＣＬＫの立ち上がりエッジに同期した負のパルス信号を生成するパルス生成器ＰＬＳ１と、ノーマルアクセスコマンドを検出する３入力のアンド回路ＡＮＤ１と、ノーマルアクセスコマンドを検出したときに負のパルス信号に同期してralatz信号を出力するＮＯＲゲートとを有している。アドレス制御回路２４は、アドレス制御回路２２のアンド回路ＡＮＤ１の代わりに２入力のアンド回路ＡＮＤ２を有している。すなわち、アドレス制御回路２４は、アドレス制御回路２２の論理からpagez信号の論理を削除して構成されている。アドレス制御回路２４は、ノーマルアクセスコマンドおよびページアクセスコマンドを検出したときに、クロックＣＬＫの立ち上がりエッジに同期してcalatz信号を出力する。
図３は、図１に示したページ制御回路１２およびアドレス制御回路２２、２４の動作を示している。図３は、書き込みアクセス動作および読み出しアクセス動作に共通の動作である。まず、１番目のクロックＣＬＫに同期して、／ＣＥ信号が活性化され、最初のアクセスコマンドが供給される（図３（ａ））。このとき、pagez信号は、低レベルに非活性化されているため（図３（ｂ））、このコマンドは、ノーマルアクセスコマンドである。ページ制御回路１２は、ノーマルアクセスコマンドの供給に応答して、pagez信号を活性化する（図３（ｃ））。
ノーマルアクセスコマンドのため、アドレス制御回路２２、２４の両方が動作し、ralatz信号およびcalatz信号が約半クロック期間活性化される（図３（ｄ、ｅ））。図１に示したアドレスラッチ回路２６は、ralatz信号に同期してロウアドレスＲＡＤ（Ａ）をラッチする（図３（ｆ））。アドレスラッチ回路２８は、calatz信号に同期してコラムアドレスＣＡＤ（Ｂ）をラッチする（図３（ｇ））。そして、ノーマル書き込みアクセス動作またはノーマル読み出しアクセス動作が実行される。
次に、５番目のクロックＣＬＫに同期して、２番目のアクセスコマンド供給される（図３（ｈ））。このとき、pagez信号は、高レベルに活性化されているため、このコマンドは、ページアクセスコマンドである。したがって、calatz信号のみが活性化され、ralatz信号は活性化されない。そして、calatz信号に同期してコラムアドレスＣＡＤ（Ｃ）がラッチされ（図３（ｉ））、ページ書き込みアクセス動作またはページ読み出しアクセス動作が実行される。ページアクセスコマンドの供給に応答してロウアドレスＲＡＤがラッチされることが防止されるため、ページ動作中に、ロウアドレスＲＡＤが変化して、ＦＣＲＡＭが誤動作することを防止できる。
この後、６番目および９番目のクロックＣＬＫに同期して３番目および４番目のアクセスコマンドがそれぞれ供給される（図３（ｊ、ｋ））。pagez信号は、高レベルに活性化されているため、このコマンドは、ページアクセスコマンドである。このように、／ＣＥ信号の活性化中に連続して供給されるアクセスコマンドは、最初のアクセスコマンドを除いてページアクセスコマンドと認識される。このため、calatz信号のみが活性化され、calatz信号に同期してコラムアドレスＣＡＤ（Ｄ、Ｅ）がそれぞれラッチされる（図３（ｌ、ｍ））。
次に、１１番目のクロックサイクル中に／ＣＥ信号が非活性化される（図３（ｎ））。／ＣＥ信号の非活性化に同期してprez信号が活性化され、プリチャージ動作が実行される（図３（ｏ））。図２に示したページ制御回路１２は、prez信号の活性化に応答してpagez信号を非活性化する（図３（ｐ））。そして、ＦＣＲＡＭのアクセス期間が終了する。
このように、ＦＣＲＡＭは、pagez信号の非活性化中にロウアドレスＲＡＤおよびコラムアドレスＣＡＤをラッチしてノーマルアクセス動作（第１アクセス動作）を実行し、pagez信号の活性化中にコラムアドレスＣＡＤのみを受け付けてページアクセス動作（第２アクセス動作）を実行する。
第１アクセス動作では、メモリセルＭＣからビット線ＢＬにデータを読み出すためにアクセスコマンドに応答してワード線ＷＬを活性化するロウ動作と、ビット線ＢＬ、／ＢＬに読み出されたデータをデータ端子ＤＱを介してＦＣＲＡＭの外部に出力するコラム動作とが連続して実行される。一方、第２アクセス動作では、コラム動作のみが実行され、いわゆるページ動作が実行される。ページ動作は、あるワード線ＷＬを活性化した状態で、コラムアドレスＣＡＤのみを変えて、このワード線ＷＬに接続されたメモリセルＭＣに対してデータを連続的に入出力する動作である。ページ動作を実行することにより、ＦＣＲＡＭに対するデータの転送レートを向上できるため、ＦＣＲＡＭの動作効率は向上する。
２つのアクセス動作は、pagez信号の論理レベルをモニタすることにより、同じアクセスコマンドを用いて実行可能である。したがって、２つの動作サイクルを実行するために、ＦＣＲＡＭに専用の端子を形成する必要はない。専用の端子を形成することなく、クロック同期式のＦＣＲＡＭにページ動作機能を持たせることができるため、ＦＣＲＡＭをアクセスするコントローラに専用の端子を形成する必要はない。コントローラを新たに開発する必要がないため、ＦＣＲＡＭを搭載するシステムのコストを増加することなく、ＦＣＲＡＭの動作効率を向上できる。
図４は、第１の実施形態のＦＣＲＡＭの動作状態の遷移を示している。ＦＣＲＡＭは、／ＣＥ信号が高レベルＨの時にスタンバイ状態ＳＴＢＹに遷移している。スタンバイ状態ＳＴＢＹ中に、／ＣＥ信号、／ＡＤＶ信号、／ＷＥ信号が低レベルＬに変化すると、ＦＣＲＡＭは、ノーマル書き込みアクセスコマンド（ノーマルアクセスコマンド）を検出し、ノーマル書き込み状態ＮＷＲＳに遷移する（図４（ａ））。このとき、ＦＣＲＡＭは、ロウアドレスＲＡＤおよびコラムアドレスＣＡＤを受信し、ノーマル書き込みアクセス動作を実行する。ＦＣＲＡＭは、ノーマル書き込み状態ＮＷＲＳ中に、／ＣＥ信号の高レベルＨを検出すると、スタンバイ状態ＳＴＢＹに戻る（図４（ｂ））。
ノーマル書き込み状態ＮＷＲＳ中に、／ＣＥ信号、／ＡＤＶ信号、／ＷＥ信号が低レベルＬに変化すると、ＦＣＲＡＭは、ページ書き込みアクセスコマンド（ページアクセスコマンド）を検出し、ページ書き込み状態ＰＷＲＳに遷移する（図４（ｃ））。このとき、ＦＣＲＡＭは、コラムアドレスＣＡＤのみを受信し、ページ書き込みアクセス動作を実行する。ＦＣＲＡＭは、ページ書き込み状態ＰＷＲＳ中に、ページ書き込みアクセスコマンドを再び検出すると、コラムアドレスＣＡＤのみを受信し、ページ書き込みアクセス動作を実行する（図４（ｄ））。ＦＣＲＡＭは、ページ書き込み状態ＰＷＲＳ中に、／ＣＥ信号の高レベルＨを検出すると、スタンバイ状態ＳＴＢＹに戻る（図４（ｅ））。ノーマル書き込みアクセス動作とページ書き込みアクセス動作の詳細は、後述する図５で説明する。
一方、スタンバイ状態ＳＴＢＹ中に、／ＣＥ信号、／ＡＤＶ信号、／ＯＥ信号が低レベルＬに変化すると、ＦＣＲＡＭは、ノーマル読み出しアクセスコマンド（ノーマルアクセスコマンド）を検出し、ノーマル読み出し状態ＮＲＤＳに遷移する（図４（ｆ））。この
とき、ＦＣＲＡＭは、ロウアドレスＲＡＤおよびコラムアドレスＣＡＤを受信し、ノーマル読み出しアクセス動作を実行する。ＦＣＲＡＭは、ノーマル読み出し状態ＮＲＤＳ中に、／ＣＥ信号の高レベルＨを検出すると、スタンバイ状態ＳＴＢＹに戻る（図４（ｇ））。
ノーマル読み出し状態ＮＲＤＳ中に、／ＣＥ信号、／ＡＤＶ信号、／ＯＥ信号が低レベルＬに変化すると、ＦＣＲＡＭは、ページ読み出しアクセスコマンド（ページアクセスコマンド）を検出し、ページ読み出し状態ＰＲＤＳに遷移する（図４（ｈ））。このとき、ＦＣＲＡＭは、コラムアドレスＣＡＤのみを受信し、ページ読み出しアクセス動作を実行する。ＦＣＲＡＭは、ページ読み出し状態ＰＲＤＳ中に、ページ読み出しアクセスコマンドを再び検出すると、コラムアドレスＣＡＤのみを受信し、ページ読み出しアクセス動作を実行する（図４（ｉ））。ＦＣＲＡＭは、ページ読み出し状態ＰＲＤＳ中に、／ＣＥ信号の高レベルＨを検出すると、スタンバイ状態ＳＴＢＹに戻る（図４（ｊ））。ノーマル読み出しアクセス動作とページ読み出しアクセス動作の詳細は、後述する図６で説明する。
図４に示したように、本発明では、同じアクセスコマンドを受けた場合にも、ＦＣＲＡＭの状態に応じて遷移する状態が異なる。状態ＮＲＤＳ、ＰＲＤＳのいずれに遷移するか、および状態ＮＷＲＳ、ＰＷＲＳのいずれに遷移するかは、pagez信号の論理レベルに応じて判断される。
図５は、第１の実施形態のＦＣＲＡＭの書き込みアクセス動作を示している。／ＣＥ信号が１１番目のクロックサイクル以降も活性化されることを除き、外部信号／ＣＥ、／ＡＤＶ、ＣＡＤ、ＲＡＤ（ＲＡＤは図示せず）の受信タイミングは、上述した図３と同じである。すなわち、この例では、１番目のクロックＣＬＫに同期してノーマル書き込みアクセスコマンドＮＷＲが供給され、５番目、６番目および９番目のクロックＣＬＫに同期してページ書き込みアクセスコマンドＰＷＲが供給される。
ノーマル書き込みアクセスコマンドＮＷＲに応答するノーマル書き込みアクセス動作は、ワード線ＷＬの選択動作およびセンスアンプＳＡによる増幅動作が必要なため、書き込みアクセスコマンドから書き込みデータＤＱを受けるまでのクロックサイクル数である書き込みレイテンシは”３（第１レイテンシ）”を要する。一方、ページ書き込みアクセスコマンドＰＷＲに応答するページ書き込みアクセス動作は、センスアンプＳＡにラッチされたデータを入出力すればよいため、レイテンシは“１（第２レイテンシ）”である。１回の書き込みアクセスコマンドに応答してデータ端子ＤＱで受ける書き込みデータＤＱの受け取り回数であるバースト長は、”２”に設定されている。
１番目のクロックＣＬＫに同期して供給されるアクセスコマンドは、ノーマル書き込みアクセスコマンドＮＷＲである（図５（ａ））。このため、図１に示したノーマルアクセス用のレイテンシカウンタ３４が動作し、ページアクセス用のレイテンシカウンタ３６は動作しない。レイテンシカウンタ３４は、前回のアクセス動作（書き込みアクセス動作または読み出しアクセス動作）の完了時にblendz信号により”０”にリセットされている。レイテンシカウンタ３４は、ノーマル書き込みアクセスコマンドＮＷＲの受信に応答してクロックＣＬＫのカウント動作を開始し、ノーマル書き込みレイテンシＮＷＬに対応する３クロック後にノーマルイネーブル信号clenz、dtenzを活性化する（図５（ｂ））。
clenz信号およびdtenz信号の活性化中、クロックＣＬＫに同期してclkclz信号およびclkdtz信号がそれぞれ出力される（図５（ｃ、ｄ））。生成されるclkclz信号およびclkdtz信号のパルスの数は、バースト長に対応する”２”である。clkclz信号およびclkdtz信号の波形に示した数字”０”、”１”は、バースト長カウンタ４０のカウンタ値を示してお
り、データＤＱの１回目および２回目の取り込みを示している。clkdtz信号のパルスに同期して書き込みデータＤＱが取り込まれ、メモリコア３０に出力される。clkclz信号のパルスに同期してコラムスイッチＣＳＷがオンし、書き込みデータＤＱは、メモリセルＭＣに書き込まれる。書き込みアクセスサイクルでは、ノーマルアクセス動作およびページアクセス動作とも、clkclz信号およびclkdtz信号の出力タイミング（クロックサイクル）は互いに同じである。但し、コラムスイッチＣＳＷは、clkclz信号をわずかに遅延させた信号に同期して動作する。コラムスイッチＣＳＷのオンタイミングを、データ制御回路３２による書き込みデータＤＱのラッチタイミングよりわずかに遅らせることで、書き込みデータＤＱをメモリセルＭＣに確実に書き込むことができる。
２番目のclkclz信号のパルスが出力された後、バースト長に対応する数のデータを受けたことを示すblendz信号が出力される（図５（ｅ））。レイテンシカウンタ３４は、blendz信号に同期してカウンタ値をリセットし、clenz信号およびdtenz信号を非活性化する（図５（ｆ））。これにより、clkclz信号およびclkdtz信号の出力が禁止され、ノーマル書き込みアクセスコマンドＮＷＲに対応するデータの書き込みアクセス動作が完了する。
５番目のクロックＣＬＫに同期して供給されるアクセスコマンドは、ページ書き込みアクセスコマンドＰＷＲである（図５（ｇ））。このため、図１に示したページアクセス用のレイテンシカウンタ３６が動作し、ノーマルアクセス用のレイテンシカウンタ３４は動作しない。レイテンシカウンタ３６は、ノーマル書き込みアクセス動作時に出力されたblendz信号により”０”にリセットされている。レイテンシカウンタ３６は、ページ書き込みアクセスコマンドＰＷＲの受信に応答してクロックＣＬＫのカウント動作を開始し、ページ書き込みレイテンシＰＷＬに対応する１クロック後にページイネーブル信号clenpz、dtenpz信号を活性化する（図５（ｈ））。また、ページ書き込みアクセス動作を開始する前に、ページ書き込みアクセスコマンドＰＷＲの受信に応答してblrstz信号が活性化され（図５（ｉ））、バースト長カウンタ４０のカウンタ値が”０”にリセットされる。
clenpz信号およびdtenpz信号の活性化中、クロックＣＬＫに同期してclkclz信号およびclkdtz信号がそれぞれ出力され、ページ書き込みアクセス動作が実行される。但し、この例では、６番目のクロックＣＬＫに同期して次のページ書き込みアクセスコマンドＰＷＲが供給される（図５（ｊ））。clenpz信号およびdtenpz信号がすでに活性化されているため、レイテンシカウンタ３６は、blendz信号が出力されるまで、clenpz信号およびdtenpz信号の活性化状態を保持する（図５（ｋ））。ページ書き込みアクセスコマンドＰＷＲの受信に応答してblrstz信号が活性化されるため、バースト長カウンタ４０のカウンタ値が”０”にリセットされる（図５（ｌ））。これにより、５番目のクロックＣＬＫに対応する書き込みアクセス動作は、書き込みデータＤＱをメモリコア３０に１回書き込んだ後中断される。バースト長カウンタ４０のカウンタ値は”１”にならないため、blendz信号は活性化されない（図５（ｍ））。
６番目のクロックＣＬＫに対応するページ書き込みアクセスコマンドＰＷＲに応答して、clkclz信号およびclkdtz信号が２回活性化され（図５（ｎ））、書き込みデータＤＱは、メモリセルＭＣに書き込まれる。この後、９番目のクロックＣＬＫに対応するページ書き込みアクセス動作が、上述したページ書き込みアクセス動作と同様に実行される。
図６は、第１の実施形態のＦＣＲＡＭの読み出しアクセス動作を示している。／ＣＥ信号が１１番目のクロックサイクル以降も活性化されることを除き、外部信号／ＣＥ、／ＡＤＶ、ＣＡＤ、ＲＡＤ（ＲＡＤは図示せず）の受信タイミングは、上述した図３と同じである。すなわち、この例では、１番目のクロックＣＬＫに同期してノーマル読み出しアクセスコマンドＮＲＤが供給され、５番目、６番目および９番目のクロックＣＬＫに同期してページ読み出しアクセスコマンドＰＲＤが供給される。
図５で説明した書き込みアクセス動作と同様に、ノーマル読み出しアクセスコマンドＮＲＤに応答するノーマル読み出しアクセス動作では、読み出しアクセスコマンドから読み出しデータＤＱを出力までのクロックサイクル数である読み出しレイテンシは、”４（第１レイテンシ）”を要する。ページ読み出しアクセスコマンドＰＲＤに応答するページ読み出しアクセス動作は、レイテンシが”２（第２レイテンシ）”である。１回の読み出しアクセスコマンドに応答してデータ端子ＤＱから出力される読み出しデータＤＱの出力回数であるバースト長は、”２”に設定されている。図５と同じ動作については、詳細な説明を省略する。
１番目のクロックＣＬＫに対応するノーマル読み出しアクセスコマンドＮＲＤに応答して、レイテンシカウンタ３４は、ノーマル読み出しレイテンシＮＲＬ（＝”４”）より”２”少ない２クロック後にノーマルイネーブル信号clenzを活性化し、ノーマル読み出しレイテンシＮＲＬより”１”少ない３クロック後にノーマルイネーブル信号dtenzを活性化する（図６（ａ、ｂ））。すなわち、clenz信号およびdtenz信号は、ノーマル読み出しレイテンシＮＲＬに対応してあらかじめ設定されたクロック数後に活性化される。
clenz信号の活性化中に、clkclz信号がクロックＣＬＫに同期して出力される（図６（ｃ））。clkclz信号に同期して、コラムスイッチＣＳＷがオンし、センスアンプＳＡにラッチされた読み出しデータがデータ制御回路３２に出力される。同様に、dtenz信号の活性化中に、clkdtz信号がクロックＣＬＫに同期して出力される（図６（ｄ））。そして、clkdtz信号に同期して、読み出しデータがデータ制御回路３２、データ出力バッファ２０を介してデータ端子ＤＱから出力される（図６（ｅ））。
２番目のclkclz信号のパルスが出力された後、blendz信号が出力される（図６（ｆ））。clenz信号は、blendz信号に同期して非活性化される（図６（ｇ））。dtenz信号は、blendz信号の出力から１クロック後に非活性化される（図６（ｈ））。これにより、clenz信号およびdtenz信号は、バースト長に対応する２クロックサイクルの間それぞれ活性化される。
５番目のクロックＣＬＫに対応するページ読み出しアクセスコマンドＰＲＤに応答して、レイテンシカウンタ３６は、ページ読み出しレイテンシＰＲＬ（＝”２”）より”２”少ない０クロック後にページイネーブル信号clenpzを活性化し、ノーマル読み出しレイテンシＮＲＬより”１”少ない１クロック後にページイネーブル信号dtenpzを活性化する（図６（ｉ、ｊ））。すなわち、clenpz信号およびdtenpz信号は、ページ読み出しレイテンシＰＲＬに対応してあらかじめ設定されたクロック数後に活性化される。また、ページ読み出しアクセス動作を開始する前に、ページ読み出しアクセスコマンドＰＲＤの受信に応答してblrstz信号が活性化され（図６（ｋ））、バースト長カウンタ４０のカウンタ値が”０”にリセットされる。
clkclz信号およびclkdtz信号の出力およびこれに伴うページ読み出しアクセス動作は、６番目のクロックＣＬＫに対応するページ読み出しアクセスコマンドＰＲＤにより中断されることを除き、ノーマル読み出しアクセス動作と同じである。ページ読み出しアクセスコマンドＰＲＤの受信に応答してblrstz信号が活性化され、バースト長カウンタ４０のカウンタ値が”０”にリセットされる（図６（ｌ））。
６番目のクロックＣＬＫに対応するページ読み出しアクセスコマンドＰＲＤに応答して、レイテンシカウンタ３６は、blendz信号が出力されるまで、clenpz信号の活性化状態を保持し、blendz信号の出力から１クロック後までdtenpz信号の活性化状態を保持する（図６（ｍ、ｎ））。そして、clenpz信号およびdtenpz信号の活性化中にclkclz信号およびc
lkdtz信号がそれぞれ２回出力され（図６（ｏ、ｐ））、上述と同様に読み出しデータがデータ端子ＤＱから出力される（図６（ｑ））。この後、９番目のクロックＣＬＫに対応するページ読み出しアクセス動作が、上述したページ読み出しアクセス動作と同様に実行される。
図５および図６に示したように、ノーマル書き込みレイテンシＮＷＬ（＝３）とノーマル読み出しレイテンシＮＲＤ（＝４）は、互いに異なり、ページ書き込みレイテンシＰＷＬ（＝１）とページ読み出しレイテンシＰＲＤ（＝２）は、互いに異なる。このため、clenz信号が活性化するまでのクロックサイクル数は、書き込みアクセス動作と読み出しアクセス動作とで互いに異なる。また、clenpz信号が活性化するまでのクロックサイクル数は、書き込みアクセス動作と読み出しアクセス動作とで互いに異なる。さらに、読み出しアクセス動作において、clenz信号およびdtenz信号が活性化するまでのクロックサイクル数は互いに異なり、clenpz信号およびdtenpz信号が活性化するまでのクロックサイクル数は互いに異なる。
以上、第１の実施形態では、専用の端子を用いることなく、同じアクセスコマンドを用いてレイテンシの多いロウ動作とレイテンシの少ないコラム動作（ページ動作）を選択的に実行できる。専用の端子を形成することなくページ動作を実行可能にできるため、ＦＣＲＡＭに対するデータの転送レートを向上できる。この結果、ＦＣＲＡＭを搭載するシステムのコストを増加することなく、ＦＣＲＡＭの動作効率を向上できる。
ページ制御回路１２によりノーマルアクセスコマンドＮＷＲ、ＮＲＤに応答してpagez信号を活性化し、レイテンシカウンタ３４、３６の一方をpagez信号の論理レベルに応じて選択的に動作させ、レイテンシカウンタ３４、３６から出力されるノーマルイネーブル信号clenz、dtenzおよびページイネーブル信号clenpz、dtenpz信号を用いてレイテンシ制御回路３８によりclkclz信号およびclkdtz信号を生成することで、簡易な回路により第１および第２アクセス動作を切り替えできる。したがって、すでに開発されたＦＣＲＡＭに小さい変更を加えることで、本発明のＦＣＲＡＭを実現でき、ＦＣＲＡＭの設計期間を短縮できる。
pagez信号を受けて動作するアドレス制御回路２２は、ノーマルアクセスコマンドＮＷＲ、ＮＲＤのみに応答してロウアドレスＲＡＤをラッチするためのralatz信号を出力する。換言すれば、ページアクセスコマンドＰＷＲ、ＰＲＤが供給されるときに、ralatz信号は出力されず、ロウアドレスＲＡＤはラッチされない。したがって、ページ動作中に、ロウアドレスＲＡＤが変化して、ＦＣＲＡＭが誤動作することを防止できる。
図７は、本発明の第２の実施形態を示している。第１の実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。この実施形態では、第１の実施形態のＦＣＲＡＭにオートプリチャージ付きの書き込みアクセスコマンドおよび読み出しアクセスコマンドを外部から受ける機能を加えて構成されている。このために、ＦＣＲＡＭは、プリチャージ端子／ＰＲＥを有している。また、第１の実施形態の動作制御回路１４の代わりに動作制御回路１４Ａが形成されている。その他の構成は、第１の実施形態と同じである。
動作制御回路１４Ａは、第１の実施形態の動作制御回路１４にオートプリチャージ制御回路４２、コラムカウンタ４４およびプリチャージ制御回路４６を加えて構成されている。オートプリチャージ制御回路４２は、オートプリチャージコマンドを受けたときに、直前のアクセス動作が終了した後にオートプリチャージ信号aprezを活性化する。オートプリチャージコマンドは、ページアクセスコマンドとともに低レベルのオートプリチャージ信号／ＰＲＥをプリチャージ端子／ＰＲＥで受けたときに認識される。aprez信号の活性
化タイミングは、直前に書き込みアクセス動作が実行されるときと、直前に読み出しアクセス動作が実行されるときで異なる。
コラムカウンタ４４はアクセスコマンド毎にバースト長に対応する数のclkclz信号のパルスをカウントし、最後のバースト動作に対応するclkclz信号に同期してコラムエンド信号clendzを出力する。具体的には、clendz信号は、最後のバースト動作の１つ前のclkclz信号の立ち下がりエッジに同期して１クロック期間活性化される。プリチャージ制御回路４６は、clendz信号およびaprez信号が活性化されているときに、clkclz信号に同期してprez信号を出力する。
図８は、図７に示したオートプリチャージ制御回路４２およびプリチャージ制御回路４６の詳細を示している。オートプリチャージ制御回路４２は、遅延回路ＤＬＹ３、フリップフロップＦＦ２およびカウンタＣＯＵＮＴと、これ等回路に接続された論理ゲートとを有している。フリップフロップＦＦ２は、オートプリチャージコマンド（ＣＬＫ＝高論理レベル、／ＰＲＥ、／ＡＤＶ、／ＣＥ＝低論理レベル）に同期してセットされ、プリチャージ信号prezを遅延回路ＤＬＹ２で遅延した信号に同期してリセットされる。カウンタＣＯＵＮＴは、フリップフロップＦＦ２のセットに応答して所定のクロック数をカウントし、カウント後にaprez信号を活性化するための信号を出力する。所定のクロック数は、直前に書き込みアクセス動作が実行されるときと、直前に読み出しアクセス動作が実行されるときとで異なる。このため、カウンタＣＯＵＮＴは、書き込みアクセス動作と読み出しアクセス動作とを／ＷＥ信号により識別し、カウントするクロック数を決定する。
プリチャージ制御回路４６は、／ＣＥ信号の立ち上がりエッジに同期した負のパルス信号を生成するパルス生成器ＰＬＳ２と、clendz信号、aprez信号およびclkclz信号の活性化を検出するＮＡＮＤゲートＮＡ１と、パルス生成器ＰＬＳ２の出力とＮＡＮＤゲートＮＡ１の出力のＯＲ論理を演算するＮＡＮＤゲートＮＡ２（負論理のＯＲゲート）とを有している。prez信号は、／ＣＥ信号の立ち上がりエッジまたはオートプリチャージコマンドに同期して出力される。
図９は、第２の実施形態のＦＣＲＡＭの書き込みアクセス動作を示している。この例では、１番目のクロックＣＬＫに同期してノーマル書き込みアクセスコマンドＮＷＲが供給され、５番目のクロックＣＬＫに同期してページ書き込みアクセスコマンドＰＷＲが供給され、７番目のクロックＣＬＫに同期してオートプリチャージコマンドＡＰＲＥを含むページ書き込みアクセスコマンドＰＷＲが供給ＰＷＲされ、１２番目のクロックＣＬＫに同期してノーマル書き込みアクセスコマンドＮＷＲが再び供給される。ＦＣＲＡＭの基本的な動作は、第１の実施形態と同様である。すなわち、バースト長は”２”であり、ノーマル書き込みレイテンシＮＷＬおよびページ書き込みレイテンシＰＷＬは、それぞれ”３”、”１”である。上述した図５と同じ動作については、詳細な説明を省略する。
７番目のクロックＣＬＫに同期してオートプリチャージコマンドＡＰＲＥが供給されると、５番目のクロックＣＬＫに対応するメモリコア３０のページ書き込みアクセス動作が完了した後に、aprez信号が活性化される（図９（ａ））。ここで、メモリコア３０のページ書き込みアクセス動作は、２番目のclkclz信号が活性化される７番目のクロックサイクルで完了する。このため、aprez信号は、８番目のクロックＣＬＫに同期して活性化される。そして、最後のclkclz信号に同期してprez信号が活性化され（図９（ｂ））、プリチャージ動作が実行される。prez信号の活性化に同期してpagez信号が非活性化され、ページ書き込みアクセス動作が完了される（図９（ｃ））。１２番目のクロックＣＬＫに同期して供給される書き込みアクセスコマンドは、pagez信号が低レベルのため、ノーマル書き込みアクセスコマンドＮＷＲと認識される（図９（ｄ））。オートプリチャージ機能がない場合、／ＣＥ信号の波形に破線で示したように、１１番目のクロックＣＬＫに同期
して／ＣＥ信号を一旦非活性化する必要がある（図９（ｅ））。
このように、本実施形態では、オートプリチャージコマンドＡＰＲＥを用いることにより、／ＣＥ信号を非活性化することなくプリチャージ動作を実行できる。オートプリチャージ機能がない場合、図の／ＣＥ信号の波形に破線で示したように、１０番目のクロックＣＬＫに同期して／ＣＥ信号を一旦非活性化する必要がある。この場合、プリチャージ動作が遅くなり、次のアクセスコマンドの供給が遅れてしまう。
図１０は、第２の実施形態のＦＣＲＡＭの読み出しアクセス動作を示している。この例では、１番目のクロックＣＬＫに同期してノーマル読み出しアクセスコマンドＮＲＤが供給され、５番目のクロックＣＬＫに同期してページ読み出しアクセスコマンドＰＲＤが供給され、７番目のクロックＣＬＫに同期してオートプリチャージコマンドＡＰＲＥを含むページ読み出しアクセスコマンドＰＲＤが供給され、１２番目のクロックＣＬＫに同期してノーマル読み出しアクセスコマンドＮＲＤが再び供給される。ＦＣＲＡＭの基本的な動作は、第１の実施形態と同様である。すなわち、バースト長は”２”であり、ノーマル読み出しレイテンシＮＲＬおよびページ読み出しレイテンシＰＲＬは、それぞれ”４”、”２”である。上述した図６および図９と同じ動作については、詳細な説明を省略する。
読み出しアクセス動作では、オートプリチャージコマンドＡＰＲＥを受けたときに、直前のページ読み出しアクセスコマンドＰＲＤに対応するメモリコア３０のページ読み出しアクセス動作は、完了している。具体的には、メモリコア３０のページ読み出しアクセス動作は、２番目のclkclz信号が活性化される６番目のクロックサイクルで完了する。このため、aprez信号は、オートプリチャージコマンドＡＰＲＥを受けたクロックＣＬＫに同期して活性化される（図１０（ａ））。この後、図９と同様に、最後のclkclz信号に同期してprez信号が活性化され（図１０（ｂ））、プリチャージ動作が実行される。読み出しアクセス動作においても、オートプリチャージコマンドＡＰＲＥを用いることにより、／ＣＥ信号を非活性化することなくプリチャージ動作を実行できる。図９と同様に、オートプリチャージ機能がない場合、／ＣＥ信号の波形に破線で示したように、１１番目のクロックＣＬＫに同期して／ＣＥ信号を一旦非活性化する必要がある（図１０（ｃ））。
以上、第２の実施形態においても、上述した第１の実施形態と同様の効果を得ることができる。さらに、この実施形態では、／ＣＥ信号を非活性化することなくプリチャージ動作を実行できるため、プリチャージ動作をコラム動作の完了後すぐに実行できる。この結果、次のアクセスコマンドに応答するアクセス動作を早く開始でき、データ転送レートを向上できる。
図１１は、本発明の第３の実施形態を示している。第１の実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。この実施形態では、ＦＣＲＡＭは、バンクアドレスＢＡＤを受けるバンクアドレス端子ＢＡＤと、バンクアドレスＢＡＤを受けるアドレスバッファ４８とを有している。また、ＦＣＲＡＭは、互いに独立に動作可能な２つのバンクＢＫａ、ＢＫｂを有している。その他の構成は、第１の実施形態と同じである。
各バンクＢＫａ、ＢＫｂは、第１の実施形態の動作制御回路１４の代わりに動作制御回路１４Ｂを有している。動作制御回路１４Ｂは、第１実施形態のレイテンシ制御回路３８の代わりにレイテンシ制御回路３８Ｂを有している。各バンクＢＫａ、ＢＫｂのその他の構成は、第１の実施形態と同じである。図１１では、バンクＢＫａの動作制御回路１４Ｂの制御信号の末尾に”ａ”を付し、バンクＢＫｂの動作制御回路１４Ｂの制御信号の末尾に”ｂ”を付している。
図１２は、図１１に示した動作制御回路１４Ｂの詳細を示している。バンクＢＫａのレイテンシ制御回路３８Ｂは、バンクＢＫｂの動作制御回路１４Ｂから出力されるclenzb信号、dtenzb信号、clecpzb信号およびdtenpzb信号を受け、バンクＢＫｂがデータＤＱを入力または出力するときに、clenza信号およびdtenza信号の出力を禁止する。同様に、バンクＢＫｂのレイテンシ制御回路３８Ｂは、バンクＢＫａの動作制御回路１４Ａから出力されるclenza信号、dtenza信号、clecpza信号およびdtenpza信号を受け、バンクＢＫａがデータＤＱを入力または出力するときに、clenzb信号およびdtenzb信号の出力を禁止する。これにより、バンクＢＫａ、ＢＫｂが同時に動作する場合にも、データＤＱが衝突することを防止できる。すなわち、図１２に示した回路構成により、いわゆるバンクインタリーブ動作を実現できる。
図１３は、第３の実施形態のＦＣＲＡＭのアクセス動作を示している。ＦＣＲＡＭの基本的な動作は、第１の実施形態と同様である。すなわち、バースト長は”２”であり、ノーマル書き込みレイテンシＮＷＬおよびページ書き込みレイテンシＰＷＬは、それぞれ”３”、”１”である。ノーマル読み出しレイテンシＮＲＬおよびページ読み出しレイテンシＰＲＬは、それぞれ”４”、”２”である。第１の実施形態と同じ動作については、詳細な説明を省略する。
この実施形態では、ＦＣＲＡＭは、ノーマルアクセスコマンドＮＷＤ（またはＮＲＤ）およびページアクセスコマンドＰＷＤ（またはＰＲＤ）とともに、バンクアドレスＢＡＤを受けて動作する。５番目および６番目のクロックＣＬＫに同期してコラムアドレスＣＡＤが互いに異なるページアクセスコマンドが連続して供給された場合（図１３（ａ））、図１２に示したレイテンシ制御回路３８Ｂの制御により、後から供給されたページアクセスコマンドに対応するデータＤＱが優先的に入力（または出力）される。換言すれば、先にアクセスされるバンクＢＫａの動作制御回路１４Ｂは、後にアクセスされるバンクＢＫｂの動作制御回路１４Ｂによるclenzb信号およびdtenzb信号（データ制御信号）の出力に応答して、clenza信号およびdtenza信号（データ制御信号）の出力を停止する。このため、バースト動作において、バンクＢＫａの最初のデータＤＱは入力（または出力）されるが（図１３（ｂ、ｃ））、２番目のデータＤＱは、入力（または出力）されない。２番目のデータＤＱの代わりに後から供給されたページアクセスコマンドに対応するデータＤＱが入力（または出力）される（図１３（ｄ、ｅ））。
以上、第３の実施形態においても、上述した第１の実施形態と同様の効果を得ることができる。さらに、この実施形態では、複数のバンクＢＫａ、ＢＫｂが同時に動作する場合にも、データを衝突させることなくデータ端子ＤＱを介してデータを入出力できる。複数のバンクＢＫａ、ＢＫｂを有するＦＣＲＡＭにおいても、専用の端子を形成することなく動作効率を向上できる。
図１４は、本発明の第４の実施形態を示している。上述した実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。この実施形態では、各バンクＢＫａ、ＢＫｂの動作制御回路１４Ｃは、第２の実施形態と同様に、オートプリチャージ制御回路４２、コラムカウンタ４４およびプリチャージ制御回路４６を有している。ＦＣＲＡＭは、オートプリチャージ信号／ＰＲＥ（オートプリチャージコマンドＡＰＲＥ）を受けるプリチャージ端子／ＰＲＥを有している。その他の構成は、第３の実施形態と同じである。
この実施形態では、オートプリチャージコマンドＡＰＲＥは、バンクアドレスＢＡＤとともに供給される。このため、バンクアドレスＢＡＤで選択されるバンクＢＫａ、ＢＫｂのいずれかの動作制御回路１４Ｃのみが、オートプリチャージコマンドに応答してプリチャージ信号prezを活性化する。すなわち、プリチャージ動作は、バンクＢＫａ、ＢＫｂ毎
に独立に実行される。これに対して、／ＣＥ信号の非活性化によりプリチャージ動作を実行する場合、全てのバンクＢＫａ、ＢＫｂでプリチャージ動作が同時に実行されてしまう。
以上、第４の実施形態においても、上述した第１および第３実施形態と同様の効果を得ることができる。さらに、この実施形態では、オートプリチャージ信号／ＰＲＥとバンクアドレスＢＡＤにより、バンクＢＫａ、ＢＫｂの一方のアクセス動作を実行中に、バンクＢＫａ、ＢＫｂの他方のみプリチャージ動作を実行できる。プリチャージ動作をバンクＢＫａ、ＢＫｂで独立して実行できるため、アクセス動作を効率的に実行でき、データ転送レートを向上できる。すなわち、ＦＣＲＡＭのアクセス動作効率を向上できる。
なお、上述した実施形態では、本発明をＦＣＲＡＭに適用する例について述べた。本発明はかかる実施形態に限定されるものではない。例えば、本発明を、クロック同期式の擬似ＳＲＡＭに適用してもよい。
上述した第２の実施形態では、ページアクセスコマンドＰＷＲ、ＰＲＤとともにオートプリチャージコマンドＡＰＲＥを供給する例について述べた。本発明はかかる実施形態に限定されるものではない。例えば、ノーマルアクセスコマンドＮＷＲ、ＮＲＤとともに、オートプリチャージコマンドＡＰＲＥを供給し、ノーマルアクセス動作後にプリチャージ動作を自動的に実行してもよい。
上述した第３および第４の実施形態では、本発明を２つのバンクＢＫａ、ＢＫｂを有するＦＣＲＡＭに適用する例について述べた。本発明はかかる実施形態に限定されるものではない。例えば、本発明を４つ以上のバンクを有するＦＣＲＡＭに適用してもよい。
以上の実施形態において説明した発明を整理して、付記として開示する。
（付記１）
メモリセルと、メモリセルに接続されたワード線およびビット線とを有するメモリコアと、
前記メモリコアのアクセスを許可するイネーブル信号を受けるイネーブル端子と、
前記メモリコアのアクセス動作を実行するためのアクセスコマンドを受けるコマンド端子と、
アクセスするメモリセルを示すアドレスを、前記アクセスコマンドに対応して一度で受けるアドレス端子と、
前記イネーブル信号が活性化中に、最初のアクセスコマンドを受けたときに第1アクセス動作を行い、次のアクセスコマンドを受けたときに第1アクセス動作より短い時間で前記メモリコアにアクセスする第2アクセス動作を行う動作制御回路とを備えていることを特徴とする半導体メモリ。
（付記２）
付記１記載の半導体メモリにおいて、
クロックを受けるクロック端子を備え、
前記動作制御回路は、前記第１アクセス動作では前記アクセスコマンドの受信からデータを入出力するまでのクロック数であるレイテンシを第１レイテンシに設定し、前記第２アクセス動作では前記レイテンシを前記第１レイテンシより少ない第２レイテンシに設定することを特徴とする半導体メモリ。
（付記３）
付記２記載の半導体メモリにおいて、
データ制御信号に応じて前記メモリコアにデータを入出力するデータ入出力回路を備え、
前記動作制御回路は、前記第１動作アクセス動作では前記第１レイテンシに対応して前
記データ制御信号を生成し、前記第２アクセス動作では前記第２レイテンシに対応して前記データ制御信号を生成することを特徴とする半導体メモリ。
（付記４）
付記３記載の半導体メモリにおいて、
前記動作制御回路は、
前記最初のアクセスコマンドを受けたときに、第１レイテンシに対応するクロック数をカウントし、カウント後にノーマルイネーブル信号を活性化する第１レイテンシカウンタと、
前記次のアクセスコマンドを受けたときに、第２レイテンシに対応するクロック数をカウントし、カウント後にページイネーブル信号を活性化する第２レイテンシカウンタと、
前記ノーマルイネーブル信号および前記ページイネーブル信号の活性化中に、前記データ制御信号を出力するレイテンシ制御回路とを備えていることを特徴とする半導体メモリ。
（付記５）
付記４記載の半導体メモリにおいて、
前記最初のアクセスコマンドに応答してページ信号を活性化し、前記イネーブル信号の非活性化に応答して前記ページ信号を非活性化するページ制御回路を備え、
前記第１レイテンシカウンタは、前記ページ信号の非活性化中に動作し、第２レイテンシカウンタは、前記ページ信号の活性化中に動作することを特徴とする半導体メモリ。
（付記６）
付記２記載の半導体メモリにおいて、
前記メモリコアと、前記動作制御回路と、データ制御信号に応じて前記メモリコアにデータを入出力するデータ入出力回路とを各々有し、互いに独立に動作可能な複数のバンクとを備え、
先にアクセスされるバンクの動作制御回路は、後にアクセスされるバンクの動作制御回路による前記データ制御信号の出力に応答して、前記データ制御信号の出力を停止することを特徴とする半導体メモリ。
（付記７）
付記６記載の半導体メモリにおいて、
オートプリチャージ信号を受けるプリチャージ端子と、
前記バンクを選択するためのバンクアドレスを受けるバンクアドレス端子とを備え、
前記バンクアドレスに対応する前記動作制御回路は、前記プリチャージ端子で受ける前記オートプリチャージ信号に応答して、前記ビット線をプリチャージするためのプリチャージ信号を出力することを特徴とする半導体メモリ。
（付記８）
付記２記載の半導体メモリにおいて、
前記第１および第２レイテンシの少なくともいずれかは、書き込みアクセス動作と読み出しアクセス動作とで異なることを特徴とする半導体メモリ。
（付記９）
付記１記載の半導体メモリにおいて、
前記ワード線を選択するためのロウアドレスを、前記最初のアクセスコマンドのみに同期して受け、受けたロウアドレスを前記メモリコアに出力するロウアドレス入力回路と、
前記ビット線を選択するためのコラムアドレスを、前記最初のアクセスコマンドおよび前記次のアクセスコマンドに同期してそれぞれ受け、受けたロウアドレスを前記メモリコアに出力するコラムアドレス入力回路とを備えていることを特徴とする半導体メモリ。
（付記１０）
付記１記載の半導体メモリにおいて、
オートプリチャージ信号を受けるプリチャージ端子を備え、
前記動作制御回路は、前記プリチャージ端子で受ける前記オートプリチャージ信号と、前記イネーブル信号の非活性化とに応答して、前記ビット線をプリチャージするためのプ
リチャージ信号を出力することを特徴とする半導体メモリ。
（付記１１）
付記１記載の半導体メモリにおいて、
前記第１アクセス動作では、前記ビット線にデータを読み出すために前記アクセスコマンドに応答して前記ワード線を活性化するロウ動作と、前記ビット線に読み出されたデータを外部に出力するコラム動作とが実行され、
前記第２アクセス動作では、前記コラム動作のみが実行されることを特徴とする半導体メモリ。
（付記１２）
メモリセルと、メモリセルに接続されたワード線およびビット線とを有するメモリコアのアクセスを許可するイネーブル信号を受け、
前記メモリコアのアクセス動作を実行するためのアクセスコマンドを受け、
アクセスするメモリセルを示すアドレスを、前記アクセスコマンドに対応して一度で受け、
メモリコアのアクセスを許可するイネーブル信号が活性化中に、最初のアクセスコマンドを受けたときに第1アクセス動作を行い、次のアクセスコマンドを受けたとき第1アクセス動作よりアクセス時間が短い第2アクセス動作を行うことを特徴とする半導体メモリの動作方法。
（付記１３）
付記１２記載の半導体メモリの動作方法において、
前記第１アクセス動作では前記アクセスコマンドの受信からデータを入出力するまでのクロック数であるレイテンシを第１レイテンシに設定し、
前記第２アクセス動作では前記レイテンシを前記第１レイテンシより少ない第２レイテンシに設定することを特徴とする半導体メモリの動作方法。
（付記１４）
付記１３記載の半導体メモリの動作方法において、
データ制御信号に応じて前記メモリコアにデータを入出力し、
各々が前記メモリコアと前記動作制御回路と有し互いに独立に動作可能な複数のバンクのうち、先にアクセスされるバンクの動作制御回路は、後にアクセスされるバンクの動作制御回路による前記データ制御信号の出力に応答して、前記データ制御信号の出力を停止することを特徴とする半導体メモリの動作方法。
（付記１５）
付記１４記載の半導体メモリにおいて、
前記バンクを選択するためにバンクアドレス端子で受けるバンクアドレスに対応する動作制御回路は、プリチャージ端子で受けるオートプリチャージ信号に応答して、前記ビット線をプリチャージするためのプリチャージ信号を出力することを特徴とする半導体メモリ。
（付記１６）
付記１３記載の半導体メモリの動作方法において、
前記第１および第２レイテンシの少なくともいずれかは、書き込みアクセス動作と読み出しアクセス動作とで異なることを特徴とする半導体メモリの動作方法。
（付記１７）
付記１２記載の半導体メモリの動作方法において、
前記ワード線を選択するためのロウアドレスを、前記最初のアクセスコマンドのみに同期して受け、受けたロウアドレスを前記メモリコアに出力し、
前記ビット線を選択するためのコラムアドレスを、前記最初のアクセスコマンドおよび前記次のアクセスコマンドに同期してそれぞれ受け、受けたロウアドレスを前記メモリコアに出力することを特徴とする半導体メモリの動作方法。
（付記１８）
付記１２記載の半導体メモリの動作方法において、
プリチャージ端子で受ける前記オートプリチャージ信号と、前記イネーブル信号の非活性化とに応答して、前記ビット線をプリチャージするためのプリチャージ信号を出力することを特徴とする半導体メモリの動作方法。
（付記１９）
付記１２記載の半導体メモリの動作方法において、
前記第１アクセス動作では、前記ビット線にデータを読み出すために前記アクセスコマンドに応答して前記ワード線を活性化するロウ動作と、前記ビット線に読み出されたデータを外部に出力するコラム動作とが実行され、
前記第２アクセス動作では、前記コラム動作のみが実行されることを特徴とする半導体メモリの動作方法。
本発明は、ＤＲＡＭのメモリセルを有し、ＳＲＡＭのインタフェースを有する半導体メモリに適用可能である。
本発明の第１の実施形態を示すブロック図である。 図１に示したページ制御回路およびアドレス制御回路の詳細を示すブロック図である。 図１に示したページ制御回路およびアドレス制御回路の動作を示すタイミング図である。 第１の実施形態のＦＣＲＡＭの動作を示す状態遷移図である。 第１の実施形態のＦＣＲＡＭの書き込みアクセス動作を示すタイミング図である。 第１の実施形態のＦＣＲＡＭの読み出しアクセス動作を示すタイミング図である。 本発明の第２の実施形態を示すブロック図である。 図７に示したオートプリチャージ制御回路およびプリチャージ制御回路の詳細を示すブロック図である。 第２の実施形態のＦＣＲＡＭの書き込みアクセス動作を示すタイミング図である。 第２の実施形態のＦＣＲＡＭの読み出しアクセス動作を示すタイミング図である。 本発明の第３の実施形態を示すブロック図である。 図１１に示した動作制御回路の詳細を示すブロック図である。 第３の実施形態のＦＣＲＡＭのアクセス動作を示すタイミング図である。 本発明の第４の実施形態を示すブロック図である。
符号の説明
１０‥コマンドデコーダ；１２‥ページ制御回路；１４‥動作制御回路；１６、１８‥アドレスバッファ；２０‥データ入出力バッファ；２２、２４‥アドレス制御回路；２６、２８‥アドレスラッチ回路；３０‥メモリコア；３２‥データ制御回路；ＢＫａ、ＢＫｂ‥バンク

Claims (10)

  1. メモリセルと、メモリセルに接続されたワード線およびビット線とを有するメモリコアと、
    前記メモリコアのアクセスを許可するイネーブル信号を受けるイネーブル端子と、
    前記メモリコアのアクセス動作を実行するためのアクセスコマンドを受けるコマンド端子と、
    アクセスするメモリセルを示すアドレスを、前記アクセスコマンドに対応して一度で受けるアドレス端子と、
    前記イネーブル信号が活性化中に、最初のアクセスコマンドを受けたときに第1アクセス動作を行い、次のアクセスコマンドを受けたときに第1アクセス動作より短い時間で前記メモリコアにアクセスする第2アクセス動作を行う動作制御回路とを備えていることを特徴とする半導体メモリ。
  2. 請求項１記載の半導体メモリにおいて、
    クロックを受けるクロック端子を備え、
    前記動作制御回路は、前記第１アクセス動作では前記アクセスコマンドの受信からデータを入出力するまでのクロック数であるレイテンシを第１レイテンシに設定し、前記第２アクセス動作では前記レイテンシを前記第１レイテンシより少ない第２レイテンシに設定することを特徴とする半導体メモリ。
  3. 請求項２記載の半導体メモリにおいて、
    データ制御信号に応じて前記メモリコアにデータを入出力するデータ入出力回路を備え、
    前記動作制御回路は、前記第１アクセス動作では前記第１レイテンシに対応して前記データ制御信号を生成し、前記第２アクセス動作では前記第２レイテンシに対応して前記データ制御信号を生成することを特徴とする半導体メモリ。
  4. 請求項３記載の半導体メモリにおいて、
    前記動作制御回路は、
    前記最初のアクセスコマンドを受けたときに、第１レイテンシに対応するクロック数をカウントし、カウント後にノーマルイネーブル信号を活性化する第１レイテンシカウンタと、
    前記次のアクセスコマンドを受けたときに、第２レイテンシに対応するクロック数をカウントし、カウント後にページイネーブル信号を活性化する第２レイテンシカウンタと、
    前記ノーマルイネーブル信号および前記ページイネーブル信号の活性化中に、前記データ制御信号を出力するレイテンシ制御回路とを備えていることを特徴とする半導体メモリ。
  5. 請求項４記載の半導体メモリにおいて、
    前記最初のアクセスコマンドに応答してページ信号を活性化し、前記イネーブル信号の非活性化に応答して前記ページ信号を非活性化するページ制御回路を備え、
    前記第１レイテンシカウンタは、前記ページ信号の非活性化中に動作し、第２レイテンシカウンタは、前記ページ信号の活性化中に動作することを特徴とする半導体メモリ。
  6. 請求項２記載の半導体メモリにおいて、
    前記メモリコアと、前記動作制御回路と、データ制御信号に応じて前記メモリコアにデータを入出力するデータ入出力回路とを各々有し、互いに独立に動作可能な複数のバンクとを備え、
    先にアクセスされるバンクの動作制御回路は、後にアクセスされるバンクの動作制御回
    路による前記データ制御信号の出力に応答して、前記データ制御信号の出力を停止することを特徴とする半導体メモリ。
  7. 請求項６記載の半導体メモリにおいて、
    オートプリチャージ信号を受けるプリチャージ端子と、
    前記バンクを選択するためのバンクアドレスを受けるバンクアドレス端子とを備え、
    前記バンクアドレスに対応する前記動作制御回路は、前記プリチャージ端子で受ける前記オートプリチャージ信号に応答して、前記ビット線をプリチャージするためのプリチャージ信号を出力することを特徴とする半導体メモリ。
  8. 請求項１記載の半導体メモリにおいて、
    前記ワード線を選択するためのロウアドレスを、前記最初のアクセスコマンドのみに同期して受け、受けたロウアドレスを前記メモリコアに出力するロウアドレス入力回路と、
    前記ビット線を選択するためのコラムアドレスを、前記最初のアクセスコマンドおよび前記次のアクセスコマンドに同期してそれぞれ受け、受けたロウアドレスを前記メモリコアに出力するコラムアドレス入力回路とを備えていることを特徴とする半導体メモリ。
  9. 請求項１記載の半導体メモリにおいて、
    オートプリチャージ信号を受けるプリチャージ端子を備え、
    前記動作制御回路は、前記プリチャージ端子で受ける前記オートプリチャージ信号と、前記イネーブル信号の非活性化とに応答して、前記ビット線をプリチャージするためのプリチャージ信号を出力することを特徴とする半導体メモリ。
  10. メモリセルと、メモリセルに接続されたワード線およびビット線とを有するメモリコアのアクセスを許可するイネーブル信号を受け、
    前記メモリコアのアクセス動作を実行するためのアクセスコマンドを受け、
    アクセスするメモリセルを示すアドレスを、前記アクセスコマンドに対応して一度で受け、
    メモリコアのアクセスを許可するイネーブル信号が活性化中に、最初のアクセスコマンドを受けたときに第1アクセス動作を行い、次のアクセスコマンドを受けたときに第1アクセス動作よりアクセス時間が短い第2アクセス動作を行うことを特徴とする半導体メモリの動作方法。
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