KR20030014629A - 반도체기억장치 - Google Patents

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KR20030014629A
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야하타히데하루
호리구치마사시
사이토우요사카즈
카와세야스시
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가부시키가이샤 히타치세이사쿠쇼
히타치 디바이스엔지니어링 가부시키가이샤
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Abstract

본 발명은 반도체기억장치에 관한 것으로, 다이나믹형 메모리셀을 이용하여 스타틱형 RAM과 같은 사용의 편리성과 고속의 메모리 사이클시간을 실현한 반도체기억장치를 제공하는 것으로, 주기적으로 기억정보 유지를 위한 리후레쉬동작을 필요로 하는 메모리셀에 대해 기억정보의 판독 혹은 기록을 하는 메모리동작이 지시된 경우, 이러한 메모리동작의 앞 또는 뒤에 다른 어드레스지정에 의한 자율적인 리후레쉬동작을 실시하는 타임 멀티플렉스 모드를 구비한 의사 스타틱형 RAM에 로계 및 컬럼계 각각의 어드레스신호 천이 검출회로를 포함하고 컬럼계의 어드레스신호 천이 검출회로의 어드레스신호 천이 검출신호에 의해 컬럼계 어드레스선택동작을 독립적으로 행하는 페이지모드를 설치하는 기술을 제공하는 것이다.

Description

반도체기억장치{SEMICONDUCTOR MEMORY DEVICE}
본 발명은 리후레시동작을 필요로 하는 반도체기억장치에 관한 것으로, 주로 외부로부터의 리드/라이트동작과 내부회로에서 실시되는 리후레쉬동작을 하나의 메모리사이클 중에 실행하도록 하여 리후레쉬동작을 외부로부터 은폐하여 등가적으로 스타틱형 RAM(랜덤 액세스 메모리)과 동등하게 사용할 수 있도록 한 의사 스타틱형 RAM 등에 이용할 수 있는 유효한 기술에 관한 것이다.
DRAM을 SRAM(스타틱형랜덤 액세스메모리)과 동일하게 취급할 수 있도록 하기 위해 리드/라이트동작과 리후레쉬동작을 1사이클중에 각각의 시간을 할당하여 실시하도록 하거나 또는 리드/라이트동작과 리후레시동작이 경합했을 때에만 상기 2개의 동작을 실시하는, 소위, 타임멀티플렉스방식의 DRAM이 일본특허공개 소61-71494호 공개(선행기술 1이라 한다.)에서 제안되고 있다. 또, 로계 및 컬럼계 어드레스천이검출회로를 각각 설치하고 이들 검출신호에 의해 스타틱컬럼동작을 제어하도록 한 의사SRAM이 일본 특허공개 평1-94593호 공개(선행기술 2라 한다.)에서 제안되고 있다.
상기 선행기술 1에서는 페이지리드모드의 개시가 없고, 컬럼어드레스만이 변화한 경우에 고속연속판독모드로 전환하는 설계가 아니다. 또, 선행기술 2에서는 페이지리드모드에 대응하고 있지만, 리후레시동작에 대한 배려가 없고, 페이지리드를 계속한 경우, 워드선이 활성화된 채가 되어 리후레시가 불가능해지므로, 페이지리드가 리후레시동작에 의해 제한되어 버리는 문제점을 갖는다.
본 발명의 목적은 다이나믹형 메모리를 이용하여 스타틱형 RAM과 같이 사용하기 편하고 또한 고속의 메모리사이클시간을 실현한 반도체기억장치를 제공하는 데에 있다. 이 발명의 상기 및 그 외의 목적과 신규 특징은 본 명세서의 기술 및 첨부도면에서 명백하게 알 수 있을 것이다.
본 출원에서 개시되는 발명 중 대표적인 것의 개요를 간단하게 설명하면, 아래와 같다. 즉, 주기적으로 기억정보의 유지를 위한 리후레시동작을 필요로 하는 메모리셀에 대해 기억정보의 판독 또는 기록을 행하는 메모리동작이 지시되었을 때, 이러한 메모리동작의 앞 또는 뒤에 다른 어드레스지정에 의한 자율적인 리후레시동작을 실시하는 타임멀티플렉스모드를 구비한 의사스타틱형 RAM에, 로계 및 컬럼계의 각각의 어드레스신호 천이 검출회로를 포함하고 컬럼계의 어드레스신호 천이 검출회로의 어드레스신호천이검출신호에 의해 컬럼계의 어드레스선택동작을 독립적으로 행하는 페이지모드를 설치한다.
도 1 은 이 발명에 관한 반도체기억장치의 하나의 실시예를 도시하는 간략한 블럭도이다.
도 2 는 도 1의 실시예 동작의 일례를 설명하기 위한 간략한 타이밍차트도이다.
도 3 은 이 발명에 관한 반도체기억장치를 이용한 시스템의 하나의 실시예를 도시하는 간략한 블럭도이다.
도 4 는 이 발명에 관한 반도체기억장치의 하나의 실시예를 도시하는 블럭도이다.
도 5 는 도 4중의 로계 패스타이밍생성회로(TIMGENR)의 하나의 실시예를 도시하는 블럭도이다.
도 6 은 도 5중의 노멀동작플랙생성회로(NGEN)의 하나의 실시예를 도시하는 회로도이다.
도 7 은 도 5중의 리후레시동작플랙생성회로(RGEN)의 하나의 실시예를 도시하는 회로도이다.
도 8 은 도 5중의 판정회로(JUDGE)의 하나의 실시예를 도시하는 회로도이다.
도 9 는 도 5중의 로계 패스타이밍생성회로(ROWTIM)의 하나의 실시예를 도시하는 블럭도이다.
도 10 은 도 9중의 원샷펄스생성회로(PULGEN1)의 하나의 실시예를 도시하는 회로도이다.
도 11 은 도 4중의 로 어드레스 래치회로(RAL)의 하나의 실시예를 도시하는 회로도이다.
도 12 는 도 4중의 컬럼계 펄스타이밍생성회로(TIMGENC)의 하나의 실시예를 도시하는 회로도이다.
도 13 은 도 4중의 컬럼 어드레스래치회로(CAL)의 하나의 실시예를 도시하는 회로도이다.
도 14 는 도 11, 도 13 중의 플립플롭(래치)회로의 하나의 실시예를 도시하는 회로도이다.
도 15 는 도 4중의 전환회로(SEL)의 하나의 실시예를 도시하는 회로도이다.
도 16 은 상기 클록된 인버터회로의 회로기호의 설명도이다.
도 17 은 상기 클록된 인버터회로의 하나의 실시예를 도시하는 회로도이다.
도 18 은 도 4의 실시예 동작의 일례를 설명하기 위한 타이밍도이다.
도 19 는 도 4의 실시예 동작의 다른 일례를 설명하기 위한 타이밍도이다.
도 20 은 도 4의 실시예 동작의 다른 일례를 설명하기 위한 타이밍도이다.
도 21 은 도 4의 실시예의 다른 일례를 설명하기 위한 타이밍도이다.
도 22 는 도 4 중의 로계 패스타이밍생성회로(TIMGENR)의 다른 하나의 실시예를 도시하는 블럭도이다.
도 23 은 도 22의 로계 패스타이밍생성회로(TIMGENR)를 이용한 페이리리드 동작을 설명하기 위한 타이밍도이다.
도 24 는 이 발명에 관한 반도체기억장치의 다른 하나의 실시예를 도시하는 블럭도이다.
도 25 는 도 24의 실시예 회로 동작의 일례를 설명하기 위한 타이밍도이다.
도 26 은 이 발명에 관한 반도체기억장치의 또 다른 하나의 실시예를 도시하는 블럭도이다.
도 27 은 도 26의 실시예 회로 동작의 일례를 설명하기 위한 타이밍도이다.
도 28 은 이 발명에 관한 반도체기억장치의 또 다른 하나의 실시예를 도시하는 블럭도이다.
도 29 는 도 28의 실시예 회로 동작의 일례를 설명하기 위한 타이밍도이다.
도 30 은 도 4의 실시예 동작의 다른 일례를 설명하기 위한 타이밍도이다.
도 31 은 이 발명에 관한 반도체기억장치의 하나의 실시예의 실장형태를 설명하기 위한 구성도이다.
도 32 는 이 발명에 관한 반도체기억장치의 다른 하나의 실시예의 실장형태를 설명하기 위한 구성도이다.
<도면의 주요부분에 대한 부호의 설명>
ATDR : 로 어드레스천이 검출회로 ATDC : 컬럼 어드레스천이 검출회로
CTLR : 로계 콘트롤러회로 CTLC : 컬럼계 콘트롤러회로
MCALL : 메모리회로 REFTIM : 리후레시타이머
ACNT : 리후레시어드레스카운터 CIBF : 코맨드버퍼
CD : 코맨드디코더 AIBFR : 로 어드레스입력버퍼
RAL : 로 어드레스 래치회로 SEL : 전환회로
RPDEC : 로 프리디코더 RDEC : 로 디코더
ACTL : 어레이콘트롤회로 TIMGENR : 로계 패스타이밍생성회로
TIMGENC : 컬럼계 패스타이밍생성회로 AIBFC : 컬럼 어드레스입력버퍼
CAL : 컬럼 어드레스 래치회로 MC : 메모리회로
CDEC : 컬럼디코더 IOC : 입출력레지스터
IOBF : 입출력버퍼 NGEN : 노멀동작플러그생성회로
RGEN : 리후레시동작플러그생성회로 ROWTIM : 로계 타이밍생성회로
JUDGE : 판정회로 DELAY : 지연회로
PULADJ : 펄스폭조정회로 PULGEN : 원샷펄스생성회로
DEL : 지연회로 COLTIM : 컬럼계 타이밍생성회로
3503 : 기판 3504 : 플래시메모리
3505 : DRAM칩 3506 : 납땜볼
3603 : 기판 3604 : 플래시메모리
3605 : DRAM칩 3606 : 납땜볼
3607 : SRAM칩
도 1에는 본 발명에 관한 반도체기억장치의 하나의 실시예의 간략한 블럭도가 도시되어 있다. 이 실시예의 반도체기억장치에 있어서는, 메모리회로(MCALL)는 복수의 비트선과 복수의 워드선에 대응하여 설치되고, 주기적으로 기억정보의 유지를 위한 리후레시동작을 필요로 하는 복수의 메모리셀을 포함한다. 이 메모리셀은 정보기억용캐패시터와 어드레스선택MOSFET으로 구성된다. 어드레스선택용MOSFET의 게이트는 상기 워드선에 접속되고, 소스, 드레인경로의 한쪽은 상기 비트선에 접속되며, 소스, 드레인경로의 다른 쪽은 상기 기억용캐패시터의 기억노드에 접속된다.
상기 비트선은 쌍을 이루고, 차동래치회로로 이루어지는 센스앰프의 입출력노드에 결합된다. 워드선의 선택동작에 의해 비트선쌍의 한쪽에 메모리셀이 접속되고, 다른 쪽 비트선에는 메모리셀이 접속되지 않는다. 센스앰프는 상기 메모리셀이 접속되지 않는 비트선의 프리차지전압을 참조전압으로 하고, 메모리셀이 접속된 비트선에서 판독된 판독신호와의 미소전위차를 하이레벨과 로레벨로 증폭하고 워드선의 선택동작에 의해 잊혀지기 시작한 기억캐패시터의 전하상태를 본래의 기억상태로 돌리는 재기록(또는 리후레시동작)을 실시한다. 이러한 구성은 주지의 다이나믹형RAM의 그것과 동일한 것을 이용할 수 있다.
상기 메모리회로(MCALL)의 워드선 및 비트선 선택을 위해 로어드레스천이검출회로(ATDR)와 컬럼어드레스천이검출회로(ATDC)가 설치된다. 로어드레스천이검출회로에는 로계어드레스신호(AR)가 공급되고, 컬럼어드레스천이검출회로에는 컬럼계어드레스신호(AC)가 공급된다. 데이터신호(DT)는 메모리회로(MCALL)에 입력되는 기록데이터와 메모리회로(MCALL)에서 출력되는 판독데이터이다. 신호(CT)는 기록/판독제어동작과, 칩선택신호 등의 제어신호이다.
상기 로어드레스천이검출회로(ATDR)의 출력신호는 로계콘트롤회로(CTLR)에 입력되고, 로계패스의 타이밍 및 컬럼계 시동타이밍을 생성한다. 상기 컬럼어드레스천이검출회로(ATDC)의 출력신호는 컬럼계콘트롤회로(CTLC)에 입력되고, 컬럼계패스의 타이밍을 생성한다. 상기 콘트롤회로(CTLR, CTLC)에서 생성된 타이밍에 의해 메모리회로(MCALL)로의 액세스가 실시된다. 이에 의해 컬럼어드레스신호(AC)만이 천이된 경우, 컬럼계 독립제어가 가능해지고, 그 이전의 로계어드레스선택동작에의해 선택된 워드선에 대해 페이지모드에서의 입출력이 가능하다.
상기와 같은 다이나믹형 메모리셀은 기억캐패시터에 유지된 정보전하가 시간의 경과와 함께 소실되어 버린다. 그래서, 다이나믹형 메모리셀에서는 이러한 정보전하가 소실되기 전에 판독동작을 행하고 본래의 전하상태로 돌리는 리후레시동작을 필요로 한다. 리후레시타이머(REFTIM)는 상기 메모리셀의 정보유지능력에 대응한 일정시간신호를 형성한다. 이 리후레시타이머(REFTIM)의 출력신호는 상기 로계콘트롤회로(CTLR)에 입력되고 리후레시어드레스카운터(CNT)에서 지정된 어드레스의 리후레시를 실행한다. 또, 상기 리후레시어드레스카운터(ACNT)의 카운트업도 실시한다.
상기 로계콘트롤회로(CTLR)는 외부의 로어드레스신호(AR)의 천이, 즉, 로어드레스천이검출회로(ATDR)의 출력신호와 내부의 리후레시타이머(REFTIM)의 출력신호 중 빠른 쪽을 검출하고, 통상의 메모리액세스나 리후레시동작 중 어느쪽을 실행시켜, 실행 후는 미실행동작을 실행시키는 제어를 하고 있다. 이에 의해 내부 리후레시동작과 외부로부터의 액세스가 서로 부딪쳐도 문제점이 발생하지 않으므로, 외부로부터의 리후레시요구를 불필요하게 할 수 있다.
도 2에는 상기 도 1의 실시예 동작의 일례를 설명하기 위한 간략한 타이밍차트도가 도시되어 있다. 동도에서, 어드레스신호(AR)의 천이보다도 내부 리후레시요구가 빨리 검출된 경우의 예가 도시되어 있다. 리후레시동작 후, 즉 리후레시동작(Refresh)에 의한 워드선(WL)의 선택 및 센스앰프의 동작에 의해 비트선쌍(BL, BLB)이 메모리셀의 기억정보에 따라 하이레벨과 로레벨로 변화하고, 상기와 같으 리후레시동작이 실시된 후에, 워드선(WL)이 일단 로레벨의 비선택상태가 되고, 비트선(BL, BLB)이 리셋(프리차지)된다. 그리고, 어드레스신호(AR, 0)에 대응한 워드선(WL)의 선택동작(Read)이 이루어져 어드레스신호(AC, 0)에 대응하여 컬럼선택신호(YS(AC,0))가 형성된다.
이러한 리후레시동작과 리드동작개시가 1사이클(tRC)내에 실행된다. 이 결과, 외부로부터의 내부리후레시동작이 보이지 않는다. 따라서, 외부로부터의 리후레시요구는 불필요해지고, 상기와 같은 다이나믹형메모리셀에 의해 구성된 메모리회로(MCALL)을 이용하면서, SRAM인터페이스호환을 실현할 수 있다.
상기 1사이클(tRC) 후에 상기 컬럼어드레스신호(AC, 0)에 대응한 컬럼선택신호(YS(AC,0))에 의한 판독신호(Dout, 0)가 출력되고, 컬럼어드레스신호(AC)만이 변화한 경우(AC(0) →AC(1)), 워드선(WL)은 활성화(선택상태)된 채, 페이지어드레스에 대응한 컬럼선택신호(YS(AC, 1))가 형성되고, 데이터(Dout(01))가 판독된다. 그 후, 다시 컬럼어드레스신호(AC)만이 변화한 경우(AC(1) →AC(2))는 같은 방법으로 컬럼선택신호(YS(AC, 2))가 형성되고 (Dout(02))가 판독된다.
이어서, 로어드레스신호(AR)가 변화한 경우(AR(0) →AR(1))는 로어드레스신호(AR(0))에 대응한 워드선(WL)은 비활성이 되고, 로어드레스신호(AR(1))에 대응한 워드선(WL)이 활성화된다. 이렇게 컬럼어드레스신호(AC)만이 변화하고 있는 기간은, 컬럼선택신호(YS)로의 액세스와 컬럼선택신호(YS)로부터의 판독시간으로 사이클이 정해지므로, 워드선의 선택동작과 센스앰프의 증폭동작을 포함하는 상기 1사이클(tRC)보다도 고속으로 판독이 가능해진다.
리후레시요구가 어드레스천이검출회로(ATDR)의 출력신호보다도 늦은 경우는, 상기 사이클(페이지모드기간 포함)의 종료 후, 워드선(WL)이 비활성이 된 후에, 리후레시어드레스에 의한 워드선(WL)의 선택이 이루어져 리후레시가 실행된다. 이 경우, 리후레시동작이 다음 사이클에 걸리지만, 1사이클(tRC)내에 리후레시와 리드동작을 실행할 수 있으므로 문제는 없다. 또, 라이트동작일 때라도 상기 리드동작과 동일하게 시간적으로 분배되어 내부에서 리후레시동작을 실행할 수 있다.
도 3에는 본 발명에 관한 반도체기억장치를 이용한 시스템중 하나의 실시예의 간략한 블럭도가 도시되어 있다. 이 실시예의 시스템은 마이크로프로세서 등으로 이루어지는 중앙처리장치(CPU)와, 불휘발성메모리(FLA) 및 이 발명에 관하 반도체기억장치(의사스타틱형 RAM)로 구성된다. 이것은 시스템버스를 통해 상호 접속된다.
이 실시예의 반도체기억장치에서는 컬럼어드레스천이검출회로(ATDC)의 출력중 일부(페이지어드레스 이외)가 로계콘트롤회로(CTLR) 및 컬럼계콘트롤회로(CTLC)에 입력되고 로계패스의 타이밍 및 컬럼계시동타이밍, 컬럼계패스의 타이밍을 생성한다. 워드선(WL)의 활성화시, 컬럼어드레스천이검출회로(ATDC)의 출력중 일부(페이지어드레스)는 컬럼계콘트롤회로(CTLC)에 입력되고, 컬럼계패스의 타이밍을 생성한다. 이에 의해 페이지어드레스만이 천이된 경우, 컬럼계 독립제어가 가능해지고 페이지모드에 대응할 수 있다. 동작타이밍은 상기 도 2와 동일하다.
이 실시예에서는 상기 의사SRAM이 탑재되는 시스템이 같이 표시되어 있다. CPU는 시스템버스에 대해 상기 어드레스신호(AR, AC) 및 (CT)를 공급하고 상기 의사스타틱형 RAM을 액세스하여 판독데이터를 상기 시스템버스를 통해 꺼낸다. 이 때, 연속하여 데이터를 꺼내는 경우, 상기 컬럼어드레스신호(AC)만을 변화시키므로써, 그 어드레스신호(AC)의 변화에 대응하여 연속적으로 의사SRAM에서 데이터를 꺼낼 수 있다. 반대로 CPU는 시스템버스에 대해 상기 어드레스신호(AR, AC) 및 (CT)와 기록데이터(DT)를 공급하여 상기 의사스타틱형 RAM을 액세스하여 상기 기록데이터도 행하도록 할 수 있다. 이 기록 데이터도 상기 페이지모드에 의해 고속으로 행할 수 있다.
상기와 같이 의사스타틱형 RAM에서는 다이나믹형메모리셀의 리후레시동작은 자율적으로 이루어지므로, CPU는 의사스타틱형 RAM에 대해서는 리드/라이트동작만을 제어하면 된다. 그리고, 리드동작 또는 라이트동작과 리후레시동작이 경합한 경우라도 내부에서 조정이 이루어지므로, 외부로부터의 리후레시동작에 관해 어떠한 배려도 불필요해진다. 그러므로 외부에서는 스타틱형 RAM과 완전히 동일하게 취급하도록 할 수 있다.
특히 제한되지는 않지만, 플래시메모리(FLA)는 의사스타틱형 RAM에 기록되는 데이터 중, 불휘발화를 필요로 하는 데이터의 유지를 하게 된다. 즉, 전원차단시와 장시간 의사스타틱형 RAM에 대해 액세스를 행하지 않을 때에는 CPU 등의 명령에 의해 의사스타틱형 RAM에 기록된 데이터 중, 불휘발화를 필요로 하는 데이터가 플래시메모리(FLA)로 전송되어 유지된다. 이 후에, 의사스타틱형 RAM은 전원이 차단된다.
이 실시예의 의사스타틱형 RAM은 메모리액세스에 관해서는 상기와 같이 스타틱형 RAM과 실질적으로 등가로 취급될 수 있지만, 메모리액세스를 행하지 않을 때에는스타틱형 RAM과는 달리 항상 일정주기로 리후레시동작이 이루어지므로써 비교적 큰 소비전류를 흘려보내게 된다. 이 결점을 회피하기 위해, 플래시메모리(FLA)와 조합되고, 의사스타틱형 RAM이 장시간 메모리액세스가 이루어지지 않을 때의 전류소비를 삭감시킬 수 있다. 이러한 플래시메모리(FLA)와의 조합은 상기 도 1에 도시한 실시예와 뒤에 설명하는 다른 변형예의 반도체기억장치에 있어서도 동일하다.
도 4에는 이 발명에 관한 반도체기억장치의 한 실시예인 블럭도가 도시되어 있다. 동도의 블럭도는 상기 도 3의 개략블럭도의 실시예에 대응하고 있다. CIBF는 코맨드입력버퍼이다. 입력신호(Command)는 상기 리드/라이트제어신호, 칩셀렉트신호 등에 대응하고 있다. CD는 코맨드디코더이고, 입력신호(Command)를 해독하여 메모리의 동작모드를 판별한다. AIBFR는 로어드레스입력버퍼이고, 로계어드레스신호(Row Address(상기 AR))의 설치를 한다. 설치된 어드레스신호는 로 어드레스 래치회로(RAL)에 의해 유지된다.
SEL은 노멀/리후레시패스전환회로이고, 이러한 전환회로(SEL)를 통해 선택된 어드레스신호는 로프리디코더(RPDEC)에 전달된다. RDEC는 로디코더이고, 상기 프리디코더(RPDEC)의 출력신호에 의해 메모리회로(MC)의 워드선 선택신호를 형성한다. RCTL은 로콘트롤회로이고, ACTL은 어레이콘트롤회로이다. ATDR은 로어드레스천이검출회로이고, 상기 로어드레스버퍼(AIBFR)를 통해 입력된 로어드레스신호의 천이를 검출한다. ACNT는 리후레시어드레스카운터, REFTIM은 리후레시타이머이다. TIMGENR은 로계패스타이밍생성회로이고, 상기 어드레스래치(RAL), 전환회로(SEL) 및 로콘트롤회로(RCRL)의 동작에 필요한 타이밍신호를 형성한다.
AIBFC는 컬럼어드레스입력버퍼이고, 컬럼계의 어드레스신호(Column Address(상기 AC))를 받고, 전달된 어드레스신호는 컬럼 어드레스 래치회로(CAL)에 의해 유지시킨다. ATDC는 컬럼어드레스천이검출회로이고, 상기 컬럼어드레스입력버퍼(AIBFC)를 통해 입력된 어드레스신호의 천이를 검출한다. TIMENC는 컬럼계패스타이밍생성회로이다. MC는 메모리회로이고, 메모리셀 및 센스앰프, 워드드라이버를 포함한다. RWC는 메인앰프/라이트버퍼 및 그 제어회로를 포함한다. 컬럼디코더(CDEC)는 상기 어드레스래치회로(CAL)의 어드레스신호를 해독하여 상기 메모리회로(MC)의 비트선 선택신호를 형성한다. IOC는 특히 제한되지 않지만, 입출력레지스터이고, IOBF는 입출력버퍼이다.
이 실시예에 있어서, 로계어드레스가 천이되면, 로어드레스천이검출회로(ATDR)로부터의 출력이 로계패스타이밍생성회로(TIMGENR)에 입력되고, 로계패스의 타이밍 및 컬럼계시동타이밍이 생성된다. 페이지어드레스 이외의 컬럼계어드레스가 천이되면, 컬럼어드레스천이검출회로(ATDC)로부터의 출력이 상기 로계패스타이밍생성회로(TIMGENR)로 입력되고, 로계패스의 타이밍 및 컬럼계시동타이밍이 생성된다. WL비활성시, 컬럼어드레스 중의 페이지어드레스가 천이되면, ATDC로부터의 출력이 TIMGENR로 입력되고, 로계패스의 타이밍 및 컬럼계시동타이밍이 생성된다.
메모리회로(MC)의 워드선(WL)이 활성시, 컬럼어드레스(AC) 중의 페이지어드레스가 천이되면, 컬럼어드레스천이검출회로(ATDC)로부터의 출력이 컬럼계패스타이밍생성회로(TIMGENC)로 입력되고, 컬럼계패스의 타이밍을 생성한다. 이에 의해 페이지어드레스만이 천이된 경우, 컬럼계의 독립제어가 가능해지고, 페이지모드에 대응할 수 있다.
리후레시타이머(REFTIM)의 출력은 어드레스카운터(ACNT)로 입력되고, 리후레시어드레스를 카운트업한다. 또, 리후레시타이머(REFTIM)의 출력은 로계패스타이밍생성회로(TIMGENR)에도 입력되고, 통상동작인지 리후레시동작인지의 판정에 사용된다. 로계패스타이밍생성회로(TIMGENR)는 로계의 타이밍 및 컬럼계시동타이밍을 생성하는 것 외에 로어드레스천이검출회로(ATDR) 또는 컬럼어드레스천이검출회로(ATDC)와 리후레시타이머(REFTIM)의 출력이 빠른 쪽을 검출하고, 통상의 액세스나 리후레시동작 중 어느 한쪽을 실행시켜, 실행 후는 미실행동작을 실행시키는 제어를 하고 있다. 이에 의해 내부리후레시동작과 외부로부터의 액세스가 서로 부딪혀도 문제점이 발생하지 않으므로, 외부로부터의 리후레시요구를 불필요하게 할 수 있다.
상기 전환회로(SEL)는 로디코더(RDEC) 및 어레이콘트롤회로(ACTL)와 메모리회로(MC) 사이에 배치해도 좋고, 로프리디코더(RPDEC) 및 로콘트롤회로(RCTL)와 로디코더(RDEC) 및 어레이콘트롤회로(ACTL) 사이에 배치해도 좋다. 즉, 통상동작을 위한 워드선 선택과 리후레시동작을 위한 워드선 선택을 프리디코더(RPDEC)까지 행하지만, 로디코더(RDEC)까지 병행하여 행할 지는 다르고, 이렇게 후단쪽까지 디코드한 경우에는 상기 1사이클 중에서의 통상동작과 리후레시동작에서의 워드선 선택동작이 고속으로 가능한 반면 회로규모가 증대된다.
도 5에는 상기 도 4 중의 로계패스타이밍생성회로(TIMGENR)의 한 실시예의 블럭도가 도시되어 있다. 노멀동작플랙생성회로(NGEN)는 노멀동작플랙신호(NFG)를 생성한다. 노멀동작플랙생성회로(NGEN)는 칩셀렉트신호 등의 코맨드(CD) 및 로어드레스천이검출회로(ATDR)의 출력신호, 또는 컬럼어드레스천이검출회로(ATDC)의 출력신호(워드선(WL)비활성, 즉 신호(NFG = 로레벨시)에 의해 세트되고, 칩셀렉트신호 등의 코맨드(CD) 및 로어드레스천이검출회로(ATDR)의 출력신호, 또는 컬럼어드레스천이검출회로(ATDC)의 출력(워드선(WL)활성, 즉 NFG = 하이레벨시) 에 의해 리셋된다.
리후레시동작플랙생성회로(RGEN)는 리후레시동작플랙신호(RFG)를 생성한다. 리후레시동작플랙생성회로(RGEN)는 리후레시타이머(REFTIM)출력에 의해 세트되고, 리후레시종료신호(REND)에 의해 리셋된다. 신호(REND)는 리후레시동작개시부터 충분히 리후레시할 수 있을 때까지의 시간을 지연회로 등으로 설현한 회로의 출력신호이다.
판정회로(JUDGE)는 상기 노멀동작플랙신호(NFG)와 리후레시동작플랙신호(RFG) 중 빠른 쪽을 검출하고, 노멀동작액티브신호(NACT) 및 리후레시동작액티브신호(RACT)중 어느 쪽을 출력한다. 예를 들면, 리후레시동작플랙신호(RFG)가 빠른 경우는 리후레시동작액티브신호(RACT)가 출력되고 리후레시동작이 개시된다. 리후레시동작종료후 REND가 출력되고, 상기 리후레시동작플랙신호(RFG)가 리셋, 리후레시동작액티브신호(RACT)도 리셋된다.
그 후, 노멀동작액티브신호(NACT)가 출력되고, 노멀동작이 실행된다. 판정회로(JUDGE)에서는 리후레시동작과 통상동작이 겹치지 않도록 노멀동작액티브신호(NACT)와 리후레시동작액티브신호(RACT)가 동시에 활성화되는 일이 없도록 하고 있다. 이 결과, 내부 리후레시동작과 외부로부터의 액세스가 서로 부딪쳐도 문제점이 발생하지 않도록 외부로부터의 리후레시요구를 불필요하게 할 수 있다. ROWTIM은 로계타이밍생성회로이고, 로계패스의 동작타이밍 및 컬럼계시동타이밍을 생성하고 있다.
도 6에는 상기 도 5 중의 노멀동작플랙생성회로(NGEN)의 한 실시예의 회로도가 도시되어 있다. 상기 어드레스천이로부터 오어(OR)게이트회로를 통해 생성하는 신호(ATDALL)의 시작으로부터 원샷펄스를 생성하고, 낸드(NAND)게이트회로로 구성된 래치회로의 노멀플랙신호(NFG)를 리셋한다. 또한, 상기 ATDALL신호를 지연회로(DELAY 1)에 의해 지연시키고, 그 후 마지막에서 원샷펄스를 생성하여 상기 래치회로의 노멀플랙신호(NFG)를 세트한다. 즉, 상기 리셋 후, DELAY 1로 지연시킨 만큼 늦게 세트된다. 이 지연시간은 워드선(WL)이 마친 후의 비트선 이퀄라이즈(프리차지, 이하동일)가 다음 동작에 맞게끔 결정된다.
칩셀렉트신호(CS1B)가 로레벨(칩셀렉트상태)이 되면, 노멀플랙신호(NFG)가 세트되고, 칩셀렉트신호(CS1B)가 하이레벨(칩 디스에이블)이 되면 노멀플래신호(NFG)가 리셋된다. 라이트가능신호(WEB)가 로레벨이 되면 상기 노멀플랙신호(NFG)가 세트되고, 라이트가능신호(WEB)가 하이레벨이 되면 상기 노멀플랙신호(NFG)로 리셋된다. 이 실시예회로는 어드레스천이, CS1B, WEB의 코맨드 또는 동작제어신호에 의해 통상동작의 세트/리셋이 규정되고 있지만, 다른 사양에도 적용할 수 있다.
도 7에는 상기 도 5 중의 리후레시동작플랙생성회로(RGEN)의 한 실시예의 회로도가 도시되어 있다. 리후레시타이머(REFTIM)의 출력(원샷펄스)에 의해 낸드게이트회로로 이루어지는 래치회로로 형성된 리후레시플랫신호(RFG)가 세트되고, 리후레시동작종료신호(REND)의 시작으로부터, 상기 래치회로 형성된 리후레시플랙(RFG)이 리셋된다. 지연회로와 인버터회로 및 낸드게이트회로는 상기 리후레시동작종료신호(REND)의 시작때에 1샷펄스를 생성하고, 상기 리후레시플랙신호(RFG)를 리셋시킨다.
도 8에는 상기 도 5 중의 판정회로(JUDGE)중 한 실시에의 회로도가 도시되어 있다. 이 판정회로(JUDGE)는 리후레시플랙신호(RFG)와 노멀플랙신호(NFG) 중 어느 쪽이 빨리 시작되었는 지를 검출하고, 노멀플랙신호(NFG)가 먼저 시작된 경우는 노멀동작액티브신호(NACT)를 출력한다. 리후레시플랙신호(RFG)가 먼저 시작한 경우는 리후레시동작액티브신호(RACT)를 출력한다. 상기 신호(NACT, RACT)가 함께 출력되는 일은 없다.
상기 신호(NFG, RFG) 중 어느 한쪽이 시작되어 있는 경우는 셀렉터에 의해 신호(NFG, RFG) 상태 그 자체가 신호(NACT, RACT)로서 출력된다. 신호(NFG)의 시작으로 RFG의 상태가 스루래치회로에 래치된다. 신호(RFG, NFG)가 함께 시작되고 있는 경우는 상기 스루래치회로에 래치된 수치를 각각 출력한다.
신호(RFG)가 신호(NFG)보다도 먼저 시작하는 경우를 생각한다. 초기상태는 RACT = RFG = 로레벨, NACR = NFG = 로레벨이다. 신호(RFG)가 시작되면, 신호RACT= RFG = 하이레벨이 되고, NACT = NFG = 로레벨이다. 상기 신호(NFG)가 시작되면 신호(RFG)의 상태를 스루래치회로에 래치하고, 셀렉터에 의해 그 래치된 상태가 출력되며, RACT = 하이레벨, NACT = 로레벨이 유지된다. 그 후, 리후레시종료신호(REND)에 의해 신호(RFG)가 끝나면, 셀렉터에 의해 RACT = RFG = 로레벨, NACT = NFG = 하이레벨이 된다. 이 결과, 본 실시예회로에 의해 상기의 소망하는 동작을 실현할 수 있는 것을 알 수 있다.
도 9에는 상기 도 5 중의 로계패스타이밍생성회로(ROWTIM)의 하나의 실시예의 블럭도가 도시되어 있다. 노멀동작액티브신호(NACT)에서 펄스폭조정회로(PULADJ 1)보다 리후레시/노멀셀렉트신호(NSEL)가 생성된다. 상기 신호(BNACT)에서 원샷펄스생성회로(PULGEN 1)에서 로어드레스래치신호(RACLK)가 생성된다. 상기 신호(NACT)에서 펄스폭조정회로(PULANJ 2)를 통해 컬럼계패스시동신호(RG)가 생성된다.
상기 신호(NACT)에서 펄스폭조정회로(PULADJ 3)로 생성된 로계펄스타이밍신호와, 리후레시동작액티브신호(RACT)에서 펄스폭조정회로(PULADJ 4)로 생성된 로계패스타이밍신호 중 어느 한 쪽이 셀렉터(RNSEL)로 선택되고 로콘트롤회로(RCTL)에 로계액티브신호(RCACT)를 출력한다. 리후레시동작액티브신호(RACT)로부터 원샷펄스생성회로(PULGEN 2)에 의해 리후레시동작종료신호(REND)가 생성된다.
도 10에는 상기 도 9 중의 원샷펄스생성회로(PULGEN 1)의 한 실시예의 회로도가 도시되어 있다. 입력신호(IN)와, 그 반전지연신호를 앤드(AND)게이트회로에 공급하고 원샷펄스가 형성된다. 지연회로(DEL 2)의 지연시간 수치에 의해 원샷펄스의 펄스폭이 결정된다. 지연회로(DEL 1)과 (DEL 3)은 타이밍조정용이고, 도 9 중의 펄스폭조정회로(PULADJ 1 ~ 4)도 상기 원샷펄스생성회로(PULGEN 1)와 동일하게 작성할 수 있다.
도 11에는 상기 도 4 중의 로 어드레스 래치회로(RAL)중 한 실시예의 회로도가 도시되어 있다. 플립플롭회로와 클록신호(RACLK)에 의해 상기 로어드레스입력버퍼(AIBFR)를 통해 전달된 외부로어드레스를 래치한다. 로콘트롤회로(RCTL)로부터의 액티브신호에 의해 로계패스가 작동하면, 상기 래치어드레스가 출력부에 설치된 스루래치회로를 통해 출력된다. 또한, 상기 어드레스신호는 이러한 액티브신호에 의해서도 스루래치회로에 의해 래치된다. 도 4 중의 전환회로(SEL)를 타이밍신호(RACLK)에 의한 래치회로와 액티브신호에 의한 스루래치회로간에 배치해도 좋다.
도 12에는 상기 도 4 중의 컬럼계 패스터이밍생성회로(TIMGENC)중 한 실시예의 회로도가 도시되어 있다. 컬럼계시동신호(RG)가 가능해지면, 원샷펄스생성회로(PULGEN 3)에 의해 펄스가 생성되고, 컬럼계타이밍생성회로(COLTIM)에 입력된다. 이 컬럼계타이밍생성회로(COLTIM)는 각 컬럼계회로의 기동신호 등을 생성하여 출력한다. 이 컬럼계타이밍생성회로(COLTIM)는 도 9의 로계타이밍생성회로(ROWTIM)와 동일한 구성이므로 생략한다.
상기 신호(RG)가 가능상태로 컬럼어드레스(페이지어드레스)가 변화하면, 컬럼어드레스천이검출회로(ATDC)로부터의 출력신호가 컬럼계 패스타이밍생성회로(COLTIM)로 입력되고, 컬럼계회로가 기동한다. 이것에 의해 페이지모드가 대응가능해진다. 상기 신호(RG)가 디스에이블시에 컬럼어드레스천이검출회로(atdc)의 출력이 변화해도, 신호(RG)의 디스에이블에 의해 앤드게이트회로의 게이트가 닫혀서 상기 컬럼어드레스천이검출출력이 컬럼계패스타이밍생성회로(COLTIM)로 입력되지 않으므로 컬럼계회로의 오동작은 없다.
도 13에는 상기 도 4 중의 컬럼 어드레스 래치회로(CAL)중 한 실시예의 회로도가 도시되어 있다. 컬럼 어드레스 래치회로(CAL)는 플립플롭회로에 의해 구성되어 있고, 컬럼계패스타이밍생성회로(TIMGENC)로 생성되는 클록신호에 의해 컬럼어드레스입력버퍼(AIBFC)를 통해 입력된 외부어드레스신호를 래치한다.
도 14에는 상기 도 11, 도 13 중의 플립플롭(래치)회로중 한 실시예의 회로도가 도시되어 있다. 이 실시예의 플립플롭회로는 두개의 스루래치회로를 종열접속하여 클록신호(CLK)가 로레벨의 기간에 입력신호를 전단계 회로가 스루상태가 되어 입력신호(D)를 전달한다. 이 때, 다음 단계회로는 앞에서 전달한 데이터를 유지하여 출력하고 있다. 클록신호가 로레벨에서 하이레벨로 변화하면, 입력쪽이 데이터유지상태가 되고, 출력쪽이 스루상태가 되어, 상기 전달된 입력신호(D)에 대응한 데이터출력을 한다.
도 15에는 상기 도 4 중의 전환회로(SEL)중 한 실시예의 회로도가 도시되어 있다. 이 실시예의 전환회로(SEL)는 RAL의 출력신호와 ACNT의 출력신호를 받는 두개의 클록된 인버터회로의 출력을 공통접속하여 출력신호를 얻는다. 로계패스타이밍생성회로(TIMGENR)로부터의 신호(NSEL)가 하이레벨일 때에 노멀동작패스를 선택할 수 있다. 즉, 로 어드레스 래치회로(RAL)에 유지된 어드레스신호를 받는 클록된 인버터회로가 동작상태가 되고, 로풀리데이터(RPDEC)에 어드레스신호를 공급한다. 상기 NSEL이 로레벨일 때에는 리후레시동작패스를 선택한다. 즉, 어드레스카운터(ACNT)에서 생성된 어드레스신호를 받는 클록된 인버터회로가 동작상태가 되고, 로풀리디코더(RPDEC)에 어드레스신호를 공급한다.
도 16에는 상기 클록된 인버터회로의 회로기호가 도시되어 있다. 클록된 인버터회로는 상보 클록신호(CLKB)가 로레벨에서 CLK가 하이레벨일 때에 동작상태가 되고 입력신호(IN)를 반전하여 출력단자(OUT)에서 출력시킨다. 상기 상보 클록신호(CLKB)가 하이레벨에서 CLK가 로레벨일 때에 출력하이임피던스상태가 되고, 입력신호(IN)의 전달이 정지된다.
도 17에는 상기 클록된 인버터회로중 한 실시예의 회로도가 도시되어 있다. 이 실시예에서는 2개씩 P채널형MOSFET과 N채널형MOSFET을 직렬형태로 하고 P채널형MOSFET과 N채널형MOSFET의 한쪽 게이트에는 입력신호(IN)를 공급하고, P채널형MOSFET과 N채널형MOSFET의 다른 쪽에는 클록신호(CLKB)와 CLK를 공급한다. 그리고 P채널형MOSFET과 N채널형MOSFET의 접속점에서 출력신호(OUT)를 얻는 것이다. 이 구성으로 바꾸고, CMOS인버터회로의 출력부에 CMOS스위치를 설치하고, 이러한 CMOS스위치를 상기 클록신호(CLKB)와 (CLK)에 의해 스위치제어해도 동일한 동작을 하게 할 수 있다.
도 18에는 상기 도 4의 실시예 동작의 일례를 설명하기 위한 타이밍도가 도시되어 있다. 동도는 이 발명에 관한 페이지리드타이밍차트(1)의 예가 도시되어 있다. 시각(t0)에 외부로어드레스 및 컬럼어드레스가 (AR0, AC0)으로 변화하면, 그 변화를 받아 로어드레스천이검출회로(ATDR) 및 컬럼어드레스천이검출회로(ATDC)의 각각에 대응한 출력신호(ATDROUT) 및 (ATDCOUT)이 출력된다.
상기 로어드레스천이검출신호(ATDROUT)는 로계패스타이밍생성회로(TIMGENR)의 노멀동작플랙생성회로(NGEN)에 입력되고, 노멀플래신호(NFG), 노멀동작액티브신호(NACT)가 리셋된다. 그 후, 노멀플랙신호(NFG)가 다시 세트된다.
리후레시타이머(REFTIM)의 출력신호(TIMOUT)가 출력되면, 이러한 출력신호(TIMOUT)는 로계패스타이밍생성회로(TIMGENR)의 리후레시동작플랙생성회로(RGEN)에 입력되고, 리후레시플랙신호(RFG)가 세트된다. 이 타이밍차트에서는 노멀플랙신호(NFG)보다도 리후레시플랙신호(RFG)가 빨리 시작되므로, 리후레시동작액티브신호(RACT)가 출력된다. 상기 리후레시동작액티브신호(RACT)의 출력을 받아, 메모리회로(MC)의 워드선(WL)이 시작되고, 리후레시동작이 실행된다.
리후레시동작액티브신호(RACT)로부터의 지연신호에 의해 리후레시종료신호(REND)가 생성된다. 이 지연시간은 리후레시동작에 필요한 시간으로 설정된다. 상기 리후레시종료신호(REND)에 의해 리후레시플랙신호(RFG), 리후레시동작액티브신호(RACT), 워드선(WL)이 리셋되고 비트선(BL)이 이퀄라이즈된다.
상기 리후레시동작액티브신호(RACT)가 시작되면, 노멀플랙신호(NFG)의 출력을 받아 노멀동작액티브신호(NACT)가 시작된다. 이 노멀동작액티브신호(NACT)의 출력을 받아, 워드선(WL)이 시작된다. 또, 신호(RG)가 시작되고 컬럼선택신호(YS)가선택되어, 데이터(Dout(00))가 판독된다.
시각(t1)에 컬럼어드레스(페이지어드레스)만이 변화되면, 컬럼어드레스천이검출신호(ATDCOUT)만이 출력된다. 신호(RG)가 시작되고 있으므로, 컬럼어드레스천이검출신호(ATDCOUT)는 컬럼계패스타이밍생성회로(TIMGENC)에 입력되고, 컬럼계회로를 다시 동작시킨다. 컬럼어드레스(페이지어드레스, AC 1)에 대응된 컬럼선택신호(YS)가 선택되고, 데이터(Dout(01))가 판독된다. 그리고, 시각(t2)에 컬럼어드레스(페이지어드레스)만이 변화되면, 앞의 동작과 동일하게 컬럼어드레스신호(AC2)에 대응한 컬럼선택신호(YS)가 선택되고 데이터(Dout(02))가 판독된다.
시각(t3)에 로어드레스(AR0)가 변화되면, 노멀플랙신호(NFG), 노멀동작액티브신호(NACT)가 리셋되고, 다시 세트되어 변화후의 어드레스에 대응한 워드선(WL)이 시작된다. 이러한 동작에 의해 리후레시를 은폐하면서, 페이지리드모드를 실현할 수 있다.
도 19에는 상기 도 4의 실시예 동작의 다른 일례를 설명하기 위한 타이밍도가 도시되어 있다. 동도는 이 발명에 관한 페이지라이트타이밍차트(1)의 예가 도시되어 있다. 상기와 동일하게 외부어드레스가 AR1, AC0으로 변화하면, 그 변화를 받아 로어드레스천이검출회로(ATDR) 및 컬럼어드레스천이검출회로(ATDC)의 각각에 대응한 출력신호(ATDROUT) 및 (ATDCOUT)가 출력된다.
로어드레스천이검출신호(ATDROUT)는 로계패스타이밍생성회로(TIMGENR)의 노멀동작플랙생성회로(NGEN)에 입력되고, 노멀플랙신호(NFG), 노멀동작액티브신호(NACT)가 리셋된다. 그 후, 노멀플랙신호(NFG)가 다시 리셋된다.
리후레시타이머(REFTIM)의 출력신호(TIMOUT)가 출력되면, 이러한 출력신호(TIMOUT)는 로계패스타이밍생성회로(TIMGENR)의 리후레시동작플랙생성회로(RGEN)으로 입력되고 리후레시플랙신호(RFG)가 세트된다. 이 타이밍차트에서는 노멀플랙신호(NFG)보다도 리후레시플랙신호(RFG)가 빨리 시작되므로 리후레시동작액티브신호(RACT)가 출력된다. 이 리후레시동작액티브신호(RACT)의 출력을 받아 메모리회로(MC)의 워드선(WL)이 시작되고 리후레시동작이 실행된다.
상기 리후레시동작액티브신호(RACT)에서 상기와 동일하게 리후레시동작종료신호(REND)가 생성되고, 그에 의해 리후레시플랙신호(RFG), 리후레시동작액티브신호(RACT), 워드선(WL)이 리셋되고, 비트선(BL)이 이퀄라이즈된다. 상기 리후레시동작액티브신호(RACT)가 시작되면, 노멀플랙신호(NFG)의 출력을 받아 노멀동작액티브신호(NACT)가 시작된다. 이러한 노멀동작액티브신호(NACT)의 출력을 받아 워드선(WL)이 시작된다. 또, 신호(RG)가 시작되고 컬럼선택신호(YS)가 선택되어 데이터(Din(00))가 상기 워드선(WL)과 컬럼선택신호(YS)에 의해 선택된 메모리셀에 기록된다.
시각(t1)에 컬럼어드레스(페이지어드레스)만이 AC1으로 변화하면, 컬럼어드레스천이검출신호(ATDCOUT)만이 출력된다. 상기 신호(RG)가 시작되고 있으므로 컬럼어드레스천이검출신호(ATDCOUT)는 컬럼계패스타이밍생성회로(TIMGENC)로 입력되고 컬럼계회로를 다시 동작시킨다. 상기 컬럼어드레스(AC0)에 대응한컬럼선택신호(YS)를 비선택으로 한다. 이 실시예에서는 기록시간을 확보하기 위해 라이트의 경우는 컬럼선택신호(YS)를 다음 사이클의 시작까지 연장한다.
컬럼어드레스천이검출신호(ATDCOUT)의 시작으로 상기 페이지어드레스(AC1)에 대응한 컬럼선택신호(YS)가 선택되고, 데이터(Din(01))가 기록된다. 시각(t2)에 다시 컬럼어드레스(페이지어드레스)만이 변화하면, 앞의 동작과 동일하게 페이지어드레스(AC1)에 대응한 컬럼선택신호(YS)가 비선택으로 되고 상기 변화한 페이지어드레스(AC2)에 대응한 컬럼선택신호(YS)가 선택되고 데이터(Din(02))가 기록된다. 이렇게 이 실시예의 타이밍차트에서 페이지라이트시의 입력데이터(Din)는 어드레스와 같은 타이밍으로 변화시키면 잘못된 기록이 발생하므로, 어드레스변화와 다음 사이클의 어드레스변화 사이에 변화시켜서는 안된다.
시각(t3)에 로어드레스(AR0)가 변화하면, 노멀플랙신호(NFG), 노멀동작액티브신호(NACT)가 리셋되고, 다시 세트되어 변화 후의 어드레스에 대응한 워드선(WL)이 시작된다. 또, 시각(t3)에서 라이트가능신호(WEB)를 시작하므로써 페이지라이트사이클의 종료를 나타낸다. 이 실시예에서는 상기와 같이 리후레시를 은폐하면서 페이지라이트모드를 실현할 수 있다.
도 20에는 상기 도 4의 실시예 동작의 다른 일례를 설명하기 위한 타이밍도가 도시되어 있다. 동 도는 이 발명에 관한 페이지라이트타이밍차트(2)의 예가 도시되어 있다. 시각(t0)에서 상기와 동일하게 외부어드레스가 변화하면, 그 변화를 받아 로어드레스천이검출회로(ATDR) 및 컬럼어드레스천이검출회로(ATDC)의 각각에 대응하여 출력신호(ATDROUT) 및 (ATDCOUT)가 출력된다.로어드레스천이검출신호(ATDROUT)는 로계패스타이밍생성회로(TIMGENR)의 노멀동작플랙생성회로(NGEN)로 입력되고 노멀플랙신호(NFG), 노멀동작액티브신호(NACT)가 리셋된다. 그 후, 노멀플랙신호(NFG)가 다시 세트된다.
리후레시타이머(REFTIM)에서 출력신호(TIMOUT)가 출력되면 이러한 출력신호(TIMOUT)는 로계패스타이밍생성회로(TIMGENR)의 리후레시동작플랙생성회로(RGEN)에 입력되고 리후레시플랙신호(RFG)가 세트된다. 이 타이밍차트에서는 노멀플랙신호(NFG)보다도 리후레시플랙신호(RFG)가 빨리 시작되므로, 리후레시동작액티브신호(RACT)가 출력된다. 상기 리후레시동작액티브신호(RACT)의 출력을 받아 메모리회로(MC)의 워드선(WL)이 시작되고 리후레시동작이 실행된다.
상기 리후레시동작액티브신호(RACT)에서 상기와 동일하게 리후레시동작종료신호(REND)가 생성되고 그에 의해 리후레시플랙신호(RFG), 리후레시동작액티브신호(RACT), 워드선(WL)이 리셋되고 비트선(BL)이 이퀄라이즈된다. 상기 리후레시동작액티브신호(RACT)가 시작되면, 노멀플랙신호(NFG)의 출력을 받아 노멀동작액티브신호(NACT)가 시작된다. 이러한 노멀동작액티브신호(NACT)의 출력을 받아 메모리회로의 워드선(WL)이 시작된다. 또 신호(RG)가 시작되어 컬럼선택신호(YS)가 선택되고 데이터(Din(00))가 기록된다. 시각(t1)에 컬럼어드레스(페이지어드레스)만이 변화하면, 컬럼어드레스천이검출신호(ATDCOUT)만이 출력된다. 상기 신호(RG)가 시작되어 있으므로 컬럼어드레스천이검출신호(ATDCOUT)는 컬럼계패스타이밍생성회로(TIMGENC)에 입력되고 컬럼계회로를 다시 동작시킨다.
이 실시예에서는 시각(t1)에 컬럼어드레스(페이지어드레스)의 변화와 함께 라이트가능신호(WEB)를 시작한다. 이러한 신호(WEB)의 시작에 의해 입력데이터(Din(00))를 내부에 래치한다. 또, 컬럼어드레스(AC(0))에 대응한 컬럼선택신호(YS)를 비선택으로 한다. 이것은 상기와 동일하게 기록시간확보를 위한 것이다. 컬럼어드레스천이검출신호(ATDCOUT)이 마치므로써 페이지어드레스(AC1)에 대응한 컬럼선택신호(YS)가 선택된다. 컬럼어드레스(페이지어드레스) 변화 후, 라이트가능신호(WEB)를 다시 끝내고 라이트모드로 하므로써 기록된 데이터(Din(01))가 기록된다.
시각(t2)에 다시 컬럼어드레스(페이지어드레스)만이 변화하고 라이트가능신호(WEB)가 시작되면, 앞의 동작과 동일하게 페이지어드레스(AC1)에 대응한 컬럼선택신호(YS)가 비선택이 되고 페이지어드레스(AC2)에 대응한 컬럼선택신호(YS)가 선택된다. 컬럼어드레스(페이지어드레스)변화 후, 라이트가능신호(WEB)를 다시 시작하여 라이트모드로 하므로써, 데이터(Din(02))가 기록된다. 이 실시예의 타이밍차트에서의 페이지라이트시의 입력데이터(Din)는 라이트가능신호(WEB)를 시작한 때에 내부에서 래치하므로 어드레스와 동일 타이밍으로 변화시켜도 잘못된 기록을 발생시키지 않는다.
시각(t3)에 로어드레스(AR0)가 변화하면, 노멀플랙신호(NFG), 노멀동작액티브신호(NACT)가 리셋되고, 다시 세트되어 변화 후의 어드레스에 대응한 메모리회로(MC)의 워드선(WL)이 시작된다. 또 시각(t3)에서도 라이트가능신호(WEB)를 시작한다. 이 실시예의 타이밍차트에서, 시각(t1)에서 시각(t2) 사이에 라이트가능신호(WEB)를 떨어뜨리지 않으면, 로어드레스(AR0), 컬럼어드레스(AC1)에 대응한 메모리셀데이터를 판독할 수 있다. 즉, 페이지리드와 페이지라이트를 계속해서 실시할 수 있다. 이렇게 리후레시를 은폐하면서 페이지라이트모드를 실현할 수 있다.
도 21에는 상기 도 4의 실시예 동작의 일례를 설명하기 위한 타이밍도가 도시되어 있다. 동 도는 이 발명에 관한 페이지리드타이밍차트(2)의 예가 도시되어 있다. 상기 도 18의 동작에서는 리후레시플랙신호(RFG)가 노멀플랙신호(NFG)보다 선행했지만, 이 실시예의 타이밍차트에서는 그와 반대로 노멀플랙신호(NFG)가 리후레시플랙신호(RFG)보다도 빨리 시작한 경우를 도시하고 있다. 특히, 페이지리드 중에 리후레시플랙신호(RFG)가 시작한 경우를 상정하고 있다.
페이지리드사이클이 종료할 때까지 노멀플랙신호(NFG), 노멀동작액티브신호(NACT)는 계속되고 있으므로, 리후레시플랙신호(RFG)가 도중에 시작되어도 리후레시동작액티브신호(RACT)가 시작되는 일은 없다. 시각(t3)에서 로어드레스(AR0)가 변화하면, 노멀플랙신호(NFG), 노멀동작액티브신호(NACT)가 리셋된다. 그 후, 노멀플랙신호(NFG)는 다시 세트되지만, 리후레시플랙신호(RFG)가 작용하고 있으므로 노멀동작액티브신호(NACT)는 출력되지 않고, 리후레시동작액티브신호(RACT)가 출력되고 리후레시동작이 개시된다.
상기 리후레시동작액티브신호(RACT)에 의해 리후레시동작개시 후, 리후레시동작종료신호(REND)가 출력되고, 리후레시가 충분히 실시된 시점에서 리후레시플랙신호(RFG), 리후레시동작액티브신호(RACT)가 리셋된다. 그 후,리후레시플랙신호(RFG)의 리셋과 노멀플랙신호(NFG)가 작용하고 있는 것을 받아, 노멀동작액티브신호(NACT)가 시작되고, 상기와 동일하게 하여 리드동작이 실시된다. 이것에 의해 리후레시은폐를 하면서 페이지리드모드를 실현할 수 있다. 이러한 동작은 페이지라이트사이클에 관해서도 동일하므로, 타이밍차트 및 설명은 생략한다.
이 실시예에서는 완전형 의사SRAM에서 페이지모드실현을 위한 구조가 도시되어 있다. 리후레시은폐실현을 위한 타임멀티플렉스방식 및 페이지모드실현을 위한 어드레스천이검출회로(ATD)의 2계통분할(로어드레스천이검출회로(ATDR), 컬럼어드레스천이검출회로(ATDC))에 의해 완전형 의사SRAM에서 페이지모드가 실현가능해 진다.
이 실시예에서는 상기와 같이 리후레시은폐수단을 가지므로써 외부로부터의 리후레시요구를 필요로 하지 않으므로 SRAM인터페이스와 호환성을 갖게 할 수 있다. 또한 페이지모드에 의해 고속액세스가 가능해진다. 예를 들면, 0.18㎛프로세스에서 형성되는 다이나믹형RAM의 통상사이클은 70ns정도이지만, 페이지모드에서는 25ns를 실현가능하게 된다. 즉, 통상사이클에서는 워드선(WL)을 활성화시킬 필요가 있기때문에 액세스에 시간이 걸리지만, 페이지모드에서는 워드선이 이미 활성화된 상태에서 컬럼선택신호(YS)를 전환하여 액세스하기 위해 상기와 같은 고속화가 가능해지는 것이다.
이 실시예의 의사스타틱형 RAM은 SRAM호환인터페이스를 가지므로써, SRAM의 대체메모리로 이용할 수 있다. 또한, 페이지모드의 실현에 의해 칩외부에 대한 데이터전송속도를 향상시킬 수 있다.
도 22에는 상기 도 4 중의 로계패스타이밍생성회로(TIMGENR)의 다른 하나의 실시예의 블럭도가 도시되어 있다. 즉, 상기 도 5의 실시예의 변형예 1이 도시되어 있다. 상기 도 5에 도시된 로계패스타이밍생성회로(TIMGENR)에서는 상기 도 18 ~ 도 21에 도시하는 타이밍도에서 알 수 있듯이 페이지사이클의 전후에 리후레시는 가능하지만, 페이지사이클중은 리후레시가 불가능하다. 그 때문에, 페이지사이클이 오래 지속하면 리후레시가 불가능한 경우가 생긴다.
상기와 같은 페이지사이클 중에 리후레시가 불가능한 문제를 회피하는 하나의 수단으로 일정기간별로 반드시 로어드레스 또는 페이지어드레스 이외의 컬럼어드레스를 변화시키도록 하는 방법을 생각해볼 수 있다. 또 하나의 수단으로 어떤 일정기간이 지나면 그 이후의 최초의 액세스에서는 페이지어드레스만이 변화했다고 해도 통상의 액세스시간을 요하는 방식을 생각할 수 있다.
이 실시예의 로계패스타이밍생성회로(TIMGENR)는 후자의 방식을 실현하는 것이다. 노멀플랙신호(NFG)에서 타이머(TIM1US)를 기동시킨다. 그 때문에 노멀플랙신호(NFG)의 시작에서 원샷펄스생성회로(PULGEN5)에 의해 원샷펄스를 생성하고 래치회로의 신호(TIMEN)를 세트한다.
타이머(TIM1US)를 만약 1㎲의 타이머라 하면, 신호(TIMEN)를 세트후 1㎲가 지나면 타이머신호(TIMENDB)가 출력되고 신호(TIMEN)가 리셋된다. 신호(TIMEN)가 리셋된 후, 동작종료신호(RWEND)가 출력되면, 노멀동작플랫생성회로(NGEN)에 입력되고 노멀플랙신호(NFG)를 리셋한다. 노멀플랙신호(NFG)가 리셋되면 노멀동작액티브신호(NACT), 워드선(WL)이 리셋되고, 페이지모드가 해제된다.
노멀플랙신호(NFG)는 리셋 후, 다시 세트되므로, 리후레시플랙신호(RFG)가 작용하고 있으면 리후레시동작실시 후, 노멀동작액티브신호(NACT)가 시작되고, 상기 사이클의 어드레스에 대응한 워드선(WL)이 시작되며 노멀동작이 실시된다. 1㎲보다도 전에 노멀플랙신호(NFG)가 끝난 경우는 원샷펄스생성회로(PULGEN4)에 의해 원샷펄스를 생성하고 신호(TIMEN)를 리셋하고 타이머출력신호(TIMENDB)가 출력되지 않게 한다.
신호(RWEND)는 컬럼어드레스천이검출신호(ATDCOUT) 및 로어드레스천이검출신호(ATDROUT)을 마치고나서 판독 및 기록동작이 종료하는 타이밍에서 생성되는 신호이고, 페이지사이클과 노멀사이클에서의 타이밍차는 컬럼어드레스천이검출신호(ATDCOUT)이 끝날 때에 신호(RG) = 하이레벨이면 페이지사이클, 로레벨이면 노멀사이클로 구별을 짓는다.
도 23에는 상기 도 22의 로계패스타이밍생성회로(TIMGENR)를 이용한 페이지리드동작을 설명하기 위한 타이밍도가 도시되어 있다. 동 도에서는 노멀플랙신호(NFG)가 리후레시플랙신호(RFG)보다도 빨리 시작된 경우를 도시하고 있다. 특히, 페이지리드 중에 리후레시플랙신호(RFG)가 시작된 경우를 상정하고 있다.
페이지모드가 시작되고나서 1㎲가 지났기 때문에, 타이머출력(TIMENDB)이 출력되고 신호(TIMEN)가 불가능해진다. 신호(TIMEN)가 불가능해진 후, 신호(RWEND)가 출력되면, 노멀플랙신호(NFG)가 리셋되고 노멀동작액티브신호(NACT), 워드선(WL)이끝나고 페이지모드가 해제된다. 노멀플랙신호(NFG)는 컬럼어드레스천이검출신호(ATDCOUT)에 의해 다시 세트된다.
노멀플랙신호(NFG)가 리셋되었을 때, 리후레시플랙신호(RFG)가 시작되므로, 리후레시동작액티브신호(RACT)가 시작되고, 리후레시동작을 실행한다. 그 후, 리후레시동작종료신호(REND)에 의해 리후레시플랙신호(RFG), 리후레시동작액티브신호(RACT)가 끝나고, 리후레시동작이 종료된다. 그와 함께 노멀플랙신호(NFG)가 시작되므로 노멀동작액티브신호(NACT), 워드선(WL)이 시작되고 통상의 액세스시간이 요구되는 리드동작이 실행된다. 페이지리드사이클이 오래 지속된 경우라도 어떤 일정기간이 지나면 노멀플랙신호(NFG)가 끝나고 리후레시동작이 끼어들 수 있다. 단, 어떤 일정기간마다 통상의 액세스시간을 필요로 한다.
도 24에는 이 발명에 관한 반도체기억장치의 다른 하나의 실시예의 블럭도가 도시되어 있다. 이 실시예는 상기 도 4의 제 1 변형예이고, 도 4의 실시예에 대해 입출력버퍼(IOBF)전에 레지스터(REG)가 설치된다. 이 레지스터(REG)는 (페이지사이즈) ×(I/O 버스폭)에 대응한 비트수가 된다. 이러한 레지스터(REG)를 추가하므로써 프리페치동작이 가능해진다. 즉, 프리페치동작은 1회의 액세스로 페이지사이즈분의 데이터를 한번에 판독하여 레지스터(REG)에 축적해두는 방식이다.
도 25에는 상기 도 24의 실시예회로 동작의 일례를 설명하기 위한 타이밍도가 도시되어 있다. 동 도는 이 발명에 관한 페이지리드타이밍차트가 도시되어 있다. 시각(t0)에서 상기와 동일하게 외부어드레스가 변화하면, 그 변화를 받아 로어드레스천이검출회로(ATDR) 및 컬럼어드레스천이검출회로(ATDC)의 각각의검출신호(ATDROUT) 및 (ATDCOUT)가 출력된다.
로어드레스천이검출신호(ATDROUT)는 로계패스타이밍생성회로(TIMGENR)의 노멀동작플랙생성회로(NGEN)에 입력되고 노멀플랙신호(NFG), 노멀동작액티브신호(NACT)가 리셋된다. 그 후, 노멀플랙신호(NFG)가 다시 세트된다.
리후레시타이머(REFTIM)에서 출력신호(TIMOUT)가 출력되면 이러한 출력신호(TIMOUT)는 로계패스타이밍생성회로(TIMGENR)의 리후레시동작플랙생성회로(RGEN)에 입력되고 리후레시플랙신호(RFG)가 세트된다. 이 타이밍차트에서는 노멀플랙신호(NFG)보다도 리후레시플랙신호(RFG)가 빨리 시작되므로 리후레시동작액티브신호(RACT)가 출력된다.
리후레시동작액티브신호(RACT)의 출력을 받고, 메모리회로(MC)의 워드선(WL)이 시작되고 리후레시동작이 실행된다. 또, 리후레시동작액티브신호(RACT)에서 상기와 동일하게 리후레시동작종료신호(REND)가 생성되고 그 출력을 받아 리후레시플랙신호(RFG), 리후레시동작액티브신호(RACT), 메모리회로(MC)의 워드선(WL)이 리셋되고 비트선(BL)이 이퀄라이즈된다.
리후레시동작액티브신호(RACT)가 끝나면, 노멀플랙신호(NFG)의 출력을 받아 노멀동작액티브신호(NACT)가 시작된다. 노멀동작액티브신호(NACT)의 출력을 받아, 메모리회로(MC)의 워드선(WL)이 시작된다. 또, 신호(RG)가 시작되고 컬럼선택신호(YS)가 선택되고, 데이터(Dout(00) ~ Dout(03))가 판독되어 레지스터(REG)에 래치된다. 또한, Dout(00)는 외부로 출력된다. 이 때, 페이지사이즈는 4워드로 하고 있다.
시각(t1)에 컬럼어드레스(페이지어드레스)만이 변화하면, 컬럼어드레스천이검출신호(ATDCOUT)만이 출력된다. 이 컬럼어드레스천이검출신호(ATDCOUT)의 시작에서 노멀플랙신호(NFG)가 리셋된다. 상기 컬럼어드레스천이검출신호(ATDCOUT)의 시작에서 컬럼어드레스(AC1)에 대응한 레지스터(REG)로 액세스가 발생하고 Dout(01)가 외부로 출력된다.
시각(t2)에 다시 컬럼어드레스(페이지어드레스)만이 변화하면, 전동작과 동일하게 컬럼어드레스(AC2)에 대응한 레지스터(REG)로의 액세스가 발생하고 데이터(Dout(02))가 외부로 출력된다. 시각(t3)에 로어드레스(AR0)가 변화하면, 노멀플랙신호(NFG), 노멀동작액티브신호(NACT)가 세트되고 변화 후의 어드레스에 대응한 메모리회로(MC)의 워드선(WL)이 시작된다. 이렇게 하여 리후레시를 은폐하면서 페이지리드모드를 실현할 수 있다. 그리고 이 실시예에서는 페이지리드기간은 메모리회로(MC)의 워드선(WL)을 시작하고 있지않으므로 리후레시가 가능하다. 그러므로 상기 도 4의 실시예에서 발생한 페이지사이클이 오래 지속되면 리후레시가 불가능한 상황을 회피할 수 있다.
이 실시예에서는 8워드페이지, ×16비트의 I/O인 경우, 8 ×16 = 128비트의 레지스터(REG)가 필요하고 또한, 8워드 동시 판독을 위해 메인앰프에서 출력레지스터(REG)까지의 데이터선 갯수가 8배가 되는 것이다. 또, 페이지라이트를 실현하는 경우는 도 4의 실시예에서 실현한 도 19, 도 20과 동일한 동작으로 행할 수 있다. 또는 레지스터(REG)에 라이트데이터를 저장해두고, 라이트백기간을 설치하여 한번에 메모리셀로 기록하게 해도 좋다. 또는 라이트전용 레지스터(REG)를 설치하고 Late Write방식, 즉, 상기 사이클의 라이트데이터를 레지스터(REG)에 저장해두고 다음 라이트사이클에서 메모리셀로 기록하게 하는 것도 괜찮다.
도 26에는 이 발명에 관한 반도체기억장치의 또 다른 하나의 실시예의 블럭도가 도시되어 있다. 이 실시예는 상기 도 4의 제 2 변형예이고, 도 4의 실시예에 대해 입출력버퍼(IOBF) 전에 레지스터(RFG) 및 컬럼 어드레스 래치회로(CAL) 뒤에 컬럼어드레스카운터(CACNT)가 설치된다. 이 실시예에서도 레지스터(REG)의 비트수는 (페이지사이즈) ×(I/O버스폭)이다. 컬럼어드레스카운터(CACNT)는 페이지사이즈분의 어드레스를 카운트한다. 이 실시예에서는 1회의 액세스로 컬럼어드레스카운터(CACNT)를 이용하여 컬럼선택신호(YS)를 페이지사이즈분 액세스하고 판독된 데이터를 레지스터(REG)에 저장하게 하는 것이다.
도 27에는 상기 도 26의 실시예회로의 동작의 일례를 설명하기 위한 타이밍도가 도시되어 있다. 동 도는 이 발명에 관한 페이지리드타이밍차트가 도시되어 있다. 시각(t0)에서 상기와 동일하게 외부어드레스가 변화하면, 그 변화를 받아 로어드레스천이검출회로(ATDR) 및 컬럼어드레스천이검출회로(ATDC)의 각각의 검출신호(ATDROUT) 및 (ATDCOUT)가 출력된다. 상기 로어드레스천이검출신호(ATDROUT)는 로계패스타이밍생성회로(TIMGENR)의 노멀동작플랙생성회로(NGEN)에 입력되고, 노멀플랙신호(NFG), 노멀동작액티브신호(NACT)가 리셋된다. 그 후, 노멀플랙신호(NFG)가 다시 세트된다.
리후레시타이머(REFTIM)에서 출력신호(TIMOUT)가 출력되면, 이러한출력신호(TIMOUT)가 로게패스타이밍생성회로(TIMGENR)의 리후레시동작플랙생성회로(RGEN)에 입력되고 리후레시플랙신호(RFG)가 세트된다. 이 타이밍차트에서는 노멀플랙신호(NFG)보다도 리후레시플랙신호(RFG)가 빨리 시작되므로 리후레시동작액티브신호(RACT)가 출력된다.
상기 리후레시동작액티브신호(RACT)의 출력을 받아, 메모리회로(MC)의 워드선(WL)이 시작되고 리후레시동작이 실행된다. 또, 리후레시동작액티브신호(RACT)에서 상기와 동일하게 리후레시동작종료신호(REND)가 생성되고, 그 출력을 받아 리후레시플랙신호(RFG), 리후레시동작액티브신호(RACT), 워드선(WL)이 리셋되고 비트선(BL)이 이퀄라이즈된다.
상기 리후레시동작액티브신호(RACT)가 시작되면, 노멀플랙신호(NFG)의 출력을 받아 노멀동작액티브신호(NACT)가 시작된다. 노멀동작액티브신호(NACT)의 출력을 받아 메모리회로(MC)의 워드선(WL)이 시작된다. 또, 신호(RG)가 시작되고 컬럼선택신호(YS)가 선택되어 데이터(Dout(00))가 판독된다. 또한 그 데이터는 레지스터(REG)에 래치해둔다. 그 후, 컬럼어드레스카운터(CACNT)에 의해 컬럼어드레스가 페이지사이즈분 카운트업되고 그에 대응한 컬럼선택신호(YS)가 차례차례로 선택되어 데이터(Dout(01) ~ Dout(03))까지 판독되고 레지스터(REG)에 래치된다. 이 때, 페이지사이즈는 4워드로 되어 있다.
상기에서 판독 후, 노멀플랙신호(NFG)가 리셋되고, 노멀동작액티브신호(NACT), 워드선(WL)이 시작된다. 시각(t1)에 컬럼어드레스(페이지어드레스)만이 변화하면, 컬럼어드레스천이검출신호(ATDCOUT)만이 출력된다. 컬럼어드레스천이검출신호(ATDCOUT)가 마치고나서 컬럼어드레스(AC1)에 대응한 레지스터(REG)로으 액세스가 발생하고 데이터(Dout(01))가 외부로 출력된다. 시각(t2)에 다시 컬럼어드레스(페이지어드레스)만이 변화하면, 전동작과 동일하게 컬럼어드레스(AC2)에 대응한 레지스터(REG)로의 액세스가 발생하고 데이터(Dout(02))가 외부로 출력된다.
시각(t3)에 로어드레스(AR0)가 변화하면, 노멀플랙신호(NFG), 노멀동작액티브신호(NACT)가 세트되고, 변화 후의 어드레스에 대응한 워드선(WL)이 시작된다. 이에 의해 리후레시를 은폐하면서 페이지리드모드를 실현할 수 있다. 페이지리드기간은 메모리회로(MC)의 워드선(WL)을 시작하고 있지 않으므로 리후레시가 가능하다. 그 때문에 도 4의 실시예에서 페이지사이클이 오래 지속되면 리후레시가 불가능한 상황을 회피할 수 있다. 단, 8워드페이지, ×16비트의 I/O제품의 경우, 8 ×16 = 128비트의 레지스터(REG)가 필요해진다. 또, 시각(t2)까지 페이지사이즈분의 데이터를 레지스터(REG)에 축적해 두지 않으면 안되므로, 페이지사이클(t1 ~ t2) 또는 퍼스트액세스(t0 ~ t1)가 늦어진다.
페이지라이트를 실현하는 경우는 도 4의 실시예에 대응한 도 19, 도 20에 도시된 페이지라이트동작을 동일하게 실시할 수 있다. 또는 레지스터(REG)에 라이트데이터를 저장해 두고, 라이트백시간을 설치하고, 1번에 또는 카운터를 이용하여 수차 메모리셀에 기록한다. 또는 라이트전용의 레지스터(REG)를 설치하고 Late Write 방식, 즉 상기 사이클의 라이트데이터를 레지스터(REG)에 저장하고, 다음 라이트사이클에서 메모리셀로 기록하도록 해도 좋다.
도 28에는 이 발명에 관한 반도체기억장치의 또다른 하나의 실시예의 블럭도가 도시되어 있다. 이 실시예는 상기 도 4의 제 3 변형예이고, 입출력버퍼(IOBF)전에 레지스터(REG) 및 컬럼 어드레스 래치회로(CAL) 뒤에 페이지플랙레지스터(PFGR), 컬럼어드레스카운터(CACNT)가 설치된다. 레지스터(REG)의 비트수는 (페이지사이즈) ×(I/O버스폭)이다. 페이지플랙레지스터(PFGR)의 비트수는 페이지사이즈분이다. 컬럼어드레스카운터(CACNT)는 페이지사이즈분의 어드레스를 카운트한다.
페이지모드 시의 최초의 액세스에서는 통상의 메모리액세스를 실시한다. 동시에 그 때의 외부페이지어드레스의 데이터가 판독된 것을 도시하는 플랙을 세트한다. 그 플랙을 상기 페이지플랙레지스터(PFGR)에 유지한다. 상기 페이지어드레스이외에 대응하는 플랙은 모두 리셋된다. 또, 그 때의 판독데이터는 레지스터(REG)에 유지된다.
이후의 페이지액세스시는 외부 페이지어드레스입력시에 그 어드레스에 대응한 페이지플랙레지스터(PFGR)내의 플랙을 체크하고, 리셋되어 있으면, 통상의 메모리액세스를 실시하고 동시에 그 때의 외부페이지어드레스에 대응하는 플랙을 세트하고 페이지플랙레지스터(PFGR)에 그 때의 판독데이터를 레지스터(REG)에 유지한다. 플랙이 세트되어 있는 경우는 레지스터(REG)에 액세스하고 레지스터(REG)내의 데이터를 판독한다. 동시에 컬럼어드레스카운터(CACNT)에서 외부입력의 페이지어드레스를 카운트업하고 카운트업된 어드레스의 플랙을 다시 체크하고 리셋되어 있는 플랙에 이를 때까지 카운트업을 계속한다.
리셋된 플랙에 있었던 경우는, 리셋플랙에 대응한 어드레스에 대해, 통상의 메모리액세스를 실시하고 동시에 그 페이지어드레스에 대응한 플랙을 페이지플랙레지스터(PFGR)에 세트하고 또, 판독데이터를 레지스터(REG)에 유지한다. 모든 페이지 어드레스에 대응하는 플랙이 세트되어 있는 경우는 어떠한 실시도 하지 않는다.
도 29에는 상기 도 28의 실시예회로 동작의 일례를 설명하기 위한 타이밍도가 도시되어 있다. 동 도는 페이지리드타이밍차트의 예가 도시되어 있다. 시각(t0)에서 외부어드레스가 변화하면, 그 변화를 받아 로어드레스천이검출회로(ATDR) 및 컬럼어드레스천이검출회로(ATDC)의 각각에서 출력신호(ATDROUT) 및 (ATDCOUT)가 출력된다. 상기 로어드레스천이검출신호(ATDROUT)는 로계패스타이밍생성회로(TIMGENR)의 노멀동작플랙생성회로(NGEN)에 입력되고 노멀플랙신호(NFG), 노멀동작액티브신호(NACT)가 리셋된다. 그 후, 노멀플랙신호(NFG)가 다시 세트된다.
리후레시타이머(REFTIM)에서 출력(TIMOUT)이 출력되면, 이러한 출력신호(TIMOUT)가 로계패스타이밍생성회로(TIMGENR)의 리후레시동작플랙생성회로(RGEN)에 입력되고, 리후레시플랙신호(RFG)가 세트된다. 이 타이밍차트에서는 노멀플랙신호(NFG)보다도 리후레시플랙신호(RFG)가 빨리 시작되므로, 리후레시동작액티브신호(RACT)가 출력된다.
상기 리후레시동작액티브신호(RACT)의 출력을 받아 워드선(WL)이 시작되고 리후레시동작이 실행된다. 또, 리후레시동작액티브신호(RACT)에서 리후레시동작종료신호(REND)가 생성되고, 그 출력을 받아 리후레시플랙신호(RFG), 리후레시동작액티브신호(RACT), 워드선(WL)이 리셋되고 비트선(BL)이 이퀄라이즈된다.
리후레시동작액티브신호(RACT)가 끝나면, 노멀플랙신호(NFG)의 출력을 받아 노멀동작액티브신호(NACT)가 시작된다. 이러한 노멀동작액티브신호(NACT)의 출력을 받아 워드선(WL)이 시작된다. 또, 신호(RG)가 시작되고 컬럼선택신호(YS)가 선택되어 데이터(Dout(00))가 판독된다. 또한 그 데이터는 레지스터(REG)에 래치해둔다. 동시에 상기 사이클의 외부입력페이지어드레스(AC0)에 대응하는 플랙을 세트하고 페이지플랙레지스터(PFGR)에 래치해둔다. 또한 그 외의 페이지어드레스(AC1 ~ AC3)에 대응하는 플랙을 리셋한다. 이 때의 페이지사이즈는 4워드이다.
시각(t1)에 컬럼어드레스(페이지어드레스)만이 AC1으로 변화하면, AC1에 대응하는 플랙을 체크한다. 리셋되어 있으므로 AC1에 대응한 통상의 메모리셀로의 액세스가 이루어지고 데이터(Dout(01))가 판독된다. 또한 그 데이터는 레지스터(REG)에 래치해둔다. 동시에 어드레스(AC1)에 대응하는 플랙을 세트하고 페이지플랙레지스터(RFGR)에 래치해둔다.
시각(t2)에 다시 컬럼어드레스(페이지어드레스)만이 AC0으로 변화하면 AC0에 대응하는 플랙을 체크한다. 세트되어 있으므로 AC0에 대응한 레지스터(REG)에의 액세스가 발생하고 데이터(Dout(00))가 외부로 출력된다. 동시에 어드레스(AC0)가 카운트업되고 카운트업된 어드레스(AC1)에 대응하는 플랙을 체크한다. 세트되어 있으므로 다시 어드레스가 카운트업되고 카운트업된 어드레스(AC2)에 대응하는 플랙을 체크한다. 리셋되어 있으므로 어드레스(AC2)에 대응한 통상의 메모리셀에의 액세스가 이루어지고 판독된 데이터(Dout(02))는 레지스터(REG)에 래치된다. 동시에 어드레스(AC2)에 대응하는 플랙을 세트하고 페이지플랙레지스터(PFGR)에 래치해둔다.
시각(t3)에 로어드레스(AR0)가 변화하면 노멀플랙신호(NFG), 노멀동작액티브신호(NACT)가 세트되고 변화후의 어드레스에 대응한 워드선(WL)이 시작된다. 이에 의해 리후레시를 은폐하면서 페이지리드모드를 실현하고 있다. 페이지사이즈분의 페이지사이클이 종료되면, 워드선(WL)을 시작할 수 있다. 즉, 페이지리드기간이 오래 계속되어도 페이지사이즈분의 페이지사이클수 이후는 워드선(WL)을 시작하여 리후레시가 가능하다. 그 때문에 도 4의 실시예에 있어서 페이지사이클이 오래 계속되면 리후레시가 불가능한 상황을 회피할 수 있다.
단, 8워드페이지, ×16비트 I/O제품의 경우, 8 ×16 = 128비트의 레지스터(REG) 및 8비트의 페이지플랙레지스터(PFGR), 컬럼어드레스카운터(CACNT)가 필요하다. 또, 페이지사이즈분의 페이지사이클이 종료될 때까지 리후레시는 불가능하므로 페이지사이즈분의 페이지사이클이 리후레시주기보다 길어지지 않도록 한다. 또는 리후레시주기보다 페이지사이클이 길어지는 경우는 일정기간별로 반드시 로어드레스 또는 페이지어드레스 이외의 컬럼어드레스를 변화시키는 사양으로 하든지, 어떤 일정한 기간이 지나면 그 이후의 최초의 액세스에서는 페이지어드레스만이 변화했다고 해도 통상의 액세스시간을 요하는 방식으로 하므로써 이러한 문제를 회피할 수 있다. 후자의 방식에 관해서는 도 22에 도시하는 타이머(TIM1US)를 이용하여 실현할 수 있다.
페이지라이트를 실현하는 경우는 상기 도 4의 블럭도에서 실현한 도 19, 도 20에 도시되는 타이밍차트와 동일한 동작으로 행할 수 있다. 또는 레지스터(REG)에라이트데이터를 저장해 두고 라이트백기간을 설치하고 1번에 또는 카운터를 이용하여 수차 메모리셀에 기록한다. 또는 라이트전용의 레지스터(REG)를 설치하고 Late Write방식, 즉 상기 사이클의 라이트데이터를 REG에 저장해두고, 다음 라이트사이클에서 메모리셀로 기록하는 방식으로 기록하게 해도 괜찮다.
도 30에는 상기 도 4의 실시예 동작의 다른 일례를 설명하기 위한 타이밍도가 도시되어 있다. 이 실시예는 상기 도 4의 제 4 변형예에 대응하고 외부에서 클록신호(CLK)가 입력된다. 즉, 도 4의 실시예에 있어서, 클록(CLK)의 시작에서 어드레스를 수습한다. 내부동작의 시동은 어드레스천이검출회로(ATD)를 이용해도 좋지만, 전 사이클에 수습한 어드레스를 내부에서 래치해두고 상기 사이클에서의 어드레스 수습시에 래치되어 있는 어드레스와 비교하여 양자가 다르면 시동하는 방법으로도 좋다.
시각(t0)에서 외부어드레스가 클록의 시작에서 내부로 수습되면 내부에서 래치되어 있던 어드레스와 비교하여 다르면 그것을 받아 로어드레스비교기(RCMP) 및 컬럼어드레스비교기(CCMP)의 각각에서 출력신호(RCMPOUT) 및 (CCMPOUT)가 출력된다. 상기 출력신호(RCMPOUT, CCMOUT)는 각각 도 18에서 어드레스천이검출신호(ATDROUT, ATDCOUT)에 대응하고 있다. 상기 출력신호(RCMPOUT)는 로계패스타이밍생성회로(TIMGENR)의 노멀동작플랙생성회로(NGEN)에 입력되고 노멀플랙신호(NFG), 노멀동작액티브신호(NACT)가 리셋된다. 그 후, 노멀플랙신호(NFG)가 다시 세트된다.
리후레세타이머(REFTIM)로부터의 출력신호(TIMOUT)가 출력되면 이러한 출력신호(TIMOUT)가 로계패스타이밍생성회로(TIMGENR)의 리후레시동작플랙생성회로(RGEN)에 입력되고 리후레시플랙신호(RFG)가 세트된다. 이 타이밍차트에서는 노멀플랙신호(NFG)보다도 리후레시플랙신호(RFG)가 빨리 시작되므로 리후레시동작액티브신호(RACT)가 출력된다. 리후레시동작액티브신호(RACT)의 출력신호를 받아 워드선(WL)이 시작되고 리후레시동작이 실행된다.
상기 리후레시동작액티브신호(RACT)에서 리후레시동작종료신호(REND)가 생성되고 그 출력을 받아 리후레시플랙신호(RFG), 리후레시동작액티브신호(RACT), 워드선(WL)이 리셋되어 비트선(BL)이 이퀄라이즈된다. 리후레시동작액티브신호(RACT)가 시작되면, 노멀플랙신호(NFG)의 출력을 받아 노멀동작액티브신호(NACT)가 시작된다. 이러한 노멀동작액티브신호(NACT)의 출력을 받아 워드선(WL)이 시작된다. 또, 신호(RG)가 시작되고 컬럼선택신호(YS)가 선택되어 데이터(Dout(00))가 판독된다.
시각(t1) 전에 컬럼어드레스(페이지어드레스)만이 AC1으로 변화하면, 시각(t1)에서의 클록 시작에서 어드레스가 내부로 들어오고 컬럼어드레스비교출력신호(CCMPOUT)만이 출력된다. 신호(RG)가 시작되고 있으므로 컬럼어드레스비교출력신호(CCMPOUT)는 컬럼계패스타이밍생성회로(TIMGENC1)에 입력되고, 컬럼계회로를 다시 동작시킨다. 이에 의해 어드레스(AC1)에 대응한 컬럼선택신호(YS)가 선택되고 데이터(Dout(01))가 판독된다.
시각(t2)전에 다시 컬럼어드레스(페이지어드레스)만이 AC2로 변화하면 전동작과 동일하게 시각(t2) 후에 어드레스(AC2)에 대응한 컬럼선택신호(YS)가 선택되고 데이터(Dout(02))가 판독된다. 시각(t3)전에 로어드레스(AR0)가 AR1로 변화하면, 시각(t3)에서의 클록 시작에서 어드레스가 내부로 수습되고 로어드레스비교출력신호(RCMPOUT)가 출력된다. 그 결과, 노멀플랙신호(NFG), 노멀동작액티브신호(NACT)가 리셋되고 다시 세트되어 변화 후의 어드레스에 대응한 워드선(WL)이 시작된다. 이에 의해 리후레시를 은폐하면서 페이지리드모드를 실현할 수 있다.
페이지라이트의 경우는 상기 도 4의 실시예에 있어서 페이지라이트(도 19, 도 20)와 동일하게 실시할 수 있으므로 설명은 생략한다. 상기 클록신호(CLK)대신에 로어드레스스트로브신호(RAS), 컬럼어드레스스트로브신호(CAS)를 이용해도 좋다. 또는 CLK 또는 RAS, CAS를 이용한 종래의 싱크로너스(DRAM)와 동일한 인터페이스로 해도 좋다. 또, RAS, CAS를 이용하는 경우는 어드레스는 논멀티플렉스/멀티플렉스 어느 쪽에도 대응할 수 있다. 상기와 같은 클록신호(CLK)와 (RAS)와 (CAS)를 이용하는 어드레스신호를 수습하는 구성은 상기 제 1 실시예와 동일하게 상기 제 1 에서 제 3의 변형예에도 적용하는 것도 가능하다.
도 31에는 이 발명에 관한 반도체기억장치의 하나의 실시예의 실장형태를 설명하기 위한 구성도가 도시되어 있다. 이 실시예는 일반적으로 스택트CSP(Chip Size Package)라 불리는 실장형에 적합하다. 3501은 위에서 본 구성이 도시되고 3502는 단면에서의 구성이 도시되어 있다.
기판(3503)과, 기판(3503)위의 플래시메모리칩(3504)과, 플래시메모리칩(3504)위의 본 발명에 관한 외부에서의 리후레시가 불필요 또는 고속연속액세스에 대응한 DRAM칩(완전의사스타틱형 RAM, 3505)과, 납땜볼(3506)을 갖는다. 단, 본딩와이어에 관해서는 도면이 번잡해지는 것을 피하기 위해 생략하고 있다.
상기 실장에 있어서는 어드레스신호 및 입출력데이터신호에 관해서 플래시메모리와 본 발명을 실현하는 외부로부터의 리후레시가 불필요 또는 고속연속액세스에 대응한 DRAM에 대해 기판상의 동일핀에 접속되어 있다. 즉, 공통되어 있다. 한편, 코맨드신호에 관해서는 플래시메모리와 본 발명을 실현하는 외부로부터의 리후레시가 불필요 또는 고속연속액세스에 대응한 DRAM에 대해 각각 기판상의 다른 핀에 접속되어 있다. 도 3의 시스템에 있어서 상기 두개의 반도체칩(3504)과 (3505)가 하나의 반도체기억장치로 되어 CPU 등과의 시스템의 간소화, 소형화를 가능하게 한다.
도 32에는 이 발명에 관한 반도체기억장치의 다른 하나의 실시예의 실장형태를 설명하기 위한 구성도가 도시되어 있다. 이 실시예는 일반적으로 스택트CSP(Chip Size Package)로 불리는 실장형에 적합하다. 3501은 위에서 본 구성이 도시되고 3602는 단면에서 본 구성이 도시되어 있다.
기판(3603)과, 기판(3603)위의 플래시메모리칩(3604)과, 플래시메모리칩(3604)위의 SRAM칩(3607)과, SRAM칩(3607)위의 본 발명을 실현하는 외부로부터의 리후레시가 불필요 또는 고속연속액세스에 대응한 DRAM칩(3605)과, 납땜볼(3606)을 갖는다. 단, 본딩와이어에 관해서는 도면이 번잡해지는 것을 피하기 위해 생략하고 있다.
SRAM칩(3607)과 본 발명을 실현하는 외부로부터의 리후레시가 불필요 또는 고속연속액세스에 대응한 DRAM칩(3605)이 반대 경우도 있다. 즉, 기판(3603)과, 기판(3603)위의 플래시메모리칩(3604)과, 플래시메모리칩(3604)위의 본 발명을 실현하느 외부로부터의 리후레시가 불필요 또는 고속연속액세스에 대응한 DRAM칩(3605)과, 본 발명을 실현하는 외부로부터의 리후레시가 불필요 또는 고속연속액세스에 대응한 DRAM칩(3605)위의 SRAM칩(3607)과, 납땜볼(3606)을 갖는다.
상기 실장에 있어서, 어드레스신호 및 입출력데이터신호에 관해서는 플래시메모리와 SRAM과 본 발명을 실현하는 외부로부터의 리후레시가 불필요 또는 고속연속액세스에 대응한 DRAM에 대해 기판상의 동일핀에 접속되어 있다. 즉, 공용되어 있다. 한편, 코맨드신호에 관해서는 플래시메모리와 SRAM과 본 발명을 실현하는 외부로부터의 리후레시가 불필요 또는 고속연속액세스에 대응한 DRAM에 대해 각각 기판상의 다른 핀에 접속되어 있다. 또, SRAM과 본 발명을 실현하는 외부로부터의 리후레시가 불필요 또는 고속연속액세스에 대응한 DRAM에 대해 기판상의 동일핀에 접속되어 있지만, 플래시메모리에 대해서는 각각 기판상의 다른 핀에 접속되어 있는 경우도 있다.
상기와 실시예에서 얻을 수 있는 작용효과는 아래와 같다.
(1) 주기적으로 기억정보 유지를 위한 리후레시동작을 필요로 하는 메모리셀에 대해 기억정보의 판독 또는 기록을 하는 메모리동작이 지시되었을 때, 이러한 메모리동작의 앞 또는 뒤에 다른 어드레스지정에 의한 자율적인 리후레시동작을 실시하는 타임멀티플렉스모드를 구비한 의사스타틱형 RAM에, 로계 및 컬럼계 각각의어드레스신호천이검출회로를 포함하고, 컬럼계의 어드레스신호천이검출회로의 어드레스신호천이검출신호에 의해 컬럼계의 어드레스선택동작을 독립적으로 행하는 페이지모드를 설치하므로써 다이나믹형 메모리셀을 이용하여 스타틱형 RAM과 동일하게 사용하기 쉽고, 고속의 메모리사이클시간을 실현할 수 있는 효과를 얻을 수 있다.
(2) 주기적으로 기억정보의 유지를 위한 리후레시동작을 필요로 하는 메모리셀에 대해 기억정보의 판독 또는 기록을 하는 메모리동작과 상기 메모리동작과는 다른 어드레스지정에 의한 리후레시동작이 시간적으로 경합했을 때, 이러한 메모리동작의 앞 또는 뒤에 리후레시동작을 실시하는 타임멀티플렉스모드를 구비한 의사스타틱형 RAM에 로계 및 컬럼계 각각의 어드레스신호천이검출회로를 포함하고 컬럼계의 어드레스신호천이검출회로의 어드레스신호천이검출신호에 의해 컬럼계 어드레스선택동작을 독립적으로 행하는 페이지모드를 설치하므로써, 다이나믹형 메모리셀을 이용하여 스타틱형 RAM과 동등하게 사용하기 편하고 고속의 메모리사이클시간을 실현할 수 있는 효과를 얻을 수 있다.
(3) 상기에 추가하여, 상기 메모리동작의 요구신호와 상기 리후레시동작의 요구신호 중 빠른 쪽을 검출하는 판정회로를 구비하고 이러한 판정회로의 판정출력에 의해 상기 메모리동작과 리후레시동작이 시간적으로 겹치지 않도록 조정을 하므로써 사용하기 쉬운 합리적인 메모리동작을 실현할 수 있는 효과를 얻을 수 있다.
(4) 상기에 추가하여, 상기 메모리동작과 상기 리후레시동작 중, 우선 실행되는 동작기 중에 나중에 실행되는 동작 워드선의 선택동작을 위한 준비동작을 병행하여 실시하므로써, 메모리사이클의 고속화를 도모할 수 있는 효과를 얻을 수 있다.
(5) 상기에 추가하여, 상기 메모리동작과 리후레시동작 중, 우선 실행되는 동작에서의 워드선 리셋동작 및 비트선의 프리차지가 종료된 후에, 나중에 실행되는 동작에서의 워드선 시작을 설정하므로써, 다이나믹형 메모리셀의 기억정보를 유지할 수 있는 효과를 얻을 수 있다.
(6)상기에 추가하여, 상기 페이지모드실행 중에 있어서, 일정기간 경과후에는 리후레시요구에 대응하여 상기 리후레시동작이 끼어드는 것을 가능하게 하므로써, 페이지모드와 리후레시동작의 공존을 실현할 수 있는 효과를 얻을 수 있다.
(7) 상기에 추가하여, 상기 메모리동작에 의해 입출력되는 데이터를 단위로 하여, 복수 데이터분의 기억용량을 갖는 레지스터를 설치하고 상기 메모리동작 1회에 의해 메모리셀과 레지스터간에서 데이터의 수수를 하고, 상기 페이지모드에서는 레지스터의 사이에서 데이터의 판독 또는 기록을 행하도록 하여 그 동안의 상기 리후레시동작을 허가하므로써, 페이지모드와 리후레시동작의 공존을 실현할 수 있는 효과를 얻을 수 있다.
이상 본 발명자에 의해 이루어진 발명을 실시예에 기초하여 구체적으로 설명했지만, 본원발명은 상기 실시예에 한정되는 것은 아니고, 그 요지를 일탈하지 않는 범위내에서 여러가지 변경이 가능한 것은 말할 것도 없다. 예를 들면 메모리어레이는 비트선 방향 및 워드선 방향으로 복수로 분할하고 이러한 분할된 메모리셀어레이에 대응하고 그 어드레스선택회로를 복수개 설치하도록 하는 것이어도 좋다.워드선과 비트선은 메인워드선과 로컬워드선과 같이 계층워드선방식, 비트선도 로컬비트선 및 메인비트선 등과 같이 계층비트선방식을 채용하는 것도 괜찮다.
즉, 공지의 다이나믹형 RAM에 채용되어 있는 소자구조, 회로레이아웃기술을 이용하여 상기 메모리셀어레이 및 그 어드레스선택회로를 구성할 수 있다. 이 실시에와 같이 리후레시은폐 + 페이지모드를 갖는 동기식 의사SRAM, 리후레시은폐 + DRAM인터페이스(어드레스멀티 및 RAS ·CAS제어)를 구성하는 것도 가능하다.
휴대전화 등과 같은 전자장치의 고기능화와 함께 대용량 워크RAM의 수요가 급증하고 있다. 통상, 워크RAM은 비동기SRAM으로 만들어져 있지만, 대용량화에는 적합하지 않다. 그 대체메모리로 대용량의 DRAM이 주목받고 있지만, 리후레시가 필요하고 사용하기에 불편하다. 이 발명에 관한 반도체기억장치는 비동기SRAM과의 호환성을 유지할 수 있고, 상기 플래시메모리와 일체화한 구성으로 하므로써, 전원차단시에서의 불휘발정보기능을 갖는 플래시메모리와의 조합에 의해 여러가지 메모리동작을 발휘할 수 있다. 이 발명은 이러한 DRAM회로를 이용하면서 외부로부터는 SRAM과 동등하게 취급할 수 있는 반도체기억장치로 널리 이용할 수 있다.
본원에 있어서 개시되는 발명 중, 대표적인 것에 의해 얻어진 효과를 간단히 설명하면 아래와 같다. 주기적으로 기억정보의 유지를 위한 리후레시동작을 필요로 하는 메모리셀에 대해 기억정보의 판독 또는 기록을 하는 메모리동작이 지시되었을 때, 이러한 메모리동작의 앞 또는 뒤에 다른 어드레스지정에 의한 자율적인 리후레시동작을 실시하는 타임멀티플렉스모드를 구비한 의사스타틱형 RAM에 로계 및 컬럼계의 각각의 어드레스신호천이검출회로를 포함하고 컬럼계의 어드레스신호천이검출신호에 의해 컬럼계의 어드레스선택동작을 독립적으로 행하는 페이지모드를 설치하므로써, 다이나믹형 메모리셀을 이용하여 스타틱형 RAM과 동등하게 사용하기 쉽고, 고속의 메모리사이클시간을 실현할 수 있다.

Claims (9)

  1. 주기적으로 기억정보의 유지를 위한 리후레시동작을 필요로 하는 메모리셀을 포함하고, 상기 메모리셀에 대해 기억정보의 판독 또는 기록을 하는 메모리동작이 지시되었을 때, 이러한 메모리동작의 앞 또는 뒤에 다른 어드레스지정에 의한 자율적인 리후레시동작을 실시하는 타임멀티플렉스모드와,
    로계 및 컬럼계 각각의 어드레스신호 천이 검출회로를 포함하고, 컬럼계의 어드레스신호 천이 검출회로의 어드레스신호천이검출신호에 의해 컬럼계의 어드레스선택동작을 독립적으로 행하는 페이지모드를 구비하여 이루어지는 것을 특징으로 하는 반도체기억장치.
  2. 주기적으로 기억정보의 유지를 위한 리후레시동작을 필요로 하는 메모리셀을 포함하고 상기 메모리셀에 대해 기억정보의 판독 또는 기록을 행하는 메모리동작과, 상기 메모리동작과는 다른 어드레스지정에 의한 리후레시동작이 시간적으로 경합했을 때, 이러한 메모리동작의 앞 또는 뒤에 리후레시동작을 실시하는 타임멀티모드와,
    로계 및 컬럼계 각각의 어드레스신호천이검출회로를 포함하고, 컬럼계의 어드레스신호천이검출회로의 어드레스신호천이검출신호에 의해 컬럼계의 어드레스선택동작을 독립적으로 행하는 페이지모드를 구비하여 이루어지는 것을 특징으로 하는 반도체기억장치.
  3. 청구항 1 또는 2에 있어서,
    상기 메모리동작의 요구신호와 상기 리후레시동작의 요구신호 중 빠른 쪽을 검출하는 판정회로를 구비하고, 이러한 판정회로의 판정출력에 의해 상기 메모리동작과 리후레시동작이 시간적으로 겹치지 않도록 조정이 이루어지는 것을 특징으로 하는 반도체기억장치.
  4. 청구항 3에 있어서,
    상기 메모리동작과 상기 리후레시동작 중, 우선 실행되는 동작기 중에 나중에 실행되는 동작의 워드선 선택동작을 위한 준비동작이 병행실시되는 것을 특징으로 하는 반도체기억장치.
  5. 청구항 3에 있어서,
    상기 메모리동작과 리후레시동작 중, 우선 실행되는 동작에서의 워드선 리셋동작 및 베트선의 프리차지가 종료된 후에, 나중에 실행되는 동작에서 워드선의 시작이 설정되는 것을 특징으로 하는 반도체기억장치.
  6. 청구항 1에 있어서,
    상기 페이지모드실행 중에 있어서, 일정기간 경과후에 리후레시동작의 요구에 대응하여 리후레시동작이 끼어드는 것을 가능하게 하여 이루어지는 것을 특징으로 하는 반도체기억장치.
  7. 청구항 1에 있어서,
    상기 메모리동작에 의해 입출력되는 데이터를 단위로 하여 복수의 데이터분의 기억용량을 갖는 레지스터를 구비하고 상기 메모리동작 1회에 의해 메모리셀과 레지스터 사이에 데이터의 수수를 하고 상기 페이지모드에서는 레지스터간에 데이터의 판독 또는 기록을 하도록 하고 그 동안의 상기 리후레시동작을 허가하여 이루어지는 것을 특징으로 하는 반도체기억장치.
  8. 정보유지를 위한 리후레시동작을 필요로 하는 메모리셀과,
    로어드레스신호 천이 검출회로와,
    컬럼어드레스신호 천이 검출회로를 구비하고,
    판독동작의 앞 또는 뒤에 상기 리후레시동작이 이루어지고, 상기 판독동작과 리후레시동작이 1메모리사이클내에 이루어지고 상기 컬럼어드레스신호천이검출회로의 출력신호에 기초하여 컬럼어드레스선택동작이 실행되는 반도체기억장치.
  9. 다이나믹메모리셀과,
    로어드레스신호 천이 검출회로와,
    컬럼어드레스신호 천이 검출회로를 구비하고,
    기록동작과 리후레시동작이 1메모리사이클 내에 이루어지고 상기 컬럼어드레스신호 천이 검출회로의 출력신호에 기초하여 컬럼어드레스선택동작을 행하는 페이지모드를 구비한 의사스타틱형 반도체기억장치.
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