JPS6171494A

JPS6171494A - 半導体記憶装置

Info

Publication number: JPS6171494A
Application number: JP59191447A
Authority: JP
Inventors: Yoshiki Kawajiri; 良樹川尻; Ryoichi Hori; 堀　陵一; Kiyoo Ito; 清男伊藤
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1984-09-14
Filing date: 1984-09-14
Publication date: 1986-04-12

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】（発明の利用分野〕本発明は、半導体記憶装置の改良に係り、特に、外部か
らのリフレッシュ（再書込み）動作が不必要なダイナミ
ック型メモリ（ＤＲＡＭ）に関する。

〔発明の背景〕

記憶容量に電荷を蓄積して情報を記憶するダイナミック
型メモリでは、蓄積された電荷がリーク電流等により消
滅するため、数ｍｓごとにリフレッシュ動作を行なう必
要がある。そのためメモリＬＳＩ外部にリフレッシュ制
御用の回路が必要になり、スタティック型メモリに比べ
て使用しにくいという不都合があった。そのためパーソ
ナル・コンピュータやＯＡ機器のような、メモリを多量
に使用しない小形の機器では、特別にリフレッシュ制御
用回路を付加することは不経済であり、使用方法も複雑
となるので、メモリ自体は多少高価でも使いやすいスタ
ティック型メモリ（ＳＲＡＭ）を使用するのが一般的で
あった。

〔発明の目的〕

本発明の目的は、ＳＲＡＭと同様に外部からのリフレッ
シュ制御を不要とし、取扱いが容易で安価とすることが
できるダイナミック型の半導体記憶装置を提供すること
にある。

〔発明の概要〕

本発明の概要は、上記目的を達成するために。

書込み・読出し動作の１サイクルを前半と後半の２つの
時間帯に分け、前半でリフレッシュ動作。

あるいは逆に前半で書込み・読出し動作を、後半でリフ
レッシュ動作を行なわせる構成とするにある。リフレッ
シュ動作を行なう際のアドレス信号は、チップ内部に設
けたアドレスカウンタにより発生する。

〔発明の実施例〕

以下、本発明の実施例を図面により説明する。

第１図（Ａ）は本発明の基本概念を説明するブロック構
成図である。＠において、１はダイナミック動作を行な
うメモリＬＳＩチップ、２は従来技術によるＤＲＡＭの
全体回路を示す従来回路部であり、書込み・読出し、リ
フレッシユ動作などのＤＲＡＭにおいて通常必要な基本
動作を全て行なう機能を有する。３は１サイクルを２つ
の時間帯に分離して、本発明における動作モード切換え
などの全体制御を行なう回路部、４はアドレスカウンタ
である。従来のメモリＬＳＩでは、入力信号が入力され
てから次に入力されるまでの１サイクルで、書込み・読
出し動作あるいはリフレッシュ動作のいずれかの動作を
行なうが１本発明においては、第１図（Ｂ）に示すよう
に、１サイクルをＴ１、Ｔ２の２つの時間帯に分け、前
半のＴ１でリフレッシュ動作、後半のＴ２で書込み・読
出し動作を、あるいは前半のＴ１で書込み・読出し動作
、後半のＴ２でリフレッシュ動作を行なう。このときリ
フレッシュすべきアドレスは、内部に設けられたアドレ
スカウンタ４により指定する構成とすることで、外部か
ら特別にリフレッシュアドレスを指定する必要性をなく
している。即ち、外部からは全くリフレッシュ動作の制
御を行なう必要はない。ここで、Ｔ工とＴ２の動作の切
換えは回路部３により次のように自動的に行なう、まず
。

入−出力線１０′から外部入力信号ｌＯが入力されると
。

直ちにリフレッシュ動作を行なう、アドレスカウンタが
指定するワード線上のメモリセルのリフレッシュが終了
したことを回路部３が検出すると。

回路部２内の各ノードを・プリチャージあるいはディス
チャージして待機状態にする。待機状態になったことを
回路部３が検出すると、再び回路部２を動作状態にし外
部アドレスを取込んで通常の書込みあるいは読出し動作
を行なう０以上はＴ□でリフレッシュ動作、Ｔ２で書込
み・読出し動作を行なう例について述べたが、Ｔ□で書
込み・読出し動作、Ｔ２でリフレッシュ動作を行なう場
合も同様に行なえばよい。第１図構成によれば、外部よ
りリフレッシュアドレスを指定してリフレッシュ動作を
行なう必要がなくなる。即ち、外部からリフレッシュに
関する指示をする必要は全く無く、ＤＲＡＭでありなが
ら、ＳＲＡＭと同様に使用することができる。

第２図は本発明の他の実施例のブロック構成図で、第１
図構成にタイマ回路５を付加したものである。ＤＲＡＭ
では各サイクルごとにリフレッシュを行なう必要はない
０例えば代表的な６４にビットＤＲＡＭを例にとると、
リフレッシュ間隔が２ｍｓ、リフレッシュサイクルが１
２８であるから、１５．６２５μｓ　（２ｍｓ／１２８
）に１回リフレッシュを行なえばよいことになる。即ち
、アドレスカウンタの指定により０番目のワード線上に
接続されるメモリセルのリフレッシュを行ない、１番目
のワード線、２番目のワード線と順次リフレッシュを行
ない、次に０番目のワード線がリフレッシュされるまで
の時間を２ｍｓとするためには各ワード線を１５．６２
５μｓの間隔でリフレッシュすればよい訳である。なお
、ＤＲＡＭのリフレッシュ動作はワード線を活性化する
ことによってそのワード線に接続された全てのメモリセ
ルのリフレッシュが行なわれ、従って、全てのワード線
を活性化することによって全てのメモリセルのリフレッ
シュが行なわれることは周知のとおりである。タイマ回
路５は、このように一定周期（１５，６２５μＳ）ごと
にリフレッシュ・リクエスト・パルスを出力するための
回路である。第２図では、メモリＬＳＩが連続的に動作
状態にある場合は、一定周期に１回、その動作サイクル
の前半でリフレッシュ動作を行ない、後半で書込み・読
出し動作を行なう。

また長時間待機状態の場合にも一定周期でリフレッシュ
動作のみを行なうことができ、第１図構成による場合と
同様に、ＤＲＡＭでありながらＳＲＡＭと同様に取扱う
ことができる。また、第２図構成によれば、リフレッシ
ュ動作の回数が制限されるため消費電力の低減に有効で
ある。さらに。

メモリが外部から長期間アクセスされない場合でも内部
では自動的にリフレッシュされているから、情報が消滅
することはない。

第３図（Ａ）はアドレスが入力されると動作を開始する
メモリＬＳＩに本発明を適用した実施例のブロック構成
図であり、第２図構成に、アドレス入力の変化の検知回
路（以下、Ａ、Ｔ、Ｄ）６を付加したものである。Ａ、
Ｔ、Ｄ６はアドレス入力の変化を検知して、第３１ｆｆ
ｉ　（Ｂ）のように、信号１１を出力する回路であり、
他、の動作は第２図と同じである。第３図構成によれば
、アドレス入力で動作するメモリＬＳＩにおいても、メ
モリＬＳＩ外部にリフレッシュ制御回路が不必要となる
。

、以下本発明を実現するための具体的な実施例回路につ
いて述べる。

第４図は第１図に対応する具体的実施例で（Ａ）は回路
図、（Ｂ）はその各部信号のタイムチャートである。従
来回路部２内の２００はメモリセルアレー、このメモリ
セルアレーを駆動するためのセンスアンプやワード線や
ビット線選択回路及び出力アンプ、データ入力バッファ
等の回路部、２０１は入力信号１０を受けて回路２００
を駆動するタイミングパルスを発生する回路部、２０２
は選択ワード線を指定するためのＸ系アドレスバッファ
回路及び外部入力行アドレス信号１０Ａと内部で発生す
るリフレッシュアドレス２５を切換える回路、２０３は
外部入力列アドレス信号１０Ｂを取込んで選択ビット線
を指定するためのＹ系アドレスバッファ回路及び選択動
作を行なうための複数のタイミングパルス発生回路であ
る。ここで、１０は外部入力信号であり、ＩＯＡはワー
ド線を選択するアドレス信号、１０Ｂはビット線を選択
するアドレス信号であり、この実施例では上に述べたよ
うにＩＯＡを行アドレス信号、ＩＯＢを列アドレス信号
としている。　ＩＯＣはデータ出力である０回路部３内
の３００は１サイクルをリフレッシュ動作の時間帯と１
通常の書込み・読出し動作との時間帯に分離する回路、
３０１はリフレッシュ動作が終了し従来回路部２が待機
状態（プリチャージ終了状態）になったことを検知する
回路、３０２はアドレスカウンタ４の更新を行なうと共
に、リフレッシュ動作時に列選択動作を禁止する回路で
ある。

第４図（Ａ）の動作を、ＣＢ）に示すタイムチャートを
参照しながら説明する。なお、動作はｌサイクルの前半
でリフレッシュ動作、後半で通常動作を行なう場合につ
いて説明するが、逆の場合も同様に行ない得ることはい
うまでもない。まず、入力信号１０を受けて信号２１が
立ち上がり、回路３００に入力され内部信号３１を立ち
下げ、回路２０１が動作し、信号２２で代表される行選
択、即ちワード線選択、動作をするための複数のタイミ
ングパルスを発生し、前に述べたようにワード線を活性
化することにより、そのワード線に接続されたメモリセ
ルのリフレッシュ動作を行なう、リフレッシュすべきワ
ード線の指定はアドレスカウンタ４の出力２５と信号３
３で行なう、リフレッシュ動作が終了すると行選択動作
のための最終パルス信号２ｚが出力される。信号２２の
立ち上がりを検知して次のサイクルにおいて、リフレッ
シュすべきアドレスにアドレスカウンタ４を更新するた
めの信号３５が発生される０回路３００は信号３５の立
ち上がりを検知すると、信号３１を立ち下げ、メモリセ
ルアレイなどの回路２００を待機状態（プリチャージ）
にするプリチャージ開始信号を回路２０１により発生す
る０回路２００が待機状態になったことを、例えばビッ
ト線Ｂｎのレベルが充分′高電位になったことを回路３
０１で検知して、信号３２を出方し再び信号３１を立ち
下げることによって、通常の動作状態にする。この場合
の動作は信号３３が低レベルであり外部アドレスで指定
されるワード線が選択される。

また信号３４は高レベルであり列（ビット＆１）選択動
作を行ないり。ｕｔ　１０　Ｃを出力し通常の書込みあ
るいは読出し動作を行なう１本実施例では、リフレッシ
ュ動作が終了したことを検知してプリチャージ動作を開
始し、またプリチャージが終了したことを検知して通常
動作を開始する方式としてぃるため、誤動作なしに安全
に動作するＤＲＡＭを実現できる。

第５図は第２図に対応する具体的実施例で（Ａ）は回路
図、（Ｂ）、（Ｃ）、（Ｄ）は動作説明用のタイムチャ
ートである０回路構成は基本的には第４図（Ａ）にタイ
マ回路５を付加したものとなっている０回路３００′は
第４図の回路３００と動作が多少異なるが、詳細は後述
説明において明らかにされる。リフレッシュ動作は、タ
イマ回路５から一定周期（１５，６２５μｓ）で出力さ
れる信号３７により制御される。タイマ出力３７はメモ
リＬＳＩの動作時、待機時に関係なく出力される。その
ためメモリＬＳＩの動作状態とタイマ出力３７の関係に
より、動作は、第４図の毎サイクル、にリフレッシュ動
作を行なう場合と異なる。そのため以下の３つの場合に
ついて動作を考える必要がある。第５図（Ｂ）はタイマ
出力３７即ちリフレッシュ指示がメモリＬＳＩの待機状
態から動作状態に移行する過程で出力された場合、（Ｃ
）はメモリＬＳＩの通常動作中に出力された場合、（Ｄ
）はメモリＬＳＩが待機状態にある時に出力された場合
のタイムチャートを示す０次に、各々の動作について説
明する。第５図（Ｂ）の場合は、信号３７がタイマ回路
５から出力されると外部入力信号１０とは無関係に信号
３１を低レベルにし回路２００，２０１を動作させ第４
図と同様にサイクルの前半でリフレッシュ動作、後半で
通常動作を行なう。次に、通常動作中に信号３７がタイ
マ回路５から出力される（Ｃ）の場合は、すでにメモリ
は通常動作を開始しているので、その動作の終了を待っ
てリフレッシュ動作を行なう、ここでは、外部入力信号
１０が待機状態になるのを待ってリフレッシュする例を
示しており、特に外部入力信号ｌＯが直ちに次のサイク
ルの動作を開始する場合を示している。なお、外部入力
信号１０が待機状態をそのまま保持する場合には。

次に述べる（Ｄ）の場合と同様にリフレッシュを行なう
、従って、（Ｃ）においては１次サイクルの前半にリフ
レッシュ動作を行なうため外部入力信号１０が待機状態
になるまで内部回路３０２により信号３７を信号３３の
立ち下がり部まで保持する。後の動作はＣＢ）と同様に
、次のサイクルでまずリフレッシュ動作を行ない、次い
で通常動作を行なう０次に、メモリＬ　Ｓ、　Ｉが待機
状態にある時に信号３７がタイマ回路５から出力される
ＣＤ）の場合は、（Ｂ）と同様にリフレッシュ動作を行
なうが、外部入力信号１０が入力されないためリフレッ
シュ動作のみ行なえばよい。

この第５図実施例によっても、第４図と同様、安全な動
作が得られる。またメモリＬＳＩが、長時間動作状態が
繰返されても、待機状態であっても、一定周期でリフレ
ッシュを行なうことができることから、ＳＲＡＭと全く
同一に扱うことができる。

第６図は第３図（Ａ）に対応する具体的実施例回路図で
、第５図（Ａ）にアドレス入力信号１０Ａの変化検知回
路６を付加したものである。動作は第５図（Ａ）と同じ
で、検知回路６によってアドレス入力信号１０Ａの変化
を検知して、第５図における信号１０の代わりに回路２
０１に入力する。

第６図実施例によれば、外部からメモリの動作を制御す
るためのクロック信号を特別に与えることなく、従って
スタティック型メモリと同様にアドレス信号のみを入力
することによって動作するダイナミック型メモリを提供
できる。

第７図（Ａ）は第４図（Ａ）に対応するさらに詳細な実
施例回路図、ＣＢ）はその動作説明用のタイムチャート
である。第７図（Ａ）において、２はメモリセルアレー
とそれを駆動する従来回路部、３は本発明の中心となる
、１サイクルを２つの時間帯に分離する回路部、４はリ
フレッシュアドレスを指定するアドレスカウンタである
。従来回路部２００内のメモリセルアレー２００Ｇは、
いわゆる折り返しビット線（Ｆ　ｏｌｄａｄ　Ｂ　ｉｔ
　Ｌ　１ｎｅ）として、ビット線対８１〜Ｂ１を有し、
これらのビット線対Ｂ□〜Ｂｎの各々とワード線Ｗ１〜
Ｗ、ｌｌの交点の一方にｌＭＯＳトランジスタからなる
メモリセルＭＣが配置されている。場合によっては、各
ビット線にダミーセルを付加する場合もある。２００Ｆ
はビット線をプリチャージパルス２２Ｂによりプリチャ
ージする回路である。２００ＥはメモリセルＭＣの読出
し信号を例えばダミーセル出力を参照信号として差動増
幅して検知する回路であり、ＭＯＳトランジスタＱ、、
　Ｑ、で構成され、検知回路駆動信号２２Ａの指示によ
り動作する。ワード線選択回路２００Ａは行デコーダ及
びワード線Ｗｉ〜ＷＩｌｌの駆動回路などからなりアド
レスバッファ出力信号２３．２３により１本のワード線
を選択する回路である。ビット線選択回路２００Ｂは列
デコーダ及びビット線選択線Ｙユ〜Ｙｎの駆動回路など
からなり列アドレスバッファ出力信号２４、πにより１
対のビット線を選択する回路である。Ｙグー８回路２０
０Ｈは、各データ線対ごとに設けられた１対のＭＯＳト
ランジスタＱ、、Ｑ、を有し、ビット線対をビット線選
択線Ｙ１〜Ｙ４により入出力線Ｉ１０に接続する回路で
ある。２００　Ｃは出力増幅回路、ＩＯＣはデータ出力
端子、Ｄｉｎはデータ入力端子、２００Ｄはデータ人力
バッファである０回路部２０１は従来のタイミングパル
ス発生回路で、入力信号１０を受け、信号２２Ａ、２２
Ｂ、２２Ｃなどを発生して回路２００を駆動する。　２
０２Ａは、外部より供給される行アドレスＩＯＡと内部
のアドレスカウンタ４から発生するリフレッシュアドレ
ス２５のいずれかを信号２１と３３に従って取り込んで
、内部行アドレス信号２３とその反転信号］を出力する
行アドレスバツフア回路、２０２Ｂは列アドレスＩＯＢ
を信号３４Ａに従って取り込んで内部列アドレス２４と
その反転信号２４を出力する列アドレスバッファ回路、
２０２Ｃは信号３４により列選択動作を行なうタイミン
グパルス発生回路である。回路部３内の回路３００は、
リフレッシュ動作と通常動作との各々の時間帯に分離す
るための回路、回路３０１はビット線８１〜Ｂｎのプリ
チャージが終了したことを検知し信号３２を出力する回
路、回路３０２Ａは信号２１でセットされ信号３２でリ
セットされるフリップフロップであり。

ｉの出力信号３３．３３はアンド回路３０３Ｂ、　３０
３Ｃに入力されリフレッシュ動作時はワード線の選択。

リフレッシュカウンタの更新及びビット線の選択を禁止
し１通常動作時はアドレスカウンタの更新を禁止する回
路である。

以下第７図（Ａ）の回路動作を（Ｂ）に示すタイムチャ
ートを参照しながら説明する。なお、動作は前半の時間
帯でリフレッシュ動作、後半の時間帯で通常動作を行な
う場合について説明する。

まず、外部入力信号１０が動作状態の低レベルになると
、バッファ回路２０１Ａから信号２１、■が出力される
。２１．２１が回路３００に入力され、信号３１が低レ
ベルとなり信号２２Ａ、２２Ｂ、２２Ｇを出力する。

アドレスバッファ回路２０２Ａは、信号２１によりフリ
ップフロップ３０２Ａがセットされ信号３３が高レベル
であるため、リフレッシュアドレス２５、Ｂを取り込ん
で内部リフレッシュアドレス２３、■を発生する。これ
に応答してワード線選択回路２００Ａが動作してワード
線Ｗｉ〜Ｗヨの１本例えばｗｌが選択される。こうして
選択されたワード線Ｗ工に接続された複数のメモリセル
からビット線上に微少信号が読出される。二方、各ビッ
ト線にはダミーセル（図示せず）が設けられており１選
択されたメモリセルと接続するビット線と対をなすビッ
ト線に接続されたダミーセルからワード線選択回路２０
０　Ａで発生するダミーワード線によりビット線上に参
照信号が読出される。その後、信号２２Ａが低レベルに
なり、各検知回路２００Ｅが動作し、各データ線対の微
少信号が差動増幅され、増幅された情報が再びメモリセ
ルに書込まれる。これがリフレッシュ動作である。増幅
が終了すると内部信号２２Ｃにより信号３１は再び高レ
ベルとなり、２０１Ｂ、２０１Ｇ、２０１Ｄ、２０１Ｅ
を待機状態にする。

一方、フリップフロップ３０２Ａから出力される信。

号３３は、リフレッシュアドレスが回路２００Ａに取り
込まれると信号３３と信号２２Ｇで回路３０３Ｂにより
発生する信号３５によりアドレスカウンタ４を更新する
。信号■はアンドゲート３０３　Ｇにより列選択動作を
禁止し行選択動作のみのリフレッシュ動作を行なう。

待機状態になるとプリチャージ信号２２Ｂによりビット
線のプリチャージがはじまる。プリチャージが終了した
ことを回路３０１により検知すると信号３２が出力され
、信号３１は再び低レベルとなりリフレッシュ動作の場
合と同様にワード線が選択されるが取り込まれるアドレ
スは、フリップフロッブ３０２Ａが信号３２によりリセ
ットされているため、■のレベルがリフレッシュ動作時
とは逆転しており、外部アドレスＩＯＡが取り込まれる
。また、３３は低レベルであり、アドレスカウンタ４は
アンドゲート３０３　Ｂにより更新されない。３３は高
レベルであり、信号２２Ｃがアンドゲート３０３Ｃを経
て。

回路２０２　Ｇで代表される列選択動作を行なう回路に
取り込まれて列選択動作を行なう。外部アドレス信号１
０Ｂを信号３４Ａにより取り込み内部アドレス２４．２
４をアドレスバッファ２０２Ｂで発表する。

信号２４．■に応答してビット線選択回路２００Ｂによ
りＹ工〜Ｙｎのうちの１本、例えばＹ工、が選択される
とＭｏＳトランジスタＱ８、Ａ６がオンとなり、データ
線対Ｂ１の信号が人出、カデータ線対工１０に転送され
、増幅器２００Ｃにより増幅され端子１０Ｃに出力デー
タＤ　Ｏｕｔが出力される。その後、入力１０が高レベ
ルの待機状態となり動作は終了する。

第７図実施例によれば、第１図、第４図に述べた実施例
を具体的に実現することができる。

第８図（Ａ）は第７図（Ａ）中の内部アドレス発生回路
２０２Ａの具体的実施例であり、−リフレッシュ動作時
はリフレッシュアドレスカウンタの出力を、通常動作時
は外部入力アドレスＩＯＡを内部アドレス２３、■とし
て出力する回路である。ＡＢは外部アドレスＩＯＡに応
じて信号２１により信号２３′とその反転信号■′を出
力するアドレスバッファ回路である。サイクル前半のリ
フレッシュ動作時は第７図（Ｂ）で明らかなように３３
は高レベル、３３は低レベルであるから、Ｑ１０、Ｑａ
ｚはオフ、Ｑ　Ａ３、Ｑ　Ａ４はオン状態となり、リフ
レッシュアドレス２５、肩が内部アドレス２３、■とじ
て出力される。通常動作時は逆にＱ、□、Ｂａ２がオン
、Ｑ　ａａ、Ｑ　Ａ４がオフとなり、アドレスバッファ
の出力２３′、Ｂ′が内部アドレス２３、爲とじて出力
される。

第８図（Ｂ）はこれまでの実施例中の、リフレッシュ動
作の時間と通常動作の時間を各々の時間帯に分離する回
路３００の具体的実施例である。この動作を第７図（Ｂ
）のタイムチャートを参照して説明する。外部入力１０
が動作状態の低レベルになると■は低レベル、２１は高
レベルとなりＱａｚを通してＱａｓをオン状態として信
号３１を低レベルにし、リフレッシュ動作を開始する０
次にリフレッシュ動作が終了し信号２２Ｇが高レベルに
なると信号３５が高レベルとなりＱ　Ｂａ　−Ｑ　Ｂ４
がオンしＱＢ。がオフとなり、ＱａいＱｅいＱａｔによ
り３１は高レベルとなり、各回路をプリチャージする待
機状態になる。ピッ゛ト線のプリチャージが終了したこ
とを回路３０１により検知すると信号３２が高レベルに
なりＱａｌ。を通してＱａｓ’がオンし再び３１が低レ
ベルになり通常動作を開始する。外部入力信号１０が高
レベルの待機状態になると信号２１が低レベル、２１が
高レベルになり３１は待機状態の高レベルになる。

第８図（Ｃ）は、ビット線ブリ、チャージ終了検知回路
３０１の具体的実施例である。外部入力信号１０が動作
状態の低レベルになると信号五が低レベルになる。リフ
レッシュ動作が終了すると信号２２Ｃが高レベルになり
回路をプリチャージ（図示のノードＡｌ、Ａ４．Ａ５が
低レベル、ノードＡ２゜Ａ３、Ａ６が高レベル、信号３
２が低レベル）する。

その後、ビット線プリチャージパルス２２Ｂが高レベル
になりＱＡＩ、ＱＡ、。を介してノードＡ４が高レベル
となるが、Ａ２が高レベルのため信号３２は出力されな
い。またビット線とＱＡ１いＱＡ１７を介して接続され
るＱＡいＱＡ２のゲートのいずれか一方はビット線が増
幅後であるため低レベルになりオフしている。プリチャ
ージ信号２２Ｂによりビット線（Ｂ１）がプリチャージ
されるとノードＡ１は徐々に高レベルになりＱＡｓがオ
ンしてノードＡ２をディスチャージし信号３２を出力す
る。図において、ＱＡ、、ＱＡ９、Ｑ＾□ｓ、　ＱＡ工
７、ＱＡｌｓ、ＱＡ１゜は、外部入力１０が高レベルの
待機状態でのビット線のプリチャージで終了を検知する
と再び動作状態に入るため、これを禁止するＭｏＳトラ
ンジスタである。

以上述べた第８図（Ａ）、ＣＢ）、（Ｃ）の実施例によ
り、本発明の各回路を具体的に構成でき第９図は第５図
（Ａ）のさらに具体的な実施例回路図である。これは、
第７図（Ａ）にタイマ回路５を付加したもので、それに
伴って回路３００′、回路３０２Ａの動作が第７図（Ａ
）の場合と異なる。

タイマ回路５は一定周期（例えば１５．６２５μｓ）で
信号３７を出力する。信号３７は、メモリＬＳＩが待機
状態にあるか動作状態にあるかに関係なく出力される。

メモリＬＳＩが通常動作状態のとき信号３７が出力され
た場合、直ちにリフレッシュ動作に入らずに、リフレッ
シュを次サイクルの前半で行なわせるよう、メモリＬＳ
Ｉが待機状態になるまで信号３７を遅延して信号３３と
して出力するのが回路３０２Ａである。また、回路３０
２Ａは、メモリＬＳＩが待機状態にあるときに信号４７
がタイマ回路５から出力された場合は、直ちにリフレッ
シュ動作を行なわせるために、信号３７を遅延せずに、
そのまま信号３３として出力する。回路３００′は第７
図（Ａ）と同様に１サイクルをリフレッシュの時間帯と
通常動作の時間帯とに分離する回路であるが、信号３３
が入力された場合のみリフレッシュ動作を行ない、リフ
レッシュ動作中に外部人力１０が入力された場合にのみ
１サイクルの前半でリフレッシュ動作、後半で通常動作
を行なう。メモリＬＳＩが長時間待機状態の場合はリフ
レッシュ動作のみを行なう。

第１０図は第９図中の回路３０２Ａの具体的回路図であ
る。待機状態時（信号２１高レベル）に信号３７がタイ
マ回路から出力された場合は、Ｑｌｍがオンであるから
、信号３７は遅延されずにそのまま信号３３として出力
される。通常動作時（信号■低レベル）の場合は、Ｑｉ
、はオフであるから、待機状態になるまで信号３７は遅
延される。Ｑｉ、は、タイマ回路の動作開始（時間計測
開始、信号３７クリア）信号３５により信号３３をクリ
アするためのＭＯＳトランジスタである。

第１１図は第９図中の回路３００′の具体的回路図であ
る。動作は第８図（Ｂ）に示した回路３００の動作とほ
ぼ同じであるが、異なる点は、リフレッシュ動作を開始
する信号が、タイマ回路の出力信号３７を受けて動作す
る回路３０２Ａの出力信号３３であることである。信号
３３が入力されると、ＭＯＳトランジスタＱ、、　Ｑ、
により信号３１が低レベルとなり、リフレッシュ動作を
開始する。リフレッシュ動作が終了すると、アドレスカ
ウンタ更新信号３５が高レベルとなり、Ｑ２、Ｑ、をオ
フし、信号３１は高レベルの待機状態となり各回路のプ
リチャージを開始する。このリフレッシュ動作中に外部
入力信号１０が入力され、信号２１が高レベル、汀が低
レベルならば、プリチャージ終了を検知して信号３２が
高レベルとなり−Ｑｚｚ、Ｑｉ、がオンし、信号３１を
再び低レベルにし外部アドレスＩＯＡを取り込んで通常
動作を行なう。また、リフレッシュ動作中に外部入力信
号１０が入力されない場合は信号３２は回路３０１より
出力されず、リフレッシュ動作のみを行なう。

以上述べた第９図、第１０図、第１１図の実施例回路に
より、第２図、第５図の実施例を具体的に実現でき、ス
タティック型メモリと同様に動作するダイナミック型メ
モリを提供できる。

第１２図は第６図に対応する具体的実施例回路図で、二
九は、アドレスが入力されるとメモリ動作を開始するメ
モリＬＳＩに本発明を適用した例で、第９図回路に、ア
ドレス入力の変化を検知する回路６を付加したもので、
この検知回路６の出力１１を第９図の入力１０として使
用する点が異なるのみで、他の動作は第９図と全く同じ
である６回路６は、例えば第１３図に示すような、特願
昭５６−１２５１８６号に述べられている技術内容を用
いることができる。第１３図（Ａ）は回路図、（Ｂ）は
動作説・明月のタイムチャートである。アドレス入力は
低レベルから高レベルに変化する場合と、その逆の場合
があるが、同図ではそのいずれも検出する構成となって
いる。

第１３図において、ＩＯＡはアドレス入力、６０１は遅
延回路、６０２は排他的論理和回路、６０３は論理和回
路である。６０１，６０２で構成される回路は、アドレ
スの入力ピン数に対応して複数個設けられるが。

簡単のため省略しである。タイムチャート（Ｂ）を参照
して動作を説明する。アドレス人力１０Ａは遅延回路６
０１によって時間τだけ遅延し、６０４に出力される。

排他的論理和回路は入力が異なるレベルの場合にのみ信
号を出力するから、アドレス人力１０Ａのレベルが変化
する時に、６０５に信号が現われる。信号６０５のパル
ス幅は、はぼτと等しくなるが、この値はそのメモリの
動作速度に応じて適宜室められる。

第１４図（Ａ）は、行アドレスと列アドレスが入力１０
と１２により時分割で取り込まれる、いわゆる、アドレ
スマルチプレックス方式のメモリＬＳＩ（特願昭５６−
２８１０９３号参照）に本発明を適用した実施例回路図
で、（Ｂ）はその要部信号のタイムチャートである０通
常、入力１０をＲＡＳ、１２をＣＡｓと称する６本実施
例でも、行選択動作と列選択動作が１０．１２の２つの
パルスに分離されただけで、動作は第９図と同じである
。即ち、信号１２が入力されて列選択動作を行なうわけ
であるが、そのときリフレッシュ動作ならば信号３４が
低レベルであるため列選択動作は禁止される。また、タ
イムチャートに示すように、１回の行選択動作に対して
複数回の列選択動作を行なう、いわゆるページモードに
おいても、全く同様に動作する。

以上述べた実施例においては、内部タイマによるリフレ
ッシュ指示と、外部からの動作指示の関係によっては、
見かけ上のアクセス時間が異なる場合が生じる。即ち、
内部リフレッシュ動作時に外部から通常動作指令が来た
場合にリフレッシュ動作の終了を待たればならない、こ
のようなメモリにおいては、常に外部では最も遅くなる
条件でメモリ出力を外部のシステムで取り込むようにし
ておけば問題なく使用できることはいうまでもないが、
さらに、常に一定のアクセス時間で動作させるには以下
のようにすればよい。第１５図（Ａ）は、このように常
に一定のアクセス時間を得るために、外部からの動作指
示が来た場合に、タイマによるリフレッシュ指示の有無
に関係なく、リフレッシュ動作に必要な一定時間経過後
にメモリＬＳＩを動作させる方式を第９図回路に適用し
た例を示すもので、外部入力を受けて動作する信号２１
に遅延回路３０３を、プリチャージ終了検知回路３０１
に代えて付加したものである。

第１５図（Ａ）の動作を、（Ｂ）に示すタイムチャート
を参照しながら説明する。タイマによるリフレッシュ指
示がある場合は、サイクルの前半でリフレッシュ動作を
行ない、後半の通常動作は遅延回路３０３の出力２１′
により行なう、また、タイマによるリフレッシュ指示が
ない場合は、遅延回路３０３の出力２１′により一定時
間経過後に通常動作を行なう、なお、本実施例において
も、第２図などで述べたと同様に、外部からの指示によ
って動作している途中１例えば一定時間の遅延動作を行
なっている時でも、チップ内部でリフレッシュ指示が発
生した場合には、次のサイクルでその処理を行なうよう
にすることはいうまでもない。

第１５図実施例によれば、外部か、らの動作指示が来た
場合に、タイマによるリフレッシュ指示の有無に関係な
く、常にリフレッシュ動作に必要な一定時間経過後にメ
モリを動作させる方式であるから、一定のアクセス時間
を有するスタティックＲＡＭと同一に取り扱うことので
きるダイナミック型メモリが実現できる。この場合は、
アクセス時間のみでなく、サイクル時間も一定にするこ
とができる。

第１６図（Ａ）は第１５図（Ａ）中の遅延回路３０３の
具体的な実施例回路図を、（Ｂ）はその要部信号のタイ
ムチャートを示す、信号２１は遅延回路２１１によりτ
だけ遅延されて信号２１２となり、この２１２とイロ号
２１との論理積が論理積回路２１３でとられて信号２１
′となる。この実施例回路によれば、信号２１のパルス
幅が広すぎてその遅延信号２１２の後縁が次のサイクル
に及ぶ場合でも幅の短いパルスが得られることになり、
問題なく動作できる。なお、遅延時間では、ダイナミッ
クメモリの性能に応じて適宜室められるものである。

第１７図は第１５図（Ａ）中の回路３００′の具体的実
施例回路図である。動作を、第１５図（Ｂ）のタイムチ
ャートを参照しながら説明する。タイマ回路５からのリ
フレッシュ指示がある場合は、Ｑ２、Ｑ、を介して信号
３３により信号３１を低レベルにしてリフレッシュ動作
を行なう。リフレッシュ動作後の通常動作あるいは、タ
イマによるリフレッシュ指示がない場合は、入力信号か
ら一定時間遅延した信号２１′により動作する。

以上の第１６図、第１７図の実施例回路により、第１５
図（Ａ）の回路を具体的に構成できる。

〔発明の効果〕

以上述べたように、本発明によれば、メモリＬＳＩ内部
において自動的にリフレッシュ動作が行なわれることか
ら、メモリＬＳＩ外部にリフレッシュ制御用回路を設け
る必要がなく、スタティック型メモリと同様に取り扱い
の容易なダイナミック型メモリを実現できる。

なお、本発明の原理は、ダイナミック型メモリにリフレ
ッシュ動作用の時間帯を通常の書込み・読出し動作用時
間帯以外に別に設けて、この期間内に外部的動作に何ら
支障を与えることなく内部で自動的にリフレッシュ動作
を行なわせる構成とすることにより、外部的には全くス
タティック型メモリと同一に扱うことのできるダイナミ
ック型メモリを提供することにあり、これを逸脱しない
範囲で種々の変更が可能である０例えば、実施例では理
解を容易にするため、リフレッシュ周期を決めるタイマ
の時間は１５，６２５μｓとして説明したが、この値は
ダイナミック型メモリの性能、あるいは使用目的によっ
て適宜室められるものであり、上記の値に限定されるも
のではない。また、近年。

第１４図に示したような、アドレスマルチプレックス方
式のメモリにおいて、“Ｉ　Ｅ　Ｅ　Ｅ　、　Ｊｏｕｒ
ｎａｌｏｆ　５ｏｌｉｄ　５ｔａｔｅ　Ｃ１ｒｃｕｉｔ
ｓ、　Ｖｏｌ、　５Ｃ−１８゜Ｎｏ、　５　、０ｃｔｏ
ｂｅｒ　’８３．　ｐｐ　４４７〜４５１″に述べられ
ているように、列選択にかかる動作をスタティック動作
化する方式が提案されているが、このようなメモリに本
発明を適用すれば、行１列の各選択にかかわる動作を全
てスタティック動作化することが容易に可能となる。

【図面の簡単な説明】

第１図（Ａ）、第２図、第３図（Ａ）は夫々本発明の詳
細な説明用のブロック構成図、第１図（Ｂ）は第１図（
Ａ）の、第３図（Ｂ）は第３図（Ａ）の信号タイムチャ
ート、第４図（Ａ）は第１図（Ａ）の実施例回路図、Ｃ
Ｂ）はその信号タイムチャート、第５図（Ａ）は第２図
の実施例回路図、（Ｂ）、（Ｃ）、ＣＤ）はその信号タ
イムチャート、第６図は第３図（Ａ）の実施例回路図、
第７図（Ａ）は第４図（Ａ）のさらに詳細な実施例回路
図、（Ｂ）はその信号タイムチャート、第８図（Ａ）、
（Ｂ）、（Ｃ）は第７図（Ａ）中の回路の具体的実施例
図、第９図は第５図（Ａ）のさらに詳細な実施例回路−
図、第１０図及び第１１図は第９図中の回路の具体的実
施例図、第１２図は第６図のさらに詳細な実施例回路図
、第１３図（Ａ）は第１２図中のＡＴＤ６の具体例を示
す回路図、ＣＢ）はその動作説明用のタイムチャート、
第１４図（Ａ）はアドレスマルチプレックス方式のメモ
リＬＳＩに本発明を適用した実施例回路図、、ＣＢ）は
その信号タイムチャート、第１５図（Ａ）は第９図回路
にさらに付加条件を加えた実施例回路図、（Ｂ）はその
信号タイムチャート、第１６図（Ａ）は第１５図（Ａ）
中の回路３０３の具体例図、（Ｂ）はその動作説明用の
タイムチャート、第１７図は第１５図（Ａ）中の回路３
００′の具体的実施例図である。符号の説明１・・・メモリＬＳＩチップ２・・・メモリセルアレイ等を含む従来回路部３・・・
制御回路部４・・・アドレスカウンタ５・・・タイマ回路

Claims

【特許請求の範囲】

　ダイナミック型メモリ・セルにより構成され、チップ
内部に情報再生動作を指示する手段を備えた半導体記憶
装置において、情報の書込みあるいは読出し動作の１サ
イクルを２つの時間帯に分割し、その一方の時間帯にチ
ップ外部からの指示による書込みあるいは読出し動作を
行なわせ、残りの一方の時間帯に前記手段により指示さ
れる情報再生動作を行なわせる制御回路手段をチップ内
に設けたことを特徴とする半導体記憶装置。