JPH07107792B2 - マルチポートメモリ - Google Patents
マルチポートメモリInfo
- Publication number
- JPH07107792B2 JPH07107792B2 JP63008929A JP892988A JPH07107792B2 JP H07107792 B2 JPH07107792 B2 JP H07107792B2 JP 63008929 A JP63008929 A JP 63008929A JP 892988 A JP892988 A JP 892988A JP H07107792 B2 JPH07107792 B2 JP H07107792B2
- Authority
- JP
- Japan
- Prior art keywords
- signal
- data
- data transfer
- port
- memory
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1075—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers for multiport memories each having random access ports and serial ports, e.g. video RAM
Landscapes
- Engineering & Computer Science (AREA)
- Multimedia (AREA)
- Computer Hardware Design (AREA)
- Dram (AREA)
- Static Random-Access Memory (AREA)
Description
【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） 本発明はダイナミック型メモリセルを有する記憶部と、
該記憶部のカラム方向のシリアルアクセス機能を有する
シリアルポートとを具備したマルチポートメモリに関す
るものであり、特にメモリセルのデータをシリアルポー
トに転送するデータ転送機能の改良に使用されるもので
ある。
該記憶部のカラム方向のシリアルアクセス機能を有する
シリアルポートとを具備したマルチポートメモリに関す
るものであり、特にメモリセルのデータをシリアルポー
トに転送するデータ転送機能の改良に使用されるもので
ある。
（従来の技術） マルチポートメモリは、ダイナミック型メモリセルから
成るランダムアクセスメモリポート（以後RAMポートと
略す）の入出力とは独立に、データをカラム方向にシリ
アルに入出力できるシリアルアクセスメモリポート（以
後SAMポートと略す）を有するメモリであり、現在RAMポ
ートとSAMポートを各１個ずつ持つデュアルポートメモ
リが製品化されて来ている。
成るランダムアクセスメモリポート（以後RAMポートと
略す）の入出力とは独立に、データをカラム方向にシリ
アルに入出力できるシリアルアクセスメモリポート（以
後SAMポートと略す）を有するメモリであり、現在RAMポ
ートとSAMポートを各１個ずつ持つデュアルポートメモ
リが製品化されて来ている。
デュアルポートメモリのブロック図の一例を第３図に示
す。RAMポートは、記憶部としてのメモリセルアレイ1
0、ロー（行）アドレスバッファ11、ローアドレスデコ
ーダ12、カラムアドレスバッファ13、カラムアドレスデ
コーダ及びセレクタ14、入出力データバッファ15から成
る。一方、SAMポートはシリアルデータレジスタ30、シ
リアルアドレスカウンタ40、シリアルデコーダ及びセレ
クタ50、シリアル入出力データバッファ60から成る。さ
らに第３図の構成では、RAMポートとSAMポートの間の双
方向のデータ転送を行なうデータトランスファゲート2
0、外部入力クロック信号▲▼，▲▼，▲
▼，▲▼,SC,▲▼からタイミング信号が作
られるタイミングジェネレータ70がある。メモリセルア
レイ10は、マルチポートメモリの画像用メモリとしての
応用を考慮すると、集積度からみて１トランジスタ、１
キャパシタのダイナミック型メモリセルとセンスアンプ
が好適であり、データトランスファゲート20は１個のMO
SFET、シリアルデータレジスタ30はスタティックメモリ
のメモリセルと同じフリップフロップ回路を用いるのが
設計上最も簡単である。
す。RAMポートは、記憶部としてのメモリセルアレイ1
0、ロー（行）アドレスバッファ11、ローアドレスデコ
ーダ12、カラムアドレスバッファ13、カラムアドレスデ
コーダ及びセレクタ14、入出力データバッファ15から成
る。一方、SAMポートはシリアルデータレジスタ30、シ
リアルアドレスカウンタ40、シリアルデコーダ及びセレ
クタ50、シリアル入出力データバッファ60から成る。さ
らに第３図の構成では、RAMポートとSAMポートの間の双
方向のデータ転送を行なうデータトランスファゲート2
0、外部入力クロック信号▲▼，▲▼，▲
▼，▲▼,SC,▲▼からタイミング信号が作
られるタイミングジェネレータ70がある。メモリセルア
レイ10は、マルチポートメモリの画像用メモリとしての
応用を考慮すると、集積度からみて１トランジスタ、１
キャパシタのダイナミック型メモリセルとセンスアンプ
が好適であり、データトランスファゲート20は１個のMO
SFET、シリアルデータレジスタ30はスタティックメモリ
のメモリセルと同じフリップフロップ回路を用いるのが
設計上最も簡単である。
第４図は１カラム分の上記の構成例である。図中ＡはRA
Mポート、ＢはSAMポートである。T1はダイナミックメモ
リのメモリセルのスイッチングトランジスタ、CSは同ス
トレージキャパシタである。WLはワード線、BL,▲
▼はビット線対、N1はデータ記憶ノード、φDTはデータ
トランスファゲート信号、DR,▲▼はSAMポートのデ
ータレジスタの記憶ノードである。１はRAMポートのビ
ット線センスアンプ、２はデータトランスファゲートの
MOSFET、３はSAMポートのデータレジスタをスタティッ
クメモリセルで構成したフリップフロップである。
Mポート、ＢはSAMポートである。T1はダイナミックメモ
リのメモリセルのスイッチングトランジスタ、CSは同ス
トレージキャパシタである。WLはワード線、BL,▲
▼はビット線対、N1はデータ記憶ノード、φDTはデータ
トランスファゲート信号、DR,▲▼はSAMポートのデ
ータレジスタの記憶ノードである。１はRAMポートのビ
ット線センスアンプ、２はデータトランスファゲートの
MOSFET、３はSAMポートのデータレジスタをスタティッ
クメモリセルで構成したフリップフロップである。
従来技術を用いて、RAMポートＡのメモリセルデータ、
即ちノードN1の電位をSAMポートＢのデータレジスタ３
に供給するデータトランスファサイクルに入った場合の
タイミングチャートを第５図に示す。ビット線対BL,▲
▼のプリチャージ電位は1/2VDDレベルを例にとって
説明するが、VDDレベル、その他の場合でも以下の内容
は同じである。またセルデータは“1"を記憶、即ちノー
ドN1は電源電圧VDDレベルである場合を考える。
即ちノードN1の電位をSAMポートＢのデータレジスタ３
に供給するデータトランスファサイクルに入った場合の
タイミングチャートを第５図に示す。ビット線対BL,▲
▼のプリチャージ電位は1/2VDDレベルを例にとって
説明するが、VDDレベル、その他の場合でも以下の内容
は同じである。またセルデータは“1"を記憶、即ちノー
ドN1は電源電圧VDDレベルである場合を考える。
外部入力クロック▲▼（ロードアドレスストロー
ブ信号）の立ち下がりから、第３図のタイミングジェネ
レータ70の動作が開始され、ローアドレスバッファ11と
デコーダ12が活性化され、ワード線WLが選択されて立ち
上がる。これによりノードN1のデータがビット線BLにあ
らわれ、第４図のセンスアンプ１が活性化されることで
ビット線BLをVDD、ビット線▲▼を接地VSSに接続
し、ノードN1の電位を補償する。次に外部入力クロック
▲▼（アウトプットイネーブル信号）の立ち上がり
から、このビット線BLにあらわれるRAMポートＡのデー
タの、SAMポートＢへの転送が開始される。即ち、▲
▼の立ち上がりに同期して内部信号φDT（データ転送
ゲート信号）のパルスが発生し、データレジスタの記憶
ノードDR,▲▼とビット線BL,▲▼を接続し、DR
とBL、▲▼と▲▼が同電位になるようにデータ
レジスタ３の書き換えがなされる。
ブ信号）の立ち下がりから、第３図のタイミングジェネ
レータ70の動作が開始され、ローアドレスバッファ11と
デコーダ12が活性化され、ワード線WLが選択されて立ち
上がる。これによりノードN1のデータがビット線BLにあ
らわれ、第４図のセンスアンプ１が活性化されることで
ビット線BLをVDD、ビット線▲▼を接地VSSに接続
し、ノードN1の電位を補償する。次に外部入力クロック
▲▼（アウトプットイネーブル信号）の立ち上がり
から、このビット線BLにあらわれるRAMポートＡのデー
タの、SAMポートＢへの転送が開始される。即ち、▲
▼の立ち上がりに同期して内部信号φDT（データ転送
ゲート信号）のパルスが発生し、データレジスタの記憶
ノードDR,▲▼とビット線BL,▲▼を接続し、DR
とBL、▲▼と▲▼が同電位になるようにデータ
レジスタ３の書き換えがなされる。
一方、信号▲▼の立ち下がりから時刻tRASを経過
すると、再び信号▲▼を立ち上げて、RAMポート
Ａはプリチャージサイクルに入る。即ち信号▲▼
立ち上がりに同期して、内部信号▲▼（ワード
線リセット信号）が立ち、ワード線WLをリセット、次い
でビット線BLと▲▼はイコライズ（等電位化）さ
れ、次のRAMポートのサイクルのためのスタンバイ状態
となる。
すると、再び信号▲▼を立ち上げて、RAMポート
Ａはプリチャージサイクルに入る。即ち信号▲▼
立ち上がりに同期して、内部信号▲▼（ワード
線リセット信号）が立ち、ワード線WLをリセット、次い
でビット線BLと▲▼はイコライズ（等電位化）さ
れ、次のRAMポートのサイクルのためのスタンバイ状態
となる。
（発明が解決しようとする課題） 従来技術によるこのようなデータ転送方法では、RAMポ
ートの内部信号▲▼とデータ転送ゲート信号φ
DTが非同期であるため、第５図に示したように、信号▲
▼の立ち上がった後に信号▲▼を立ち上げ
て、データ転送ゲートパルスφDTを発生させると、転送
されるRAMポートＡのデータが、データレジスタ３の記
憶データの反転レベルである場合、瞬時にレジスタ３で
電源VDDとVSSが貫通するために、ビット線BLの電位がΔ
Ｖだけ低下する。従ってこのまま信号▲▼が立
ち上がってワード線WLをリセットすると、メモリセルの
データ記憶ノードN1には不完全な“1"がリストアされ、
ダイナミックメモリとしての記憶保持にマージンがなく
なる危険がある。また、信号▲▼の立ち上がりをさ
らに後にシフトすると、ワード線WLはリセットされ、か
つビット線BLのイコライズが開始されるため、SAMポー
トに転送すべきRAMポートのデータは消え、データトラ
ンスファサイクルにおける誤動作が生じる危険がある。
ートの内部信号▲▼とデータ転送ゲート信号φ
DTが非同期であるため、第５図に示したように、信号▲
▼の立ち上がった後に信号▲▼を立ち上げ
て、データ転送ゲートパルスφDTを発生させると、転送
されるRAMポートＡのデータが、データレジスタ３の記
憶データの反転レベルである場合、瞬時にレジスタ３で
電源VDDとVSSが貫通するために、ビット線BLの電位がΔ
Ｖだけ低下する。従ってこのまま信号▲▼が立
ち上がってワード線WLをリセットすると、メモリセルの
データ記憶ノードN1には不完全な“1"がリストアされ、
ダイナミックメモリとしての記憶保持にマージンがなく
なる危険がある。また、信号▲▼の立ち上がりをさ
らに後にシフトすると、ワード線WLはリセットされ、か
つビット線BLのイコライズが開始されるため、SAMポー
トに転送すべきRAMポートのデータは消え、データトラ
ンスファサイクルにおける誤動作が生じる危険がある。
従来技術で上記の問題を回避するためには、仕様上デー
タトランスファサイクルにおける信号▲▼の立ち上
がりを、信号▲▼の立ち上がりより早めるように
規定する必要があり、外部入力信号▲▼，▲
▼のタイミングの余裕度を減らし、マルチポート（デュ
アルポート）メモリの応用技術上大きな支障となってい
た。
タトランスファサイクルにおける信号▲▼の立ち上
がりを、信号▲▼の立ち上がりより早めるように
規定する必要があり、外部入力信号▲▼，▲
▼のタイミングの余裕度を減らし、マルチポート（デュ
アルポート）メモリの応用技術上大きな支障となってい
た。
本発明は上記の問題点を改良し、データトランスファサ
イクル時のRAMポート（記憶部）のメモリセルの記憶デ
ータを保持しながら、ローアドレスストローブ信号▲
▼とアウトプットイネーブル信号▲▼のタイミ
ング設定を緩和でき、マルチポートメモリの応用技術上
のフレキシビリティを向上させることを目的としてい
る。
イクル時のRAMポート（記憶部）のメモリセルの記憶デ
ータを保持しながら、ローアドレスストローブ信号▲
▼とアウトプットイネーブル信号▲▼のタイミ
ング設定を緩和でき、マルチポートメモリの応用技術上
のフレキシビリティを向上させることを目的としてい
る。
［発明の構成］ （課題を解決するための手段と作用） 本発明は、ダイナミック型メモリセルを有する記憶部
と、該記憶部のカラム方向のシリアルアクセス機能を有
するシリアルポートとを具備したマルチポートメモリで
あって、ロウアドレスストローブ信号に同期する同期信
号と前記記憶部のメモリセルが保持するデータを前記シ
リアルポートに転送する際にレベル変化するデータ転送
ゲート信号とを２入力とするこのデータ転送ゲート信号
のパルス発生が終了するまで前記同期信号をトランスフ
ァさせない論理ゲート回路を具備し、この論理ゲート回
路の出力をワード線のリセット信号とすることを特徴と
する。即ち本発明は、従来非同期に動作させていたワー
ド線リセット信号▲▼とデータ転送ゲート信号
φDTを同期させ、データ転送が終った以降にワード線を
リセットすることにより、不完全なデータをメモリセル
にリストアさせないで済み、ローアドレスストローブ信
号▲▼立ち上がりによるRAMポートのプリチャー
ジ開始を、データ転送ゲート信号φDTのパルス発生が終
了するまで待たせるタイムアウト機能をもたせて、ロー
アドレスストローブ信号▲▼とアウトプットイネ
ーブル信号▲▼の立ち上がり時のタイミング設定を
緩和できるようにしたものである。
と、該記憶部のカラム方向のシリアルアクセス機能を有
するシリアルポートとを具備したマルチポートメモリで
あって、ロウアドレスストローブ信号に同期する同期信
号と前記記憶部のメモリセルが保持するデータを前記シ
リアルポートに転送する際にレベル変化するデータ転送
ゲート信号とを２入力とするこのデータ転送ゲート信号
のパルス発生が終了するまで前記同期信号をトランスフ
ァさせない論理ゲート回路を具備し、この論理ゲート回
路の出力をワード線のリセット信号とすることを特徴と
する。即ち本発明は、従来非同期に動作させていたワー
ド線リセット信号▲▼とデータ転送ゲート信号
φDTを同期させ、データ転送が終った以降にワード線を
リセットすることにより、不完全なデータをメモリセル
にリストアさせないで済み、ローアドレスストローブ信
号▲▼立ち上がりによるRAMポートのプリチャー
ジ開始を、データ転送ゲート信号φDTのパルス発生が終
了するまで待たせるタイムアウト機能をもたせて、ロー
アドレスストローブ信号▲▼とアウトプットイネ
ーブル信号▲▼の立ち上がり時のタイミング設定を
緩和できるようにしたものである。
（実施例） 以下図面を参照して本発明の一実施例を説明する。第１
図は同実施例の要部の回路図、第２図は同実施例におけ
るデータトランスファサイクルのタイミングチャートで
ある。ノード名、信号名等は前記従来例と同一である。
本発明の特徴は、ローアドレスストローブ信号▲
▼とアウトプットイネーブル信号▲▼の立ち上がり
タイミングを考慮しないでも、RAMポートＡからSAMポー
トＢへのデータ転送が終った時点でワード線WLをリセッ
トすることにより、ビット線BL,▲▼にΔＶの電圧
変化が生じた時点での不完全なデータをメモリセルCSに
リストアさせないで済む等の利点が得られるようにして
いる。一例として第１図に示すように、RAMポート内部
信号▲▼とデータ転送ゲート信号φDTのインバ
ータ81による反転信号とのAND回路82からワード線リセ
ット信号▲▼′を発生させ、この信号が“1"に
なった後、ワード線WLがリセットされるものとする。即
ち、データトランスファサイクルにおける信号▲
▼立ち上がり後のワード線WLリセット及びビット線BLイ
コライズの開始を、パルスφDT発生が終了するまでゲー
ティングするタイムアウト機能を持たせている。
図は同実施例の要部の回路図、第２図は同実施例におけ
るデータトランスファサイクルのタイミングチャートで
ある。ノード名、信号名等は前記従来例と同一である。
本発明の特徴は、ローアドレスストローブ信号▲
▼とアウトプットイネーブル信号▲▼の立ち上がり
タイミングを考慮しないでも、RAMポートＡからSAMポー
トＢへのデータ転送が終った時点でワード線WLをリセッ
トすることにより、ビット線BL,▲▼にΔＶの電圧
変化が生じた時点での不完全なデータをメモリセルCSに
リストアさせないで済む等の利点が得られるようにして
いる。一例として第１図に示すように、RAMポート内部
信号▲▼とデータ転送ゲート信号φDTのインバ
ータ81による反転信号とのAND回路82からワード線リセ
ット信号▲▼′を発生させ、この信号が“1"に
なった後、ワード線WLがリセットされるものとする。即
ち、データトランスファサイクルにおける信号▲
▼立ち上がり後のワード線WLリセット及びビット線BLイ
コライズの開始を、パルスφDT発生が終了するまでゲー
ティングするタイムアウト機能を持たせている。
この手段を講じれば、データレジスタ３の記憶データの
反転レベルをRAMポートＡから転送する際も、ビット線B
Lの電位を補償した後ワード線WLがリセットされるの
で、メモリセルCSのデータ記憶ノードN1の電位が不完全
な“1"に低下することがなく、通常の読み出しあるいは
書き込みサイクルと同等のメモリセルのデータ保持特性
が確保される。さらにビット線BL,▲▼のイコライ
ズが、必ずデータ転送終了後に行なわれるので、従来技
術のように、信号▲▼の立ち上がりを信号▲
▼の立ち上がりの後に設定した場合のデータトランスフ
ァの誤動作を生じることもない。
反転レベルをRAMポートＡから転送する際も、ビット線B
Lの電位を補償した後ワード線WLがリセットされるの
で、メモリセルCSのデータ記憶ノードN1の電位が不完全
な“1"に低下することがなく、通常の読み出しあるいは
書き込みサイクルと同等のメモリセルのデータ保持特性
が確保される。さらにビット線BL,▲▼のイコライ
ズが、必ずデータ転送終了後に行なわれるので、従来技
術のように、信号▲▼の立ち上がりを信号▲
▼の立ち上がりの後に設定した場合のデータトランスフ
ァの誤動作を生じることもない。
このように、RAMポートのワード線WLのリセット信号▲
▼とデータ転送ゲート信号φDTの同期をとるこ
とにより、データトランスファサイクルにおける信号▲
▼と▲▼を立ち上げるタイミングの設定は大
幅に自由度を増し、かつ確実なデータ転送の実行とメモ
リセルデータ保持に、充分マージンを持たせることが可
能である。
▼とデータ転送ゲート信号φDTの同期をとるこ
とにより、データトランスファサイクルにおける信号▲
▼と▲▼を立ち上げるタイミングの設定は大
幅に自由度を増し、かつ確実なデータ転送の実行とメモ
リセルデータ保持に、充分マージンを持たせることが可
能である。
［発明の効果］ 以上のように、マルチポートメモリにおいて、RAMポー
トのワード線リセット信号を、データ転送ゲート信号と
同期させ、RAMポートからSAMポートへのデータトランス
ファを行なう本発明は、上記各信号を得るための信号
（▲▼，▲▼）のタイミング設定に自由度を
増すことで応用技術上の改善効果大である。しかもこの
際メモリセルデータの保持特性も、通常の読み出しある
いは書き込み時なみに確保でき、データ転送時の動作も
確実化されるものである。
トのワード線リセット信号を、データ転送ゲート信号と
同期させ、RAMポートからSAMポートへのデータトランス
ファを行なう本発明は、上記各信号を得るための信号
（▲▼，▲▼）のタイミング設定に自由度を
増すことで応用技術上の改善効果大である。しかもこの
際メモリセルデータの保持特性も、通常の読み出しある
いは書き込み時なみに確保でき、データ転送時の動作も
確実化されるものである。
第１図本発明の一実施例の要部を示す回路図、第２図は
同実施例の動作を示すタイミングチャート、第３図はマ
ルチポートメモリの構成例を示すブロック図、第４図は
同構成の１カラム分のRAMポートとSAMポートの回路構成
図、第５図は同構成による従来の動作を示すタイミング
チャートである。 Ａ……RAMポート、Ｂ……SAMポート、１……センスアン
プ、２……データトランスファゲート、３……データレ
ジスタ、BL,▲▼……ワード線、T1……スイッチン
グトランジスタ、CS……ストレージキャパシタ、10……
メモリセルアレイ、11……ローアドレスバッファ、12…
…ローアドレスデコーダ、13……カラムアドレスバッフ
ァ、14……カラムアドレスデコーダ及びセレクタ、15…
…入出力データバッファ、20……データトランスファゲ
ート、30……シリアルデータレジスタ、、40……シリア
ルアドレスカウンタ、50……シリアルデコーダ及びセレ
クタ、60……シリアル入出力データバッファ、70……タ
イミングジェネレータ、81……インバータ、82……アン
ド回路（同期用）。
同実施例の動作を示すタイミングチャート、第３図はマ
ルチポートメモリの構成例を示すブロック図、第４図は
同構成の１カラム分のRAMポートとSAMポートの回路構成
図、第５図は同構成による従来の動作を示すタイミング
チャートである。 Ａ……RAMポート、Ｂ……SAMポート、１……センスアン
プ、２……データトランスファゲート、３……データレ
ジスタ、BL,▲▼……ワード線、T1……スイッチン
グトランジスタ、CS……ストレージキャパシタ、10……
メモリセルアレイ、11……ローアドレスバッファ、12…
…ローアドレスデコーダ、13……カラムアドレスバッフ
ァ、14……カラムアドレスデコーダ及びセレクタ、15…
…入出力データバッファ、20……データトランスファゲ
ート、30……シリアルデータレジスタ、、40……シリア
ルアドレスカウンタ、50……シリアルデコーダ及びセレ
クタ、60……シリアル入出力データバッファ、70……タ
イミングジェネレータ、81……インバータ、82……アン
ド回路（同期用）。
Claims (1)
- 【請求項１】ダイナミック型メモリセルを有する記憶部
と、この記憶部のカラム方向のシリアルアクセス機能を
有するシリアルポートを備えたマルチポートメモリにお
いて、ロウアドレスストローブ信号に同期する同期信号
と前記記憶部のメモリセルが保持するデータを前記シリ
アルポートに転送する際にレベル変化するデータ転送ゲ
ート信号とを２入力とするこのデータ転送ゲート信号の
パルス発生が終了するまで前記同期信号をトランスファ
させない論理ゲート回路を具備し、この論理ゲート回路
の出力をワード線のリセット信号とすることを特徴とす
るマルチポートメモリ。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63008929A JPH07107792B2 (ja) | 1988-01-19 | 1988-01-19 | マルチポートメモリ |
| MYPI89000002A MY103962A (en) | 1988-01-19 | 1989-01-03 | Multiport memory |
| DE8989100100T DE68902317T2 (de) | 1988-01-19 | 1989-01-04 | Multiport-speicher. |
| EP89100100A EP0325105B1 (en) | 1988-01-19 | 1989-01-04 | Multiport memory |
| KR1019890000529A KR930007281B1 (ko) | 1988-01-19 | 1989-01-19 | 멀티포트 메모리 |
| US07/552,851 US5007028A (en) | 1988-01-19 | 1990-07-16 | Multiport memory with improved timing of word line selection |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63008929A JPH07107792B2 (ja) | 1988-01-19 | 1988-01-19 | マルチポートメモリ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01184788A JPH01184788A (ja) | 1989-07-24 |
| JPH07107792B2 true JPH07107792B2 (ja) | 1995-11-15 |
Family
ID=11706350
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63008929A Expired - Lifetime JPH07107792B2 (ja) | 1988-01-19 | 1988-01-19 | マルチポートメモリ |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US5007028A (ja) |
| EP (1) | EP0325105B1 (ja) |
| JP (1) | JPH07107792B2 (ja) |
| KR (1) | KR930007281B1 (ja) |
| DE (1) | DE68902317T2 (ja) |
| MY (1) | MY103962A (ja) |
Families Citing this family (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04125892A (ja) * | 1990-09-06 | 1992-04-27 | Samsung Electron Co Ltd | ジュアルポートメモリ素子におけるチップエネイブル信号制御回路 |
| JPH04153979A (ja) * | 1990-10-15 | 1992-05-27 | Mitsubishi Electric Corp | 半導体装置 |
| JP2596208B2 (ja) * | 1990-10-19 | 1997-04-02 | 日本電気株式会社 | メモリ装置 |
| US5335199A (en) * | 1991-03-19 | 1994-08-02 | Fujitsu Limited | Multiport memory |
| US5394172A (en) * | 1993-03-11 | 1995-02-28 | Micron Semiconductor, Inc. | VRAM having isolated array sections for providing write functions that will not affect other array sections |
| US5502683A (en) * | 1993-04-20 | 1996-03-26 | International Business Machines Corporation | Dual ported memory with word line access control |
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