JP2658533B2 - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JP2658533B2 JP2658533B2 JP2225627A JP22562790A JP2658533B2 JP 2658533 B2 JP2658533 B2 JP 2658533B2 JP 2225627 A JP2225627 A JP 2225627A JP 22562790 A JP22562790 A JP 22562790A JP 2658533 B2 JP2658533 B2 JP 2658533B2
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、高い周波数のクロックで動作するマイク
ロプロセッサと関連して使用するのに適した半導体記憶
装置に関するものである。
ロプロセッサと関連して使用するのに適した半導体記憶
装置に関するものである。
近年、半導体技術の進歩に伴ってマイクロプロセッサ
のクロック周波数が高速化してきた。マイクロプロセッ
サは、例えば第11図に示すように、クロック信号CLKの
サイクル１の間に半導体記憶装置から読出しアドレスに
従って読出されたデータを処理し、サイクル２の間に上
記半導体記憶５装置にデータを書込むという操作を行な
う。従って、クロックのサイクル時間が短かくなれば、
単位時間を処理できる回数が増加し、装置の高速化、高
性能化が可能になる。サイクル時間を短縮するには、マ
イクロプロセッサ演算時間を短縮すると共に、半導体記
憶装置のサイクル時間も短縮しなければならない。
のクロック周波数が高速化してきた。マイクロプロセッ
サは、例えば第11図に示すように、クロック信号CLKの
サイクル１の間に半導体記憶装置から読出しアドレスに
従って読出されたデータを処理し、サイクル２の間に上
記半導体記憶５装置にデータを書込むという操作を行な
う。従って、クロックのサイクル時間が短かくなれば、
単位時間を処理できる回数が増加し、装置の高速化、高
性能化が可能になる。サイクル時間を短縮するには、マ
イクロプロセッサ演算時間を短縮すると共に、半導体記
憶装置のサイクル時間も短縮しなければならない。
第12図はIEEE Journal Solid−state Circutis,Vol.
22、No.5、October 1987、第657頁乃至第662頁に記載さ
れた行アドレス信号と列アドレス信号の多重化を行なわ
ないでサイクル時間を短縮したDRAM（ダイナミックRA
M）の概略構成図である。同図で、１は行アドレスバッ
ファ、４は行デコーダ、５はメモリセルアレイ、６は列
デコーダ、７は列アドレスバッファ、８はメモリ制御回
路、９は出力回路である。
22、No.5、October 1987、第657頁乃至第662頁に記載さ
れた行アドレス信号と列アドレス信号の多重化を行なわ
ないでサイクル時間を短縮したDRAM（ダイナミックRA
M）の概略構成図である。同図で、１は行アドレスバッ
ファ、４は行デコーダ、５はメモリセルアレイ、６は列
デコーダ、７は列アドレスバッファ、８はメモリ制御回
路、９は出力回路である。
行デコーダ４は行アドレスバッファ１を経て供給され
る行アドレス信号A8〜A16に従って行列状に配置された
メモリセルの一行を選択し、同様に列デコーダ６は列ア
ドレスバッファ７を経て供給される列アドレス信号A0〜
A7に従って上記メモリセルの１列を選択し、これによっ
て１個のメモリセルを選択する。制御回路８に供給され
る▲▼信号は書込みサイクルを指定し、▲▼信
号は読出しサイクルを指定する。
る行アドレス信号A8〜A16に従って行列状に配置された
メモリセルの一行を選択し、同様に列デコーダ６は列ア
ドレスバッファ７を経て供給される列アドレス信号A0〜
A7に従って上記メモリセルの１列を選択し、これによっ
て１個のメモリセルを選択する。制御回路８に供給され
る▲▼信号は書込みサイクルを指定し、▲▼信
号は読出しサイクルを指定する。
次に第12図のDRAMの動作を、DRAMのセンス増幅回路を
示す第13図と第14図のタイミング図を用いて説明する。
示す第13図と第14図のタイミング図を用いて説明する。
第13図で、26はセンスアンプ、27、28、29、30はMOSF
ET、31、32はキャパシタである。MOSFET29はキャパシタ
31とにより１個のメモリセルを構成し、同様にMOSFET32
とキャパシタ30とにより他の１個のメモリセルを構成し
ている。WL0、WL1は行デコーダ４によって選択されるワ
ード線、BL、▲▼は列デコーダ６によって選択され
るビット線、I/O、▲▼はI/O線である。第14図の
読出しサイクル１の開始時刻t0において、各ビット線に
接続されたプリチャージ回路（図示せず）によりビット
線BL、▲▼を にプリチャージする（但し、Vccはチップ全体に供給さ
れる電源電圧を表す）。時刻t1で行デコーダ４によって
選択された入力アドレスに対応する例えばロード線WL0
が“H"になり、ビット線BLにメモリセルキャパシタ31が
接続され、第14図のBL、▲▼に示すように、ビット
線対に電位差が生ずる。時刻t2でセンスアンプ26を活性
化して上記の電位差を増幅する。時刻t3で列デコーダ６
のアドレス信号Yiによって選択されたビット線対がI/O
線対に読出され、入出力回路９を経てチップ外に読出さ
れる。
ET、31、32はキャパシタである。MOSFET29はキャパシタ
31とにより１個のメモリセルを構成し、同様にMOSFET32
とキャパシタ30とにより他の１個のメモリセルを構成し
ている。WL0、WL1は行デコーダ４によって選択されるワ
ード線、BL、▲▼は列デコーダ６によって選択され
るビット線、I/O、▲▼はI/O線である。第14図の
読出しサイクル１の開始時刻t0において、各ビット線に
接続されたプリチャージ回路（図示せず）によりビット
線BL、▲▼を にプリチャージする（但し、Vccはチップ全体に供給さ
れる電源電圧を表す）。時刻t1で行デコーダ４によって
選択された入力アドレスに対応する例えばロード線WL0
が“H"になり、ビット線BLにメモリセルキャパシタ31が
接続され、第14図のBL、▲▼に示すように、ビット
線対に電位差が生ずる。時刻t2でセンスアンプ26を活性
化して上記の電位差を増幅する。時刻t3で列デコーダ６
のアドレス信号Yiによって選択されたビット線対がI/O
線対に読出され、入出力回路９を経てチップ外に読出さ
れる。
書込みサイクル２の開始時刻t4でビット線BL、▲
▼を にプリチャージする。時刻t5で行デコーダ４によって選
択された入力アドレスに対応するワード線WL0が“H"に
なり、ビット線BLにメモリセルキャパシタ31が接続さ
れ、ビット線対に電位差が生じる。時刻t6でセンスアン
プ26を活性化してこの電位差を増幅する。時刻t7で列デ
コーダ６のアドレス信号Yiによって選択されたビット線
対のみにI/O線対のデータが書込まれて、このデータは
最終的にメモリセルキャパシタ31に書込まれる。
▼を にプリチャージする。時刻t5で行デコーダ４によって選
択された入力アドレスに対応するワード線WL0が“H"に
なり、ビット線BLにメモリセルキャパシタ31が接続さ
れ、ビット線対に電位差が生じる。時刻t6でセンスアン
プ26を活性化してこの電位差を増幅する。時刻t7で列デ
コーダ６のアドレス信号Yiによって選択されたビット線
対のみにI/O線対のデータが書込まれて、このデータは
最終的にメモリセルキャパシタ31に書込まれる。
従来の半導体記憶装置は以上のように構成されている
ので、クロック信号CLKの１サイクルの時刻は、ビット
線のプリチャージに要する時間、メモリセルのセンスア
ンプの動作時間、列デコーダで選択されたビット線対の
データの読出し、書込み時間の和となり、サイクル時間
を充分に短縮できないという問題があった。
ので、クロック信号CLKの１サイクルの時刻は、ビット
線のプリチャージに要する時間、メモリセルのセンスア
ンプの動作時間、列デコーダで選択されたビット線対の
データの読出し、書込み時間の和となり、サイクル時間
を充分に短縮できないという問題があった。
第12図および第13図の回路で、第15図の動作タイミン
グ図に示すようにスタチックコラムモードというアクセ
ス方式がある。第15図で、時刻t0〜t3までの読出し動作
は第14図の読出し動作と同じである。第14図では時刻t4
でクロック信号CLKを“H"としたが、第15図では時刻t4
でCLKを“H"としないで列アドレスのみを変更する。こ
れにより、DRAMは上記アドレス変化を検知して、I/O線
をイコライズし、時刻t5で列デコーダ６がビット線対を
選択する。次に、列アドレスのみが変化した場合も同様
に動作する。２番目、３番目のデータの読出しに際して
は、ビット線のプリチャージ、センスアンプの活性化は
必要としないので、サイクル２と３のサイクル時間をサ
イクル１の時間に比べて短縮することができる。
グ図に示すようにスタチックコラムモードというアクセ
ス方式がある。第15図で、時刻t0〜t3までの読出し動作
は第14図の読出し動作と同じである。第14図では時刻t4
でクロック信号CLKを“H"としたが、第15図では時刻t4
でCLKを“H"としないで列アドレスのみを変更する。こ
れにより、DRAMは上記アドレス変化を検知して、I/O線
をイコライズし、時刻t5で列デコーダ６がビット線対を
選択する。次に、列アドレスのみが変化した場合も同様
に動作する。２番目、３番目のデータの読出しに際して
は、ビット線のプリチャージ、センスアンプの活性化は
必要としないので、サイクル２と３のサイクル時間をサ
イクル１の時間に比べて短縮することができる。
ところが、このスタチックコラムモードアクセス方式
では、行アドレスが同じで列アドレスのみが異なるデー
タの読出し、書込みサイクルは、行アドレスが異なるデ
ータの読み出し書き込みサイクルよりクロック信号CLK
のサイクル時間を短縮させると共に、この列アドレスの
みが異なるデータの読出し、書込みサイクルでは、クロ
ック信号CLKを“H"にしてはならない等、クロック信号C
LK自体の制御が複雑になるという問題があった。
では、行アドレスが同じで列アドレスのみが異なるデー
タの読出し、書込みサイクルは、行アドレスが異なるデ
ータの読み出し書き込みサイクルよりクロック信号CLK
のサイクル時間を短縮させると共に、この列アドレスの
みが異なるデータの読出し、書込みサイクルでは、クロ
ック信号CLKを“H"にしてはならない等、クロック信号C
LK自体の制御が複雑になるという問題があった。
また、DRAMを用いた従来の半導体記憶装置で、SRAM
（スタッチクRAM）のようにリフレッシュが不要なメモ
リを構成したものとして、IEEE ISSCC DIGEST OF TECHN
ICAL PAPERS,Feb,1986、第252頁乃至第253頁に示された
疑似SRAMがある。この疑似SARMの概略構成を第16図に示
す。
（スタッチクRAM）のようにリフレッシュが不要なメモ
リを構成したものとして、IEEE ISSCC DIGEST OF TECHN
ICAL PAPERS,Feb,1986、第252頁乃至第253頁に示された
疑似SRAMがある。この疑似SARMの概略構成を第16図に示
す。
第16図において、１は行アドレスバッファ、４は行デ
コーダ、６は列デコーダ、７は列アドレスバッファ、８
は制御回路、９は入出力回路、41はリフレッシュ・タイ
マ、43はセレクタ、44はリフレッシュ・アドレスカウン
タである。
コーダ、６は列デコーダ、７は列アドレスバッファ、８
は制御回路、９は入出力回路、41はリフレッシュ・タイ
マ、43はセレクタ、44はリフレッシュ・アドレスカウン
タである。
第16図は疑似SRAMの動作を第17図のタイミング図を参
照して説明する。行デコーダ４によって選択された入力
アドレスに相当するワード線によって時刻t1において選
択されたメモリセルデータは、DRAMと同様にセンスアン
プで増幅されて、時刻t2で入出力回路９を経て外部に読
出される。
照して説明する。行デコーダ４によって選択された入力
アドレスに相当するワード線によって時刻t1において選
択されたメモリセルデータは、DRAMと同様にセンスアン
プで増幅されて、時刻t2で入出力回路９を経て外部に読
出される。
ところで、このような疑似SRAMでは、リフレッシュ・
タイマ41で一定時間毎にリフレッシュ要求を出し、リフ
レッシュ・アドレスカウンタ44をリフレッシュ動作毎に
１ずつカウントアップさせて発生した行アドレスのワー
ド線で選択されたメモリセルをリフレッシュする。
タイマ41で一定時間毎にリフレッシュ要求を出し、リフ
レッシュ・アドレスカウンタ44をリフレッシュ動作毎に
１ずつカウントアップさせて発生した行アドレスのワー
ド線で選択されたメモリセルをリフレッシュする。
サイクル２で、リフレッシュ・タイマ41からリフレッ
シュ要求が入ると、時刻t3の入力アドレスに相当する読
出し動作にひき続いて、セレクタ43によりリフレッシュ
・アドレスカウンタの出力が行デコーダ４に入力され
る。時刻t4でリフレッシュ・アドレスカウンタで指定さ
れたワード線が選択されて、リフレッシュ動作が行なわ
れる。
シュ要求が入ると、時刻t3の入力アドレスに相当する読
出し動作にひき続いて、セレクタ43によりリフレッシュ
・アドレスカウンタの出力が行デコーダ４に入力され
る。時刻t4でリフレッシュ・アドレスカウンタで指定さ
れたワード線が選択されて、リフレッシュ動作が行なわ
れる。
この構成では、メモリのサイクル時間は通常用とリフ
レッシュ用の２回の読出し動作が完了するのに充分な時
間が必要であり、サイクル時間を短縮することができな
いという問題があった。
レッシュ用の２回の読出し動作が完了するのに充分な時
間が必要であり、サイクル時間を短縮することができな
いという問題があった。
この発明は、上記のような従来の半導体記憶装置の問
題点を解消するためになされたもので、第１の目的は、
半導体記憶装置の平均的なサイクル時間を短縮した半導
体記憶装置を得ることにあり、第２の目的は、DRAMを用
いた半導体記憶装置において、自動リフレッシュ機能を
具えていても、平均的なサイクル時間が伸びない半導体
記憶装置を得ることにある。
題点を解消するためになされたもので、第１の目的は、
半導体記憶装置の平均的なサイクル時間を短縮した半導
体記憶装置を得ることにあり、第２の目的は、DRAMを用
いた半導体記憶装置において、自動リフレッシュ機能を
具えていても、平均的なサイクル時間が伸びない半導体
記憶装置を得ることにある。
この発明の第１の実施例に係る半導体記憶装置は、行
アドレスが変化したことを検知する検知回路を具え、行
アドレスが変化した場合は、マイクロプロセッサに対し
て所要のアドレスのデータの読出し／書込み動作が次の
サイクルに完了することを通報すると共に、ビット線の
プリチャージとアドレス変化後の行のメモリセルのセン
ス増幅を行い、次のサイクルに所要のアドレスのデータ
の読出し／書込みを行い、行アドレスが変化しなかった
場合は、最初のサイクルに所要のアドレスのデータの読
出しが完了するようにしたものである。
アドレスが変化したことを検知する検知回路を具え、行
アドレスが変化した場合は、マイクロプロセッサに対し
て所要のアドレスのデータの読出し／書込み動作が次の
サイクルに完了することを通報すると共に、ビット線の
プリチャージとアドレス変化後の行のメモリセルのセン
ス増幅を行い、次のサイクルに所要のアドレスのデータ
の読出し／書込みを行い、行アドレスが変化しなかった
場合は、最初のサイクルに所要のアドレスのデータの読
出しが完了するようにしたものである。
この発明の半導体記憶装置においては、クロックのサ
イクル時間をスタチックコラムモードのサイクル時間と
同程度の短い時間に設定しておいて、半導体記憶装置が
行アドレスの変化を検知した信号あるいはリフレッシュ
中であるという信号をマイクロプロセッサが受取った場
合のみ、マイクロプロセッサは１サイクの動作を停止し
て次のサイクルにデータを読出し／書込みを行なえばよ
い。列アドレスを下位アドレスに設定しておけば、行ア
ドレスが変化する頻度は列アドレスの変化する頻度より
小さい。従って、クロックの周期の複雑な制御なしにク
ロックのサイクル時間を平均にスタチックコラムモード
のサイクル時間と同程度に短縮することができる。
イクル時間をスタチックコラムモードのサイクル時間と
同程度の短い時間に設定しておいて、半導体記憶装置が
行アドレスの変化を検知した信号あるいはリフレッシュ
中であるという信号をマイクロプロセッサが受取った場
合のみ、マイクロプロセッサは１サイクの動作を停止し
て次のサイクルにデータを読出し／書込みを行なえばよ
い。列アドレスを下位アドレスに設定しておけば、行ア
ドレスが変化する頻度は列アドレスの変化する頻度より
小さい。従って、クロックの周期の複雑な制御なしにク
ロックのサイクル時間を平均にスタチックコラムモード
のサイクル時間と同程度に短縮することができる。
以下、図示の実施例によってこの発明を詳細に説明す
る。
る。
第１図に示すこの発明の半導体記憶装置の第１の実施
例において、１は行アドレスバッファ、２は行アドレス
変化検知回路、３はビット線プリチャージ信号BLEQおよ
びセンスアンプ活性化信号SEを発生する信号発生回路、
４は行デコーダ、５はメモリセルアレイ、６は列デコー
ダ、７は列アドレスバッファ、８はメモリ制御回路、９
は入出力回路、42はBUSY信号発生回路である。第１図は
装置で、行アドレス変化検知回路２、信号発生回路３、
およびBUSY信号発生回路42を除く他の部分の構造は第12
図に示す従来の半導体記憶装置と同様である。
例において、１は行アドレスバッファ、２は行アドレス
変化検知回路、３はビット線プリチャージ信号BLEQおよ
びセンスアンプ活性化信号SEを発生する信号発生回路、
４は行デコーダ、５はメモリセルアレイ、６は列デコー
ダ、７は列アドレスバッファ、８はメモリ制御回路、９
は入出力回路、42はBUSY信号発生回路である。第１図は
装置で、行アドレス変化検知回路２、信号発生回路３、
およびBUSY信号発生回路42を除く他の部分の構造は第12
図に示す従来の半導体記憶装置と同様である。
第２図（ａ）〜（ｃ）は第１図の行アドレス変化検知
回路２、信号発生回路３、BUSY信号発生回路42、および
これらの各回路にクロック信号▲▼、▲
▼を発生する回路の概略構成図である。同図で、行ア
ドレス変化検知回路２は行アドレスバッファ１を経てア
ドレス信号A8〜A16が供給される同じ構造の複数の回路1
8が設けられている。
回路２、信号発生回路３、BUSY信号発生回路42、および
これらの各回路にクロック信号▲▼、▲
▼を発生する回路の概略構成図である。同図で、行ア
ドレス変化検知回路２は行アドレスバッファ１を経てア
ドレス信号A8〜A16が供給される同じ構造の複数の回路1
8が設けられている。
第２図（ａ）で、10、11、19はｎ型MOSFET、12、13、
14、15、20、21はインバータ、16は排他的OR回路、17は
OR回路である。第２図（ｂ）で、35は遅延回路、36、39
はインバータ、37、38はAND回路、40はOR回路である。
第２図（ｃ）で、22はインバータ、23は遅延回路、24は
NOR回路、25はAND回路である。
14、15、20、21はインバータ、16は排他的OR回路、17は
OR回路である。第２図（ｂ）で、35は遅延回路、36、39
はインバータ、37、38はAND回路、40はOR回路である。
第２図（ｃ）で、22はインバータ、23は遅延回路、24は
NOR回路、25はAND回路である。
第１図、第２図（ａ）〜（ｃ）の動作を第３図の動作
タイミング図および先に示した第13図を参照して説明す
る。サイルク２の開始時刻t1において行アドレスが変化
したとき、この行アドレス変化はクロック信号CLKに対
応してｎ型MOSFET10を経てインバータ12、13で構成され
たラッチ回路81に転送される。前の行アドレスはイバー
タ14、15よりなるラッチ回路82に保持されているので、
排他的OR回路16の出力TA8は“H"となり、OR回路17の出
力の節点N1は“H"となる。節点N1の電位はクロック信号
▲▼に応答してｎ型MOSFET19を経てインバータ
20、21で構成されたラッチ回路83に保持され、BUSY信号
となる。
タイミング図および先に示した第13図を参照して説明す
る。サイルク２の開始時刻t1において行アドレスが変化
したとき、この行アドレス変化はクロック信号CLKに対
応してｎ型MOSFET10を経てインバータ12、13で構成され
たラッチ回路81に転送される。前の行アドレスはイバー
タ14、15よりなるラッチ回路82に保持されているので、
排他的OR回路16の出力TA8は“H"となり、OR回路17の出
力の節点N1は“H"となる。節点N1の電位はクロック信号
▲▼に応答してｎ型MOSFET19を経てインバータ
20、21で構成されたラッチ回路83に保持され、BUSY信号
となる。
サイクル２では、BUSY信号とクロック信号▲
▼の反転信号との論理積でプリチャージ信号BLEQが発生
し、この信号BLEQによってビット線BL、▲▼のプリ
チャージと新しい行のメモリセルデータのセンス増幅を
行なう。BUSY信号は列デコーダ６に供給されて、サイク
ル２での列デコーダ６の動作を禁止する。プリチャージ
信号BLEQが“H"の期間中にビット線対のBL、▲▼の
電位を にプリチャージする。ビット線がプリチャージされた
後、ワード線WL1が立上がって“H"になり、メモリセル
アレイ５中の所定のメモリセルのデータがビット線対に
読出される。
▼の反転信号との論理積でプリチャージ信号BLEQが発生
し、この信号BLEQによってビット線BL、▲▼のプリ
チャージと新しい行のメモリセルデータのセンス増幅を
行なう。BUSY信号は列デコーダ６に供給されて、サイク
ル２での列デコーダ６の動作を禁止する。プリチャージ
信号BLEQが“H"の期間中にビット線対のBL、▲▼の
電位を にプリチャージする。ビット線がプリチャージされた
後、ワード線WL1が立上がって“H"になり、メモリセル
アレイ５中の所定のメモリセルのデータがビット線対に
読出される。
センスアンプ活性化信号SEはBUSY信号とクロック信号
▲▼を遅延した信号の論理積で発生し、時刻t2
で第13図のセンスアンプ26に供給されてこれを活性化す
る。また、行アドレスが変化しないサイクルではBUSY信
号は“L"になり、センスアンプ活性化信号SEは“H"とな
り、ビット線BL、▲▼のデータを保持する。
▲▼を遅延した信号の論理積で発生し、時刻t2
で第13図のセンスアンプ26に供給されてこれを活性化す
る。また、行アドレスが変化しないサイクルではBUSY信
号は“L"になり、センスアンプ活性化信号SEは“H"とな
り、ビット線BL、▲▼のデータを保持する。
第４図は、第１図に示すこの発明による半導体記憶装
置34とマイクロプロセッサ33とを組合わせたシステムの
概略構成図である。マイクロプロセッサ33は記憶装置34
に行、列の各アドレス信号Add、出力活性化信号OE、お
よび書込みWEを供給し、双方向のデータ線I/Oでデータ
の読出し／書込みを行なう。また、記憶装置34は行アド
レスが変化したとき、このことを知らせるBUSY信号をマ
イクロプロセッサ33に供給する。
置34とマイクロプロセッサ33とを組合わせたシステムの
概略構成図である。マイクロプロセッサ33は記憶装置34
に行、列の各アドレス信号Add、出力活性化信号OE、お
よび書込みWEを供給し、双方向のデータ線I/Oでデータ
の読出し／書込みを行なう。また、記憶装置34は行アド
レスが変化したとき、このことを知らせるBUSY信号をマ
イクロプロセッサ33に供給する。
第４図の半導体記憶装置34とマイクロプロセッサ33と
の組合せ装置の動作を第５図の動作タイミング図を参照
して説明する。
の組合せ装置の動作を第５図の動作タイミング図を参照
して説明する。
第５図で、サイクル１、２ではクロック信号CLKに同
期して列アドレスのみが変化したアドレスがプロセッサ
33から記憶装置34に供給され、同じサイクル中にデータ
線I/Oを通じてデータの読出し／書込みが行なわれる。
サイクル３では行アドレスが変化したアドレスがプロセ
ッサ33から供給される。半導体記憶装置34は行アドレス
が変化したことを検知してBUSY信号をプロセッサ33に供
給し、プロセッサ33に対してこのサイクルでは何もしな
いで次のサイクルにおいてこのサイクルの動作を再実行
するように指示すると共に、新しい行のメモリセルデー
タのセンス増幅を行なわせ、サイクル４においてサイク
ル３でアクセスしたアドレスのデータの読出し、書込み
を行なわせる。サイクル５、６においてはクロック信号
CLKに同期して列アドレスのみが変化したアドレスがプ
ロセッサから供給され、同じサイクル中にデータの読出
し、書込みが行なわれる。なお、BUSY信号に正極性のも
のを用いたが、負極性としてReady信号（すなわち、
“H"のときにそのサイクルにおいてデータがでてくる）
としてもよい。
期して列アドレスのみが変化したアドレスがプロセッサ
33から記憶装置34に供給され、同じサイクル中にデータ
線I/Oを通じてデータの読出し／書込みが行なわれる。
サイクル３では行アドレスが変化したアドレスがプロセ
ッサ33から供給される。半導体記憶装置34は行アドレス
が変化したことを検知してBUSY信号をプロセッサ33に供
給し、プロセッサ33に対してこのサイクルでは何もしな
いで次のサイクルにおいてこのサイクルの動作を再実行
するように指示すると共に、新しい行のメモリセルデー
タのセンス増幅を行なわせ、サイクル４においてサイク
ル３でアクセスしたアドレスのデータの読出し、書込み
を行なわせる。サイクル５、６においてはクロック信号
CLKに同期して列アドレスのみが変化したアドレスがプ
ロセッサから供給され、同じサイクル中にデータの読出
し、書込みが行なわれる。なお、BUSY信号に正極性のも
のを用いたが、負極性としてReady信号（すなわち、
“H"のときにそのサイクルにおいてデータがでてくる）
としてもよい。
次に、この発明の半導体記憶装置の第２の実施例を第
６図を参照して説明する。同図で、41はリフレッシュ・
タイマ、43はセレクタ、44はリフレッシュ・アドレスカ
ウンタである。その他の部分の構造は第１図の装置と同
様である。
６図を参照して説明する。同図で、41はリフレッシュ・
タイマ、43はセレクタ、44はリフレッシュ・アドレスカ
ウンタである。その他の部分の構造は第１図の装置と同
様である。
第７図はリフレッシュ・タイマ41は構成例を示す図、
第８図はその動作を説明するタイミング図である。第７
図において、45、46、48はMOSFET、50は抵抗、51はキャ
パシタ、52、53、54、55はインバータである。キャパシ
タ51、MOSFT48の各１つの電極は設置電位点に接続され
ている。第８図に示すように、抵抗50とキャパシタ51と
の接点Ｄの電位は、これらの抵抗50とキャパシタ51とに
よって決まるRC時定数によって上昇して行き、サイクル
２の開始時点で節点Ｄの電位はクロック信号CLKで駆動
されるMOSFET45を経て伝達されてリフレッシュ要求信号
REFREQは“H"となる。この“H"のリフレッシュ要求信号
REFREQは遅延クロック信号CLK′で駆動されるMOSFET46
を経て節点Ａに伝達されて節点Ａの電位は“H"になる。
これと同時に節点Ａの電位によりMOSFET48はオンになっ
て、キャパシタ51は該MOSFET48を経て放電されて、節点
Ｄの電位は低レベルになる。
第８図はその動作を説明するタイミング図である。第７
図において、45、46、48はMOSFET、50は抵抗、51はキャ
パシタ、52、53、54、55はインバータである。キャパシ
タ51、MOSFT48の各１つの電極は設置電位点に接続され
ている。第８図に示すように、抵抗50とキャパシタ51と
の接点Ｄの電位は、これらの抵抗50とキャパシタ51とに
よって決まるRC時定数によって上昇して行き、サイクル
２の開始時点で節点Ｄの電位はクロック信号CLKで駆動
されるMOSFET45を経て伝達されてリフレッシュ要求信号
REFREQは“H"となる。この“H"のリフレッシュ要求信号
REFREQは遅延クロック信号CLK′で駆動されるMOSFET46
を経て節点Ａに伝達されて節点Ａの電位は“H"になる。
これと同時に節点Ａの電位によりMOSFET48はオンになっ
て、キャパシタ51は該MOSFET48を経て放電されて、節点
Ｄの電位は低レベルになる。
サイクル３の冒頭でクロック信号CLKによりMOSFET45
はオンになり、このとき節点Ｄの電位は低レベルである
から、リフレッシュ要求信号REFREQは“L"になる。
はオンになり、このとき節点Ｄの電位は低レベルである
から、リフレッシュ要求信号REFREQは“L"になる。
サイクル３の時点t1でMOSFET46はクロック信号CLK′
でオンになり、“L"のリフレッシュ要求信号REFREQが節
点Ａに伝達されて、該節点Ａの電位は再び“L"になり、
MOSFET48はターンオフして、節点Ｄの電位はRCの時定数
で決まるスピードで上昇して行く。
でオンになり、“L"のリフレッシュ要求信号REFREQが節
点Ａに伝達されて、該節点Ａの電位は再び“L"になり、
MOSFET48はターンオフして、節点Ｄの電位はRCの時定数
で決まるスピードで上昇して行く。
第９図は第６図のBUSY信号発生回路42で、オア回路17
にリフレッシュ要求信号REFREQが入力していることを除
けば第２図のBUSY信号発生回路42と同様である。
にリフレッシュ要求信号REFREQが入力していることを除
けば第２図のBUSY信号発生回路42と同様である。
次に第６図の装置の動作を第10図のタイミング図を参
照して説明する。サイクル２でリフレッシュ要求信号RE
FEREQが“H"になると、セレクタ43はリフレッシュ・ア
ドレスカウンタ44の出力を行デコーダ４に供給すると共
に、BUSY信号発生回路42はBUSY信号を発生する。BUSY信
号によってプリチャージ・センス活性化信号発生回路３
は第１図の回路と同様にビット線のイコライズとセンサ
アンプの動作を制御し、リフレッシュすべき行のメモリ
セルの読出しを行なう。
照して説明する。サイクル２でリフレッシュ要求信号RE
FEREQが“H"になると、セレクタ43はリフレッシュ・ア
ドレスカウンタ44の出力を行デコーダ４に供給すると共
に、BUSY信号発生回路42はBUSY信号を発生する。BUSY信
号によってプリチャージ・センス活性化信号発生回路３
は第１図の回路と同様にビット線のイコライズとセンサ
アンプの動作を制御し、リフレッシュすべき行のメモリ
セルの読出しを行なう。
BUSY回路を受取ったマイクロプロセッサは次のサイク
ルも同じ読出し動作を実行する。第10図のBUSY信号の実
線はリフレッシュした行と、再実行した読出した行が同
一であった場合を示している。リフレッシュした行のア
ドレスと再実行した読出した行のアドレスとが異ってい
た場合は、第10図のBUSY信号の破線で示すように、第１
図の実施例と同様にもう１サイクルBUSY信号が発生し
て、マイクロプロセッサにもう１サイクル読出しを再実
行させるようにする。
ルも同じ読出し動作を実行する。第10図のBUSY信号の実
線はリフレッシュした行と、再実行した読出した行が同
一であった場合を示している。リフレッシュした行のア
ドレスと再実行した読出した行のアドレスとが異ってい
た場合は、第10図のBUSY信号の破線で示すように、第１
図の実施例と同様にもう１サイクルBUSY信号が発生し
て、マイクロプロセッサにもう１サイクル読出しを再実
行させるようにする。
リフレッシュ要求行のアドレスと再実行した読出した
行のアドレスとが変化しないサイクルはDRAMのスタチッ
クコラムモードのサイクル時間と同程度に短縮可能であ
る。
行のアドレスとが変化しないサイクルはDRAMのスタチッ
クコラムモードのサイクル時間と同程度に短縮可能であ
る。
以上のように、第１図に関して説明したこの発明の第
１の実施例によれば、DRAMメモリセルを用いた半導体記
憶装置のサイクル時間を平均的にDRAMのスタチックコラ
ムモードのサイクル時間と同程度に短縮することができ
る。従って、DRAMメモリセルを用いて記憶装置を大容量
化しても、SRAMと同等のサイクル時間で使用することが
できるので、高速マイクロプロセッサのメモリシステム
を安価に提供することができる。
１の実施例によれば、DRAMメモリセルを用いた半導体記
憶装置のサイクル時間を平均的にDRAMのスタチックコラ
ムモードのサイクル時間と同程度に短縮することができ
る。従って、DRAMメモリセルを用いて記憶装置を大容量
化しても、SRAMと同等のサイクル時間で使用することが
できるので、高速マイクロプロセッサのメモリシステム
を安価に提供することができる。
第１図はこの発明の第１の実施例に係る半導体記憶装置
の概略構成図、 第２図（ａ）は第１図の装置中の行アドレス変化検知回
路の概略構成図、第２図（ｂ）はビット線プリチャージ
およびセンスアンプ活性化信号発生回路の概略構成図、
第２図（ｃ）はBUSY信号発生回路およびクロック信号▲
▼および▲▼発生回路の概略構成図、 第３図は第１図および第２図の装置の動作を説明するた
めの動作タイミング図、 第４図は第１図に示すこの発明の第１の実施例に係る半
導体記憶装置とマイクロプロセッサとの組合せを示す
図、 第５図は第４図の半導体記憶装置とマイクロプロセッサ
との組合せ回路の動作を説明する動作タイミング図、 第６図はこの発明の第２の実施例に係る半導体記憶装置
の概略構成図、 第７図は第６図の半導体記憶装置で使用されるリフレッ
シュ・タイマの一例を示す回路図、 第８図は第７図のリフレッシュ・タイマの動作を説明す
る動作タイミング図、 第９図は第６図の半導体記憶装置で使用されるBUSY信号
発生回路の一例を示す概略図、 第10図は第６図の半導体記憶装置の動作を説明するため
の動作タイミング図、 第11図は一般にマイクロプロセッサの動作を説明する動
作タイミング図、 第12図は従来の半導体記憶装置の一例を示す概略構成
図、 第13図はこの発明の半導体記憶装置でも使用される公知
のDRAMのセンス増幅回路を示す図、 第14図は第13図のセンス増幅回路の動作を説明する動作
タイミング図、 第15図は第12図の半導体記憶装置で、スタチックコラム
モードでアクセスする方法を示す動作タイミング図、 第16図は疑似SRAMを用いた半導体記憶装置の一例を示す
概略構成図、 第17図は第16図の疑似SRAMを用いた半導体記憶装置の動
作を説明する動作タイミング図である。 第１図において、１……行アドレスバッファ、２……行
アドレス変化検知回路、３……ビット線プリチャージ、
センス活性化信号発生回路、４……行デコーダ、５……
メモリアレイ、６……列テコーダ、７……列アドレスバ
ッファ、８……制御回路、９……入出力回路、42……BU
SY信号発生回路。
の概略構成図、 第２図（ａ）は第１図の装置中の行アドレス変化検知回
路の概略構成図、第２図（ｂ）はビット線プリチャージ
およびセンスアンプ活性化信号発生回路の概略構成図、
第２図（ｃ）はBUSY信号発生回路およびクロック信号▲
▼および▲▼発生回路の概略構成図、 第３図は第１図および第２図の装置の動作を説明するた
めの動作タイミング図、 第４図は第１図に示すこの発明の第１の実施例に係る半
導体記憶装置とマイクロプロセッサとの組合せを示す
図、 第５図は第４図の半導体記憶装置とマイクロプロセッサ
との組合せ回路の動作を説明する動作タイミング図、 第６図はこの発明の第２の実施例に係る半導体記憶装置
の概略構成図、 第７図は第６図の半導体記憶装置で使用されるリフレッ
シュ・タイマの一例を示す回路図、 第８図は第７図のリフレッシュ・タイマの動作を説明す
る動作タイミング図、 第９図は第６図の半導体記憶装置で使用されるBUSY信号
発生回路の一例を示す概略図、 第10図は第６図の半導体記憶装置の動作を説明するため
の動作タイミング図、 第11図は一般にマイクロプロセッサの動作を説明する動
作タイミング図、 第12図は従来の半導体記憶装置の一例を示す概略構成
図、 第13図はこの発明の半導体記憶装置でも使用される公知
のDRAMのセンス増幅回路を示す図、 第14図は第13図のセンス増幅回路の動作を説明する動作
タイミング図、 第15図は第12図の半導体記憶装置で、スタチックコラム
モードでアクセスする方法を示す動作タイミング図、 第16図は疑似SRAMを用いた半導体記憶装置の一例を示す
概略構成図、 第17図は第16図の疑似SRAMを用いた半導体記憶装置の動
作を説明する動作タイミング図である。 第１図において、１……行アドレスバッファ、２……行
アドレス変化検知回路、３……ビット線プリチャージ、
センス活性化信号発生回路、４……行デコーダ、５……
メモリアレイ、６……列テコーダ、７……列アドレスバ
ッファ、８……制御回路、９……入出力回路、42……BU
SY信号発生回路。
Claims (1)
- 【請求項１】行列状に配置されたメモリセルアレイと、
１行分のメモリセルのデータを増幅するセンスアンプ
と、行アドレス信号入力端子に供給された行アドレス信
号に従って上記メモリセルアレイの行を選択する行デコ
ーダと、列アドレス信号入力端子に供給された列アドレ
ス信号に従って上記メモリセルアレイの列を選択する例
デコーダと、各メモリサイクルの開始を規定するクロッ
ク信号が供給されるクロック入力端子とを具備し、 上記行デコーダの入力アドレス信号が変化したとき、入
力行アドレスに対応するメモリセルのデータの増幅を行
なうタイミング（例えば第３図のt3）以前の第１のメモ
リサイクル（例えば第３図のサイクル２）におけるタイ
ミング（例えば第３図のt2）でBUSY信号を発生し、これ
により第１のメモリサイクルに後続する第２のメモリサ
イクル（例えば第３図のサイクル３）において上記第１
のメモリサイクルでアクセスされたメモリセルを読出
し、書込みを実行し、上記行デコーダの入力アドレス信
号が変化しない上記第２のメモリサイクルでは該第２の
メモリサイクル内でメモリセルの読出し、書込み動作が
完了するようにした半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2225627A JP2658533B2 (ja) | 1990-08-27 | 1990-08-27 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2225627A JP2658533B2 (ja) | 1990-08-27 | 1990-08-27 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04106782A JPH04106782A (ja) | 1992-04-08 |
| JP2658533B2 true JP2658533B2 (ja) | 1997-09-30 |
Family
ID=16832276
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2225627A Expired - Fee Related JP2658533B2 (ja) | 1990-08-27 | 1990-08-27 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2658533B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2002005281A2 (en) | 2000-07-07 | 2002-01-17 | Mosaid Technologies Incorporated | A high speed dram architecture with uniform access latency |
| JP3705113B2 (ja) | 2000-10-27 | 2005-10-12 | セイコーエプソン株式会社 | 半導体メモリ装置内のワード線の活性化 |
| JP3624849B2 (ja) | 2001-04-02 | 2005-03-02 | セイコーエプソン株式会社 | 半導体装置、そのリフレッシュ方法、メモリシステムおよび電子機器 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06101230B2 (ja) * | 1985-08-19 | 1994-12-12 | 三洋電機株式会社 | 半導体メモリ |
| JPH0758590B2 (ja) * | 1987-10-05 | 1995-06-21 | 三菱電機株式会社 | 半導体記憶装置 |
-
1990
- 1990-08-27 JP JP2225627A patent/JP2658533B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04106782A (ja) | 1992-04-08 |
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Legal Events
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