JPH07107793B2 - 仮想型スタティック半導体記憶装置及びこの記憶装置を用いたシステム - Google Patents

Description

【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） この発明はダイナミック型メモリセルを使用し、メモリ
セルのデータをリフレッシュする機能を備えた仮想型ス
タティック半導体記憶装置に関する。

（従来の技術） 近年、データの書込み、読出しができる半導体記憶装置
（RAM）は大容量化が進んでおり、わずか１mm²の半分の
半導体チップ上に百万ものデータを記憶することができ
るものまで製造が可能となっている。１つのデータを記
憶する最少単位であるメモリセルには、記憶したデータ
を保持するするためのリフレッシュ動作が必要なダイナ
ミック型メモリセルと電源を切らない限りデータを保持
し続けるスタティック型メモリセルとがある。一方のス
タティック型メモリセルを構成するには６個のトランジ
スタあるいは４個のトランジスタと２個の抵抗が必要で
ある。他方のダイナミック型メモリセルは一般に第５図
に示すように、１個のトランジスタ51とデータを電荷と
して蓄えるための１個のキャパシタ52とで構成すること
ができる。なお、第５図において、53はメモリセルを選
択するためのワードラインであり、54は選択されたメモ
リセルからの読出しデータが伝えられるビットラインで
ある。このため、ダイナミック型メモリセルを用いたダ
イナミックRAMは、その構成素子が少ないことから大容
量化が容易であるという利点を有する。

ところで、最近ではダイナミックRAMでのデータの保持
に必要なリフレッシュ動作の制御をRAMの内部で全て行
なうことにより、RAMを使用するユーザーをリフレッシ
ュ動作を制御する煩わしさから解放し、見掛け上使い易
いスタティックRAMと同様に使用することができる仮想
型スタティックRAMが提案されている。

第６図はこの仮想型スタティックRAMの従来の構成を示
すブロック図である。このRAMは通常のダイナミックRAM
が有するアドレスバッファ11、ローデコーダ12、前記第
５図に示すように構成されたダイナミック型メモリセル
からなるメモリセルアレイ13、センスアンプ14、カラム
デコーダ15、データ入出力バッファ16、チップ制御回路
17の他に、新たにリフレッシュタイマー18、リフレッシ
ュ制御回路19、リフレッシュアドレスカウンタ20及びア
ドレスマルチプレクサ21が設けられている。

リフレッシュタイマー18は一定周期の信号を発生し、リ
フレッシュ制御回路19はこの一定周期信号の周期毎にリ
フレッシュ制御信号RFSHを活性化すると共にカウントア
ップもしくはカウントダウン用のクロック信号CKを発生
する。リフレッシュアドレスカウンタ20はリフレッシュ
制御回路19で発生するクロック信号CKをカウントアップ
もしくはカウントダウンすることによりリフレッシュ用
アドレスを発生する。アドレスマルチプレクサ21はリフ
レッシュ制御信号RFSHが活性化されている期間にリフレ
ッシュアドレスカウンタ20からのリフレッシュ用アドレ
スを選択してローデコーダ12に供給し、活性化されてい
ない期間にはアドレスバッファ11からの通常アドレスを
選択してローデコーダ12に供給する。また、上記リフレ
ッシュ制御信号RFSHは上記センスアンプ14に供給されて
おり、センスアンプ14はこの信号RFSHが活性化されてい
る期間にメモリセルアレイ13から読み出されるデータを
増幅し、再びメモリセルアレイ13に書込む。

第７図及び第８図はそれぞれ上記従来の仮想型スタティ
ックRAMの動作を示すタイミングチャートである。

第７図のタイミングチャートで示される動作は、リフレ
ッシュ制御回路19によりリフレッシュ制御信号RFSHが活
性化されていない期間（内部リフレッシュ動作が行われ
ていない期間）に外部からアドレス入力及びチップイネ
ーブル信号▲▼が与えられ、RAMが読み出し動作す
る場合である。この場合、チップイネーブル信号▲
▼が活性化（低レベル）された時のアドレス入力がアド
レスバッファ11からカラムデコーダ15及びアドレスマル
チプレクサ21に入力される。この場合にはリフレッシュ
制御信号RFSHが活性化されていない（低レベル）ので、
アドレスマルチプレクサ21はアドレスバッファ11の出力
をローデコーダ12に出力する。ローデコーダ12はメモリ
セルアレイ13のうち、アドレス入力に対応した番地の通
常アクセス用のワードラインを選択する。ワードライン
が選択されると、そのワードラインに接続されているメ
モリセルのデータがセンスアンプ14に導かれ、そこでデ
ータ信号が増幅される。この増幅されたメモリセルのデ
ータのうち、カラムデコーダ15で選択されたもののみが
データ入出力バッファ16を介して出力データとして外部
に出力される。このようにして外部から入力されるアド
レス入力に対するデータ読み出しが行なわれる。

このデータ読み出しが完了した後、内部のリフレッシュ
制御回路19でリフレッシュ制御信号RFSHが活性化（高レ
ベル）されると、アドレスマルチプレクサ21はリフレッ
シュアドレスカウンタ20で発生されたリフレッシュ用ア
ドレスをローデコーダ12に出力する。ローデコーダ12は
メモリセルアレイ13のうち、リフレッシュ用アドレスに
対応した番地のリフレッシュ用ワードラインを選択す
る。そして、このワードラインに接続されているメモリ
セルのデータがセンスアンプ14に導かれて増幅され、リ
フレッシュ動作が行なわれる。すなわち、センスアンプ
14でデータ信号が増幅され、増幅されたデータが再び元
のメモリセルに書込まれる。リフレッシュ完了後はリフ
レッシュ制御信号RFSHが非活性となり、次の通常アクセ
スを受付ける状態になる。上記のリフレッシュ動作時に
センスアンプ14が増幅したデータはRAMの外部に出力す
る必要がないので、データ入出力バッファ16はリフレッ
シュ動作前の通常アクセス時のデータを出力し続ける。

第８図のタイミングチャートで示される動作は、アドレ
ス入力及びチップイネーブル信号▲▼に基づいて通
常アクセス動作を行なう時に、既にリフレッシュ制御信
号RFSHが活性化されている場合のものである。通常アク
セスを行なう前にリフレッシュ制御信号RFSHが活性化さ
れ、リフレッシュ動作が行なわれている場合、リフレッ
シュ動作を途中で停止して通常アクセス動作を行なうと
リフレッシュ動作が中途半端になり、メモリセルのデー
タが元のものとは異なってしまいRAMの誤動作が生じ
る。そこで、このような場合にはリフレッシュ制御信号
RFSHが活性化されたならばリフレッシュ動作を最後まで
行ない、リフレッシュ動作が完了してからリフレッシュ
用ワードラインの代わりにアドレス入力が示す番地の通
常アクセス用のワードラインを選択し、その後、通常の
読み出し動作を行なうようにしている。なお、ワードラ
インとして通常アクセス用ワードラインとリフレッシュ
用ワードラインが選択されるが、これは別の種類のもの
ではなく全く同じワードラインである。

このように従来では、通常のアクセス前にリフレッシュ
動作を行なっている場合には、そのリフレッシュ動作が
完了するまで通常のアクセスを待たなければならず、そ
のときのリフレッシュ動作分だけ通常のアクセスタイム
が遅くなってしまう。例えば第７図のようにリフレッシ
ュ動作のないときに通常のアクセスを行なう場合のアク
セスタイムが100ナノ秒であると仮定した場合に対し
て、第８図のようにリフレッシュ動作が行なわれている
時に通常のアクセスを行なった場合、リフレッシュ動作
に50ナノ秒の時間が必要であるとすると、この場合のア
クセスタイムは最大で150ナノ秒となる。一般にダイナ
ミック型メモリセルを使用した場合のリフレッシュタイ
マーの周期は100マイクロ秒程度で良いため、第８図に
示すようなタイミングになる可能性は、50ナノ秒/100マ
イクロ秒＝1/2000の確率となる。しかしながら、このよ
うなRAMを用いたシステムの速度はRAMが持つ最悪の150
ナノ秒で設定しなければならない。つまり、2000回のう
ち1999回は速い100ナノ秒のアクセスタイムで動作する
が、2000回のうち１回の遅い150ナノ秒のアクセスタイ
ムのため、全てのアクセスタイムを150ナノ秒としてシ
ステムを設計しなければならない。

（発明が解決しようとする問題点） このように従来の仮想型スタティック半導体記憶装置で
は、確率的に低い動作時の長いアクセスタイムによって
システム全体の速度が決定されるという欠点がある。

この発明は上記のような事情を考慮してなされたもので
あり、その目的は、それを用いるシステム全体の速度向
上を図ることができる仮想型スタティック半導体記憶装
置を提供することにある。

［発明の構成］ （問題点を解決するための手段） この発明の仮想型スタティック半導体記憶装置は、リフ
レッシュ動作が必要なダイナミック型メモリセルからな
るメモリセルアレイと、一定周期の信号を発生するリフ
レッシュタイマーと、上記リフレッシュタイマーからの
一定周期の信号を受けリフレッシュ動作を制御するため
のリフレッシュ信号とクロック信号とを出力するリフレ
ッシュ制御回路と、上記リフレッシュ制御回路からのク
ロック信号をカウントしてリフレッシュ用アドレスを発
生するリフレッシュアドレスカウンタと、外部チップイ
ネーブル制御信号が供給されこの外部チップイネーブル
制御信号に基づいて通常アクセス動作を制御するための
内部チップイネーブル制御信号を発生するチップ制御回
路と、上記メモリセルアレイを通常アクセスするための
アドレスが入力されるアドレスバッファと、上記メモリ
セルアレイ内のメモリセルをロ−方向で選択するための
ローデコーダと、上記リフレッシュアドレスカウンタの
出力及び上記アドレスバッファの出力のいずれか一方を
選択して上記ローデコーダに供給するアドレスマルチプ
レクサと、上記アドレスバッファの出力が供給され上記
メモリセルアレイ内のメモリセルをカラム方向で選択す
るためのカラムデコーダと、上記チップ制御回路からの
内部チップイネーブル制御信号が供給されこの内部チッ
プイネーブル制御信号の状態変化を検出して通常のデー
タ読出し動作の際のアクセスタイムと同等かもしくはわ
ずかに短い期間だけ活性化される信号を出力する状態変
化検出回路と、上記メモリセルアレイに接続され上記リ
フレッシュ信号もしくは上記内部チップイネーブル制御
信号に応じて動作が制御されるセンスアンプと、上記リ
フレッシュ信号と上記状態変化検出回路からの信号とが
供給され状態変化検出回路からの信号が活性化されてい
る期間にリフレッシュ信号が出力されていることを検出
しその検出信号を発生するリフレッシュ検出回路とを具
備したことを特徴とする。

また、この発明のシステムは、リフレッシュ動作が必要
なダイナミック型メモリセルからなるメモリセルアレイ
と、一定周期の信号を発生するリフレッシュタイマー
と、上記リフレッシュタイマーからの一定周期の信号を
受けリフレッシュ動作を制御するためのリフレッシュ信
号とクロック信号とを出力するリフレッシュ制御回路
と、上記リフレッシュ制御回路からのクロック信号をカ
ウントしてリフレッシュ用アドレスを発生するリフレッ
シュアドレスカウンタと、外部チップイネーブル制御信
号が供給されこの外部チップイネーブル制御信号に基づ
いて通常アクセス動作を制御するための内部チップイネ
ーブル制御信号を発生するチップ制御回路と、上記メモ
リセルアレイを通常アクセスするためのアドレスが入力
されるアドレスバッファと、上記メモリセルアレイ内の
メモリセルをロ−方向で選択するためのローデコーダ
と、上記リフレッシュアドレスカウンタの出力及び上記
アドレスバッファの出力のいずれか一方を選択して上記
ローデコーダに供給するアドレスマルチプレクサと、上
記アドレスバッファの出力が供給され上記メモリセルア
レイ内のメモリセルをカラム方向で選択するためのカラ
ムデコーダと、上記チップ制御回路からの内部チップイ
ネーブル制御信号が供給されこの内部チップイネーブル
制御信号の状態変化を検出して通常のデータ読出し動作
の際のアクセスタイムと同等かもしくはわずかに短い期
間だけ活性化される信号を出力する状態変化検出回路
と、上記メモリセルアレイに接続され上記リフレッシュ
信号もしくは上記内部チップイネーブル制御信号に応じ
て動作が制御されるセンスアンプと、上記リフレッシュ
信号と上記状態変化検出回路からの信号とが供給され状
態変化検出回路からの信号が活性化されている期間にリ
フレッシュ信号が出力されていることを検出しその検出
信号を発生するリフレッシュ検出回路とを具備し、上記
検出信号をビィジー信号として出力する半導体記憶装置
と、ウェイト端子を有しこのウェイト端子に上記半導体
記憶装置からのビィジー信号が供給されビィジー信号の
入力時に上記半導体記憶装置からのデータ読み出し動作
を遅らせる機能を有するとともに上記外部チップイネー
ブル制御信号を発生するCPUとを具備したことを特徴と
する。

（作用） この発明の仮想型スタティック半導体記憶装置では、内
部でリフレッシュ動作が行なわれているときに外部から
アクセスされた場合、リフレッシュ動作を行なっている
ことを外部に知らせる。これにより、この記憶装置を用
いているシステムでは、この時だけアクセスタイムが遅
くても良いようにし、それ以外では高速で記憶装置をア
クセスする。

（実施例） 以下、図面を参照してこの発明の一実施例を説明する。

第１図はこの発明に係る仮想型スタティック半導体記憶
装置（仮想型スタティックRAM）の全体の構成を示すブ
ロック図である。このRAMには前記第６図に示す従来の
仮想型スタティックRAMが有するアドレスバッファ11、
ローデコーダ12、前記第５図に示すように構成されたダ
イナミック型メモリセルからなるメモリセルアレイ13、
センスアンプ14、カラムコーダ15、データ入出力バッフ
ァ16、チップ制御回路17、リフレッシュタイマー18、リ
フレッシュ制御回路19、リフレッシュアドレスカウンタ
20及びアドレスマルチプレクサ21の他に、新たに状態変
化検出回路22、リフレッシュ検出回路23及びリフレッシ
ュ検出信号の出力端子24が設けられている。

すなわち、アドレスバッファ11にはメモリセルアレイ13
を通常アクセスするためのアドレスが入力される。ロー
デコーダ12は、アドレスマルチプレクサ21を介して供給
されるアドレスに基づいて、メモリセルアレイ13内のメ
モリセルをロ−方向で選択する。センスアンプ14は、メ
モリセルアレイ13内の選択されたメモリセルからの読み
出しデータのセンスを行う。カラムデコーダ15は、上記
アドレスバッファ11から出力されるアドレスに基づいて
上記メモリセルアレイ13内のメモリセルをカラム方向で
選択する。データ入出力バッファ16は上記ローデコーダ
12及びカラムデコーダ15によって選択されるメモリセル
との間で書き込みデータもしくは読み出しデータの授受
を行う。チップ制御回路17は外部チップイネーブル制御
信号▲▼に基づいて通常アクセス動作を制御するた
めの内部チップイネーブル制御信号 を発生する。この信号 はアドレスバッファ11及びセンスアンプ14に供給され
る。リフレッシュタイマー18は一定周期の信号を発生す
る。リフレッシュ制御回路19は、上記リフレッシュタイ
マー18からの一定周期の信号を受けリフレッシュ信号RF
SHとクロック信号CKとを出力する。そして、リフレッシ
ュ信号RFSHはアドレスマルチプレクサ21及びセンスアン
プ14に供給され、クロック信号CKはリフレッシュアドレ
スカウンタ20に供給される。リフレッシュアドレスカウ
ンタ20は、上記クロック信号CKをカウントしてリフレッ
シュ用アドレスを発生する。そして、このリフレッシュ
用アドレスは上記アドレスマルチプレクサ21に供給され
る。

状態変化検出回路22は、チップ制御回路17で発生され、
外部チップイネーブル信号▲▼と同相の内部チップ
イネーブル信号 の状態変化を検出し、信号 が高レベルから低レベルに変化した後に信号 を活性化する。この信号 の活性期間は通常のデータ読出し動作の際のアクセスタ
イムと同等かもしくはわずかに短い期間に設定されてお
り、この信号 はリフレッシュ検出回路23に入力される。また、このリ
フレッシュ検出回路23には前記リフレッシュ制御信号RF
SHが入力されており、リフレッシュ検出回路23はリフレ
ッシュ制御信号RFSHが活性化されており、かつ信号 が活性化されている期間にのみリフレッシュ検出信号を
発生する。そして、このリフレッシュ検出信号は端子24
を介してRAMの外部に出力される。

次に上記のような構成のRAMの動作を第２図のタイミン
グチャートを用いて説明する。このときの動作は前記第
８図の場合と同様に、アドレス入力及びチップイネーブ
ル信号▲▼に基づいて通常アクセス動作を行なう時
に、既にリフレッシュ制御信号RFSHが活性化されている
場合のものである。通常アクセスを行なう前にリフレッ
シュ制御信号RFSHが活性化され、リフレッシュ動作が行
なわれている途中でチップイネーブル信号▲▼が活
性化されても、予め行なわれていたリフレッシュ動作は
そのまま最後まで行なわれる。一方、信号▲▼が活
性化され、内部チップイネーブル信号 が活性化された後、これが状態変化検出回路22で検出さ
れて信号 が活性化される。このとき、リフレッシュ制御信号RFSH
は活性化されており、リフレッシュ動作が行なわれてい
るので、リフレッシュ検出回路23はこれを検出し、リフ
レッシュ検出信号を活性化する。そして、このリフレッ
シュ検出信号は端子24を介して外部装置に入力される。
外部装置はこの信号が活性化されたことによってRAMが
リフレッシュ動作していることが確認でき、この場合に
外部装置はRAMからのデータ読出しを遅らせる。

RAMにおけるリフレッシュ動作が完了し、リフレッシュ
制御信号RFSHが非活性化されると、リフレッシュ検出回
路23はリフレッシュ検出信号を非活性化する。この後は
従来と同様に通常の読出し動作が開始され、読出しデー
タがデータ入出力バッファ16を介して外部装置に入力さ
れる。

また、チップイネーブル信号▲▼が非活性状態のと
きにリフレッシュ動作が開始したときはリフレッシュ検
出信号を外部に出力する必要がなく、この時、状態変化
検出回路22からの信号 は活性化されないので、リフレッシュ検出信号も活性化
されない。

さらに、前記第７図のタイミングチャートで示されるよ
うに、通常のアクセス後にリフレッシュ動作が開始され
た場合にもリフレッシュ検出信号を外部に出力する必要
がない。このような場合、状態変化検出回路22からの信
号 の活性期間が通常のデータ読出し動作の際のアクセスタ
イムと同等かもしくはわずかに短い期間に設定されてお
り、チップイネーブル信号▲▼が活性化され、この
後、通常アクセス用ワードラインが選択されている期間
が終了する前に信号 の活性期間が終了する。従って、リフレッシュ検出回路
23ではリフレッシュ検出信号は活性化されない。

このように上記実施例のRAMでは、通常アクセスの前に
リフレッシュ動作が行なわれている場合にだけ、リフレ
ッシュ動作を行なわれていることを示すリフレッシュ検
出信号を外部に出力するようにしているので、そのRAM
を使用しているシステムではこのリフレッシュ検出信号
が活性化されているか否かを判断し、活性化されている
時にだけシステムの速度を遅くし、非活性状態の時には
システムを高速で動作させることができる。このように
すれば、従来のRAMでは2000回に１回の確率でしか発生
しない動作時のために全ての動作速度を遅くする必要が
あったが、上記実施例のRAMでは2000回のうちで１回し
か発生しない、通常のアクセス動作の前にリフレッシュ
動作が行なわれている時にのみアクセスタイムが遅くな
る以外の1999回はシステムを高速に動作させることがで
きる。

第３図は上記実施例におけるリフレッシュ検出回路23の
具体的構成の一例を示す回路図である。この回路は前記
リフレッシュ制御信号RFSHを反転するインバータ31と、
このインバータ31の出力と前記信号 が入力されるノアゲート回路32とから構成されており、
リフレッシュ検出信号はこのノアゲート回路32から出力
される。

また、上記実施例のRAMおいてリフレッシュタイマー18
は例えば奇数個のインバータを使用して閉ループからな
るリング発振回路で実現可能であり、またリフレッシュ
制御回路はリフレッシュタイマー18の出力の立ち上がり
もしくは立ち下がりを検出するトランジションディテク
タにより実現可能であり、さらにリフレッシュアドレス
カウンタ20は複数個のトリガ型フリップフロップを縦続
接続することによって実現可能である。またさらに内部
チップイネーブル信号 の状態変化を検出し、信号 が高レベルから低レベルに変化した後に信号 を活性化する状態変化検出回路22もトランジションディ
テクタにより実現可能である。

第４図はこの発明のRAMを使用した、この発明の応用例
によるCPUシステムの構成を示すブロック図である。図
において、40はこの発明に係る仮想型スタティックRAM
が複数個設けられているメモリである。このメモリ40か
らは前記リフレッシュ検出信号がビィジー信号BUSYとし
て出力される。41は上記メモリ40をアクセスするCPUで
ある。そして、両者はアドレスバス42、双方向データバ
ス43、チップイネーブル信号▲▼，ライト制御信号
▲▼，リード制御信号▲▼，出力イネーブル信
号▲▼等の各種制御信号用の制御信号バス44で結合
されており、メモリ40からのビィジー信号BUSYはCPU41
のウェイト端子WAITにビィジー信号線45を介して接続さ
れている。

このような構成において、CPU41がメモリ40をアクセス
するためにチップイネーブル信号▲▼を活性化す
る。この場合、メモリ40内には複数個のRAMが設けられ
ているので、CPU41はメモリ40内のアクセスすべきRAMに
対応したチップイネーブル信号▲▼のみを選択的に
活性化する。このチップイネーブル信号▲▼が入力
されたRAMは、既にリフレッシュ動作が開始されており
その動作がまだ完了していなければビィジー信号BUSYを
出力する。このビィジー信号BUSYがビィジー信号線45を
介してCPU41のウェイト端子WAITに入力することによ
り、CPU41はデータの読出しを遅らせる。そして、ビィ
ジー信号BUSYが入力されなくなってから双方向データバ
ス43を介してメモリ40からデータの読出しを行なう。こ
のようなことが起こる確率は例えば前記のように2000回
のうちの１回であり、その他の1999回ではCPU40がチッ
プイネーブル信号▲▼を出力した際にビィジー信号
BUSYが入力されないので、RAMが持つ最少のアクセスタ
イムでデータアクセスを行なうことができる。

なお、この発明は上記実施例に限定されるものではなく
種々の変形が可能であるでことはいうまでもない。例え
ば上記実施例ではRAMにリフレッシュタイマーを設け、
このタイマー周期毎にメモリセルアレイのリフレッシュ
動作を行なう場合について説明したが、これはメモリセ
ルのキャパシタにおけるデータリーク状態を検出し、こ
の検出結果に基づいてリフレッシュ動作を開始させるよ
うな構成にしてもよい。

［発明の効果］ 以上説明したようにこの発明によれば、それを用いるシ
ステム全体の速度向上を図ることができる仮想型スタテ
ィック半導体記憶装置を提供することができる。

【図面の簡単な説明】

第１図はこの発明に係る仮想型スタティック半導体記憶
装置の全体の構成を示すブロック図、第２図は上記実施
例装置の動作を示すタイミングチャート、第３図は上記
実施例装置の一部回路の具体的構成の一例を示す回路
図、第４図はこの発明の応用例によるCPUシステムの構
成を示すブロック図、第５図はダイナミック型メモリセ
ルの回路図、第６図は仮想型スタティックRAMの従来の
構成を示すブロック図、第７図及び第８図はそれぞれ上
記従来のRAMの動作を示すタイミングチャートである。 11……アドレスバッファ、12……ローデコーダ、13……
メモリセルアレイ、14……センスアンプ、15……カラム
デコーダ、16……データ入出力バッファ、17……チップ
制御回路、18……リフレッシュタイマー、19……リフレ
ッシュ制御回路、20……リフレッシュアドレスカウン
タ、21……アドレスマルチプレクサ、22……状態変化検
出回路、23……リフレッシュ検出回路、24……リフレッ
シュ検出信号の出力端子、40……メモリ、41……CPU。

フロントページの続き (72)発明者 沢田 和宏 神奈川県川崎市幸区小向東芝町 株式会社 東芝総合研究所内 (72)発明者 野上 一孝 神奈川県川崎市幸区小向東芝町 株式会社 東芝総合研究所内 (56)参考文献 特開 昭53−148346（ＪＰ，Ａ) 特公 昭60−48076（ＪＰ，Ｂ２)

Claims (3)

【特許請求の範囲】
1. 【請求項１】リフレッシュ動作が必要なダイナミック型
   メモリセルからなるメモリセルアレイと、一定周期の信
   号を発生するリフレッシュタイマーと、上記リフレッシ
   ュタイマーからの一定周期の信号を受けリフレッシュ動
   作を制御するためのリフレッシュ信号とクロック信号と
   を出力するリフレッシュ制御回路と、上記リフレッシュ
   制御回路からのクロック信号をカウントしてリフレッシ
   ュ用アドレスを発生するリフレッシュアドレスカウンタ
   と、外部チップイネーブル制御信号が供給されこの外部
   チップイネーブル制御信号に基づいて通常アクセス動作
   を制御するための内部チップイネーブル制御信号を発生
   するチップ制御回路と、上記メモリセルアレイを通常ア
   クセスするためのアドレスが入力されるアドレスバッフ
   ァと、上記メモリセルアレイ内のメモリセルをロ−方向
   で選択するためのローデコーダと、上記リフレッシュア
   ドレスカウンタの出力及び上記アドレスバッファの出力
   のいずれか一方を選択して上記ローデコーダに供給する
   アドレスマルチプレクサと、上記アドレスバッファの出
   力が供給され上記メモリセルアレイ内のメモリセルをカ
   ラム方向で選択するためのカラムデコーダと、上記チッ
   プ制御回路からの内部チップイネーブル制御信号が供給
   されこの内部チップイネーブル制御信号の状態変化を検
   出して通常のデータ読出し動作の際のアクセスタイムと
   同等かもしくはわずかに短い期間だけ活性化される信号
   を出力する状態変化検出回路と、上記メモリセルアレイ
   に接続され上記リフレッシュ信号もしくは上記内部チッ
   プイネーブル制御信号に応じて動作が制御されるセンス
   アンプと、上記リフレッシュ信号と上記状態変化検出回
   路からの信号とが供給され状態変化検出回路からの信号
   が活性化されている期間にリフレッシュ信号が出力され
   ていることを検出しその検出信号を発生するリフレッシ
   ュ検出回路とを具備したことを特徴とする仮想型スタテ
   ィック半導体記憶装置。
2. 【請求項２】前記リフレッシュ検出回路は、前記リフレ
   ッシュ信号と前記状態変化検出回路からの信号とが供給
   されるゲート回路で構成されている特許請求の範囲第１
   項に記載の仮想型スタティック半導体記憶装置。
3. 【請求項３】リフレッシュ動作が必要なダイナミック型
   メモリセルからなるメモリセルアレイと、一定周期の信
   号を発生するリフレッシュタイマーと、上記リフレッシ
   ュタイマーからの一定周期の信号を受けリフレッシュ動
   作を制御するためのリフレッシュ信号とクロック信号と
   を出力するリフレッシュ制御回路と、上記リフレッシュ
   制御回路からのクロック信号をカウントしてリフレッシ
   ュ用アドレスを発生するリフレッシュアドレスカウンタ
   と、外部チップイネーブル制御信号が供給されこの外部
   チップイネーブル制御信号に基づいて通常アクセス動作
   を制御するための内部チップイネーブル制御信号を発生
   するチップ制御回路と、上記メモリセルアレイを通常ア
   クセスするためのアドレスが入力されるアドレスバッフ
   ァと、上記メモリセルアレイ内のメモリセルをロ−方向
   で選択するためのローデコーダと、上記リフレッシュア
   ドレスカウンタの出力及び上記アドレスバッファの出力
   のいずれか一方を選択して上記ローデコーダに供給する
   アドレスマルチプレクサと、上記アドレスバッファの出
   力が供給され上記メモリセルアレイ内のメモリセルをカ
   ラム方向で選択するためのカラムデコーダと、上記チッ
   プ制御回路からの内部チップイネーブル制御信号が供給
   されこの内部チップイネーブル制御信号の状態変化を検
   出して通常のデータ読出し動作の際のアクセスタイムと
   同等かもしくはわずかに短い期間だけ活性化される信号
   を出力する状態変化検出回路と、上記メモリセルアレイ
   に接続され上記リフレッシュ信号もしくは上記内部チッ
   プイネーブル制御信号に応じて動作が制御されるセンス
   アンプと、上記リフレッシュ信号と上記状態変化検出回
   路からの信号とが供給され状態変化検出回路からの信号
   が活性化されている期間にリフレッシュ信号が出力され
   ていることを検出しその検出信号を発生するリフレッシ
   ュ検出回路とを具備し、上記検出信号をビィジー信号と
   して出力する半導体記憶装置と、 ウェイト端子を有しこのウェイト端子に上記半導体記憶
   装置からのビィジー信号が供給されビィジー信号の入力
   時に上記半導体記憶装置からのデータ読み出し動作を遅
   らせる機能を有するとともに上記外部チップイネーブル
   制御信号を発生するCPUとを具備したことを特徴とする
   システム。