JPH0414694A - 画像メモリリフレッシュ制御装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、ファクシミリ装置等の画像通信端末装置に
、画像メモリとして組み込まれた疑似スタティックラン
ダムアクセスメモリ（以下、ＳＲＡＭという）のリフレ
ッシュを行う画像メモリリフレッシュ制御装置に関する
ものである。

〔従来の技術〕

第８図は、例えば「サービスマニュアルＭＥＬＦＡＳ６
７００シリーズ」（三菱電機株式会社）に示された、従
来の画像メモＩＪ　ＩＪフレッシュ制御装置を示すブロ
ック図である。図において、１は当該ファクシミリ装置
の画像メモリ基板、２はそのメイン基板であり、３はこ
の画像メモリ基板１とメイン基板２とを接続している外
部システムバスである。

４はこの画像メモリ基板１上に配置されて疑似Ｓ　ＲＡ
Ｍで構成され、画像データが格納される画像メモリであ
る。５は外部システムバス３に接続され、メイン基板２
より送られてくるアドレス信号Ａｏ〜Ａ１６　　　デー
タ信号Ｄｏ〜Ｄ７、メモリ読取制御信号ＯＥ＊、メモリ
書込制御信号ｗＥ＊などを受けて、画像メモリ４に送る
外部システムバスドライバである。

６は前記メイン基板２上に配置され、当該ファクシミリ
装置全体の処理を制御する主制御処理装置（以下、ＣＰ
−Ｕという）であり、ＴはこのＣＰＵ６に接続されたロ
ーカルバスである。８はこのローカルバス７を介してＣ
ＰＵ５に接続され、ダイレクトメモリアクセス（以下、
ＤＭＡという）転送を制御するＤＭＡコントローラであ
る。９はコノメイン基板２内部のＣＰＵシステムパステ
アリ、１０はこのＣＰＵシステムバス９と前記ローカル
バス７とをインターフェイスする内部バスドライバであ
る。

１１はＣＰＵシステムバス９に接続されて出力クロック
信号ＣＬＫを生成するプログラマブルタイマであり、１
２はその出力クロノク信号ＣＬＫを受けて前記ＤＭＡコ
ントローラ８に転送するフリップフロップである。１３
はＣＰＵシステムバス９に接続されてメモリリフレッシ
ュゲート信号ＲＦＳＨＧを生成する出力ポートであり、
１４はこのメモリリフレッシュゲート信号ＲＦＳＨＧと
ＤＭＡコントローラ８からのメモリリフレッシュ原信号
ＲＦＳＨＰに基づいてメモリリフレッシュ信号ＲＦＳＨ
＊を生成する論理ゲートである。

１５はＣＰＵシステムバス９に接続され、ＣＰＵ６によ
る前記画像メモリ４へのデータの読み取りあるいは書き
込み時に、画像メモリ４へのメモリチップイネーブル信
号ＣＥ＊を生成するアドレステコ−タテアル。１６はＣ
ＰＵシステムバス９に接続され、画像メモリ４への前記
アドレス信号Ａ０〜Ａ１Ｇ、データ信号Ｄｏ〜Ｄ７、メ
モリ読取制御信号ＯＥ＊、メモリ書込制御信号ＷＥ＊等
を外部システムバス３に送出する外部システムバスドラ
イバである。

次に動作について説明する。メイン基板２上のＣＰＵ５
は、ローカルバス７より内部バスドライバ１０を通じて
、ＣＰＵシステムバス９に画像メモリ４に必要なアドレ
ス信号ＡＯ＝Ａ１６およびデータ信号Ｄｏ−Ｄ７と、メ
モリ読取制御信号ＯＥ＊またはメモリ書込制御信号ＷＥ
＊を出力する。次に、この画像メモリ４へのアドレス信
号ＡＯ”Ａ１１；およびデータ信号Ｄｏ〜Ｄ７と、メモ
リ読取制御信号ＯＥ＊またはメモリ書込制御信号ＷＥ＊
は、外部システムバスドライバ１６を通じて外部システ
ムバス３に送出され、画像メモリ基板１に伝送される。

画像メモリ基板１ではそれを外部システムバスドライバ
５によって受けつけ、送られてきたアドレス信号Ａ０〜
Ａ１６およびデータ信号Ｄｏ−Ｄ７と、メモリ読取制御
信号ＯＥ＊またはメモリ寮込制御信号ＷＥ＊を画像メモ
リ４に入力する。

一方、メイン基板２上のＣＰＵ５は、ローカルバス７上
のＤＭＡコントローラ８の１チヤネルを用いて、ＣＰＵ
システムバス９上のプログラマブルタイマ１１からの出
力クロック信号を入力とするフリップフロップ１２によ
り生成されたりフレッシー原信号ＲＥＳＨＰのＤＭＡ転
送を任意に起動、または、停止する。上記リフレッシュ
原信号ＲＥＳＨＰは、ＣＰＵ５の制御にてＤＭＡコント
ローラ８により画像メモリ４のデータ読取または書込時
に伴うデータ信号Ｄｏ−Ｄ７のＤＭＡ転送に同期して出
力され、ＣＰＵシステムバス９上ノ出カボート１３から
のメモリリフレッシュゲート信号ＲＥＳＨＧがアクティ
ブロウ（Ａｃｔｉｖｅ　Ｌｏｗ　）であれば、論理ゲー
ト１４の出力としてメモリリフレッシュ信号ＲＦＳＨ＊
が画像メモリ基板１へ出力される。

ｊだ、ＣＰＵシステムバス９上のアドレスデコーダ１５
により、画像メモリ４のデータ読み取りまたは書き込み
時にメモリチップイネーブル信号ＣＥ＊はアクティブロ
ウになる。したがって、擬似Ｓ　ＲＡＭによる画像メモ
リ４のオートリフレッシ−サイクルを実現する為には、
上記メモリチップイネーブル信号ＣＥ＊がアクティブロ
ウの期間、メモリリフレッシュ信号ＲＦＳＨ＊がアクテ
ィフロウにならない、すなわち、ノンアクティ７ノ・イ
（Ｎｏｎ−Ａｃｔｉｖｅ　Ｈｉｇｈ　）状態であるよう
に、メモリリフレッシュ信号ＲＦＳＨ＊をＣＰＵ５が制
御する必要がある。従って、ＣＰＵ６は、メモリチップ
イネーブル信号ＣＥ＊がアクティブロウの期間のみ、メ
モリリフレッシュ信号ＲＦＳＨ＊がアクティブロウにな
らない様に、メモリリフレッシュゲート信号ＲＦＳＨＧ
をノンアクティジノ１イ状態としておく必要がある。

以上のように、ＣＰＵ６は、擬似ＳＲＡＭによる画像メ
モリ４のデータ読み取りまたは書き込み時に、このメモ
リチップイネーブル信号ＣＥ＊に対するメモリリフレッ
シュ信号ＲＦＳＨ＊の制御°をソフトウェア的に行う必
要がある。

〔発明が解決しようとする課題〕

従来の画像メモリリフレッシュ制御装置は、以上のよう
に構成されているので、画像メモリ４のリフレッシュ・
サイクルに関してＣＰＵ５が常時メモリリフレッシュ信
号ＲＦＳＨ＊を、メモリチップイネーブル信号ＣＥ＊に
対して相対的に変化するようソフトウェア的に統括制御
することが必要である上、メイン基板２と画像メモリ基
板１とのインターフェイス信号として、常にメモリイン
ターフェイス用のメモリリフレッシュ信号ＲＦＳＨ＊お
よびメモリチップイネーブル信号ＣＥ＊が必要であり、
全体のソフトウェアに対して画像メモリ４の制御のため
のソフトウェアの負荷が大きなものとなり、さらに、ノ
・−ドウエアインターフェイス上のシステムバスの汎用
性が低下するなどの課題があった。

この発明は上記のような課題を解消するためになされた
もので、擬似Ｓ　ＲＡＭによる画像メモリのメモＩＪ　
ＩＪフレッシュ制御を、画像メモリ基板上のハードウェ
ア制御回路、及び、メイン基板と画像メモリ基板とのシ
ステムバス上のウェイト信号だけで実現できる画像メモ
リリフレッシュ制御装置を得ることを目的とする。

〔課題を解決するための手段〕

この発明に係る画像メモリリフレッシュ制御装置は、画
像メモリ基板上に、画像メモリがアクセスされている期
間で有効となるメモリボードセレクト信号を生成するア
ドレスデコーダと、メイン基板上のＣＰＵとは無関係に
リフレッシュ信号を自動的に発生させる信号発生回路と
、画像メモリアクセス時に、メモリリフレッシュ信号の
有効期間を避けて、前記メモリボードセレクト信号に基
づくメモリチップイネーブル信号を生成させるメモリチ
ップイネーブル信号制御回路とを設けたものである。

〔作　用〕 この発明におけるメモリチップイネーブル信号制御回路
は、メイン基板上のＣＰＵによる画像メモリのアクセス
時に、信号発生回路から常時出力されているメモリリフ
レッシュ信号と、画像メモリへのメモリチップイネーブ
ル信号が、画像メモリノオートリフレッシーサイクルを
満足するように、メモリチップイネーブル信号を可変制
御することにより、ハードウェアシステムバスの汎用性
を高め、画像メモリのリフレッシュに関するソフトウェ
ア制御の負荷を軽減できる画像メモＩＪ　ＩＪフレッシ
ェ制御装置を実現する。

〔実施例〕

以下、この発明の一実施例を図について説明する。第１
図において、１は画像メモリ基板、２はメイン基板、３
は外部システムバス、４は画像メモリ、５および１６は
外部システムバスドライバ６はＣＰＵ、７はローカルバ
ス、９はＣＰＵシステムバス、１０は内部バスドライバ
であり、第８図に同一符号を付した従来のそれらと同一
　あるいは相当部分であるため詳細な説明は省略する。

２１は基本クロック信号ＭＣＫを生成する水晶発振ユニ
ットであり、２２はその基本クロック信号ＭＣＫに基づ
いて、前記メイン基板２上のＣＰＵ６とは無関係に、メ
モリリフレッシュ信号ＲＦＳＨ＊、ウェイトコントロー
ル信号ＷＡＩＴＣ＊、およびウェイトリセット信号ＷＲ
Ｔを自動的に生成する信号発生回路である。２３は前記
メモリリフレッシュ信号ＲＦＳＨ＊に基づいてチップイ
ネーブル原信号ＣＥＰ＊を生成するフリップフロップ制
御回路であり、２４は前記ウェイトコントロ−左信号ｗ
　Ａ　Ｉ　Ｔ　Ｃ＊に基づいてセレクト信号５ＥＬＥＣ
Ｔを生成するフリップフロップ制御回路である。

２５はこれらウェイトコントロール信号ＷＡＩＴＣ＊、
チップイネーブル原信号ＣＥＰ＊、およびセレクト信号
５ＥＬＥＣＴが入力され、メモリチップイネーブルゲー
ト信号ＣＥＧ＊およびプリウェイト信号ＷＡＩＴＰ＊を
生成する、メモリチップイネーブル信号制御回路として
の２人力のマルチプレクサ回路である。

２６は前記画像メモリ４がアクセスされている期間で有
効となるメモリボードセレクト信号ＢＳ＊を生成するア
ドレスデコーダであり、２７はこのメモリボードセレク
ト信号ＢＳ＊と前記メモリチップイネーブルゲート信号
ＣＥＧ＊およびプリウェイト信号ＷＡＩＴＰ＊とから、
画像メモリ４へのメモリチップイネーブル信号ＣＥ＊と
メイン基板２へのウェイト信号ＷＡＩＴ＊とを生成する
論理ゲートである。

２８は前記論理ゲート２７からのウェイト信号ｗＡＩＴ
＊を受けて、ＣＰＵ５へのレディ信号ＲＤＹを生成する
ウェイト制御回路である。

次に動作について説明する。メイン基板２上のＣＰＵ５
は、ローカルバス７より内部ノ；スドライバ１０を通じ
て、ＣＰＵシステムバス９に画像メモリ４に必要なアド
レス信号Ａ。〜Ａ１６、データ信号り。−Ｄ７、メモリ
読取制御信号ＯＥ＊またはメモリ書込制御信号ＷＥ＊、
及びデコード用アドレス信号Ａ１□〜Ａ工、を出力する
。次に、これらの信号は、外部システムバスドライバ１
６を通じて外部システムバス３に送出され、画像メモリ
基板１に伝送される。画像メモリ基板１ではそれらの信
号を外部システムバスドライバ５により受けつけて、画
像メモリ４へ出力する一方、アドレス信号ＡＯ−Ａ１９
とメモリ書込制御信号ＷＥ＊あるいはメモリ読取制御信
号ＯＥ＊はアドレスデコーダ２６にも入力される。

アドレスデコーダ２６は、上記アドレス信号Ａ。

〜Ａよ、と、メモリ書込制御信号ＷＥ＊あるいはメモリ
読取制御信号ＯＥ＊により、画像メモリ基板１がアクセ
スされている時だけメモリボードセレクト信号ＢＳ＊を
アクティブロウ状態にする。

一方、水晶発振ユニット２１から出力される基本クロッ
ク信号ＭＣＫは、信号発生回路２２へ送られる。信号発
生回路２２では、水晶発振ユニット２１から受は取った
基本クロック信号ＭＣＫを基にして、第２図に示すよう
なウェイトコントロール信号ＷＡＩＴＣ＊’及びメモＩ
Ｊ　リフレッシュ信号ＲＦＳＨ＊を生成して出力する。

出力されたメモリリフレッシュ信号ＲＦＳＨ＊は、直接
画像メモリ４に入力される一方、フリップフロップ制御
回路２３にも入力される。また、ウェイトコントロール
信号ＷＡＩＴＣ＊は、直接マルチプレクサ回路２５に入
力される一方、フリップフロップ制御回路２４にも入力
される。

フリップフロップ制御回路２３は、信号発生回路２２よ
り入力されたメモリリフレッシュ信号ＲＦＳＨ＊の立上
りエツジによりアクティブロウになり、次にウェイトコ
ントロール信号ＷＡＩＴＣ＊の反転信号であるウェイト
リセット信号ＷＲＴを信号発生回路２２より受けた時、
このウェイトリセット信号ＷＲＴの立上りエツジにより
ノンアクティブハイ状態になるチップイネーブル原信号
ＣＥＰ＊を、マルチプレクサ回路２５へ出力する。

また、フリップフロップ制御回路２４は、アドレスデコ
ーダ２６から出力されるメモリボードセレクト信号ＢＳ
＊の立下りエツジでウェイトコントロール信号ＷＡＩＴ
Ｃ＊がハイレベルであればセレクト信号Ｓ　ＥＬＥＣＴ
をハイレベルにし、メモリボードセレクト信号ＢＳ＊の
立上りエツジでセレクト信号５ＥＬＥＣＴをロウレベル
にしてマルチプレクサ回路２５へ出力する。以上の７リ
ッツフロップ制御回路２３．２４の各入出力タイミング
を各々第３図および第４図に示す。

次に、マルチプレクサ回路２５は、第５図または第６図
に示すタイミング関係でチップイネ−フル信号ＣＥＰ＊
、ウェイトコントロール信号ＷＡＩＴＣ＊、及び、セレ
クト信号５ＥＬＥＣＴを入力信号として、メモリチップ
イネーブルゲート信号ＣＥＧ＊及びプリウェイト信号Ｗ
ＡＩＴＰ＊を出力する。第５図において、セレクト信号
５ＥＬＥＣＴがローレベルである期間Ａではメモリチッ
プイネーブルゲート信号ＣＥＧ＊はチップイネーブル原
信号ＣＥＰ＊を直接出力し、プリウェイト信号ＷＡＩＴ
Ｐ＊はウェイトコントロール信号ＷＡ　Ｉ　ＴＣ＊を直
接出力する。一方、セレクト信号５ＥＬＥＣＴがハイレ
ベルとなる期間Ｂでは、メモリチップイネーブルゲート
信号ＣＥＧ＊はロウレベルに、プリウェイト信号ＷＡＩ
ＴＰ＊はハイレベルにそれぞれ固定となる。第６図は、
全期間が第７図の期間Ａに相当する場合のタイミング関
係を示す。

その結果、第７図に示すように、論理ゲート２７により
画像メモリ４へ送出されるメモリチップイネーブル信号
ＣＥ＊は、メモリリフレッシュ信ＭＲＦＳＨ＊がアクテ
ィブロウの期間でハイレベルとなる様に出力され、かつ
、メイン基板２へはウェイト信号ＷＡＩＴ＊が出力され
る。メイン基板２ではこのウェイト信号ＷＡ　Ｉ　Ｔは
ウェイト制御回路２８にて受信され、ＣＰＵ５へのレデ
ィ信号ＲＤＹが生成される。

したがって、以上のように、画像メモリ基板１上で、メ
モリリフレッシュ信号ＲＦＳＨ＊がアクティブロウで、
かつ、メモリボードセレクト信号ＢＳ＊がアクティブロ
ウの状態でも、第７図に示すように、メモリチップイネ
ーブル信号ＣＥ＊はソノ期間のみハイレベルを保持して
、画像メモリ４のオートリフレッシュサイクルを実現し
、画像メモリ４のデータ読取、または、書込を行うこと
ができる。

〔発明の効果〕

以上のように、この発明によれば、画像メモリ基板上に
、アドレスデコーダ、信号発生回路、およびメモリチッ
プイネーブル信号制御回路を設け、メイン基板上のＣＰ
Ｕによる画像メモリのアクセス時に、画像メモリへのメ
モリチップイネーブル信号を可変制御して、信号発生回
路から常時出力されているメモリリフレッシュ信号と、
そのメモリチップイネーブル信号が画像メモリのオート
リフレッシュサイクルを満足するように構成したので、
メモリリフレッシュ信号、メモリチップイネーブル信号
等がメイン基板と画像メモリ基板とのインターフェイス
信号から除去されてノ・−ドウエアシステムバスの汎用
性が高められ、画像メモリのリフレッシュに関するソフ
トウェア制御の負荷も軽減できる画像メモリリフレッシ
ュ制御装置が得られる効果がある。

【図面の簡単な説明】

第１図はこの発明の一実施例による画像メモリリフレッ
シュ制御装置を示すブロック図、第２図はそのウェイト
コントロール信号とメモリリフレッシュ信号の時間関係
を示すタイムチャート、第３図および第４図は各フリッ
プフロップ制御回路に入出力される信号の時間関係を示
すタイムチャート、第５図および第６図はマルチプレク
サ回路に入出力される信号の時間関係を示すタイムチャ
ート、第７図は論理ゲートに入出力される信号の時間関
係を示すタイムチャート、第８図は従来の画像メモリリ
フレッシュ制御装置を示すブロック図である。 １は画像メモリ基板、２はメイン基板、４は画像メモリ
、６はＣＰＵ、２２は信号発生回路、２５はメモリチッ
プイネーブル信号制御回路（マルチプレクサ回路）、２
６はアドレスデコーダ。 なお、図中、同一符号は同一　又は相当部分を示す。 特許出願人　　　三菱電機株式会社 （外２名） 第 図 第 図 ＷＡＩＴＰ肴 第 図 第 図 第 図

Claims (1)

【特許請求の範囲】
1. 　疑似スタティックランダムアクセスメモリで構成され
   て画像メモリ基板上に配置され、メイン基板上の主制御
   処理装置によってデータの読み取りおよび書き込みが制
   御される画像メモリの記憶内容を、定期的にリフレッシ
   ュする画像メモリリフレッシュ制御装置において、前記
   画像メモリ基板上に、前記主制御処理装置によって前記
   画像メモリのデータ読み取り／書き込みが行われている
   期間で有効となるメモリボードセレクト信号を発生する
   アドレスデコーダと、前記画像メモリをリフレッシュす
   るためのメモリリフレッシュ信号を、前記主制御処理装
   置とは無関係に自動的に発生させる信号発生回路と、前
   記主制御処理装置による前記画像メモリへのデータ読み
   取り／書き込み時に、前記メモリボードセレクト信号に
   基づく前記画像メモリへのメモリチップイネーブル信号
   を、前記メモリリフレッシュ信号の有効期間を避けて生
   成するように制御するメモリチップイネーブル信号制御
   回路とを設けたことを特徴とする画像メモリリフレッシ
   ュ制御装置。