JPH0789346B2

JPH0789346B2 - Ｄｍａコントローラ

Info

Publication number: JPH0789346B2
Application number: JP61158249A
Authority: JP
Inventors: 優子高橋; 秀文黒川
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1985-07-05
Filing date: 1986-07-04
Publication date: 1995-09-27
Anticipated expiration: 2010-09-27
Also published as: DE3687091D1; DE3687091T2; JPS62103749A; EP0208287A3; EP0208287B1; EP0208287A2

Description

【発明の詳細な説明】（産業上の利用分野）本発明はダイレクトメモリアクセス（DMA）コントロー
ラに関し、とくに相補型電界効果トランジスタ（CMOS）
で内部回路が作成されたDMAコントローラに関する。

（従来の技術） DMAコントローラは中央処理装置（CPU）に代わって、メ
モリメモリもしくはメモリびI/O間等のデータ転送
を制御するものである。DMAコントローラはデータ転送
に必要な情報（DMA開始アドレス，データ転送数，コマ
ンド等）をCPUから受け取り、DMA転送が終了すると終了
信号をCPUに知らせる。CPUはDMAコントローラにデータ
転送に必要な情報を送った後、DMAコントローラがデー
タ転送を実行している間、他の処理を実行することがで
きる。従って、データ転送が必要なプログラムを処理す
る場合、上記DMAコントローラはCPUの負担を軽減し、CP
U処理の能力を増大する手段として非常に有効なコント
ローラである。

一方、CPUおよびDMAコントローラの動作は基本クロック
（システムクロックとも呼ばれている）に基いて制御さ
れている。基本クロックは水晶等の発振素子を用いて作
成されたクロック発生回路から出力され、CPUおよびDMA
コントローラに供給される。しかるに、DMAコントロー
ラはCPUと同様に常に処理を実行しているものではな
く、CPUもしくは周辺装置（プリンタやCRT等）からDMA
要求をうけた時にのみ処理を実行するものである。従っ
て、DMA転送処理が終了してから次のDMA要求があるまで
は、DMAコントローラは何ら処理を行なっていないアイ
ドル状態にある。しかしながら、DMAコントローラがア
イドル状態にあるにもかかわらず、DMAコントローラに
は基本クロックが常に供給されていた。これは、DMAコ
ントローラのアイドル状態がいつ生じるかを把握できな
いため、基本クロックの制御ができないという理由によ
るものである。

（本発明が解決すべき問題点）以上に述べたように、DMAコントローラはアイドル状態
であるにもかかわらず基本クロックをうけているため、
その間余分に電力を消費するという欠点があった。とく
に、DMAコントローラがCMOS回路で構成されている場
合、基本クロックをうけるCMOSゲート回路等ではクロッ
クの立上りおよび立下りの毎に貫通電流が流れ、これが
電力消費の大きな要因となっていた。従って、不要な期
間の基本クロックの供給をとめることは、低電力比に大
きな効果があるわけである。

（問題点を解決するための手段）本発明はアイドル状態を検出し、アイドル期間は基本ク
ロックの供給を禁止する手段をDMAコントローラ内部に
設けたことを特徴とするものである。アイドル状態はDM
A開始タイミングとDMA終了タイミングとに基いて検出す
ることができる。後述する実施例においては、前記DMA
の開始および終了タイミングを非常に簡単な回路で容易
に検出できる例が示されている。さらに、これらのタイ
ミングとして、必要最小限の基本クロックがDMAコント
ローラに供給されるようなタイミングが検出できるよう
に工夫されている。そして、このような工夫によりでき
る限り小さなハードウェア回路によって基本クロックの
制御を可能とし、CPUとDMAコントローラとを同一半導体
チップ上に集積化することができるという優れた効果が
得られる。

（実施例）まず、第９図に示した従来のDMAコントローラおよびこ
れを用いたマイクロコンピュータシステムのブロック図
を参照してDMA処理の基本的動作を説明する。第９図で
は、CPU90,DMAコントローラ91,周辺コントローラ92およ
び外部メモリ93がアドレスバス98,データバス99および
コントロールバス100によって相互に接続されている。
周辺コントローラ92はこれに接続されるプリンタ94やCR
T95等の周辺装置を制御する機能を有している。かかる
システムは基本クロック発生回路96から発生された基本
クロックCK97に基いて動作が制御される。なお、外部メ
モリ93としてスタティックメモリを使用した場合には基
本クロックCK97は不要であるが、ダイナミックメモリを
用いた場合にはリフレッシュ処理のために基本クロック
CK97が要求される。

DMA処理は以下の手順に沿って実行される。

まず、CPU90がDMA転送に必要な情報をDMAコントローラ9
1および周辺コントローラ92にセットする。周辺コント
ローラ92はDMA転送が必要となった時、DMAコントローラ
91にDMA要求信号をコントロールバス100を通して転送す
る。DMAコントローラ91はDMA要求信号をうけると、CPU9
0に対してバス使用の許可を要求するホールド要求信号
を送る。CPU90はホールド要求信号をうけつけると、バ
ス使用を許可するホールドアクノリッジ信号をDMAコン
トローラ91に送り、バス98〜100を開放する。DMAコント
ローラ91は開放されたバスを使って周辺コントローラ92
と外部メモリ93との間でのデータ転送をCPU90に代わっ
て実行する。

以上の手順に沿ってDMA転送が終了すると、DMAコントロ
ーラ92はDMA終了信号をCPU90に送る。CPU90はこの終了
信号をうけると、開放していたバス98〜100をとり上げ
てプログラム処理を続行する。

以上のように、DMAコントローラ91はDMA処理を実行する
も、それ以外の期間は処理を停止し、アイドル状態にあ
るにもかかわらず、基本クロックCK97は絶えずDMAコン
トローラ91に供給され続けているので、非処理時に無駄
な電力が消費されてしまうという大きな欠点がある。

かかる欠点を解除した本発明の一実施例を第１図用いて
以下に説明する。第１図は本実施例によるDMAコントロ
ーラの要部ブロック図である。DMAコントローラはコマ
ンドレジスタ1,アドレスカウンタ2,サイズレジスタ3,サ
イズカウンタ4,比較器12,シーケンス制御回路14,データ
コントロール回路15,バスインターフェイス回路16を基
本要素として含み、さらに本発明の特徴である基本クロ
ック制御回路17が設けられている。

コマンドレジスタ１はCPUからDMA転送のためのコマンド
19をコマンド書込信号28に基いてうけとり、データコン
トロール回路15,バスインターフェイス回路16およびシ
ーケンス制御回路14に対して制御信号を送る。コマンド
書込信号28はコマンド書込回路27にコマンドレジスタ選
択アドレス29,データストローブ信号30およびライト信
号31が入力された時、発生される。アドレスカウンタ２
はアドレスレジスタ5,アドレスインクリメンタ７および
ゲート6,8を有しており、DMA開始アドレス20がCPUから
アドレスレジスタ５にセットされる。セットされたアド
レスはシーケンス制御回路14からのインクリメント信号
18に従って＋１づつインクリメンタ７で更新され、アド
レスレジスタ５にフィードバックされる。アドレスレジ
スタ５のアドレスはゲート６を介してバスインターフェ
イス回路16に送られるとともに、インクリメンタ７に送
られる。この結果、アドレスレジスタ５のアドレスによ
りDMA転送と次のアドレス作成とはオーバーラップして
実行される。サイズレジスタ３にはCPUからDMA転送され
るべきデータの数（バイト単位のときはバイト数、ワー
ド単位のときはワード数）を示す情報21がセットされ
る。サイズカウンタ４はリセット時には“0"がセットさ
れるレジスタ24,サイズインクリメンタ10およびゲート
9,11を含み、アドレスカウンタ２に対して出力されるイ
ンクリメント信号18がレジスタ24の内容をインクリメン
トするためのサイズインクリメンタ10にも供給される。
このサイズカウンタ10でインクリメントされた値はゲー
ト11を介してレジスタ24にフィードバックされる。この
結果サイズカウンタ４はDMAアドレスのインクリメント
と同期してレジスタ24の内容をインクリメントする。レ
ジスタ24の内容はCPUでモニタできるように信号22とし
て取り出すことができるように設計されている。レジス
タ24の内容はまたゲート９を介して比較器に送られ、こ
こでサイズレジスタ３の内容を比較される。両者が一致
した時、一致信号23が出力される。すなわち、DMA転送
したデータの数がサイズレジスタ３にセットされた数と
等しくなった時、DMA転送の終了を示すために一致信号2
3が出力される。一致信号23は遅延回路13で遅延された
後、終了指示信号124としてシーケンス制御回路14と基
本クロック制御回路17に送られる。シーケンス制御回路
14は終了指示信号124をうけると、CPUに対してDMA終了
信号25を送る。シーケンス制御回路14はインクリメント
信号18およびDMA終了信号25の発生を含めて、DMA処理の
シーケンスを制御する各種制御信号（必要な制御信号に
ついては後で説明する）を発生する。データコントロー
ル回路15はバッファレジスタ群およびリード／ライトコ
ントローラを有し、CPUとバスインターフェイス回路16
との間でのデータ転送の仲介を行なう。バスインターフ
ェイス回路16は外部アドレスバス18および外部データバ
ス19に接続され、アドレスおよびデータのためのI/Oポ
ート機能を有する。バスインターフェイス回路16はDMA
転送に先立って、外部バス18,19に接続されているCPUに
対してホールド要求信号（HOLDR）21を送り、その応答
してCPUから送られてくるホールドアクノリッジ信号（H
OLDACK）20をうけとる。HOLDACK信号20をうけると、DMA
コントローラはアドレスレジスタ５にセットされている
DMA開始アドレスを開放された外部アドレスバス18に送
り実際のDMA転送を開始する。

本実施例において、DMAコントローラは内部に基本クロ
ックを必要とする回路を含んでおり、第１図に示される
ようにDMAデータコントロール回路15,シーケンス制御回
路14,バスインターフェイス回路16およびアドレスカウ
ンタ2,サイズカウンタ４内のゲート6,8,9,11等は基本ク
ロックに従って動作を行なう回路である。かかる回路に
非DMA処理時にクロックが印加されると不所望な電力が
消費されるので、これを避けるために基本クロック制御
回路17が設けられている。基本クロック制御回路17は基
本クロックCKを入力とし、必要な期間のみ内部クロック
CLKを発生する機能を有しており、その詳細は第２図に
示されている。

第２図は基本クロック制御回路17の詳細およびこれに関
連する回路のブロック図である。基本クロック制御回路
17は２つのNORゲート33,34からなるフリップ・フロップ
とANDゲート35を含む。入力としては、コマンド書込回
路27からコマンドレジスタ１に印加されるコマンド書込
信号28、外部の基本クロック発生回路（例えば第９図の
96）から発生される基本クロックCK、リセット信号32お
よび比較器12の一致信号23を遅延回路13で遅延して得ら
れるDMA終了を指示する信号24である。リセット信号32
およびDMA終了を指示する信号24によってフリップ・フ
ロップはリセットされ、NORゲート34の出力が“L"レベ
ルになる。この結果、ANDゲート35が閉じ、基本クロッ
クCKの出力が禁止される。一方、コマンド書込信号28が
発生されるとフリップ・フロップがセットされ、NORゲ
ート34の出力が“H"レベルとなり、ANDゲート35が開
く。これにより、基本クロックCKはANDゲート35を介し
て出力され、内部クロックCLKとしてDMAコントローラ内
の各回路に供給される。

第１図および第２図を参照して本実施例のDMAコントロ
ーラの動作について説明する。

CPUはDMAコントローラのコマンドレジスタ1,アドレスレ
ジスタ５およびサイズレジスタ３にDMA処理に必要な情
報を書込まなければならない。そのために、３つのレジ
スタ1,5,3には夫々第３図に示すアドレスが割り当てら
れている。なお、アドレスレジスタ５およびサイズレジ
スタ３にセットされるデータは夫々16ビットからなり、
コマンドは８ビットからなるものとする。そして、CPU
は８ビットのアドレスバスおよび８ビットのデータバス
を介してDMAコントローラにデータを転送するものとす
る。第３図に示されているように、アドレスレジスタ５
にはアドレス「０」と「１」が、サイズレジスタ３には
アドレス「２」と「３」が、コマンドレジスタ１にはア
ドレス「４」が割り当てられている。従って、CPUはま
ずアドレス「０」をアドレスバスにのせ、アドレスレジ
スタ５の上位８ビットを選択し、そこにDMA開始アドレ
スの上位８ビットを書込む。次に、アドレス「１」でア
ドレスレジスタ５の下位８ビットを選択し、そこにDMA
開始アドレスの下位８ビットを書込む。その後、CPUは
アドレス「２」「３」を用いてサイズレジスタ３の上
位，下位の各８ビットを順次選択し、夫々にサイズデー
タ（DMA転送されるデータの数）の上位，下位データを
書込む。

第４図はサイズレジスタ３およびその書込み回路36の詳
細を示す。サイズレジスタ３は上位レジスタ45と下位レ
ジスタ46とを有し、CPUとはデータバス47を介して接続
されている。一方書込回路36はCPUにアドレスバス29を
介して接続されており、デタストローブ信号30とライト
信号31とをうけ、ANDゲート43,44から書込信号を夫々出
力する。すなわち、アドレスが「２」の時はサイズアド
レスデコーダ40は信号41を出力する。この結果、ANDゲ
ート43から書込信号が出力され、サイズレジスタ（上
位）45に印加され、そこにサイズデータの上位データが
書込まれる。同様に、アドレス「３」が入力されると、
デコーダ40は信号42を発生し、ANDゲート44から書込信
号がサイズレジスタ（下位）46に与えられ、サイズデー
タの下位データがそこに書込まれる。この後、CPUはア
ドレスバス29を通してコマンドレジスタ１を選択するア
ドレス「４」を転送する。

第５図はコマンド書込回路27の内部回路図である。コマ
ンド書込回路はアドレスバス29上のアドレス「４」（00
000100）をNORゲート50で検出し、データストローブ信
号30およびライト信号31とが存在する時、ANDゲート51
からコマンド書込信号28を出力する。この結果、コマン
ドレジスタ１には８ビットのコマンドが書込まれる。第
６図はコマンドレジスタにコマンドが書込まれるときの
タイミング図である。

前述したように、コマンド書込信号28が発生すると、基
本クロック制御回路17のフリップ・フロップがセットさ
れ、ANDゲート35を介して内部クロックCLKが出力される
（内部クロックは基本クロックと同じ周波数のクロック
である）。これが、DMAコントローラへ基本クロックの
供給を開始するタイミングである。クロック供給に基い
て、DMAコントローラの各回路が動作を開始し、前述し
たDMA処理を開始する。すなわち、バスインターフェイ
ス回路16から外部バス18,19に接続されているCPUに対し
てホールド要求信号21を送り、その応答信号（ホールド
アクノリッジ信号20）をうけて、DMA転送を開始する。

DMA転送時は、アドレスレジスタ５にセットされたDMA開
始アドレスがゲート６を介してバスインターフェイス回
路16に転送され、ここからアドレスバス18へ出力され
る。アドレスバス18上のアドレスによってアクセスされ
た外部メモリからデータが読み出され、データバス19を
介してバスインターフェイス回路16に入力される。入力
されたデータは一時的にデータコントロール回路15内の
バッファレジスタに書込まれる。この間、アドレスイン
クリメンタ７で次のアドレスが作成され、ゲート８を介
してアドレスレジスタ５にセットされる。さらに、DMA
開始時に“0"にリセットされているサイズカウンタ４の
レジスタ24の内容がゲート９を介して出力され、比較器
12に入力される。コマンド書込信号28でアクティブにな
された比較器12はサイズレジスタ３の内容とレジスタ24
の内容とを比較する。一方、サイズインクリメンタ10で
＋１加算された値がレジスタ24へフィードバックされ
る。アドレスカウンタ２とサイズカウンタ４とが同期し
て加算処理を行ない、その結果に従って、DMA転送が順
次実行される。そして、サイズレジスタ３の内容とサイ
ズカウンタ４の内容（レジスタ24の内容）とが一致する
と、比較器12から一致信号23が発生され、遅延回路13で
タイミング調整のために遅延され、DMA終了を指示する
信号24が出力される。この結果、基本クロック制御回路
17のフリップ・フロップがリセットされ、ANDゲート35
が閉じられる。よって、DMAコントローラへの基本クロ
ックCKの供給がこの時点で禁止され、従って、DMAコン
トローラは次のコマンドがCPUから送られるまで動作を
停止し、アイドル状態となる。このアイドル期間はクロ
ックの供給が禁止されているので、DMAコントローラ内
部での電力消費を抑制することができる。

以上のように、コマンド書込信号をクロック供給開始タ
イミングとし、DMA終了を指示する信号をクロック供給
終了タイミングとして規定することによって、アイドル
状態での電力消費を大幅に削減することができる。しか
も、クロックの制御をDMAコントローラ内部で管理する
ことができ、いかなるシステムやプログラムにも対応で
きるという汎用性に優れたDMAコントローラを提供する
ことができる。さらに、クロック制御回路17は図示する
ように非常に簡単な回路で構成できるので、第７図に示
すようにDAMコントローラとCPUとを同一半導体チップ上
に形成することが可能である。

第７図は単一の半導体チップ70上にCPU74,DMAコントロ
ーラ71および第１と第２のメモリ75,76を集積化したマ
イクロコンピュータのブロック図である。DMAコントロ
ーラ71,CPU74,第１および第２のメモリ75,76はチップ上
に配設された内部バス77を介して相互に接続される。DM
Aコントローラ71およびCPU74にはクロック端子78に接続
された基本クロック発生回路80から基本クロックCK79が
供給される。DMAコントローラ71内部では、基本クロッ
クCK78は第１および２図に示すクロック制御回路17を介
してDMA処理回路73に転送される。マイクロコンピュー
タチップ70は例えば外部メモリ180に接続され、この外
部メモリ80と第１および第２のメモリ75,76との間での
データ転送がDMAコントローラ71によって制御される。

次に、第１図のDMAコントローラを内蔵する第７図のマ
イクロコンピュータと外部メモリ180との間で行なわれ
るDMA転送について、第８図のタイミング図を参照して
説明する。DMA転送時、シーケンス制御回路14は制御信
号S1を発生し、バスインターフェイス回路に送る。バス
インターフェイス回路14は制御信号S1をアドレスストロ
ーブ信号として入力し、ゲート６を介して出力されるア
ドレスレジスタ５の内容をアドレスバス18に転送する。
次にシーケンス制御回路14は制御信号S2を発生する。制
御信号S2はバスインターフェイス回路に対してはコマン
ドレジスタ１にセットされているコマンドによって指定
されたリードモードもしくはライトモードのいずれかを
アクティブにする信号として働き、一方DMAデータコン
トロール回路15に対してはライトモードの時はデータバ
ス19上のデータの書込みを指示し、リードモードの時に
はDMAデータコントロール回路15内のデータを読み出す
信号として働らく。ひき続き、シーケンス制御回路14は
制御信号S3を発生する。制御信号S3はS2とともにデータ
転送の指示を行なう。ここで、データ転送に要求される
時間は外部メモリもしくは周辺コントローラによって異
なる場合がある。従って、長いデータ転送時間を要する
DMA転送の場合は、コマンドの一部にウェイトの時間を
示す情報が与えられる。この情報はシーケンス制御回路
14に入力され、ここで必要な時間ウェイト信号SWが作成
される。この間DMAコントローラは外部からのデータの
入力もしくは外部へのデータの出力の待ち状態となる。
ウェイト信号SWが終了するとシーケンス制御回路14は制
御信号S4を発生する。制御信号S4に従ってアドレスイン
クリメンタ７とサイズインクリメンタ10は夫々＋１加算
を実行する。サイズインクリメンタによる加算処理の結
果がサイズレジスタ３の内容と一致すると一致信号23が
出力される。一致信号23は所定の期間遅延された後、DM
A転送の終了を指示する信号24としてシーケンス制御回
路14に入力されるとともにANDゲート35が閉じられ、内
部クロックCLKの供給が中断される。すなわち、DMAコン
トローラはアイドル状態に移る。次のDMA転送が必要な
時、CPU74はDMA開始アドレスとサイズデータとを夫々DM
Aコントローラ71にこの順でセットし、最後にコマンド
をセットする。コマンドを書込むための書込信号28が発
生されると、フリップ・フロップはリセットされANDゲ
ート35が開く。この結果、中断されていた内部クロック
CLKの供給が再開される。

第７図のようにDMAコントローラ71とCPU74とを同一チッ
プ上に形成することによって、DMAコントローラ71が第
１のメモリ75と外部メモリとの間でDMA転送を行なって
いる期間、CPU74は第２のメモリ76と内部バス77を通し
てデータ転送を実行することができる。

（発明の効果）本発明によれば、クロック供給開始タイミングとしてコ
マンド書込信号を使用している。しかも、コマンドはDM
A開始アドレスおよびサイズデータをセットした後にDMA
コントローラに送るようにしているので、DMA転送のた
めの準備が完了したクロックの供給が開始されることに
なる。従って、クロック禁止期間を最大限にとることが
できるので低消費電力化に最も効果がある。さらに、コ
マンド書込みにはクロックを必要としていないので、ク
ロック供給開始タイミングをプログラムによって任意に
設定することができる。また、DMA終了を指示する信号
によってクロック供給停止タイミングを規定しているの
で、CPUに何ら負担をかけることなく、DMAコントローラ
だけでクロックの制御が可能である。

なお、クロック供給開始タイミングをコマンド書込信号
ではなく、ホールド要求信号もしくはホールドアクノリ
ッジ信号を用いて規定するようにしてもよいが、これら
の信号はクロックに同期して発生されるので、バスイン
ターフェイス回路にはクロックを供給し続けておかなけ
ればならないこと、およびホールド要求信号もしくはホ
ールドアクノリッジ信号が発生されてからクロックがDM
Aコントローラ内部に安定に供給されるまでに数クロッ
ク分の遅れがあることに留意して、設計しなければなら
ない。さらに、基本クロック制御回路はDMAコントロー
ラ内部で作成される信号のみによって制御されるので、
CPUには全く負担をかけないという大きな利点がある。
第２図において、フリップ・フロップがリセット信号で
リセットできるようにしている理由は、システムがリセ
ットされてから最初にDMA転送が行なわれるまでの間ク
ロック供給を禁止できるようにしているためである。

【図面の簡単な説明】

第１図は本発明の一実施例によるDMAコントローラの内
部ブロック図、第２図はその要部ブロック図、第３図は
DMAコントローラ内部のレジスタに割り当てられたアド
レスを示す図、第４図はサイズレジスタおよびその書込
回路の詳細図、第５図はコマンド書込回路の回路図、第
６図はコマンド書込みのタイミング図、第７図は本発明
のDMAコントローラを内蔵したマイクロコンピュータの
内部ブロック図、第８図はDMAのタイミング図、第９図
は従来のマイクロコンピュータシステム図である。１……コマンドレジスタ、２……アドレスカウンタ、３
……サイズレジスタ、４……サイズカウンタ、12……比
較器、13……遅延回路、14……シーケンス制御回路、15
……データコントロール回路、16……バスインターフェ
イス回路、17……基本クロック制御回路、27……コマン
ド書込回路、36……サイズレジスタ書込回路、40……サ
イズアドレスデコーダ、CK……基本クロック、CLK……
内部クロック。

───────────────────────────────────────────────────── フロントページの続き (56)参考文献特開昭60−19269（ＪＰ，Ａ) 特開昭58−169248（ＪＰ，Ａ) 実開昭60−20660（ＪＰ，Ｕ) 特公昭57−58696（ＪＰ，Ｂ１)

Claims

【特許請求の範囲】

【請求項１】DMA転送に必要な情報の入力に応答する第
１の手段と、クロックによるタイミング制御のもとで前
記情報に基づくDMA転送を実行する第２の手段と、前記
第２の手段で転送されたDMAデータの数を検出し、予め
決められた値と一致したときはDMA終了信号を発生する
第３の手段とを有し、前記第１の手段はDMA転送コマン
ドの入力に応答してクロック供給開始信号を発生する機
能を具備し、該クロック供給開始信号に基づいて前記第
２の手段にクロックが供給され、前記DMA、終了信号に
応答して第２の手段へのクロック供給が禁止されるよう
にしたことを特徴とするDMAコントローラ。