JPH0542525Y2 - - Google Patents

Info

Publication number
JPH0542525Y2
JPH0542525Y2 JP18471387U JP18471387U JPH0542525Y2 JP H0542525 Y2 JPH0542525 Y2 JP H0542525Y2 JP 18471387 U JP18471387 U JP 18471387U JP 18471387 U JP18471387 U JP 18471387U JP H0542525 Y2 JPH0542525 Y2 JP H0542525Y2
Authority
JP
Japan
Prior art keywords
external
access
external access
memory
timing
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Lifetime
Application number
JP18471387U
Other languages
English (en)
Other versions
JPH0187456U (ja
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed filed Critical
Priority to JP18471387U priority Critical patent/JPH0542525Y2/ja
Publication of JPH0187456U publication Critical patent/JPH0187456U/ja
Application granted granted Critical
Publication of JPH0542525Y2 publication Critical patent/JPH0542525Y2/ja
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

Links

Description

【考案の詳細な説明】 〔産業上の利用分野〕 本考案はシングルチツプマイクロコンピユータ
に関し、特に単一の集積回路チツプ上にプログラ
ムやデータを記憶するメモリを内蔵しこの内蔵メ
モリへのアクセスの他に、外部の周辺LSIへもア
クセスできるシングルチツプマイクロコンピユー
タに関する。
〔従来の技術〕
従来、この種の初期のシングルチツプマイクロ
コンピユータでは、メモリアクセスの対象が内蔵
メモリか外部のメモリや周辺LSIかの区別なし
に、一定のメモリアクセスサイクルで動作してい
た。
このメモリアクセスサイクルに同期して、メモ
リの読出しまたは書込みの制御信号を出力し、バ
スラインに時分割で出力されるアドレス情報をラ
ツチするための制御信号も出力していた。
従来のこの種の最近のシングルチツプマイクロ
コンピユータでは、処理速度など性能が重視され
るようになり、メモリアクセスの対象が内蔵メモ
リか外部メモリかの判別を行い、アクセスサイク
ルを切り換える制御を行い、内蔵メモリをアクセ
スする場合には中央処理部には高速な動作を行わ
せ、外部メモリをアクセスする場合には、中央処
理部の動作クロツクを間引いてアクセスサイクル
を引き伸ばすウエイト制御を行うことにより、内
蔵メモリへのアクセスは高速かつ最少限の期間で
行い高速処理を実現していた。
このような制御をすることにより、外部メモリ
への制御信号は、外部メモリをアクセスするサイ
クルの時のみ出力され、内蔵メモリをアクセスす
るサイクルではそのアクセスサイクルが短くなり
外部アクセスも起きないため、出力されない構成
となついてた。
〔考案が解決しようとする問題点〕
シングルチツプマイクロコンピユータの周辺
LSIとしてはLCDコントローラなどがあり、これ
らの周辺LSIを接続したシステムを作る場合に
は、周辺LSIにクロツク信号を供給する必要があ
る。
上述した従来の初期のシングルチツプマイクロ
コンピユータでは、メモリアクセスサイクルが内
部、外部を問わず一定であつたため、メモリリー
ド、ライトのサイクルの同期して常に一定のタイ
ミングで外部メモリに対して出力される信号、特
にアドレスをラツチさせるための制御信号をこれ
らの周辺LSIのクロツク信号として使用すること
も可能であつた。
しかしながら、上述した最近のシングルチツプ
マイクロコンピユータでは、制御信号は、外部メ
モリをアクセスする時にだけ出力され、それ以外
は出力されない構成となつているので、この制御
信号を周辺LSIへのクロツク信号として使用する
ことが出来ず、このため周辺LSIへのクロツク信
号用として別にクロツク発生回路が必要になり、
トータルシステムのコストが高くなるという欠点
がある。
本考案の目的は、内蔵メモリにアクセスしてい
る時でも常に周辺LSIへのクロツク信号用の信号
を供給し、トータルシステムのコストを低減する
ことができるシングルチツプマイクロコンピユー
タを提供することにある。
〔問題点を解決するための手段〕
本考案のシングルチツプマイクロコンピユータ
は、プログラムおよびデータを記憶する内部メモ
リと、この内部メモリからプログラムを呼出しこ
のプログラムに従つて前記データを処理すると共
に前記内部メモリを含む各内部回路を制御する中
央処理部と、この中央処理部の指示が外部回路へ
のアクセスであるときは、外部アクセス制御信号
及び外部アクセスタイミング信号を出力し、外部
回路へのアクセスでないときには、所定の周期の
外部アクセスタイミング信号を出力する外部アク
セスタイミング発生部とを有している。
〔実施例〕
次に、本考案の実施例について図面を参照して
説明する。
第1図は本考案の第1の実施例のブロツク構成
図である。
第1図において、シングルチツプマイクロコン
ピユータ10は、データ処理を行う中央処理部1
1、処理データを記憶するデータメモリ12,プ
ログラムを記憶するプログラムメモリ13、内部
でのデータ転送の通路となる内部バス14、外部
へのデータ転送の通路となる外部アクセス回路1
5、発振器16、中央処理部11などの内部回路
の内部動作タイミング発生部17、外部回路への
外部アクセス制御信号、外部アクセスタイミング
信号OATを発生する外部アクセスタイミング発
生部18を含んで構成され、外部アクセス回路1
5の端子を外部バス19と接続して外部メモリ2
0や周辺LSI21との間でデータ転送を行う構成
となつている。
次に、本実施例の動作について説明する。
中央処理部11は、プログラム13のアドレス
を指定し、その記憶データを命令コードとして内
部データバス14を介して読込み、この命令コー
ドを解読して所定のデータ処理や他の各部の制御
を行う。
この読込んだ命令コードが外部メモリ20や周
辺LSI21など外部バス19に接続される装置を
アクセスする命令であつた時は、中央処理部11
は外部アクセス起動信号OASを外部アクセス回
路15および外部アクセスタイミング発生部18
に対し出力し、内部バス14から外部アクセス回
路15を介して外部バス19に対してアクセスを
行う。
外部アクセスタイミング発生部18は、外部ア
クセス起動信号OASがあつた時には、外部メモ
リアクセスのサイクルに同期してメモリの読出し
または書込み、およびバスラインに時分割で出力
されるアドレス情報をラツチするための外部アク
セス制御信号を外部アクセス回路15へ出力す
る。
アクセスされた外部メモリ20または周辺LSI
21は、外部アクセスタイミング発生部18から
の外部アクセスタイミング信号OATに応じてア
ドレス情報のラツチやデータの読出しまたは書込
みの動作をする。
外部メモリアクセスのサイクルでない時は、外
部アクセス起動信号OASは出力されず、外部ア
クセスタイミング発生部18は一定の周期の外部
アクセスタイミング信号OATを出力する。
この様に、本実施例の回路では、メモリアクセ
スの対象が外部の時は従来と同様にアドレスラツ
チのための信号とリード・ライトのタイミング信
号を外部アクセス制御信号として外部に出力し、
メモリアクセスの対象が内部の時は、周辺LSIの
クロツク信号として利用可能な一定周期の外部ア
クセスタイミング信号OATを外部に出力するこ
とが出来る。
次に、外部アクセスタイミング発生部18の動
作について、図面を参照して説明する。
第2図は外部アクセスタイミング発生部18の
回路図であり、第3図a,bはそれぞれその各部
信号の波形を示すタイミングチヤートである。
第2図はR−Sフリツプフロツプ24、Dフリ
ツプフロツプ28,29,30、ORゲート2
7,32、ANDゲート25,33、NORゲート
31、インバータ26を含んで構成される。
R−Sフリツプフロツプ24は、外部アクセス
起動信号OASによつてセツトされ、Dフリツプ
フロツプ28,29,30の出力がすべて低レベ
ルになつたときNORゲート31の出力が高レベ
ルになり、この時外部アクセス起動信号OASが
なければリセツトされる。
またインバータ26とANDゲート25によつ
て外部アクセス起動信号OASとNORゲート31
の高レベルの出力が同時に発生した場合、R−S
フリツプフロツプ24がセツトされるように構成
されている。
第3図aは、外部アクセス起動信号OASが低
レベルの状態が続いた後、外部メモリアクセスサ
イクルが1サイクルだけ起動された時のタイミン
グチヤータである。
外部アクセス起動信号OASが低レベルの間は、
NORゲート31が高レベルならばORゲート7が
高レベルになる。
ORゲート27の出力はDフリツプフロツプ2
8,29,30にクロツク信号CK1クロツク毎
に順次シフトして出力されるので、Dフリツプフ
ロツプ28,29,30の出力がすべて低レベル
になるとR−Sフリツプフロツプ24がリセツト
され、またORゲート27を介して高レベルの出
力が次のタイミングでDフリツプフロツプ28か
ら出力され、期間T1で示すように、4クロツク
の周期で外部アクセスタイミング信号OATが出
力される。
アクセス対象のメモリが外部になる時に外部ア
クセ起動信号OASの高レベルのパルスが発生す
ると、外部アクセス起動信号OASがORゲート2
7を介してDフリツプフロツプ28にシフトされ
た高レベルの出力によつて、期間T2で示すよう
に、外部アクセスタイミング信号OATが出力さ
れる。また、R−Sフリツプフロツプ24がセツ
トされたことにより、Dフリツプフロツプ29お
よび30に高レベル出力が伝わつた時の2クロツ
ク間、外部アクセス制御信号の1つのリード・ラ
イトタイミング信号ORWが出力される。
その後、外部アクセス起動信号OASがないと
期間T1と同一のサイクルを繰り返す。
第3図bは外部メモリアクセスサイクルが連続
して起こつた時のタイミングチヤートを示す。
外部メモリアクセス起動信号OASの高レベル
のパルスが4クロツクの周期で発生すると、1回
の外部アクセスの起動信号OASのパルス毎に、
第3図aで述べた期間T2と同一のサイクルを発
生する。
第4図は本考案の第2の実施例の外部アクセス
タイミング発生部18aの回路図であり、第5図
a,bはそれぞれの各部信号の波形を示すタイミ
ングチヤートである。
本実施例の外部アクセスタイミング発生部18
aは、外部メモリアクセスサイクルの起動からサ
イクル終了までは第1の実施例で示したと同様な
外部アクセスタイミング信号OATを発生し、外
部メモリアクセスサイクルでない場合には、タイ
ミング制御信号TC1,TC2の入力によつてDフリ
ツプフロツプの段数を増減させ、出力する外部ア
クセスタイミング信号OATの周波数を変えるよ
うにしたものである。
この外部アクセスタイミング発生部18aは、
R−Sフリツプフロツプ24、Dフリツプフロツ
プ28,29,30、ORゲート27,32、
ANDゲート25,33、インバータ26の第1
の実施例で示したアクセスタイミング発生部18
と同一の機能を有する部分の他、NORゲート4
0、インバータ41、Dフリツプフロツプ42,
43、ANDゲート44,45を含んで構成され
る。
外部メモリアクセスサイクルの間は、R−Sフ
リツプ24がセツトされインバータ41を介して
ANDゲート44,45に低レベルの入力が入る
ので、ANDゲート44,45の出力は常に低レ
ベルとなる。
このためNORゲート40の出力はDフリツプ
フロツプ28,29,30の出力によつて決まる
ので第1の実施例の外部メモリアクセスサイクル
で示したものと同様の外部アクセスタイミング信
号OATとリード・ライトタイミング信号ORWを
発生する。
外部メモリアクセスサイクルでない時には、R
−Sフリツプフロツプ24はリセツトされ、
ANDゲート44,45にはインバータ41を介
して高レベルが入力される。
この時タイミング制御信号TC1,TC2に応じて
ANDゲート44,45がDフリツプフロツプ4
2,43の出力を選択しNORゲート40の出力
を制御して外部アクセスタイミング信号OATの
出力周期を選択する。
第5図aに本実施例の回路において、外部アク
セス起動信号OASがない状態の時に、タイミン
グ制御信号TC1,TC2を選択した時の外部アクセ
スタイミング信号OATのタイミングチヤートを
示す。
タイミング制御信号TC1,TC2を両方低レベル
にすると、Dフリツプフロツプ28,29,30
の出力によつてNORゲート40の出力レベルが
決まり、4クロツクの周期でタイミング信号が出
力される。
タイミング制御信号TC1を選択して高レベルに
した時は、4段のDフリツプフロツプ28,2
9,30,42に順次出力信号がシフトして
NORゲート40の出力レベルが決まるので、外
部アクセスタイミング信号OATの出力サイクル
が1クロツク分増加して5クロツクの周期で出力
される。
タイミング制御信号TC1,TC2を選択して高レ
ベルにした時は、Dフリツプフロツプ28,2
9,30,42,43の出力によつてNORゲー
ト40の出力が決まり、Dフリツプフロツプが2
段増加することにより6クロツクの周期で外部ア
クセスタイミング信号OATが出力される。
第5図bにタイミング制御信号TC1,TC2を選
択した時に、外部メモリアクセスサイクルが1サ
イクル起動された時のタイミングチヤートを示
す。
外部アクセス起動信号OASが発生すると、期
間T2で示すように、第1の実施例と同様の外部
アクセスタイミング信号OATとリード・ライト
タイミング信号ORWを出力し、外部アクセス起
動信号OASがなくなるとタイミング制御信号
TC1,TC2の選択により、期間T3で示すよう
に、6クロツクのサイクルで外部アクセスタイミ
ング信号OATが発生する。
このように本実施例の回路では、外部メモリア
クセスのサイクルでないときは、タイミング制御
信号TC1,TC2によつて出力する外部アクセスタ
イミング信号OATの周期を選択できる機能を有
している。
〔考案の効果〕
以上説明したように本考案は、外部メモリアク
セスする時には外部アクセス制御信号と外部アク
セスタイミング信号を発生し、外部メモリアクセ
スサイクルでない時は一定の周期の外部アクセス
タイミング信号を発生する構成とすることによ
り、内蔵メモリにアクセスしている時でも外部メ
モリや周辺LSIにクロツク信号用の信号供給する
ことができ、外部にクロツク発生回路を設ける必
要がないので、トータルシステムのコストを低減
することができる効果がある。
また、外部メモリアクセスサイクルでない時に
は、タイミング制御信号によつて出力する外部ア
クセスタイミング信号の周波数を選択出来るの
で、適用範囲を拡大することができる効果もあ
る。
【図面の簡単な説明】
第1図は本考案の第1の実施例を示すブロツク
図、第2図は第1図に示された実施例の外部アク
セスタイミング発生部の回路図、第3図a,bは
それぞれ第1図に示された実施例の各部の信号の
波形を示すタイミングチヤート、第4図は本考案
の第2の実施例の外部アクセスタイミング発生部
の回路図、第5図a,bはそれぞれ第4図に示さ
れた実施例の各部信号の波形を示すタイミングチ
ヤートである。 10……シングルチツプマイクロコンピユー
タ、11……中央処理部、12……データメモ
リ、13……プログラムメモリ、14……内部バ
ス、15……外部アクセス回路、16……発振
器、17……内部動作タイミング発生部、18…
…外部アクセイタイミング発生部、19……外部
バス、20……外部メモリ、21……周辺LSI、
24……R−Sフリツプフロツプ、28,29,
30,42,43……Dフリツプフロツプ。

Claims (1)

    【実用新案登録請求の範囲】
  1. プログラムおよびデータを記憶する内部メモリ
    と、この内部メモリからプログラムを呼出しこの
    プログラムに従つて前記データを処理すると共に
    前記内部メモリを含む各内部回路を制御する中央
    処理部と、この中央処理部の指示が外部回路への
    アクセスであるときは、外部アクセス制御信号及
    び外部アクセスタイミング信号を出力し、外部回
    路へのアクセスでないときには、所定の周期の外
    部アクセスタイミング信号を出力する外部アクセ
    スタイミング発生部とを有することを特徴とする
    シングルチツプマイクロコンピユータ。
JP18471387U 1987-12-02 1987-12-02 Expired - Lifetime JPH0542525Y2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP18471387U JPH0542525Y2 (ja) 1987-12-02 1987-12-02

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP18471387U JPH0542525Y2 (ja) 1987-12-02 1987-12-02

Publications (2)

Publication Number Publication Date
JPH0187456U JPH0187456U (ja) 1989-06-09
JPH0542525Y2 true JPH0542525Y2 (ja) 1993-10-26

Family

ID=31476054

Family Applications (1)

Application Number Title Priority Date Filing Date
JP18471387U Expired - Lifetime JPH0542525Y2 (ja) 1987-12-02 1987-12-02

Country Status (1)

Country Link
JP (1) JPH0542525Y2 (ja)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001216152A (ja) * 2000-01-28 2001-08-10 Rooran:Kk 論理集積回路及びそのcpuコアのソースを記録したコンピュータ読み取り可能な記録媒体

Also Published As

Publication number Publication date
JPH0187456U (ja) 1989-06-09

Similar Documents

Publication Publication Date Title
JP2957177B2 (ja) マイクロコンピユータ
JPS5983233A (ja) 可変サイクル・タイム・マイクロコンピユ−タ
US4853847A (en) Data processor with wait control allowing high speed access
JP2762138B2 (ja) メモリコントロールユニット
JPS6045828A (ja) シングルチツプマイコン
JPH0542525Y2 (ja)
US7945718B2 (en) Microcontroller waveform generation
US5163135A (en) Computer system and method for setting recovery time upon execution of an I/O command
JPH0143392B2 (ja)
JP2597409B2 (ja) マイクロコンピュータ
JP2004013289A (ja) マイクロコントローラのオンチップデバッグ方法
US20030041276A1 (en) Semiconductor device allowing control of clock supply to processor on a clock cycle basis
JPS59161752A (ja) デ−タ処理システムにおける中央処理装置
JP2912090B2 (ja) タイムスロットインタチェンジ回路
JP2000132451A (ja) メモリ制御回路
JPH07146814A (ja) メモリ装置
JPS61253559A (ja) マイクロプロセツサ
JP2626112B2 (ja) マイクロプロセッサ
KR19980081585A (ko) 복수의 데이터 전송 모드를 갖는 정보 처리 장치
JPS59201124A (ja) クロツク生成方式
JPH04299752A (ja) マイクロプロセッサ
JPS626360A (ja) メモリ制御回路
JPH05174164A (ja) マイクロ・コンピュータ
JPH0315918A (ja) コンピュータ装置
JPS607677A (ja) メモリアクセスタイミング回路