JPS59161752A - デ−タ処理システムにおける中央処理装置 - Google Patents
デ−タ処理システムにおける中央処理装置Info
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- JPS59161752A JPS59161752A JP3455883A JP3455883A JPS59161752A JP S59161752 A JPS59161752 A JP S59161752A JP 3455883 A JP3455883 A JP 3455883A JP 3455883 A JP3455883 A JP 3455883A JP S59161752 A JPS59161752 A JP S59161752A
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- Japan
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- speed
- circuit
- signal
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
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- Engineering & Computer Science (AREA)
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- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Executing Machine-Instructions (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔技術分野〕
この発明はデータ処理システムにおける中央処理装置に
関し、特にマイクロプロセッサのような中央処理装置に
これよりも動作速度の遅い低速メモリ全外利けしてマイ
クロコンビ、−タシステムを構成する場合に適した中央
処理装置に関する。
関し、特にマイクロプロセッサのような中央処理装置に
これよりも動作速度の遅い低速メモリ全外利けしてマイ
クロコンビ、−タシステムを構成する場合に適した中央
処理装置に関する。
近年、マイクロコンピュータシステムにおけるプイクロ
プロセ１．す（以下ＣＰＵど称する）はます甘す高速化
されるようになってきている。そのため、高速化された
ＣＰＵにこわよシも動作速度の遅いメモリを外付けして
マイクロコンピュータシステムを構成する場合に娃゛、
ＣＰＵによって低速メモリ全アクセスすることが困難に
なるという問題点がある。
プロセ１．す（以下ＣＰＵど称する）はます甘す高速化
されるようになってきている。そのため、高速化された
ＣＰＵにこわよシも動作速度の遅いメモリを外付けして
マイクロコンピュータシステムを構成する場合に娃゛、
ＣＰＵによって低速メモリ全アクセスすることが困難に
なるという問題点がある。
そこで、ＣＰＵにいわゆるメモリレディ端子なるものを
設けておいて、低速メモリヲアクセスする場合には、こ
のメモリに割り当てられたアドレスをデコードしてメモ
リレディ信号ケ形成するような回路’ｆｃＰＵ外部に設
ける。そして、この回路１ｃＰＵのメモリレディ端子に
外利けして、低速メモリヶアクセスできるようにするこ
とが考えられる。
設けておいて、低速メモリヲアクセスする場合には、こ
のメモリに割り当てられたアドレスをデコードしてメモ
リレディ信号ケ形成するような回路’ｆｃＰＵ外部に設
ける。そして、この回路１ｃＰＵのメモリレディ端子に
外利けして、低速メモリヶアクセスできるようにするこ
とが考えられる。
しかしガから、このようガ外付けのメモリレディ回路を
設ける方法にあっては、外部は回路を構成する部品の組
付けが面倒であるとともに部品点数が多くなってシステ
ムの占有面積も大きくなってしまうという不都合が生ず
る。
設ける方法にあっては、外部は回路を構成する部品の組
付けが面倒であるとともに部品点数が多くなってシステ
ムの占有面積も大きくなってしまうという不都合が生ず
る。
この発明は上記のような問題点に着目して々さｆ］Ａも
ので、動作速度の異なるＯ Ｐ Ｕとメモリとを備えた
マイクロコンピュータシステム１等において、ＣＰＵに
専用のピン（メモリレディ端子）やこれに接続される外
部は回路を設けること々く、高速のＣＰＨによって低速
のメモリを容易にアクセスできるようにすることケ目的
とする。
ので、動作速度の異なるＯ Ｐ Ｕとメモリとを備えた
マイクロコンピュータシステム１等において、ＣＰＵに
専用のピン（メモリレディ端子）やこれに接続される外
部は回路を設けること々く、高速のＣＰＨによって低速
のメモリを容易にアクセスできるようにすることケ目的
とする。
本発明の前記ならびにそのほかの目的と新知、な特徴は
、本明細書の記述および際附図面からあきらかになるで
あろう。
、本明細書の記述および際附図面からあきらかになるで
あろう。
〔発明の概要〕
本願において開示される発明のうち代表的なものの概要
を節部に説明すれば、下記のとおシである。
を節部に説明すれば、下記のとおシである。
すなわち、この発明は予め指定したあるアドレスとアド
レスバスに出力さｉ′１７’ｔアドレスとの比較回路ケ
中央処理装置内に設け、この比較回路の出力によってク
ロ２り発生回路から出力されるシステムクロ１．りの周
波数をそのアドレスが選択された時に自動的に小さくさ
せるようにすることによって、専用のメモリ１／デイ端
子卦よび複雑な外付は回路欠設けることなく高速のＣＰ
Ｕによって低速のメモリ等を動作芒せることかできるよ
うにするものである。
レスバスに出力さｉ′１７’ｔアドレスとの比較回路ケ
中央処理装置内に設け、この比較回路の出力によってク
ロ２り発生回路から出力されるシステムクロ１．りの周
波数をそのアドレスが選択された時に自動的に小さくさ
せるようにすることによって、専用のメモリ１／デイ端
子卦よび複雑な外付は回路欠設けることなく高速のＣＰ
Ｕによって低速のメモリ等を動作芒せることかできるよ
うにするものである。
以下図面を用いてこの発明？説明する。
第１図は本発明？マイクロコンピュータのＣＰＵに適用
した場合の一実施例を示すものである。
した場合の一実施例を示すものである。
図において、鎖線Ａで囲まれた部分がａｐｕで、このＣ
ＰＵは公知の半導体製造技術によってシリコンのような
一つの半導体チップ上に形成されている。ＣＰＵは、例
１えは内部に適当な順序回路を有するコントローラ１と
、ＡＬＵ（演算論理ユニ、ソト）２．プログラムカウン
タや命令レジスタ、アキュームレータ等全備えたレジス
タ類３等によって構成される。
ＰＵは公知の半導体製造技術によってシリコンのような
一つの半導体チップ上に形成されている。ＣＰＵは、例
１えは内部に適当な順序回路を有するコントローラ１と
、ＡＬＵ（演算論理ユニ、ソト）２．プログラムカウン
タや命令レジスタ、アキュームレータ等全備えたレジス
タ類３等によって構成される。
上記コントローラ１ 、ＡＬＵ２およびレジスタ類３け
内部データバス４ａおよび内部アドレスバ、ス４ｂｉ介
して互いに接続されている。また内部ｆ −１ハーフ
４ ａ Ｌ−よび内部アドレスバス４ｂｌｄ、データ入
出力端子５ａおよびアドレス端子５ｂに接続された外部
データバス、および外部アドレスバスを介して図示しな
いメモリや工１０ポート等に接続されるようにされてい
る。
内部データバス４ａおよび内部アドレスバ、ス４ｂｉ介
して互いに接続されている。また内部ｆ −１ハーフ
４ ａ Ｌ−よび内部アドレスバス４ｂｌｄ、データ入
出力端子５ａおよびアドレス端子５ｂに接続された外部
データバス、および外部アドレスバスを介して図示しな
いメモリや工１０ポート等に接続されるようにされてい
る。
コントローラ１は、データバス４ ａ、 ｆ介Ｌ７て外
部メモリ内から命令レジスタに取り込まれたプログラム
の命令を一つずつ解読し７て、内部の順序回路に従って
命令に応じた制御化号荀出カする。ＡＴＪ Ｕ ２ ＊
−よびレジスタ類３は、このコアｆ−ローラ１からの制
御信号によってコントロールされるようにされている。
部メモリ内から命令レジスタに取り込まれたプログラム
の命令を一つずつ解読し７て、内部の順序回路に従って
命令に応じた制御化号荀出カする。ＡＴＪ Ｕ ２ ＊
−よびレジスタ類３は、このコアｆ−ローラ１からの制
御信号によってコントロールされるようにされている。
そして、この実施例では、従来と同じ一般的な０ＰＵｉ
構成するレジスタ類３の他に、低速メモリに割り当てら
れるアドレヌ會記憶するアドレスレジスタ６が設けられ
ている。このアドレスレジスタ６け、上記コントローラ
１勉）らの制御信号によって予め指定はれたアドレスが
データバス４ａを介して入力され、こｉ１ヲ債り持する
ようにさヵている。
構成するレジスタ類３の他に、低速メモリに割り当てら
れるアドレヌ會記憶するアドレスレジスタ６が設けられ
ている。このアドレスレジスタ６け、上記コントローラ
１勉）らの制御信号によって予め指定はれたアドレスが
データバス４ａを介して入力され、こｉ１ヲ債り持する
ようにさヵている。
次に、７は上記アドレスレジスク６内に伏持されている
アドレスと、アト１７ヌバス４ｂに出力されたアドレス
とを比較するための比較回路で、適当なゲート回路を組
み合わせることにより両方のアドレスが一致したときに
ハイレベルの変更信号ＰＣを次のクロ５．り発生回路８
に出力するようにさねている。
アドレスと、アト１７ヌバス４ｂに出力されたアドレス
とを比較するための比較回路で、適当なゲート回路を組
み合わせることにより両方のアドレスが一致したときに
ハイレベルの変更信号ＰＣを次のクロ５．り発生回路８
に出力するようにさねている。
クロック発生回路８は、発振回路９と、この発振回路９
力・らの出力音分周して適当な周波数のシステムクロッ
ク信号φｃｋ形成する分周回路１゜とによって構成され
ている。上記クロック発生回路８から出力されるシヌテ
ムクロック信号φｃｌｄ、上記コントローラｌやクロッ
ク供給端子Ｃ！ ＬＫｉ介して外部のメモリ等に供給さ
れ、システム全体の同期がとられるようにされでいる。
力・らの出力音分周して適当な周波数のシステムクロッ
ク信号φｃｋ形成する分周回路１゜とによって構成され
ている。上記クロック発生回路８から出力されるシヌテ
ムクロック信号φｃｌｄ、上記コントローラｌやクロッ
ク供給端子Ｃ！ ＬＫｉ介して外部のメモリ等に供給さ
れ、システム全体の同期がとられるようにされでいる。
ところで従来は、このクロック発生回路８において形成
されるシステムクロ１．り信号φＣけ一般に周期が一定
にされていた。これド対し、この実７ｉｆ［ｉ例では、
上記比較回路７からの変更信号ＰＣがクロ、り発生回路
８に供給袋ねると、システムクーロ７、り信号φＣの周
期が引き延はさ力、て周波数が小さくなるようにされて
いる。
されるシステムクロ１．り信号φＣけ一般に周期が一定
にされていた。これド対し、この実７ｉｆ［ｉ例では、
上記比較回路７からの変更信号ＰＣがクロ、り発生回路
８に供給袋ねると、システムクーロ７、り信号φＣの周
期が引き延はさ力、て周波数が小さくなるようにされて
いる。
具体的には、上記変更信号ＰＣによって、分周回路１０
を構成する適当なフリップフロ、ブを制徒’Ｌ７ｃ、り
、フリ、ノブフロ、ツブの出力を一方の入力信号とする
ゲート回路を開閉して、速いシステムクロ、り信号の他
に遅いシステムクロ７り信号を出力できるように構成し
てやればよい。
を構成する適当なフリップフロ、ブを制徒’Ｌ７ｃ、り
、フリ、ノブフロ、ツブの出力を一方の入力信号とする
ゲート回路を開閉して、速いシステムクロ、り信号の他
に遅いシステムクロ７り信号を出力できるように構成し
てやればよい。
従って、この実施［Ｆ＋１において、ＣＰＵに比べて動
作速度の遅い低速メモリに割り当てられるアドレスを、
予めアドレスレジスタ６にセットしておけば、低速メモ
ＩＪ ｋ選択するようなアドレスが内部アドレスバス４
ｂに出力されると、比較回路７から変更信号ＰＣが出力
される。これによって、クロック発生回路８から出力さ
れるシステムクロ７り信号φＣの周期が長くされる。そ
のため、このシステムクロ１．り信号φＣのタイミング
によって動作されるコントローラ１の動作速度が通常よ
りも遅くさせられる。その結果、本来高速のＯＦＵによ
っても、充分に低速メモｌ） ｋアクセスさせることが
できるように々る。
作速度の遅い低速メモリに割り当てられるアドレスを、
予めアドレスレジスタ６にセットしておけば、低速メモ
ＩＪ ｋ選択するようなアドレスが内部アドレスバス４
ｂに出力されると、比較回路７から変更信号ＰＣが出力
される。これによって、クロック発生回路８から出力さ
れるシステムクロ７り信号φＣの周期が長くされる。そ
のため、このシステムクロ１．り信号φＣのタイミング
によって動作されるコントローラ１の動作速度が通常よ
りも遅くさせられる。その結果、本来高速のＯＦＵによ
っても、充分に低速メモｌ） ｋアクセスさせることが
できるように々る。
なお、実施列においては、アドレスレジスタロ内のアド
レスと、アドレスバス４ｂに出力されたアドレスとが一
致し女か否゛か會検出して変更信号Ｐｃ７）ｒ出力する
手段としてゲート回路７組み合わせた比較回路７が用い
らねているが、これはアドレスバスタの出力信号とアド
レスノくヌ上の信号をデコードし、て両者が一致したと
きのみ変更信号ＰＣを形成するような一廊のデコ△ダ回
路とみなすことができる。
レスと、アドレスバス４ｂに出力されたアドレスとが一
致し女か否゛か會検出して変更信号Ｐｃ７）ｒ出力する
手段としてゲート回路７組み合わせた比較回路７が用い
らねているが、これはアドレスバスタの出力信号とアド
レスノくヌ上の信号をデコードし、て両者が一致したと
きのみ変更信号ＰＣを形成するような一廊のデコ△ダ回
路とみなすことができる。
以上説明し穴ごとくこの発明にあっては、予め指定した
あるアドレスとアドレスバスに出力されたアドレスと會
比較して出力するような回路を、ｅＰａ（中央処理装置
）が形成されるチップ上に設け、この比較回路の出力に
よってクロ、ツク発生回路から出力されるシステムクロ
ックの周波数を変更するようにしたので、ＣＰＵとその
周辺回路装置の動作速度が異なっていても、そのアドレ
スが選択されたとき自動的にシステムクロ、夕の周波数
が変更されることにより、例えば高速のｃｐＵによって
低速のメモリ等全アクセスさせることができるようにガ
る。しかも、ＣＰＵの倶ｉＫけ何ら専用の外部端子（メ
モリレディ端子等）を設ける必要がないとともに、外付
は回路も不要となる。
あるアドレスとアドレスバスに出力されたアドレスと會
比較して出力するような回路を、ｅＰａ（中央処理装置
）が形成されるチップ上に設け、この比較回路の出力に
よってクロ、ツク発生回路から出力されるシステムクロ
ックの周波数を変更するようにしたので、ＣＰＵとその
周辺回路装置の動作速度が異なっていても、そのアドレ
スが選択されたとき自動的にシステムクロ、夕の周波数
が変更されることにより、例えば高速のｃｐＵによって
低速のメモリ等全アクセスさせることができるようにガ
る。しかも、ＣＰＵの倶ｉＫけ何ら専用の外部端子（メ
モリレディ端子等）を設ける必要がないとともに、外付
は回路も不要となる。
そのため、外付は回路を構成する部品の組付けという面
倒な作業は不要とカシ、システムの占有面積も小さくさ
れるという効果がある。
倒な作業は不要とカシ、システムの占有面積も小さくさ
れるという効果がある。
以上本発明者によって彦された発明を実施列にもとづき
具体的に説明したが、本発明は上記実施［ｐＨに限定さ
れるものではなく、その要旨を逸脱しない範囲で種々変
更可能であることはいうまでもガい。
具体的に説明したが、本発明は上記実施［ｐＨに限定さ
れるものではなく、その要旨を逸脱しない範囲で種々変
更可能であることはいうまでもガい。
また、この発明はマイクロコンピュータシステム？構成
するＣＰＵに限らず、他のデータ処理システムにおける
中央処理装置にも適用することができる。。
するＣＰＵに限らず、他のデータ処理システムにおける
中央処理装置にも適用することができる。。
第１図は本発明に係るデータ処理システムにおける中央
処理装置ケ、マイクロコンピュータシステム？構成する
ｃｐｕに適用した場合の一実施例ケ示すブａワク図であ
る。 ４ａ・・内部データバス、４ｂ・・・内部アドレスバス
、６・・・アドレスレジスタ１，７・・・比較回路、８
・・・クロ、り発生回路、φＣ・・・システムク０．７
り信号。
処理装置ケ、マイクロコンピュータシステム？構成する
ｃｐｕに適用した場合の一実施例ケ示すブａワク図であ
る。 ４ａ・・内部データバス、４ｂ・・・内部アドレスバス
、６・・・アドレスレジスタ１，７・・・比較回路、８
・・・クロ、り発生回路、φＣ・・・システムク０．７
り信号。
Claims (1)
- １、動作速度の異なる中央処理装置と周辺回路装置とか
らなるデータ処理システムにおいて、上記中央処理装置
が形成される半導体素子チ、ツブと同一のチップ上に、
予め指定されたアドレスを保持可能なレジスタと、この
レジスタにセットされたアドレスとアドレスバスに出力
されたアドレスとを比較する比較回路と、この比較回路
からの出力信号に応じて異なるシステムクロック信号を
形成するようにされたクロ１．り発生回路とが設けられ
てなることを特徴とするデータ処理システムにおける中
央処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3455883A JPS59161752A (ja) | 1983-03-04 | 1983-03-04 | デ−タ処理システムにおける中央処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3455883A JPS59161752A (ja) | 1983-03-04 | 1983-03-04 | デ−タ処理システムにおける中央処理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59161752A true JPS59161752A (ja) | 1984-09-12 |
| JPH0547855B2 JPH0547855B2 (ja) | 1993-07-19 |
Family
ID=12417638
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3455883A Granted JPS59161752A (ja) | 1983-03-04 | 1983-03-04 | デ−タ処理システムにおける中央処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59161752A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6329845A (ja) * | 1986-07-23 | 1988-02-08 | Hitachi Ltd | デ−タ処理システム |
| JPS63147245A (ja) * | 1986-12-10 | 1988-06-20 | Nec Corp | メモリアクセス方式 |
| JPH0247743A (ja) * | 1988-08-09 | 1990-02-16 | Nec Ic Microcomput Syst Ltd | マイクロコンピュータ |
| WO1991020037A1 (fr) * | 1990-06-11 | 1991-12-26 | Oki Electric Industry Co., Ltd. | Micro-ordinateur monopuce |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5663656A (en) * | 1979-10-25 | 1981-05-30 | Nec Corp | Information processing unit |
| JPS5694451A (en) * | 1979-12-27 | 1981-07-30 | Fujitsu Ltd | Microprocessor incorporating memory |
| JPS5760449A (en) * | 1980-09-29 | 1982-04-12 | Hitachi Ltd | Main memoty control device |
-
1983
- 1983-03-04 JP JP3455883A patent/JPS59161752A/ja active Granted
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5663656A (en) * | 1979-10-25 | 1981-05-30 | Nec Corp | Information processing unit |
| JPS5694451A (en) * | 1979-12-27 | 1981-07-30 | Fujitsu Ltd | Microprocessor incorporating memory |
| JPS5760449A (en) * | 1980-09-29 | 1982-04-12 | Hitachi Ltd | Main memoty control device |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6329845A (ja) * | 1986-07-23 | 1988-02-08 | Hitachi Ltd | デ−タ処理システム |
| JPS63147245A (ja) * | 1986-12-10 | 1988-06-20 | Nec Corp | メモリアクセス方式 |
| JPH0247743A (ja) * | 1988-08-09 | 1990-02-16 | Nec Ic Microcomput Syst Ltd | マイクロコンピュータ |
| WO1991020037A1 (fr) * | 1990-06-11 | 1991-12-26 | Oki Electric Industry Co., Ltd. | Micro-ordinateur monopuce |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0547855B2 (ja) | 1993-07-19 |
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