JPS6041140A - 半導体集積回路内蔵ｒｏｍのデバツグ装置 - Google Patents
半導体集積回路内蔵ｒｏｍのデバツグ装置Info
- Publication number
- JPS6041140A JPS6041140A JP58149319A JP14931983A JPS6041140A JP S6041140 A JPS6041140 A JP S6041140A JP 58149319 A JP58149319 A JP 58149319A JP 14931983 A JP14931983 A JP 14931983A JP S6041140 A JPS6041140 A JP S6041140A
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- Japan
- Prior art keywords
- rom
- lsi
- circuit
- mode
- semiconductor integrated
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- Pending
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/36—Preventing errors by testing or debugging software
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Computer Hardware Design (AREA)
- Quality & Reliability (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
- Debugging And Monitoring (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明はＲＯＭを内蔵する半導体集積回路の回路構１成
に関するものである。
に関するものである。
半導体集積回路技術の著しい進歩にともない、１つの集
積回路に組込まれる回路規模は飛躍的に増大しており、
最近では数千ゲートを有するものも現われている。この
レベルの規模の回路では論理ゲートだけの組合せの構成
ではなく、Ｒ１１）Ｍ ％との組合わせになることが多
い。
積回路に組込まれる回路規模は飛躍的に増大しており、
最近では数千ゲートを有するものも現われている。この
レベルの規模の回路では論理ゲートだけの組合せの構成
ではなく、Ｒ１１）Ｍ ％との組合わせになることが多
い。
ＲＯＭを組合わせた回路構成をとる場合、ＲＯＭの内容
に従がい、論理ゲートを動かして目的の機能を実現する
。このＲＯＭに書込むべき内容を股引した後、その機能
を確認する場合、従来はその半導体集積回路（以下、Ｌ
ＳＩという）と同一の回路構成の装置（ハードウェアシ
ミュレータと呼ばれる）を作り、その装置を使って確認
していた。この理由として、 （ｉ） ＬＳＩは一般に端子数が少ないほど望ましいた
め、ＲＯＭに対するアドレス線、データ線のインタフェ
ースをＬＳＩ外に出すことは難かしいこと、 （ｉｉ） ＲＯＭの内容に設計バグがあって動作不良と
なることが解ってもＬＳＩ内部の動作状態が分析できな
いため、不良個所を特定できないこと、 （ｉｉＤ たとえ、変更案が決まってもＬＳＩの再作に
は日数がかかるため、確認が容易でないこと等が挙げら
れる。
に従がい、論理ゲートを動かして目的の機能を実現する
。このＲＯＭに書込むべき内容を股引した後、その機能
を確認する場合、従来はその半導体集積回路（以下、Ｌ
ＳＩという）と同一の回路構成の装置（ハードウェアシ
ミュレータと呼ばれる）を作り、その装置を使って確認
していた。この理由として、 （ｉ） ＬＳＩは一般に端子数が少ないほど望ましいた
め、ＲＯＭに対するアドレス線、データ線のインタフェ
ースをＬＳＩ外に出すことは難かしいこと、 （ｉｉ） ＲＯＭの内容に設計バグがあって動作不良と
なることが解ってもＬＳＩ内部の動作状態が分析できな
いため、不良個所を特定できないこと、 （ｉｉＤ たとえ、変更案が決まってもＬＳＩの再作に
は日数がかかるため、確認が容易でないこと等が挙げら
れる。
しかしながら、ハードウェアシミュレータはＬＳＩ自体
との回路の条件（例えば遅延時間）が全く同じではない
ため、回路動作を確認するには不充分であり、ハードウ
ェアシミュレータでハ動作ＯＫであっても、ＬＳＩ化す
ると動作不良となる恐れがあった。
との回路の条件（例えば遅延時間）が全く同じではない
ため、回路動作を確認するには不充分であり、ハードウ
ェアシミュレータでハ動作ＯＫであっても、ＬＳＩ化す
ると動作不良となる恐れがあった。
又、ハードウェアシミュレータ自体はその物理サイズが
非常に大きくなるため、そのＬＳＩを組込んだ装置を作
ってシステム試験を行う際にも多くの困難を残していた
。
非常に大きくなるため、そのＬＳＩを組込んだ装置を作
ってシステム試験を行う際にも多くの困難を残していた
。
本発明はＬＳＩ内蔵の頭の代りにＬＳＩに外付けしたＲ
ＯＭによりＬＳＩ内部回路を動作させて、ＲＯＭ内容並
びに回路をデパック゛するようにしたデバッグ装置を提
供するものである。
ＯＭによりＬＳＩ内部回路を動作させて、ＲＯＭ内容並
びに回路をデパック゛するようにしたデバッグ装置を提
供するものである。
すなわち、本発明は内部にＲＯＭを有し、ＲＯＭの内容
に従って回路が動作する構成とした半導体集積回路にお
いて、デバッグモード指定信号を外部よシ供給する入力
信号線と、該半導体集積回路に供給するクロック信号に
同期して通常インタフェースモード／外部順アクセスモ
ードを周期的に切替えるタイミング信号を作成する回路
と、上記デバッグモード指定信号がオンのときクロック
信号周波数を１／ｎ倍に低下させて半導体集積回路の内
部回路に分配する回路と、上記通常インタフェースモー
ド／外部ＲＯＭアクセスモードの切替タイミング信号に
応じて半導体集積回路の端子を通常インタフェースモー
ドと外部ＲＯＭアクセスモードとの二通りの使用態様に
切替える回路とを有し、デバッグモード指定時、外付け
のＲＯＭを使ってＲＯＭ 内容のデパック゛をするよう
にしたことを特徴とする半導体集積回路内蔵ＲＯＭのデ
バッグ装置である。
に従って回路が動作する構成とした半導体集積回路にお
いて、デバッグモード指定信号を外部よシ供給する入力
信号線と、該半導体集積回路に供給するクロック信号に
同期して通常インタフェースモード／外部順アクセスモ
ードを周期的に切替えるタイミング信号を作成する回路
と、上記デバッグモード指定信号がオンのときクロック
信号周波数を１／ｎ倍に低下させて半導体集積回路の内
部回路に分配する回路と、上記通常インタフェースモー
ド／外部ＲＯＭアクセスモードの切替タイミング信号に
応じて半導体集積回路の端子を通常インタフェースモー
ドと外部ＲＯＭアクセスモードとの二通りの使用態様に
切替える回路とを有し、デバッグモード指定時、外付け
のＲＯＭを使ってＲＯＭ 内容のデパック゛をするよう
にしたことを特徴とする半導体集積回路内蔵ＲＯＭのデ
バッグ装置である。
以下に本発明の実施例を図によって説明する。
第１図は本発明の一実施例を示すブロック図である。第
１図において、ＲＯＭＡはＬＳＩに内蔵したＲＯＭ、Ｃ
ＣはＲＯＭの内容を読出しその内容によ多動作するプロ
セッサである。まだＣＴＬはプロセッサＣＣの制御のも
とに動作する周辺回路で、論理ゲートの組合せ回路から
なる。本来のＬＳＩの動作は以上のＲＯＭＡ 、プロセ
ッサＣＣ１周辺回路ＣＴＬにより実現される。ＲＯＭＢ
は本発明装置でデバッグを行うときのＬＳＩに外付けさ
れたＲＯＭ、 Ｓ□＋ Ｓ２ ｒ Ｓ３＋ Ｓ５ｒ Ｓ
ｇは２対１の選択分配回路で、ＤＥＢＵＧ ＭＯＤＥ信
号がＯＮの時、通常インタフェースモード／外部ＲＯＭ
アクセスモード切替タイミング信号（以下ＳＥＬ信号と
いう）の０Ｎ１０ＦＦに応じてＬＳＩの端子を時分割的
に使いわけるもので、選択分配回路Ｓ□、Ｓ２．Ｓ３
はＬＳＩ内部に組込まれ、選択分配回路Ｓ、、Ｓ６はＬ
ＳＩ外にデパック“用に付加されたものである。また１
０はデバッグモード指定信号を外部よシ供給する入力信
号線である。ＣＬＫＤはＬＳＩに供給されるクロック信
−ＥＬＫを１／ｎ倍に低下させる回路及び上記ＳＥＬ信
号を作成する回路として機能するクロック回路である。
１図において、ＲＯＭＡはＬＳＩに内蔵したＲＯＭ、Ｃ
ＣはＲＯＭの内容を読出しその内容によ多動作するプロ
セッサである。まだＣＴＬはプロセッサＣＣの制御のも
とに動作する周辺回路で、論理ゲートの組合せ回路から
なる。本来のＬＳＩの動作は以上のＲＯＭＡ 、プロセ
ッサＣＣ１周辺回路ＣＴＬにより実現される。ＲＯＭＢ
は本発明装置でデバッグを行うときのＬＳＩに外付けさ
れたＲＯＭ、 Ｓ□＋ Ｓ２ ｒ Ｓ３＋ Ｓ５ｒ Ｓ
ｇは２対１の選択分配回路で、ＤＥＢＵＧ ＭＯＤＥ信
号がＯＮの時、通常インタフェースモード／外部ＲＯＭ
アクセスモード切替タイミング信号（以下ＳＥＬ信号と
いう）の０Ｎ１０ＦＦに応じてＬＳＩの端子を時分割的
に使いわけるもので、選択分配回路Ｓ□、Ｓ２．Ｓ３
はＬＳＩ内部に組込まれ、選択分配回路Ｓ、、Ｓ６はＬ
ＳＩ外にデパック“用に付加されたものである。また１
０はデバッグモード指定信号を外部よシ供給する入力信
号線である。ＣＬＫＤはＬＳＩに供給されるクロック信
−ＥＬＫを１／ｎ倍に低下させる回路及び上記ＳＥＬ信
号を作成する回路として機能するクロック回路である。
Ｓ４ハＣＬＫ信号とＣＬＫＤ出力とをＤＥＢＵＧ ＩＶ
Ｙ）ＤＥ倍信号よシ選択するだめの回路であり、例えば
、クロック回路ＣＬＫＤでのクロック周波数低下を１７
２倍とすると、ＤＥＢＵＧ ＭＯＤＥ （デバッグモー
ド）信号がＯＮの時、選択分配回路Ｓ４の出力は１７２
倍のクロックとなり、プロセッサＣＣ１周辺回路ＣＴＬ
は１／２倍の速度となる。１２．１３はＬＳＩ標準端子
インタフェースである。
Ｙ）ＤＥ倍信号よシ選択するだめの回路であり、例えば
、クロック回路ＣＬＫＤでのクロック周波数低下を１７
２倍とすると、ＤＥＢＵＧ ＭＯＤＥ （デバッグモー
ド）信号がＯＮの時、選択分配回路Ｓ４の出力は１７２
倍のクロックとなり、プロセッサＣＣ１周辺回路ＣＴＬ
は１／２倍の速度となる。１２．１３はＬＳＩ標準端子
インタフェースである。
第２図はクロックとＬＳＩの動作サイクルの対応を示す
もので、第２図（ａ）は通常モードの場合における動作
サイクルを示すもので、ＲＯＭアドレスサイクル（、八
ＤＤＣ）、ＲＯＭデータ読出サイクル（ＤＲＣ）、命令
実行サイクル（ＥＸＣ）の３つのサイクルを繰返してい
る。第２図（ｂ）はデバッグモードの場合を示しており
、ＬＳＩ内部のクロックはクロック回路ＣＬＫＤにより
周期１／２倍となっており、それに合わせてＲＯＭアド
レスサイクル（ＡＤＤＣ）、ｍｕデテー読出サイクル（
ＤＲＣ） 、命令実行サイクル（ＥＸＣ）の各サイクル
の長さも２倍になつ−Ｃいる。
もので、第２図（ａ）は通常モードの場合における動作
サイクルを示すもので、ＲＯＭアドレスサイクル（、八
ＤＤＣ）、ＲＯＭデータ読出サイクル（ＤＲＣ）、命令
実行サイクル（ＥＸＣ）の３つのサイクルを繰返してい
る。第２図（ｂ）はデバッグモードの場合を示しており
、ＬＳＩ内部のクロックはクロック回路ＣＬＫＤにより
周期１／２倍となっており、それに合わせてＲＯＭアド
レスサイクル（ＡＤＤＣ）、ｍｕデテー読出サイクル（
ＤＲＣ） 、命令実行サイクル（ＥＸＣ）の各サイクル
の長さも２倍になつ−Ｃいる。
ＲＯＭアドレスサイクル（ＡＤＤＣ）とＲＯＭデータ読
出サイクル（ＤＥＣ）との各サイクルの前半ではＬＳＩ
の端子は外部ＲＯＭアクセスモードとなっており、それ
以外のタイミングでは通常インタフェースモードとなっ
ており、しかも通常インタフェースモード／外部ＲＯＭ
アクセスモード切替タイミング信号は第２図（１，）に
示すようになる。よって、ＬＳＩ端子は第２図（ｂ）の
ようなタイミングでＲＯＭへのアドレス及びデータ線と
して使われる。
出サイクル（ＤＥＣ）との各サイクルの前半ではＬＳＩ
の端子は外部ＲＯＭアクセスモードとなっており、それ
以外のタイミングでは通常インタフェースモードとなっ
ており、しかも通常インタフェースモード／外部ＲＯＭ
アクセスモード切替タイミング信号は第２図（１，）に
示すようになる。よって、ＬＳＩ端子は第２図（ｂ）の
ようなタイミングでＲＯＭへのアドレス及びデータ線と
して使われる。
第２図（ｂ）に示すタイミングでＬＳＩ端子に出力され
たＲＯＭアドレスは選択分配回路Ｓ５でＲＯＭＢ側へ送
られる。ＲＯＭＢに対してアドレスをレベル送出する。
たＲＯＭアドレスは選択分配回路Ｓ５でＲＯＭＢ側へ送
られる。ＲＯＭＢに対してアドレスをレベル送出する。
ためのラッチレジスタは選択分配回路Ｓ５の中に含まれ
ている。ＲＯＭＢから読出されたデータは選択分配回路
Ｓ６により第２図（ｂ）に示すタイミングの期間中ＬＳ
Ｉの端子に供給される。ＬＳＩ内部でも外翅国アクセス
モードタイミングの期間中は選択分配回路Ｓ、 、 Ｓ
２． Ｓ３によりプロセッサＣＣからのＲＯＭアドレス
が選択分配回路Ｓ２を経てＬＳＩの端子へ、又、読出デ
ータはＬＳＩの端子から選択分配回路Ｓ３．Ｓｌを経て
プロセッサＣＣへ返送される。通常インタフェースモー
ドタイミングの期間中の信号は選択分配回路Ｓ５．Ｓ６
でラッチされてＬＳＩ通常端子インタフェース側へ出さ
れる。
ている。ＲＯＭＢから読出されたデータは選択分配回路
Ｓ６により第２図（ｂ）に示すタイミングの期間中ＬＳ
Ｉの端子に供給される。ＬＳＩ内部でも外翅国アクセス
モードタイミングの期間中は選択分配回路Ｓ、 、 Ｓ
２． Ｓ３によりプロセッサＣＣからのＲＯＭアドレス
が選択分配回路Ｓ２を経てＬＳＩの端子へ、又、読出デ
ータはＬＳＩの端子から選択分配回路Ｓ３．Ｓｌを経て
プロセッサＣＣへ返送される。通常インタフェースモー
ドタイミングの期間中の信号は選択分配回路Ｓ５．Ｓ６
でラッチされてＬＳＩ通常端子インタフェース側へ出さ
れる。
以上から明らかなように、ＬＳＩの動作速度をに倍にお
とすことにより、外付けＲＯＭを使用し−ｒＬｓＩを動
作させることが可能になり、かつ標準インタフェースは
以前のまま維持できる。
とすことにより、外付けＲＯＭを使用し−ｒＬｓＩを動
作させることが可能になり、かつ標準インタフェースは
以前のまま維持できる。
以上説明したように、本発明によれば、外付けＲＯＭを
使ってデバッグを行うようにしたため、（ｉ） 動作速
度をｌｚｍ倍（例えばｎ−２）に落とし、 （ｉｉ） ＬＳ Ｉ内部に若干の付加回路及びデパック
時ＬＳＩ周辺に若干の付加回路を追加するだけで済み、 （ｉｉｉ） ＬＳ Ｉの端子としてデバッグモード指定
と通常インタフェースモード／外部ＲＯＭアクセスモー
ド切替タイミングの２端子のみをデバッグ用に専用に割
当るだけでデパック°゛を行うことができ、しだがって
回路構成の物理サイズが小さくなり、システム試験を容
易に行うことができ、しかも、ＬＳＩ自体との回路条件
を同じにして回路動作の確認を十分に行なうことができ
、ＬＳＩ化した際の動作不良を回避することができ、そ
のデバッグ効果は大きいものである。
使ってデバッグを行うようにしたため、（ｉ） 動作速
度をｌｚｍ倍（例えばｎ−２）に落とし、 （ｉｉ） ＬＳ Ｉ内部に若干の付加回路及びデパック
時ＬＳＩ周辺に若干の付加回路を追加するだけで済み、 （ｉｉｉ） ＬＳ Ｉの端子としてデバッグモード指定
と通常インタフェースモード／外部ＲＯＭアクセスモー
ド切替タイミングの２端子のみをデバッグ用に専用に割
当るだけでデパック°゛を行うことができ、しだがって
回路構成の物理サイズが小さくなり、システム試験を容
易に行うことができ、しかも、ＬＳＩ自体との回路条件
を同じにして回路動作の確認を十分に行なうことができ
、ＬＳＩ化した際の動作不良を回避することができ、そ
のデバッグ効果は大きいものである。
第１図は本発明の一実施例を示すブロック図、第２図（
ａ、）は通常モードでのクロックとＬＳＩ動作サイクル
とのタイミングを示すタイムチャート、第２図（ｂ）は
デバッグモードでのクロック、ＬＳＩ動作動作クイクル
通常インタフェースモード／外部ＲＯＭアクセスモード
切替タイミング外部ＲＯＭへのアドレスデータのタイミ
ングを示すタイムチャートである。 ＲＡＭＡ・・ＬＳＩ内蔵ＲＡＭ、ＣＣ・・・プーロセツ
サ、Ｃ’Ｌ’Ｌ・・周辺回路、ＲＯＭｎ・・・外部ＲＯ
Ｍ、Ｓｌ−Ｓ６・選択分配回路、ＣＬＫＤ・・クロック
回路
ａ、）は通常モードでのクロックとＬＳＩ動作サイクル
とのタイミングを示すタイムチャート、第２図（ｂ）は
デバッグモードでのクロック、ＬＳＩ動作動作クイクル
通常インタフェースモード／外部ＲＯＭアクセスモード
切替タイミング外部ＲＯＭへのアドレスデータのタイミ
ングを示すタイムチャートである。 ＲＡＭＡ・・ＬＳＩ内蔵ＲＡＭ、ＣＣ・・・プーロセツ
サ、Ｃ’Ｌ’Ｌ・・周辺回路、ＲＯＭｎ・・・外部ＲＯ
Ｍ、Ｓｌ−Ｓ６・選択分配回路、ＣＬＫＤ・・クロック
回路
Claims (1)
- （１）内部にＲＯＭを有し、ＲＯＭの内容に従って回路
が動作する構成とした半導体集積回路において、デバッ
グモード指定信号を外部より供給する入力信号線と、該
半導体集積回路に供給するクロック信号に同期して通常
インタフェースモード／外部ＲＡＭアクセスモードを周
期的に切替えるタイミング信号を作成する回路と、上記
デバッグモード指定信号がオンのとき、クロック信号周
波数を１／ｎ倍に低下させて該半導体集積回路の内部回
路に分配する回路と、上記通常インタフェースモード／
外部ＲＯＭアクセスモードの切替タイミング信号に応じ
て半導体集積回路の端子を通常インタフェースモードと
外部ＲＯＭアクセスモードとの二通りの使用態様に切替
える回路とを有し、デパック“モード指定時、外付けの
ＲＯＭを使ってＲＯＭ内容のデバッグをするようにした
ことを特徴とする半導体集積回路内蔵ＲＯＭのデパック
１′装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58149319A JPS6041140A (ja) | 1983-08-16 | 1983-08-16 | 半導体集積回路内蔵ｒｏｍのデバツグ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58149319A JPS6041140A (ja) | 1983-08-16 | 1983-08-16 | 半導体集積回路内蔵ｒｏｍのデバツグ装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6041140A true JPS6041140A (ja) | 1985-03-04 |
Family
ID=15472516
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58149319A Pending JPS6041140A (ja) | 1983-08-16 | 1983-08-16 | 半導体集積回路内蔵ｒｏｍのデバツグ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6041140A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01135551U (ja) * | 1988-03-08 | 1989-09-18 | ||
| JPH02186448A (ja) * | 1989-01-13 | 1990-07-20 | Nippon Chemicon Corp | デバッグ環境を備えた集積回路 |
-
1983
- 1983-08-16 JP JP58149319A patent/JPS6041140A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01135551U (ja) * | 1988-03-08 | 1989-09-18 | ||
| JPH02186448A (ja) * | 1989-01-13 | 1990-07-20 | Nippon Chemicon Corp | デバッグ環境を備えた集積回路 |
| JPH0550016B2 (ja) * | 1989-01-13 | 1993-07-27 | Nippon Chemicon |
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