JPH0442329A - データ処理装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はデータ処理装置に係り、例えば、シングルチッ
プマイクロコンピュータに利用して有効な技術に関する
ものである。

〔従来の技術〕

汎用マルチチップマイクロプロセッサは一般にプロセッ
サ部分のみ１つの半導体基板上に集積形成されるが、シ
ングルチップマイクロコンピュータは、昭和５９年１１
月３０日オーム社発行のｒＬＳＩハンドブックＪ　Ｐ５
４０およびＰ５４１に記載されるように、中央処理装置
を中心にプログラム保持用のＲＯＭ　（リード・オンリ
・メモリ）、データ保持用のＲＡＭ　（ランダム・アク
セス・メモリ）、およびデータの入出力を行うための入
出力回路などの機能ブロックが１つの半導体基板上に形
成されて成る。斯るシングルチップマイクロコンピュー
タを用いてシステム構成を行うと、汎用マルチチップマ
イクロプロセッサを用いる場合に比べて実装面積の縮小
と信頼性の向上を実現することができるが、その反面、
当該シングルチップマイクロコンピュータの各機能ブロ
ックが接続されている内部バスは、各機能ブロックが１
つの半導体基板上に形成されてシステムオンチップ化さ
れているというような性質上、各機能ブロックを外部か
ら直接アクセスするための自由な利用が制限されること
が多い。例えばシステムオンチップ化されたシングルチ
ップマイクロコンピュータは、内部バスを直接外部に開
放するための専用バスインタフェースを必ずしも持つ必
要はなく、これを持つ場合には外部端子数が増大する。

このため、内部バスを外部に開放していないようなシン
グルチップマイクロコンピュータのテスティングを行う
ときには、斯る内蔵機能ブロックを直接外部からアクセ
スしてテストすることができず、機能ブロックをテスｌ
−するには、シングルチップマイクロコンピュータに内
蔵されている中央処理装置の命令実行によらなければな
らない。しかし、このような手法は複雑でこテストのた
めのソフトウェアなどの設計工数も増大するとともに、
処理ステップ数が増加してテスティング効率が低下して
しまうという問題があった。

これに対して、特開昭６２−２４９２６４号には、中央
処理装置によってアドレスが与えられ、かつデータの入
出力が行われるべき内部バスに、内蔵機能ブロックを外
部からリードライトするためのアドレスデータなどを外
部から供給可能とするバッファ回路を設けることにより
、かかるバッファ回路を介して当該機能ブロックに必要
なデータのリードライトを外部から直接行うことができ
るようにし、当該シングルチップマイクロコンピュータ
に内蔵される機能ブロックのテストの容易化、並びにテ
スティング効率の向上を実現する技術が開示されている
。

〔発明が解決しようとする課題〕

本発明者等は上記特開昭６２−２４９２６４号記載の技
術を適用してシングルチップマイクロコンピュータのテ
スＩ〜することについて検討した。

これによれば、各機能ブロックを外部から直接テストす
るための上記バッファ回路のために、それら機能ブロッ
クの専用端子とは独立に、テスト対象を指定するための
アドレス入力端子、データ入出力端子、リ−１く信号入
力端子、ライト信号入力端子、クロック入力端子などを
確保しておく必要があった。そして、内蔵機能ブロック
のテスト時には、電源端子、発振子の接続若しくは外部
クロックの入力端子、リセット端子、スタンバイ端子、
モード端子並びに各機能ブロックの専用端子も当然必要
である。このため外部端子数が限られているパッケージ
ではピン数が不足し、外部端子数に相当な余裕を持った
パッケージを利用しない限り前記特開昭６１−２４９２
６４号記載の技術は半導体集積回路のテスティングに適
用し難いということが明らかにされた。

本発明の目的は、外部端子数が制限された下でも、或い
は外部端子数に相当な余裕をもったパッケージを利用し
なくても、複数の内蔵機能ブロックを直接外部から指定
してテスト可能にするデータ処理装置を提供することに
ある。

また、本発明の別の目的は、内蔵機能ブロックのテスト
設計の容易化と、テスティング効率の向上を実現するこ
とができるデータ処理装置を提供することにある。

本発明の前記ならびにそのほかの目的と新規な特徴は、
本明細書の記述及び添付図面から明らかになるであろう
。

〔課題を解決するための手段〕

本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば下記の通りである。

すなわち、各機能ブロックのテストに先立って何れかの
機能ブロック、または、機能ブロックの集合、或いは機
能ブロックの何れの部分をテス１〜するかを指定するた
めの信号を保持する手段を設けるものである。

こり保持手段に保持すべき情報の取り込みには、特定の
動作モード設定によって割り当てられる外部端子を用い
ることができる。

また、保持手段としては、外部から与えられるアドレス
情報それ自体、或いはそのアドレス情報のデコード信号
を保持する手段、若しくは内部バスを介して直接外部か
ら書込み可能にされる手段などとすることができる。

〔作　用〕

上記した手段によれば、デス１〜時には、予め保持手段
にラッチさせた機能ブロックの指定情報若しくは機能ブ
ロックに対するアドレス情報に基づいて所要の機能ブロ
ック若しくはその一部を選択することができると共に、
そのアドレス情報の入力に兼用された端子に対しては本
来の端子機能が選択される。即ち、ステト対象機能ブロ
ックを指定するための信号保持手段に情報を供給するた
めの外部端子は、デス１−動作中にはテスト対象機能ブ
ロックの指定のための情報を逐次入力する必要はなく、
内蔵機能ブロックのための専用の信号入出力端子として
機能可能になる。このことは、データ処理装置の各機能
ブロックのテスト時に、何れの機能ブロックに対しリー
ト・ライトを行うかを指定するためのアドレス情報入力
用端子を専用化しなくてもテスト可能にするように働き
、パッケージなどの外部端子数が制限された下において
も、或いは外部端子数に相当な余裕を持ったパッケージ
を利用しなくても、内蔵機能ブロックに対して容易且つ
能率的にテストを実現可能とするものである。

〔実　施　例〕

第１図には本発明に係るデータ処理装置の第１一実施例
であるシングルチップマイクロコンピュータのブロック
図が示される。

同図に示されるシングルチップマイクロコンピュータＭ
ＣＵは、特に制限されないが、８ビットＣＰＵ　（中央
処理装置）１．１６にバイトの記憶容量を持ち前記ＣＰ
ＵＩの動作プログラムなどを保有するＲＯＭ　（リード
・オンリ・メモリ）２．５１２バイトの記憶容量を持ち
ＣＰＵ１の作業領域やデータの一時記憶領域として利用
されるＲＡＭ（ランダム・アクセス・メモリ）３、第１
タイマ４、第２タイマ５、シリアルコミュニケーション
インタフェース（ＳＣＩ）６、Ａ／Ｄ変換器７、入出力
ポート８、及び、前記機能ブロックのテス１−に先立っ
て機能ブロック、または、機能ブロックの集合、または
機能ブロックの部分の何れをテストするかを指定するた
めの信号を保持して出力するためのラッチ回路及びマル
チプレクサ回路９などを含み、それらは内部バス１０に
接続されている。前記内部バス１０は、特に制限されな
いが、アドレス１６本、データ８本、リード信号、ライ
ト信号、および、図示しない水晶振動子などの発振周波
数にもとづいて生成され若しくは外部から供給されるク
ロックから生成されるシステムクロツクなどの各種信号
線を含んでいる。前記ラッチ回路及びマルチプレクサ回
路９には内部バス１゜に含まれる所定の信号線が接続さ
れている。このシングルチップマイクロコンピュータＭ
ＣＵは公知の半導体製造技術により１つの半導体基板上
に形成され、特に制限されないが、４０ピンのパッケー
ジに納められている。例えば４０ピンの外部端子として
は、電源端子２個、クロック端子２個、リセット端子１
個、スタンバイ端子１個、モード端子１個の他に、前記
第１タイマ４、第２タイマ５、並びに５ＣＩ６個々に各
々３個づつの入出力端子、そしてＡ／Ｄ変換器７のため
の２個の電源端子と４本の入力端子を含み、更に、残り
の１８個の端子は汎用入出力端子として使用される。第
７図には、この端子構成などに応じたシングルチップマ
イクロコンピュータＭＣＵのアドレスマツプが示されて
いる。尚、第７図においてＨ′は１６進数を示す。

ここで、シングルチップマイクロコンピュータＭＣＵの
内蔵機能ブロックを外部から直接アクセスしてテストす
るには、１６ビツトのアドレス入力、８ビツトのデータ
入出力、リード信号並びにライト信号の入力などが必要
とされる。この信号入出力機能はシングルチップマイク
ロコンピュータＭＣＵにテストモードが設定されること
により。

所定の外部端子に割り当てられるようになっている。

先ず、内蔵機能ブロックのテストに先立って、機能ブロ
ック、または、機能ブロックの集合、または機能ブロッ
クの部分の何れをテスト対象とするかを指定するための
情報は、アドレス情報として外部から与えられる。この
ためのテスト用アドレス入力端子は、他の端子と兼用と
され、例えば、シングルチップマイクロコンピュータＭ
ＣＵ内部をアクセスするための１６ビツトのアドレスの
うち上位９ビット分に関しては、第１タイマ４、第２タ
イマ５、及び５ＣＩ６のための合計９個の入出力端子と
兼用にされる。これらの端子は、特に制限されないが、
モード端子をロウレベルにしてナス１〜モードを指定し
、且つリセット端子をロウレベルにして、当該シングル
チップマイクロコンピュータＭＣＵをリセット状態にす
ることにより、アドレス情報の入力モードになり、この
とき斯る端子に外部から与えられたデータは、アドレス
データとして内部バス１０を経由してラッチ回路及びマ
ルチプレクサ回路９に供給される。次いで、モード端子
をロウレベルにしたまま、リセット端子をロウレベルか
らハイレベルに反転して、リセット状態を解除すると、
それらアドレスデータがラッチ回路及びマルチプレクサ
回路９に保持され、そのラッチされたアドレスデータが
内部バス１０のアドレス上位９ビット分として常に同じ
値で内部バス１０に供給されると共に、アドレス情報入
力に利用された当該端子はタイマＡ４、タイマＢ５．５
ＣＩ６固有の入出力端子として利用可能にされる。

内蔵機能ブロックをテストするための下位７ビツト分の
アドレス入力、８ビツト分のデータ入出力、リード信号
とライト信号などの入出力機能は、テストモードの設定
に呼応して、前記１８個の汎用入出力端子の所定のもの
に割り当てられることになる。このようにしてテストの
ために割り当てられた当該端子の機能はテストモード中
固定される。

したがって、テスト動作においては、予めラッチ回路及
びマルチプレクサ回路９にラッチさせたアドレス情報に
基づいて所要の機能ブロックを選択することができると
共に、そのアドレス情報の入力に兼用された端子に対し
ては本来の端子機能が選択され、これにより、テストモ
ードにおいて、本来ならばアドレス入力に１６個の外部
端子を専用的に割当なければならないところ、テスト対
象機能ブロックを指定するための上位９ビット分のアド
レス情報入力端子として特別な専用端子を設けなくても
済むようになる。この結果、外部端子数が制約された下
においても、或いは外部端子数に相当な余裕を持ったパ
ッケージを利用しなくても、内蔵機能ブロックを直接外
部からアクセスしてテストすることができるようになる
。さらに、ＣＰＵＩに内蔵機能ブロックをアクセスさせ
る命令を実行させてテストを行う必要もないから、ＣＰ
ＵＩやソフトウェアに過大な負担をかけることなく、能
率的に内蔵機能ブロックのテストを行うことができる。

第２図には前記ラッチ回路及びマルチプレクサ回路９の
第１実施例が示される。第２図には例えばテスト用アド
レスの入力端子に兼用される第１タイマ４の１個の入出
力端子に対する構成例が代表的に示されている。尚、前
記第１図の説明に従うと、第２図の構成は第１タイマ４
．第２タイマ５．５ＣＩ６の合計９個の入出力端子に関
して夫々設けられている。

第２図においてＰは第１タイマ４の１個の入出力端子で
あり、Ｐチャネル型ＭＯ８ＦＥＴＱＩおよびＮチャネル
型ＭＯ８ＦＥＴＱ２からなるＣＭＯＳインバータ回路の
出力端子に結合されている。

この外部端子Ｐは、インバータ回路■１の入力にも結合
されている。斯るインバータ回路■１の出力は、さらに
インバータ回路工２の入力に結合され、インバータ回路
■２の出力が第１タイマ４の入力信号とされる。インバ
ータ回路■１の出力はさらに、リセット信号ＲＥＳをク
ロックとするフリップフロップ回路ＦＦ３及びこれに直
列接続されていてテスト信号φｔｅｓｔをクロックとす
るクロックドインバータ回路■４を介して内部バス１０
に含まれる１本のアドレス信号線Ａｉに結合されている
。上記ＭＯ８ＦＥＴＱＩのゲートは２人力型ナントゲー
ト回路Ｇ５の出力に結合され、また、ＭＯ８ＦＥＴＱ２
のゲートは２人力型ノアゲート回路Ｇ６の出力に結合さ
れている。前記ナントゲート回路Ｇ５はその一方の入力
が第１タイマ４の出力信号に結合されるとともに、他方
の入力にはインバータ回路■７を介して、テスト信号φ
ｔｅｓｔの逆相信号とリセット信号ＲＥＳの逆相信号と
の論理和信号に対するタイマ出力許可信号との論理積信
号が供給される。ノアゲート回路Ｇ６はその一方の入力
が第１タイマ４の出力信号に結合されるとともに、他方
の入力にはテスト信号φｔｅｓｔの逆相信号とリセット
信号ＲＥＳの逆相信号との論理和信号に対するタイマ出
力許可信号との論理積信号が供給される。なお、前記ア
ドレス信号線Ａｉを含む内部アドレスバスは、ＲＯＭ２
．ＲＡＭ３、第１タイマ４、第２タイマ５．５ＣＩ６、
Ａ／Ｄ変換器７、入出カポ−１〜８などＣＰＵＩ以外の
各種機能ブロックのアドレス信号入力端子に結合され、
さらに、ＣＰＵＩのアドレス信号出力は、上記テスト信
号φｔｅｓｔの逆相信号をクロックとするクロックドイ
ンバータ回路■１０を介して内部アドレスバスに含まれ
るアドレス信号線Ａｉに結合される。

前記モード端子をロウレベルにすると上記テスト信号φ
ｔｅｓｔがハイレベルとされ、そのハイレベルによりテ
ストモードが指示される。また、リセット端子をロウレ
ベルにすると上記リセット信号ＲＥ、Ｓがハイレベルに
され、そのハイレベルによってリセットが指示される。

かかるシングルチップマイクロコンピュータが所定のシ
ステムに適用されて当該システムの制御を行うとき、上
記モード端子はハイレベルに固定され、テスト信号φｔ
ｅｓｔはロウレベルとされる。テスト信号φｔｅｓｔが
ロウレベルとされると、上記クロックドインバータ回路
■４の出力はハイインピーダンス状態にされ、内部アド
レスバスの信号線Ａｉには外部端子Ｐを介してアドレス
信号が入力できない状態にされる。さらに、上記ナンド
ゲ−１へ回路Ｇ５及びノアゲート回路Ｇ６は、タイマ出
力許可信号及びタイマ出力信号に応じて信号を出力する
から、外部端子Ｐはタイマ出力端子として機能され、図
示しない外部装置に信号を供給可能にされる。尚、リセ
ット時にその他の手段でタイマ出力が禁止される場合に
は、上記ナンドグー１−回路Ｇ５およびノアゲート回路
Ｇ６の制御に対するリセット信号ＲＥＳの入力を省略す
ることができる。

また、タイマ入力信号には、常に外部端子Ｐの状態が伝
わり、外部装置からの信号をタイマ入力信号として使用
できるようになっている。

テスト信号φｔｅｓｔがハイレベルにされ、且つリセッ
ト信号ＲＥＳがハイレベルにされると、上記ナントゲー
ト回路Ｇ５およびノアゲート回路Ｇ６はタイマ出力許可
信号のレベルにかかわらず、ＭＯ８ＦＥＴＱＩ、Ｑ２か
ら成る上記ＣＭＯＳインバータ回路の出力はハイインピ
ーダンス状態に固定され、かつ、上記フリップフロップ
回路ＦＦ３には外部端子Ｐに供給される信号レベルに応
じた信号レベルが供給される。その後、テスト信号φｔ
ｅｓｔがハイレベルを維持した状態でリセット信号ＲＥ
Ｓがロウレベルに反転されると、前記入力信号レベルが
フリップフロップ回路ＦＦ３に保持され、その保持信号
はクロックドインバータ回路■４を介して内部アドレス
バスの信号線Ａｉに供給され、この供給値は、次にリセ
ット信号ＲＥＳがハイレベルにされるまで維持される。

例えば、第７図に示すアドレスマツプにおいて第１タイ
マ４のテストを行う場合、テスト開始直後に、モード端
子およびリセット端子をロウレベルにすると共に、端子
Ｐに代表される９個の端子をハイレベルにし、次いでリ
セット端子をハイレベルに反転することによって、内部
アドレスバスのうち上位９ビツトの全てがハイレベル（
１”）にされる。その後、デス１〜モードの指定におい
て汎用入出力端子の何れかに割り当てられている７個の
下位アドレス入力端子、８個のデータ入出力端子、リー
ド信号入力端子、ライト信号入力端子を使用して第１タ
イマ４をリード・ライトすると共に、第１タイマ４の専
用入出力端子３個を用いたりして、当該第１タイマ４な
どのテスＩ〜を行うことができる。

ことで、テストモードの指定において汎用入出力端子の
何れかに割り当てられている７個の下位アドレス入力端
子などのための構成としては、特に制限されないが、特
開昭６２−２４９２６４号に開示されているような内容
を採用することができる。即ち、第２図において、フリ
ップフロップ回路ＦＦ３を設けずに、インバータ■１の
出力を直接クロックドインパータエ４の入力に供給し、
且つ、ＭＯ８ＦＥＴＱＩ、Ｑ２で成るＣＭＯＳインバー
タの出力やインバータ■２の出力対象がタイマに限定さ
れずに汎用的なデータ信号などとされる構成を採る。

この第１例においては、１回のテストで任意に使用でき
るテスト用アドレス入力に割り当てられた端子は７個で
あるから、同時にテストできるアドレスの範囲が１２８
バイトに制限されることになる。従って、ＲＯＭ２、Ｒ
ＡＭ３のテストは］−２８バイトずつ行い、その都度、
リセット端子をロウレベルとして上位アドレスを切り替
える必要が生じる。しかしながら、この点については、
ＲＯＭ２、ＲＡＭ３が、その特性上、リセット状態にな
ってもその内容、動作に影響を受けないことから、問題
にならない。

すなわち、リセット端子をロウレベルにすることによっ
て影響される機能ブロックのうち、最大のアドレスサイ
ズによってラッチできる上位アドレスのビット数を制限
すれば何等支障はない。例えば、第７図に示される機能
ブロックのうち、第１タイマ４（１６バイト）、第２タ
イマ５（８バイト）、５ＣＩ６（８バイト）、Ａ／Ｄ変
換器７（８バイト）はリセット端子をロウレベルと量る
ことによってイニシャライズされるが、ＲＯＭ２、ＲＡ
ＭＩこは変化がないものとすると、第１タイマ４のテス
ト時に下位アドレス４ビツトを使用する必要があるので
、アドレス１６ビツトのうち残り１２ビツトはラッチす
ることが可能であり、機能ブロックのテスト時に必要な
端子数を削減することができる。この場合第１タイマ４
と第２タイマ５のテストを同時に行うことはできないが
、これらの機能ブロック間で一方の機能ブロックの動作
が他方の動作に影響を与えることがなければ充分である
。影響を与えることがあれば、それらの機能ブロックを
あわせて１つの機能ブロックとみなして選択するように
、デスｌ−用アドレスをラッチさせればよい。

第３図にはラッチ回路及びマルチプレクサ回路９の第２
例が示される。第３図において外部端子Ｐは、インバー
タ■１を介してノアグー１〜回路Ｇ８に入力され、ノア
ゲート回路Ｇ８の出力とりセッＩ〜信号ＲＥＳの論理和
がフリップフロップ回路ＦＦ３のクロックとされている
。ノアゲート回路Ｇ８のその他の入力端子には、各々の
ラッチ回路及びマルチプレクサ回路９の上記同様の出力
信号が入力されている。すなわち、モード端子およびリ
セット端子をロウレベルにすると共に、前記端子Ｐに代
表される９個の端子をハイレベルにし、次いでリセッ端
子をハイレベルに反転すれば、第］−例同様に、第１タ
イマ４、第２タイマ５、ＳＣｌ２、Ａ／Ｄ変換器７のテ
ストを行うことができる。また、モード端子およびリセ
ット端子をロウレベルとし、前記９個の端子のうち何れ
か１個以上の端子をロウレベルにすると共に、リセット
端子をハイレベルにすれば、フリップフロップ回路ＦＦ
３のクロックはハイレベルとなり、９個の外部端子Ｐの
信号レベルが内部アドレスバスに伝達されるようになる
。この状態では、第１タイマ４、第２タイマ５．５ＣＩ
６のための入出力端子はそれらには使用てきないが、テ
スト用アドレスを１−６ビツト全て外部から任意に決定
することができるようになり、ＲＯＭ２．ＲＡＭ３のテ
ス１−を容易に行うことができるようになる。

本実施例では前記９個の端子の状態によりフリップフロ
ップ回路９のクロックを制御するものとしたが、モード
端子を２個にして前記クロックを制御してもよいし、モ
ード端子と他の汎用入出力端子の入力信号レベルによっ
て制御してもよい。

クロックがロウレベルとなるようにした場合、内部アド
レスバスには外部端子Ｐの状態によらずハイレベル（１
”）とされるように構成してもよい。

テストに必要な論理ゲート数を少くすることができる。

第４図にはラッチ回路及びマルチプレクサ回路９の第３
例が示される。この例においては、各々の機能ブロック
には全ての内部７１−レス（１６ビツト）が入力される
のではなく、当該機能ブロックが選択されたことを示す
機能ブロック選択信号と、当該機能ブロック内部で何れ
のアドレスが選択されたかを示す下位アドレスが入力さ
れている。

例えば、第１タイマ４には機能ブロック選択信号ＢＳｉ
と下位アドレス４ピツＩ〜が入力されるものである。第
４図において外部端子Ｐは、インバータ１１とテスト信
号φｔｅｓ　ｔをクロックとするクロック１くインバー
タ回路Ｉ４を介してアドレスデコード回路ＡＤＥＣに入
力され、機能ブロック選択信号を生成する。アドレスデ
コード回路ＡＤＥＣは、本例１こ従えば、アドレスデー
タの上位１２ビツトを入力し、機能ブロック選択信号６
本を出力する。機能ブロック選択信号は、テスト信号φ
ｔｅｓｔの逆相信号とリセット信号ＲＥＳの論理和をク
ロックとするフリップフロップ回路Ｆ　ｌ”３を介して
当該機能ブロックに供給されている。

テスト方法については第１例と同様であるのでその説明
は省略する。この例によれば、テストすべき機能ブロッ
クの数が少なければ、即ち、第２図及び第３図で説明し
たラッチすべきアドレスビット数よりも少なければ、第
２図や第３図の例に比較して、テストに必要な論理ゲー
ト数例えばフリップフロップの数を少なくすることがで
きる。

第５図にはラッチ回路及びマルチプレクサ回路９の第４
例が示されている。この例が適用されるシングルチップ
マイクロコンピュータＭＣＵは、ＣＰＵＩのテストモー
トと機能ブロック単位のテストモードを有している。Ｃ
ＰＵＩの効率的なテストのため、ＣＰＵＩのデス１〜モ
ードでは全ての内部アドレスバスが端子Ｐを介して外部
に出力可能とされ、全ての内部データバスが入出力可能
とされている。このため前記端子Ｐは、タイマの入出力
端子、ＣＰＵＩのテストモード時のアドレス出力端子９
機能ブロック単位のテストモード時のアドレス入力端子
の夫々の機能が１つの端子に割り当てられている。かつ
、アドレス出力端子とアドレス入力端子は同一のアドレ
スに対応している。

これによってラッチ回路及びマルチプレクサ回路９に結
合される信号線の本数を削減することができる。

尚、第５図において、テスト信号φｔｅｓｔ。

がＣＰＵＩのテストモードを指示し、テスト信号φしｅ
ｓ　ｔｌが機能ブロック単位のテストモードを指示する
。特に制限されないが、テストモードが２種類になった
ことに対応してモート端子を２個にしてもよいし、ある
いは、モード端子と他の汎用入出力端子の入力信号レベ
ルによってテストモードを選択するようにしてもよい。

第６図にはラッチ回路及びマルチプレクサ回路９の第５
例が示されている。本例においては、１０ビツトのテス
ト用レジスタが設けられ、その１ビツト分がフリップフ
ロップ回路ＦＦ４として代表的に図示されている。この
フリップフロップ回路ＦＦ４の出力がインバータ■１テ
スト信号φｔｅｓｔをクロックとするとクロックドイン
バータ回路■４を介して内部アドレスバスの信号線Ａｉ
に結合され、第１タイマ４、第２タイマ５．５ＣＩ６の
入出力端子はテス１へモードにおいても常に専用端子と
されている。テストモード時の内部アドレスバスの上位
１０ビツトはテスト用レジスタから、そして下位６ビツ
トは汎用入出力端子に割り当てられたアドレス入力端子
から供給される。

アドレス入力端子の残りの１本は機能ブロックを選択す
るかテスト用レジスタを選択するかに使用され、本端子
をロウレベルにすると機能ブロックが選択され、ハイレ
ベルにするとテスト用レジスタが選択され、これによっ
てリード・ライト可能になっている。テスト用レジスタ
は、特に制限されないが、リセット時に全ビットＬ（Ｉ
　ＩＩにイニシャライズされる。テスト方法については
第１例と同様であるのでその説明を省略する。リセット
端子をロウレベルにする代わりに、テストレジスタのラ
イトを行えばよい。したがって、機能ブロックに対して
リセット動作の影響を与えずに、全機能ブロックをテス
トすることができる。

テストレジスタは、１０ビツトの各ビットをピッＩ−単
位でリード・ライト可能とせず、一部または全部をＩＩ
　Ｉ　ＩＴ固定またはＩＩ　ＯＴＴ固定にしてもよい。

テストレジスタの全部のビットを″１″″固定にすれば
、ＲＯＭ２．ＲＡＭ３のテストはＣＰＵ１の命令実行に
よらなければならないが、テストに必要な論理ゲートの
規模を小さくすることができる。

以上本発明者によってなされた発明を実施例に基づいて
具体的に説明したが、本発明はそれに限定されるもので
はなく、その要旨を逸脱しない範囲において種々変更可
能である。

例えば、内蔵される機能ブロックの数、種類、＝２７− 内部バスの構成、あるいは、パッケージのピン数などに
ついては何ら限定されない。また、入出力回路やラッチ
回路、マルチプレクサ回路の具体的構成は上記実施例に
限定されず、その他種々変更可能である。例えば、クロ
ックドインバータ回路１１０などはＣＰＵＩに含めるこ
ともできる。また、実施例を相互に組合せて構成するこ
とも可能である。

以上の説明では主として本発明者等によってなされた発
明をその背景となった利用分野であるシングルチップマ
イグロコンピュータに適用した場合について説明したが
、本発明はそれに限定されるものではなく、その他のデ
ータ処理装置にも適用可能であり、本発明は少なくとも
内部バスに中央処理装置とその他の機能ブロックが結合
された条件のものに適用することができる。

〔発明の効果〕

本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば下記の通りである。

すなわち、 （１）各機能ブロックのテストに先立って何れかの機能
ブロック、または、機能ブロックの集合、或いは機能ブ
ロックの何れの部分をテストするかを指定するためのア
ドレスデータ又はそのデコード情報を保持する手段を設
けることにより、テスト動作においては、予め保持手段
にラッチさせた情報に基づいて所要の機能ブロックを選
択することができると共に、その情報の入力に兼用され
た端子に対しては本来の端子機能など別の機能が選択可
能になり、これにより、テストモードにおいて、本来な
らば全てのアドレス入力のために外部端子を専用的に割
当なければならないところ、テスト対象機能ブロックを
指定するための数ビット分のアドレス入力のためには特
別な専用端子を設けなくても済むようになるという効果
を得る。

（２）この結果、外部端子数が制約された下においても
、或いは外部端子数に相当な余裕を持ったパッケージを
利用しなくても、内蔵機能ブロックを直接外部からアク
セスしてテストすることができるようになる。

（３）さらに、ＣＰＵに内蔵機能ブロックをアクセスさ
せる命令を実行させてテストを行う必要もないから、Ｃ
ＰＵやソフトウェアに過大な負担をかけることなく、能
率的に内蔵機能ブロックのテストを行うことができると
いう効果もある。

（４）テストモードにおいてアドレス入力に割り当てら
れた端子に切り替え設定される他の用途が、内蔵機能ブ
ロックに割り当てられた専用の入力又は出力若しくは入
出力機能である場合、内蔵機能モジュールは完全に独立
して外部からアクセス可能になり、斯る内蔵機能ブロッ
クに対するテストが一層容易になる。

（５）取り込み手段を、中央処理装置が出力するアドレ
スを外部に出力可能にもしておくことにより、中央処理
装置のテストも容易になる。

（６）保持手段に情報を保持するか否かを選択的に決定
するための手段を更に含むことにより、テスト先アドレ
スを固定せずにテストすることもできるようになるとい
うテスティングの自由度を増すことができる。

【図面の簡単な説明】

第１図は本発明に係るデータ処理装置の一実施例である
シングルチップマイクロコンピュータを示すブロック図
、 第２図乃至第６図は夫々ラッチ回路及びマルチプレクサ
回路の具体例を示す回路図で、第７図はシングルチップ
マイクロコンピュータのアドレスマツプである。 １・・・ＣＰＵ、２・・・ＲＯＭ、３・・・ＲＡＭ、４
・・第１タイマ、５・・・第２タイマ、６・・・ＳＣＩ
、７・・・Ａ／Ｄ変換器、１０・・・内部バス、ＭＣＵ
・・・シングルチップマイクロコンピュータ、ＦＦ３．
ＦＦ４・・フリップフロップ回路、Ｐ・・外部端子、Ｉ
４．．１１０・・・クロックドインバータ、ＡＤＥＣ・
アドレスデコード回路。 第 図 Ｈ’ＦＦＣ３ Ｈ’ＦＦＣＦ Ｈ’ＦＦＤＯ

Claims (1)

1. 【特許請求の範囲】 １、中央処理装置及び上記中央処理装置に内部バスを介
   して結合された機能ブロックを持つデータ処理装置であ
   って、 外部端子を介してアドレスデータの一部または全部を取
   り込み可能にする手段と、 取り込まれたアドレスデータを保持する手段と、 保持したアドレスデータを、中央処理装置によってアド
   レスが与えられるべき内部バスに供給する手段とを、 含んで成るデータ処理装置。 ２、中央処理装置及び上記中央処理装置に内部バスを介
   して結合された機能ブロックを持つデータ処理装置であ
   って、 外部端子を介してアドレスデータの一部または全部を取
   り込み可能にする手段と、 取り込まれたアドレスデータをデコードする手段と、 デコードされた信号を保持する手段と、 保持した信号を所定の内蔵機能モジュールに供給する手
   段とを、 含んで成るデータ処理装置。 ３、前記取り込み手段は、保持手段による情報保持後又
   は情報保持動作に同期して、他の用途の信号入力又は信
   号出力若しくは信号入出力機能に切り替え可能な論理回
   路を含む請求項１又は２記載のデータ処理装置。 ４、前記他の用途は、内蔵機能ブロックに割り当てられ
   た専用の入力又は出力若しくは入出力機能である請求項
   ３記載のデータ処理装置。 ５、上記取り込み手段は、中央処理装置が出力するアド
   レスを外部に出力可能にするための更に別の論理回路を
   含む請求項３又は４記載のデーヘタ処理装置。 ６、前記保持手段に情報を保持するか否かを選択的に決
   定するための手段を更に含む請求項１乃至５の何れか１
   項記載のデータ処理装置。 ７、中央処理装置及び上記中央処理装置に内部バスを介
   して結合された機能ブロックを持つデータ処理装置であ
   って、 前記内部バスに結合されていて外部から書込み可能にさ
   れた記憶手段と、 この記憶手段に書き込まれたドレスデータの一部または
   全部を、中央処理装置によってアドレスが与えられるべ
   き内部バスに供給する手段とを、 含んで成るデータ処理装置。