JPH06103106A - プログラムデバッグ装置 - Google Patents
プログラムデバッグ装置Info
- Publication number
- JPH06103106A JPH06103106A JP4254664A JP25466492A JPH06103106A JP H06103106 A JPH06103106 A JP H06103106A JP 4254664 A JP4254664 A JP 4254664A JP 25466492 A JP25466492 A JP 25466492A JP H06103106 A JPH06103106 A JP H06103106A
- Authority
- JP
- Japan
- Prior art keywords
- address
- chip
- emulation
- peripheral circuit
- evaluation chip
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
Landscapes
- Debugging And Monitoring (AREA)
- Test And Diagnosis Of Digital Computers (AREA)
- Microcomputers (AREA)
Abstract
(57)【要約】
【目的】 評価用チップを開発せずに、既存の評価用チ
ップを用い、そのチップが内蔵しない周辺回路を含むエ
ミュレーションチップを開発するだけで、エミュレーシ
ョンを可能とし、ユーザの希望する機能やＩ／Ｏアドレ
スを持つエミュレータ（プログラムデバッグ装置）を簡
単に提供できる。 【構成】 既存評価用チップ１０の出力によってエミュ
レーションチップ２０−１〜２０−ｎ内の周辺回路から
データをリードする場合、該既存評価用チップ１０から
出力されたアドレスがアドレス変換部４０で変換され、
変換アドレスバス４１を介してエミュレーションチップ
２０−１〜２０−ｎへ送られる。各エミュレーションチ
ップ２０−１〜２０−ｎ内では、アドレス変換部４０の
出力アドレスをデコードし、内蔵する周辺回路を選択す
る。その選択された周辺回路のデータが、Ｉ／Ｏデータ
バス１１を介して既存評価用チップ１０へ送られる。
ップを用い、そのチップが内蔵しない周辺回路を含むエ
ミュレーションチップを開発するだけで、エミュレーシ
ョンを可能とし、ユーザの希望する機能やＩ／Ｏアドレ
スを持つエミュレータ（プログラムデバッグ装置）を簡
単に提供できる。 【構成】 既存評価用チップ１０の出力によってエミュ
レーションチップ２０−１〜２０−ｎ内の周辺回路から
データをリードする場合、該既存評価用チップ１０から
出力されたアドレスがアドレス変換部４０で変換され、
変換アドレスバス４１を介してエミュレーションチップ
２０−１〜２０−ｎへ送られる。各エミュレーションチ
ップ２０−１〜２０−ｎ内では、アドレス変換部４０の
出力アドレスをデコードし、内蔵する周辺回路を選択す
る。その選択された周辺回路のデータが、Ｉ／Ｏデータ
バス１１を介して既存評価用チップ１０へ送られる。
Description
【０００１】
【産業上の利用分野】本発明は、プログラムの中の誤り
を除去するためのプログラムデバッグ装置、例えば、既
存のマイクロコンピュータに所望の機能モジュールを組
合わせたカスタムマイクロコンピュータ等のデバッグを
行うプログラムデバッグ装置に関するものである。
を除去するためのプログラムデバッグ装置、例えば、既
存のマイクロコンピュータに所望の機能モジュールを組
合わせたカスタムマイクロコンピュータ等のデバッグを
行うプログラムデバッグ装置に関するものである。
【０００２】
【従来の技術】従来、この種のプログラムデバッグ装置
としては、例えば特開平３−１６８８４２号公報（文献
１）、及び特開平３−１０３３５号公報（文献２）に記
載されるものがあった。文献１のプログラムデバッグ装
置は、カスタムマイクロコンピュータ（評価用チップ）
を用いてのエミュレータ構成であり、このカスタムマイ
クロコンピュータをアダプタボード上に実装し、該アダ
プタボードとエミュレータとのインタフェース部の接続
を標準化している。これにより、エミュレータの汎用性
を高め、構成が簡単で、安価なプログラムデバッグ装置
をユーザに提供するようにしている。また、文献２のプ
ログラムデバッグ装置では、評価用チップと、アドレス
に割付けられた複数の周辺回路を内蔵したエミュレーシ
ョンチップとを備え、それらをアドレスバス及びデータ
バスで接続している。そして、各エミュレーションチッ
プ内に設けられた周辺アドレスデコーダの出力信号の禁
止または通過を制御する制御回路を該エミュレーション
チップ内に設け、外部より前記出力信号の禁止を制御す
ることにより、プログラムのデバッグを効率良く行うよ
うになっている。
としては、例えば特開平３−１６８８４２号公報（文献
１）、及び特開平３−１０３３５号公報（文献２）に記
載されるものがあった。文献１のプログラムデバッグ装
置は、カスタムマイクロコンピュータ（評価用チップ）
を用いてのエミュレータ構成であり、このカスタムマイ
クロコンピュータをアダプタボード上に実装し、該アダ
プタボードとエミュレータとのインタフェース部の接続
を標準化している。これにより、エミュレータの汎用性
を高め、構成が簡単で、安価なプログラムデバッグ装置
をユーザに提供するようにしている。また、文献２のプ
ログラムデバッグ装置では、評価用チップと、アドレス
に割付けられた複数の周辺回路を内蔵したエミュレーシ
ョンチップとを備え、それらをアドレスバス及びデータ
バスで接続している。そして、各エミュレーションチッ
プ内に設けられた周辺アドレスデコーダの出力信号の禁
止または通過を制御する制御回路を該エミュレーション
チップ内に設け、外部より前記出力信号の禁止を制御す
ることにより、プログラムのデバッグを効率良く行うよ
うになっている。
【０００３】
【発明が解決しようとする課題】しかしながら、従来の
プログラムデバッグ装置では、次のような課題があっ
た。
プログラムデバッグ装置では、次のような課題があっ
た。
【０００４】前記文献１のプログラムデバッグ装置で
は、評価対象となるカスタムマイクロコンピュータ（実
チップ）が製作されるまで、該カスタムマイクロコンピ
ュータに対するプログラムデバッグが行えない。さら
に、カスタムマイクロコンピュータに内蔵される周辺回
路のアドレスを自由に設定できないという問題があっ
た。また、前記文献２のプログラムデバッグ装置では、
エミュレーションチップ内に設けられるアドレスデコー
ダの出力の禁止／許可を該エミュレーションチップの外
部より行うようになっているので、該エミュレーション
チップ内には複数の禁止／許可の制御信号を設けなけれ
ばならず、回路構成が複雑になるという問題があり、未
だ技術的に十分満足のゆくプログラムデバッグ装置を提
供することが困難であった。本発明は、前記従来技術が
持っていた課題として、評価用チップが作成されるまで
プログラムデバッグが行えない、エミュレーションチッ
プに内蔵した周辺回路のアドレスを自由に設定できな
い、及びエミュレーションチップの回路構成が複雑にな
るという点について解決したプログラムデバッグ装置を
提供するものである。
は、評価対象となるカスタムマイクロコンピュータ（実
チップ）が製作されるまで、該カスタムマイクロコンピ
ュータに対するプログラムデバッグが行えない。さら
に、カスタムマイクロコンピュータに内蔵される周辺回
路のアドレスを自由に設定できないという問題があっ
た。また、前記文献２のプログラムデバッグ装置では、
エミュレーションチップ内に設けられるアドレスデコー
ダの出力の禁止／許可を該エミュレーションチップの外
部より行うようになっているので、該エミュレーション
チップ内には複数の禁止／許可の制御信号を設けなけれ
ばならず、回路構成が複雑になるという問題があり、未
だ技術的に十分満足のゆくプログラムデバッグ装置を提
供することが困難であった。本発明は、前記従来技術が
持っていた課題として、評価用チップが作成されるまで
プログラムデバッグが行えない、エミュレーションチッ
プに内蔵した周辺回路のアドレスを自由に設定できな
い、及びエミュレーションチップの回路構成が複雑にな
るという点について解決したプログラムデバッグ装置を
提供するものである。
【０００５】
【課題を解決するための手段】第１の発明は、前記課題
を解決するために、プログラムのデバッグを行うプログ
ラムデバッグ装置において、中央処理装置（以下、ＣＰ
Ｕという）を内蔵しかつ外部に周辺回路を接続する機能
を有する評価用チップと、前記評価用チップに接続され
該評価用チップが内蔵しない評価用周辺回路を有するエ
ミュレーションチップと、アドレス変換用のメモリを有
し、前記評価用チップから出力される周辺回路用アドレ
スを該メモリのアドレスとして入力し、該メモリのデー
タ出力を前記エミュレーションチップへの周辺回路アド
レスとするアドレス変換部とを、備えている。第２の発
明では、ＣＰＵを内蔵した評価用チップと、前記評価用
チップ内に設けられた評価用周辺回路とを備え、前記Ｃ
ＰＵから出力される周辺回路用アドレスを前記周辺回路
に適合するアドレスに変換するためのアドレス変換用デ
ータを格納するメモリを、前記評価用チップ内に設け、
該評価用チップに設けた外部端子より該アドレス変換用
データを書込む構成にしている。
を解決するために、プログラムのデバッグを行うプログ
ラムデバッグ装置において、中央処理装置（以下、ＣＰ
Ｕという）を内蔵しかつ外部に周辺回路を接続する機能
を有する評価用チップと、前記評価用チップに接続され
該評価用チップが内蔵しない評価用周辺回路を有するエ
ミュレーションチップと、アドレス変換用のメモリを有
し、前記評価用チップから出力される周辺回路用アドレ
スを該メモリのアドレスとして入力し、該メモリのデー
タ出力を前記エミュレーションチップへの周辺回路アド
レスとするアドレス変換部とを、備えている。第２の発
明では、ＣＰＵを内蔵した評価用チップと、前記評価用
チップ内に設けられた評価用周辺回路とを備え、前記Ｃ
ＰＵから出力される周辺回路用アドレスを前記周辺回路
に適合するアドレスに変換するためのアドレス変換用デ
ータを格納するメモリを、前記評価用チップ内に設け、
該評価用チップに設けた外部端子より該アドレス変換用
データを書込む構成にしている。
【０００６】
【作用】第１の発明によれば、以上のようにプログラム
デバッグ装置を構成したので、例えば、既存の評価用チ
ップと、それに追加する周辺回路を有するエミュレーシ
ョンチップとを接続する入出力（以下、Ｉ／Ｏという）
アドレスバスに、該評価用チップから出力されるＩ／Ｏ
アドレスをアドレス入力とするメモリで構成されたアド
レス変換部が設けられ、該アドレス変換部の出力が該エ
ミュレーションチップのアドレス入力とされ、ユーザ希
望のＩ／Ｏアドレスにエミュレーションチップがマッピ
ングされる。これにより、従来のように、ＣＰＵが同一
で周辺機能が異なる複数のカスタムマイクロコンピュー
タ（評価用チップ）に対し、これに対応する評価用チッ
プを開発せず、既存の評価用チップが内蔵しない周辺回
路を含むエミュレーションチップを開発するだけで、エ
ミュレーションが可能となり、ユーザの希望する機能や
Ｉ／Ｏアドレス等を持つエミュレータ、即ちプログラム
デバッグ装置を簡単に提供できる。第２の発明によれ
ば、評価用チップの外部端子より該評価用チップ内に設
けられたメモリに対してアドレス変換用データを書込む
ことができ、そのアドレス変換用データに基づき、第１
の発明と同様のアドレスの変換が行える。従って、前記
課題を解決できるのである。
デバッグ装置を構成したので、例えば、既存の評価用チ
ップと、それに追加する周辺回路を有するエミュレーシ
ョンチップとを接続する入出力（以下、Ｉ／Ｏという）
アドレスバスに、該評価用チップから出力されるＩ／Ｏ
アドレスをアドレス入力とするメモリで構成されたアド
レス変換部が設けられ、該アドレス変換部の出力が該エ
ミュレーションチップのアドレス入力とされ、ユーザ希
望のＩ／Ｏアドレスにエミュレーションチップがマッピ
ングされる。これにより、従来のように、ＣＰＵが同一
で周辺機能が異なる複数のカスタムマイクロコンピュー
タ（評価用チップ）に対し、これに対応する評価用チッ
プを開発せず、既存の評価用チップが内蔵しない周辺回
路を含むエミュレーションチップを開発するだけで、エ
ミュレーションが可能となり、ユーザの希望する機能や
Ｉ／Ｏアドレス等を持つエミュレータ、即ちプログラム
デバッグ装置を簡単に提供できる。第２の発明によれ
ば、評価用チップの外部端子より該評価用チップ内に設
けられたメモリに対してアドレス変換用データを書込む
ことができ、そのアドレス変換用データに基づき、第１
の発明と同様のアドレスの変換が行える。従って、前記
課題を解決できるのである。
【０００７】
【実施例】第１の実施例 図１は、本発明の第１の実施例を示すプログラムデバッ
グ装置の概略の構成ブロック図である。図２は、図１の
プログラムデバッグ装置におけるアドレス変換部及びエ
ミュレーションチップの構成例を示すブロック図であ
る。図１のプログラムデバッグ装置では、評価対象とな
るカスタムマイクロコンピュータ専用の評価用チップを
作成せずに、ＣＰＵ等を内蔵した一般的な既存評価用チ
ップ１０を用い、評価のために該既存評価用チップ１０
に接続される周辺回路を内蔵した複数のエミュレーショ
ンチップ２０−１〜２０−ｎを作成し、該既存評価用チ
ップ１０の周辺回路接続用バスであるＩ／Ｏデータバス
１１及びＩ／Ｏアドレスバス１２のうち、該Ｉ／Ｏデー
タバス１１に該エミュレーションチップ２０−１〜２０
−ｎを接続するようにしている。既存評価用チップ１０
は、ＣＰＵ等で構成されたマイクロコンピュータコア部
（以下、ＭＣＵコア部という）を有し、そのＭＣＵコア
部によって各エミュレーションチップ２０−１〜２０−
ｎに対するデータの書込みや読出し等が可能な構成にな
っている。また、Ｉ／Ｏアドレスバス１２には、アドレ
ス変換部４０を介して変換アドレスバス４１が接続さ
れ、その変換アドレスバス４１にエミュレーションチッ
プ２０−１〜２０−ｎが接続されている。アドレス変換
部４０は、リードオンリメモリまたはリード／ライト可
能なメモリで構成され、既存評価用チップ１０から出力
される周辺回路用アドレスをエミュレーションチップ２
０−１〜２０−ｎに適合するアドレスに変換する機能を
有している。
グ装置の概略の構成ブロック図である。図２は、図１の
プログラムデバッグ装置におけるアドレス変換部及びエ
ミュレーションチップの構成例を示すブロック図であ
る。図１のプログラムデバッグ装置では、評価対象とな
るカスタムマイクロコンピュータ専用の評価用チップを
作成せずに、ＣＰＵ等を内蔵した一般的な既存評価用チ
ップ１０を用い、評価のために該既存評価用チップ１０
に接続される周辺回路を内蔵した複数のエミュレーショ
ンチップ２０−１〜２０−ｎを作成し、該既存評価用チ
ップ１０の周辺回路接続用バスであるＩ／Ｏデータバス
１１及びＩ／Ｏアドレスバス１２のうち、該Ｉ／Ｏデー
タバス１１に該エミュレーションチップ２０−１〜２０
−ｎを接続するようにしている。既存評価用チップ１０
は、ＣＰＵ等で構成されたマイクロコンピュータコア部
（以下、ＭＣＵコア部という）を有し、そのＭＣＵコア
部によって各エミュレーションチップ２０−１〜２０−
ｎに対するデータの書込みや読出し等が可能な構成にな
っている。また、Ｉ／Ｏアドレスバス１２には、アドレ
ス変換部４０を介して変換アドレスバス４１が接続さ
れ、その変換アドレスバス４１にエミュレーションチッ
プ２０−１〜２０−ｎが接続されている。アドレス変換
部４０は、リードオンリメモリまたはリード／ライト可
能なメモリで構成され、既存評価用チップ１０から出力
される周辺回路用アドレスをエミュレーションチップ２
０−１〜２０−ｎに適合するアドレスに変換する機能を
有している。
【０００８】図２に示すように、アドレス変換部４０は
例えばリード／ライト可能なメモリで構成され、８ビッ
トのＩ／Ｏアドレスバス１２に接続されるアドレス入力
端子ａ０〜ａ７と、８ビットの変換アドレスバス４１に
接続されるデータ出力端子ｄ０〜ｄ７とを備えている。
アドレス変換部４０に変換アドレスバス４１を介して接
続される複数のエミュレーションチップ２０−１〜２０
−ｎは、ほぼ同様の回路構成である。例えば、エミュレ
ーションチップ２０−１は、８ビットの変換アドレスバ
ス４１上のアドレスを入力して８ビットのアドレスバス
２２へ出力する入力バッファ２１と、８ビットのＩ／Ｏ
データバス１１と内部に設けられた８ビットのＩ／Ｏデ
ータバス２４との間でデータの入出力を行う双方向バッ
ファ２３とを、備えている。８ビットのアドレスバス２
２には、２つの周辺アドレスデコーダ２５，２６を介し
て２つの周辺回路２７，２８がそれぞれ接続され、その
周辺回路２７，２８がＩ／Ｏデータバス２４に接続され
ている。周辺アドレスデコーダ２５，２６は、アドレス
バス２２上のアドレスをデコードして周辺回路選択用の
選択信号Ｓ２５またはＳ２６を出力する回路である。周
辺回路２７，２８は、既存評価用チップ１０に対してユ
ーザ希望の増設用のタイマーやポート等といった評価対
象となる回路である。この周辺回路２７，２８の数は各
エミュレーションチップ２０−１〜２０−７において任
意の数であり、さらにそれを選択するための周辺アドレ
スデコーダ２５，２６も任意の数だけ設けられる。な
お、図２では説明を簡単にするために、周辺回路２７，
２８を接続するために必要な基本タイミング信号等が省
略されている。
例えばリード／ライト可能なメモリで構成され、８ビッ
トのＩ／Ｏアドレスバス１２に接続されるアドレス入力
端子ａ０〜ａ７と、８ビットの変換アドレスバス４１に
接続されるデータ出力端子ｄ０〜ｄ７とを備えている。
アドレス変換部４０に変換アドレスバス４１を介して接
続される複数のエミュレーションチップ２０−１〜２０
−ｎは、ほぼ同様の回路構成である。例えば、エミュレ
ーションチップ２０−１は、８ビットの変換アドレスバ
ス４１上のアドレスを入力して８ビットのアドレスバス
２２へ出力する入力バッファ２１と、８ビットのＩ／Ｏ
データバス１１と内部に設けられた８ビットのＩ／Ｏデ
ータバス２４との間でデータの入出力を行う双方向バッ
ファ２３とを、備えている。８ビットのアドレスバス２
２には、２つの周辺アドレスデコーダ２５，２６を介し
て２つの周辺回路２７，２８がそれぞれ接続され、その
周辺回路２７，２８がＩ／Ｏデータバス２４に接続され
ている。周辺アドレスデコーダ２５，２６は、アドレス
バス２２上のアドレスをデコードして周辺回路選択用の
選択信号Ｓ２５またはＳ２６を出力する回路である。周
辺回路２７，２８は、既存評価用チップ１０に対してユ
ーザ希望の増設用のタイマーやポート等といった評価対
象となる回路である。この周辺回路２７，２８の数は各
エミュレーションチップ２０−１〜２０−７において任
意の数であり、さらにそれを選択するための周辺アドレ
スデコーダ２５，２６も任意の数だけ設けられる。な
お、図２では説明を簡単にするために、周辺回路２７，
２８を接続するために必要な基本タイミング信号等が省
略されている。
【０００９】次に、図１及び図２のプログラムデバッグ
装置の動作等を説明する。図１の各エミュレーションチ
ップ２０−１〜２０−ｎ内には、１例として図２の周辺
回路２７，２８が各２種類内蔵されているが、それらの
各Ｉ／Ｏアドレスを例えば９０H ，９１H ，９２H ，９
３H とする。このようなエミュレーションチップ２０−
１〜２０−ｎを、既存評価用チップ１０に接続された８
ビットのＩ／Ｏアドレスバス１２に接続すると、該エミ
ュレーションチップ２０−１〜２０−ｎのＩ／Ｏアドレ
スの割付けが、９０H 〜９３H になる。ところが、ユー
ザ希望のＩ／Ｏアドレスと異なるか、あるいはエミュレ
ーションチップ２０−１〜２０−ｎのＩ／Ｏアドレスと
既存評価用チップ１０の内蔵周辺回路のＩ／Ｏアドレス
とが重複する場合、該エミュレーションチップ２０−１
〜２０−ｎのＩ／Ｏアドレス割付けを変更する必要があ
る。そこで、本実施例ではアドレス変換部４０を設け、
エミュレーションチップ２０−１〜２０−ｎのＩ／Ｏア
ドレスを例えば８０H ，８１H ，８２H ，８３H に変更
するようにしている。即ち、既存評価用チップ１０のＩ
／Ｏアドレス出力をアドレス変換部４０のメモリアドレ
ス入力として接続し、該アドレス変換部４０のデータ出
力をエミュレーションチップ２０−１〜２０−ｎのＩ／
Ｏアドレス入力として接続する。そして、アドレス変換
部４０を構成するメモリのアドレス８０H 〜８３H に
は、それぞれ９０H 〜９３H をデータとして書込んでお
く。
装置の動作等を説明する。図１の各エミュレーションチ
ップ２０−１〜２０−ｎ内には、１例として図２の周辺
回路２７，２８が各２種類内蔵されているが、それらの
各Ｉ／Ｏアドレスを例えば９０H ，９１H ，９２H ，９
３H とする。このようなエミュレーションチップ２０−
１〜２０−ｎを、既存評価用チップ１０に接続された８
ビットのＩ／Ｏアドレスバス１２に接続すると、該エミ
ュレーションチップ２０−１〜２０−ｎのＩ／Ｏアドレ
スの割付けが、９０H 〜９３H になる。ところが、ユー
ザ希望のＩ／Ｏアドレスと異なるか、あるいはエミュレ
ーションチップ２０−１〜２０−ｎのＩ／Ｏアドレスと
既存評価用チップ１０の内蔵周辺回路のＩ／Ｏアドレス
とが重複する場合、該エミュレーションチップ２０−１
〜２０−ｎのＩ／Ｏアドレス割付けを変更する必要があ
る。そこで、本実施例ではアドレス変換部４０を設け、
エミュレーションチップ２０−１〜２０−ｎのＩ／Ｏア
ドレスを例えば８０H ，８１H ，８２H ，８３H に変更
するようにしている。即ち、既存評価用チップ１０のＩ
／Ｏアドレス出力をアドレス変換部４０のメモリアドレ
ス入力として接続し、該アドレス変換部４０のデータ出
力をエミュレーションチップ２０−１〜２０−ｎのＩ／
Ｏアドレス入力として接続する。そして、アドレス変換
部４０を構成するメモリのアドレス８０H 〜８３H に
は、それぞれ９０H 〜９３H をデータとして書込んでお
く。
【００１０】このように接続した状態で、デバッグを行
うために既存評価用チップ１０によってＩ／Ｏアドレス
８０H をリード（読出し）する場合を説明する。この場
合、既存評価用チップ１０からＩ／Ｏアドレスバス１２
へＩ／Ｏアドレス８０H が出力される。アドレス変換部
１２では、Ｉ／Ｏアドレスバス１２から入力されるアド
レス８０H のデータ（９０H ）を読出し、そのアドレス
９０H を変換アドレスバス４１を介してエミュレーショ
ンチップ２０−１〜２０−ｎへ送る。エミュレーション
チップ２０−１〜２０−ｎのうち、例えばエミュレーシ
ョンチップ２０−１では、変換アドレスバス４１上のア
ドレス９０H を入力バッファ２１に取込み、アドレスバ
ス２２を介して周辺アドレスデコーダ２５，２６へ送
る。周辺アドレスデコーダ２５，２６は、アドレスバス
２２上のアドレス９０H をデコードし、選択回路Ｓ２５
またはＳ２６のうちのいずれか一方を活性化する。これ
により、Ｉ／Ｏアドレス９０H に対応する例えば周辺回
路２７が選択され、該周辺回路２７が動作してそのデー
タがＩ／Ｏデータバス２４へ出力される。このＩ／Ｏデ
ータバス２４上のデータは、双方向バッファ２３及びＩ
／Ｏデータバス１１を介して既存評価用チップ１０へ送
られる。また、既存評価用チップ１０が他のＩ／Ｏアド
レス８１H 〜８３H をリードする場合も、前記の動作と
同様に、アドレス変換部４０によって変換後のアドレス
９１H 〜９３H が変換アドレスバス４１へ出力され、エ
ミュレーションチップ２０−１〜２０−ｎ内の対応する
周辺回路２７または２８のデータが、Ｉ／Ｏデータバス
２４、双方向バッファ２３、及びＩ／Ｏデータバス１１
を介して既存評価用チップ１０に読込まれる。これによ
り、周辺回路２７，２８に対するプログラム実行時のデ
バッグが可能となる。これに対し、デバッグのためにエ
ミュレーションチップ２０−１〜２０−ｎ内の周辺回路
２７または２８に対するライト動作の場合、前記と同様
に、既存評価用チップ１０から出力されたアドレス８０
H 〜８３H がアドレス変換部４０でアドレス９０H 〜９
３H に変換され、それが変換アドレスバス４１を介して
エミュレーションチップ２０−１〜２０−ｎへ送られ
る。すると、例えばエミュレーションチップ２０−１内
では、変換アドレスバス４１上のアドレス９０H 〜９３
Hが入力バッファ２１から入力され、それが周辺アドレ
スデコーダ２５，２６でデコードされて選択信号Ｓ２５
または２６のいずれか一方が活性化し、アドレス９０H
〜９３H に対応する例えば周辺回路２８が選択される。
そして、既存評価用チップ１０からＩ／Ｏデータバス１
１へライト用のデータが送られ、そのデータが例えばエ
ミュレーションチップ２０−１内の双方向バッファ２３
及びＩ／Ｏデータバス２４を介して周辺回路２８へ書込
まれる。一方、アドレス変換部４０を構成するメモリの
アドレス８０H 〜８３H 以外には、９０H 〜９３H 以外
で既存評価用チップ１０の内蔵周辺回路で使用していな
いアドレスを該メモリに書込んでおけば、８０H 〜８３
H 以外のＩ／Ｏアドレス値では、エミュレーションチッ
プ２０−１〜２０−ｎが非選択となる。これにより、エ
ミュレーションチップ２０−１〜２０−ｎを非選択状態
にするための回路構成が簡単になる。
うために既存評価用チップ１０によってＩ／Ｏアドレス
８０H をリード（読出し）する場合を説明する。この場
合、既存評価用チップ１０からＩ／Ｏアドレスバス１２
へＩ／Ｏアドレス８０H が出力される。アドレス変換部
１２では、Ｉ／Ｏアドレスバス１２から入力されるアド
レス８０H のデータ（９０H ）を読出し、そのアドレス
９０H を変換アドレスバス４１を介してエミュレーショ
ンチップ２０−１〜２０−ｎへ送る。エミュレーション
チップ２０−１〜２０−ｎのうち、例えばエミュレーシ
ョンチップ２０−１では、変換アドレスバス４１上のア
ドレス９０H を入力バッファ２１に取込み、アドレスバ
ス２２を介して周辺アドレスデコーダ２５，２６へ送
る。周辺アドレスデコーダ２５，２６は、アドレスバス
２２上のアドレス９０H をデコードし、選択回路Ｓ２５
またはＳ２６のうちのいずれか一方を活性化する。これ
により、Ｉ／Ｏアドレス９０H に対応する例えば周辺回
路２７が選択され、該周辺回路２７が動作してそのデー
タがＩ／Ｏデータバス２４へ出力される。このＩ／Ｏデ
ータバス２４上のデータは、双方向バッファ２３及びＩ
／Ｏデータバス１１を介して既存評価用チップ１０へ送
られる。また、既存評価用チップ１０が他のＩ／Ｏアド
レス８１H 〜８３H をリードする場合も、前記の動作と
同様に、アドレス変換部４０によって変換後のアドレス
９１H 〜９３H が変換アドレスバス４１へ出力され、エ
ミュレーションチップ２０−１〜２０−ｎ内の対応する
周辺回路２７または２８のデータが、Ｉ／Ｏデータバス
２４、双方向バッファ２３、及びＩ／Ｏデータバス１１
を介して既存評価用チップ１０に読込まれる。これによ
り、周辺回路２７，２８に対するプログラム実行時のデ
バッグが可能となる。これに対し、デバッグのためにエ
ミュレーションチップ２０−１〜２０−ｎ内の周辺回路
２７または２８に対するライト動作の場合、前記と同様
に、既存評価用チップ１０から出力されたアドレス８０
H 〜８３H がアドレス変換部４０でアドレス９０H 〜９
３H に変換され、それが変換アドレスバス４１を介して
エミュレーションチップ２０−１〜２０−ｎへ送られ
る。すると、例えばエミュレーションチップ２０−１内
では、変換アドレスバス４１上のアドレス９０H 〜９３
Hが入力バッファ２１から入力され、それが周辺アドレ
スデコーダ２５，２６でデコードされて選択信号Ｓ２５
または２６のいずれか一方が活性化し、アドレス９０H
〜９３H に対応する例えば周辺回路２８が選択される。
そして、既存評価用チップ１０からＩ／Ｏデータバス１
１へライト用のデータが送られ、そのデータが例えばエ
ミュレーションチップ２０−１内の双方向バッファ２３
及びＩ／Ｏデータバス２４を介して周辺回路２８へ書込
まれる。一方、アドレス変換部４０を構成するメモリの
アドレス８０H 〜８３H 以外には、９０H 〜９３H 以外
で既存評価用チップ１０の内蔵周辺回路で使用していな
いアドレスを該メモリに書込んでおけば、８０H 〜８３
H 以外のＩ／Ｏアドレス値では、エミュレーションチッ
プ２０−１〜２０−ｎが非選択となる。これにより、エ
ミュレーションチップ２０−１〜２０−ｎを非選択状態
にするための回路構成が簡単になる。
【００１１】以上のように、本実施例ではアドレス変換
部４０を設けたので、次のような利点が得られる。 （１） アドレス変換部４０を構成するメモリの内容を
書換えるだけで、既存評価用チップ１０に増設するため
の周辺回路２７，２８を内蔵したエミュレーションチッ
プ２０−１〜２０−ｎのＩ／Ｏアドレスを、希望するＩ
／Ｏアドレスに簡単に変更することができる。 （２） アドレス変換部４０をリードライト可能なメモ
リで構成した場合、デバッグコマンドレベルでＩ／Ｏア
ドレスを変更することができる。 （３） 周辺回路２７，２８を内蔵するエミュレーショ
ンチップ２０−１〜２０−ｎとして、量産用のエミュレ
ーションチップと異なる特殊な回路の追加を行う必要が
ない。
部４０を設けたので、次のような利点が得られる。 （１） アドレス変換部４０を構成するメモリの内容を
書換えるだけで、既存評価用チップ１０に増設するため
の周辺回路２７，２８を内蔵したエミュレーションチッ
プ２０−１〜２０−ｎのＩ／Ｏアドレスを、希望するＩ
／Ｏアドレスに簡単に変更することができる。 （２） アドレス変換部４０をリードライト可能なメモ
リで構成した場合、デバッグコマンドレベルでＩ／Ｏア
ドレスを変更することができる。 （３） 周辺回路２７，２８を内蔵するエミュレーショ
ンチップ２０−１〜２０−ｎとして、量産用のエミュレ
ーションチップと異なる特殊な回路の追加を行う必要が
ない。
【００１２】第２の実施例 図３は、本発明の第２の実施例を示すプログラムデバッ
グ装置の概略の構成ブロック図であり、第１の実施例を
示す図１及び図２中の要素と共通の要素には共通の符号
が付されている。このプログラムデバッグ装置では、例
えば図１のエミュレーションチップ２０−１〜２０−ｎ
内に設けられた周辺回路２７，２８が既存評価用チップ
１０に予め設けられている場合、そのような評価用チッ
プ１０Ａに内蔵された周辺回路部のＩ／Ｏアドレスの再
割付けを行わせるための構成例が示されている。即ち、
評価用チップ１０Ａには、図１の既存評価用チップ１０
に内蔵されるＣＰＵ等で構成されるＭＣＵコア部１３が
設けられると共に、図１のエミュレーションチップ２０
−１〜２０−ｎ内に設けられる図２の周辺回路２７，２
８と同様なタイマーやポート等で構成される周辺回路部
１４が内蔵されている。このような評価用チップ１０Ａ
には、図１と同様に、Ｉ／Ｏアドレスバス１２及び変換
アドレスバス４１を介して、アドレス変換部４０のアド
レス入力端子ａ及びデータ出力端子ｄが接続されてい
る。
グ装置の概略の構成ブロック図であり、第１の実施例を
示す図１及び図２中の要素と共通の要素には共通の符号
が付されている。このプログラムデバッグ装置では、例
えば図１のエミュレーションチップ２０−１〜２０−ｎ
内に設けられた周辺回路２７，２８が既存評価用チップ
１０に予め設けられている場合、そのような評価用チッ
プ１０Ａに内蔵された周辺回路部のＩ／Ｏアドレスの再
割付けを行わせるための構成例が示されている。即ち、
評価用チップ１０Ａには、図１の既存評価用チップ１０
に内蔵されるＣＰＵ等で構成されるＭＣＵコア部１３が
設けられると共に、図１のエミュレーションチップ２０
−１〜２０−ｎ内に設けられる図２の周辺回路２７，２
８と同様なタイマーやポート等で構成される周辺回路部
１４が内蔵されている。このような評価用チップ１０Ａ
には、図１と同様に、Ｉ／Ｏアドレスバス１２及び変換
アドレスバス４１を介して、アドレス変換部４０のアド
レス入力端子ａ及びデータ出力端子ｄが接続されてい
る。
【００１３】以上の構成において、周辺回路部１４のＩ
／Ｏアドレスをデータとし、希望するＩ／Ｏアドレス値
をアドレスとしてアドレス変換部４０にデータを書込ん
でおけば、第１の実施例と同様に、ＭＣＵコア部１３か
ら出力されたアドレスがアドレス変換部４０でアドレス
変換され、その変換されたアドレスによって周辺回路部
１４が選択される。そのため、ＣＰＵコア部１３では、
その選択された周辺回路部１４に対してデータのリード
やライトが行える。周辺回路部１４を未使用としたい場
合には、第１の実施例と同様に、本来未使用のＩ／Ｏア
ドレス値をデータとしてアドレス変換部４０に書込んで
おけばよい。これにより、希望するＩ／Ｏアドレスに再
割付けすることができ、第１の実施例とほぼ同様の利点
が得られる。
／Ｏアドレスをデータとし、希望するＩ／Ｏアドレス値
をアドレスとしてアドレス変換部４０にデータを書込ん
でおけば、第１の実施例と同様に、ＭＣＵコア部１３か
ら出力されたアドレスがアドレス変換部４０でアドレス
変換され、その変換されたアドレスによって周辺回路部
１４が選択される。そのため、ＣＰＵコア部１３では、
その選択された周辺回路部１４に対してデータのリード
やライトが行える。周辺回路部１４を未使用としたい場
合には、第１の実施例と同様に、本来未使用のＩ／Ｏア
ドレス値をデータとしてアドレス変換部４０に書込んで
おけばよい。これにより、希望するＩ／Ｏアドレスに再
割付けすることができ、第１の実施例とほぼ同様の利点
が得られる。
【００１４】なお、本発明は上記実施例に限定されず、
種々の変形が可能である。その変形例としては、例えば
次のようなものがある。 （ａ） 図３において、評価用チップ１０Ａ内にメモリ
が設けられている場合、アドレス変換部４０を省略して
それと同様の機能を該内蔵メモリに持たせ、該評価用チ
ップ１０Ａに設けた外部端子より該内蔵メモリにデータ
を書込む構成にしてもよい。このような構成にすれば、
ＭＣＵコア部１３による周辺回路部１４に対するデータ
のリードやライト動作等を高速化でき、その上、外付け
のＩ／Ｏアドレスバス１２や変換アドレスバス４１が不
要になり、プログラムデバッグ装置の構成の簡単化と小
型化が可能となる。また、プログラム実行により、特殊
モードを設定し、該内蔵メモリにプログラムによりデー
タを書込む構成にしてもよい。 （ｂ） 図１または図３のプログラムデバッグ装置にお
いて、Ｉ／ＯアドレスとＩ／Ｏデータが時分割で扱われ
る場合でも、上記実施例が適用できる。 （ｃ） 図１または図３において、評価用チップ１０，
１０Ａの代わりに、対象とするマイクロコンピュータコ
アチップを利用し、エミュレーションチップ２０−１〜
２０−ｎとして量産チップで使用できる周辺回路と同等
の機能を持つチップを複数個、アドレス変換部４０を介
して該マイクロコンピュータコアチップに接続し、該ア
ドレス変換部４０にデバッグコマンドにより設定データ
を書込めるようにしてもよい。このようにすれば、希望
するチップと同等の動作をするエミュレーション用のプ
ログラムデバッグ装置を実現できる。
種々の変形が可能である。その変形例としては、例えば
次のようなものがある。 （ａ） 図３において、評価用チップ１０Ａ内にメモリ
が設けられている場合、アドレス変換部４０を省略して
それと同様の機能を該内蔵メモリに持たせ、該評価用チ
ップ１０Ａに設けた外部端子より該内蔵メモリにデータ
を書込む構成にしてもよい。このような構成にすれば、
ＭＣＵコア部１３による周辺回路部１４に対するデータ
のリードやライト動作等を高速化でき、その上、外付け
のＩ／Ｏアドレスバス１２や変換アドレスバス４１が不
要になり、プログラムデバッグ装置の構成の簡単化と小
型化が可能となる。また、プログラム実行により、特殊
モードを設定し、該内蔵メモリにプログラムによりデー
タを書込む構成にしてもよい。 （ｂ） 図１または図３のプログラムデバッグ装置にお
いて、Ｉ／ＯアドレスとＩ／Ｏデータが時分割で扱われ
る場合でも、上記実施例が適用できる。 （ｃ） 図１または図３において、評価用チップ１０，
１０Ａの代わりに、対象とするマイクロコンピュータコ
アチップを利用し、エミュレーションチップ２０−１〜
２０−ｎとして量産チップで使用できる周辺回路と同等
の機能を持つチップを複数個、アドレス変換部４０を介
して該マイクロコンピュータコアチップに接続し、該ア
ドレス変換部４０にデバッグコマンドにより設定データ
を書込めるようにしてもよい。このようにすれば、希望
するチップと同等の動作をするエミュレーション用のプ
ログラムデバッグ装置を実現できる。
【００１５】
【発明の効果】以上詳細に説明したように、第１の発明
によれば、例えば、評価用チップから出力されるＩ／Ｏ
アドレスを、アドレス変換部を構成するメモリのアドレ
ス入力とし、該メモリの出力を、増設する周辺回路を有
するエミュレーションチップのＩ／Ｏアドレス入力とす
るようにしたので、次のような効果が期待できる。 （１） アドレス変換部を構成するメモリの内容を書換
えるだけで、例えば、周辺回路のＩ／Ｏアドレスを簡単
に変更することができる。 （２） アドレス変換部を構成するメモリとしてリード
／ライト可能なメモリを使用することにより、例えば、
デバッグコマンドレベルでＩ／Ｏアドレスを変更するこ
とができる。 （３） 周辺回路を有するエミュレーションチップとし
て、量産されるエミュレーションチップと異なる特殊な
回路の追加を行う必要がない。第２の発明によれば、ア
ドレス変換用データを格納するメモリを評価用チップ内
に設け、その評価用チップに設けた外部端子より該メモ
リに対してデータを書込めるようにしたので、該評価用
チップに内蔵された評価用周辺回路に対するデータのリ
ードやライト動作等を高速化でき、その上、外付けのア
ドレスバスや変換アドレス等が不要になり、プログラム
デバッグ装置の構成の簡単化と小型化が可能となる。
によれば、例えば、評価用チップから出力されるＩ／Ｏ
アドレスを、アドレス変換部を構成するメモリのアドレ
ス入力とし、該メモリの出力を、増設する周辺回路を有
するエミュレーションチップのＩ／Ｏアドレス入力とす
るようにしたので、次のような効果が期待できる。 （１） アドレス変換部を構成するメモリの内容を書換
えるだけで、例えば、周辺回路のＩ／Ｏアドレスを簡単
に変更することができる。 （２） アドレス変換部を構成するメモリとしてリード
／ライト可能なメモリを使用することにより、例えば、
デバッグコマンドレベルでＩ／Ｏアドレスを変更するこ
とができる。 （３） 周辺回路を有するエミュレーションチップとし
て、量産されるエミュレーションチップと異なる特殊な
回路の追加を行う必要がない。第２の発明によれば、ア
ドレス変換用データを格納するメモリを評価用チップ内
に設け、その評価用チップに設けた外部端子より該メモ
リに対してデータを書込めるようにしたので、該評価用
チップに内蔵された評価用周辺回路に対するデータのリ
ードやライト動作等を高速化でき、その上、外付けのア
ドレスバスや変換アドレス等が不要になり、プログラム
デバッグ装置の構成の簡単化と小型化が可能となる。
【図１】本発明の第１の実施例を示すプログラムデバッ
グ装置の概略の構成ブロック図である。
グ装置の概略の構成ブロック図である。
【図２】図１のプログラムデバッグ装置に設けられるア
ドレス変換部及びエミュレーションチップの構成例を示
すブロック図である。
ドレス変換部及びエミュレーションチップの構成例を示
すブロック図である。
【図３】本発明の第２の実施例を示すプログラムデバッ
グ装置の概略の構成ブロック図である。
グ装置の概略の構成ブロック図である。
１０ 既存評価用チップ １０Ａ 評価用チップ １１，２４ Ｉ／Ｏデータバス １２ Ｉ／Ｏアドレスバス １３ ＭＣＵコア部 １４ 周辺回路部 ２０−１〜２０−ｎ エミュレーションチップ ２１ 入力バッファ ２２ アドレスバス ２３ 双方向バス ２５，２６ アドレスデコーダ ２７，２８ 周辺回路 ４０ アドレス変換部 ４１ 変換アドレスバス Ｓ２５，２６ 選択信号
Claims (2)
- 【請求項１】 中央処理装置を内蔵しかつ外部に周辺回
路を接続する機能を有する評価用チップと、 前記評価用チップに接続され該評価用チップが内蔵しな
い評価用周辺回路を有するエミュレーションチップと、 アドレス変換用のメモリを有し、前記評価用チップから
出力される周辺回路用アドレスを該メモリのアドレスと
して入力し、該メモリのデータ出力を前記エミュレーシ
ョンチップへの周辺回路アドレスとするアドレス変換部
とを、 備えたことを特徴とするプログラムデバッグ装置。 - 【請求項２】 中央処理装置を内蔵した評価用チップ
と、前記評価用チップ内に設けられた評価用周辺回路と
を備え、 前記中央処理装置から出力される周辺回路用アドレスを
前記周辺回路に適合するアドレスに変換するためのアド
レス変換用データを格納するメモリを、前記評価用チッ
プ内に設け、該評価用チップに設けた外部端子より該ア
ドレス変換用データを書込む構成にしたことを特徴とす
るプログラムデバッグ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4254664A JPH06103106A (ja) | 1992-09-24 | 1992-09-24 | プログラムデバッグ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4254664A JPH06103106A (ja) | 1992-09-24 | 1992-09-24 | プログラムデバッグ装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06103106A true JPH06103106A (ja) | 1994-04-15 |
Family
ID=17268153
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4254664A Withdrawn JPH06103106A (ja) | 1992-09-24 | 1992-09-24 | プログラムデバッグ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06103106A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100381024B1 (ko) * | 1999-06-28 | 2003-04-23 | 주식회사 하이닉스반도체 | 마이크로프로세서 개발 시스템의 기능을 효율적으로 지원하기위한 회로 |
| KR100436051B1 (ko) * | 2001-12-24 | 2004-06-12 | 주식회사 하이닉스반도체 | 입출력 포트가 간소화된 마이크로 컨트롤러 개발 시스템 |
| JP2005284558A (ja) * | 2004-03-29 | 2005-10-13 | Fujitsu Ltd | Ｄｍａを内蔵するマイクロコンピュータ |
-
1992
- 1992-09-24 JP JP4254664A patent/JPH06103106A/ja not_active Withdrawn
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100381024B1 (ko) * | 1999-06-28 | 2003-04-23 | 주식회사 하이닉스반도체 | 마이크로프로세서 개발 시스템의 기능을 효율적으로 지원하기위한 회로 |
| KR100436051B1 (ko) * | 2001-12-24 | 2004-06-12 | 주식회사 하이닉스반도체 | 입출력 포트가 간소화된 마이크로 컨트롤러 개발 시스템 |
| JP2005284558A (ja) * | 2004-03-29 | 2005-10-13 | Fujitsu Ltd | Ｄｍａを内蔵するマイクロコンピュータ |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5335331A (en) | Microcomputer using specific instruction bit and mode switch signal for distinguishing and executing different groups of instructions in plural operating modes | |
| KR920006615B1 (ko) | 다이렉트 맵핑 방식과 뱅크 맵핑 방식으로 동작이 가능한 정보처리장치 및 맵핑 전환방법 | |
| JPH0342732A (ja) | 半導体集積回路 | |
| US5974519A (en) | Address re-designate circuit for microcontroller | |
| JPH06103106A (ja) | プログラムデバッグ装置 | |
| US7020813B2 (en) | On chip debugging method of microcontrollers | |
| JPH04305735A (ja) | マイクロプログラム制御回路 | |
| KR20030055150A (ko) | 마이크로프로세서 및 마이크로프로세서의 처리 방법 | |
| KR0134365B1 (ko) | 원칩 마이크로컴퓨터 및 이의 프로그램 메모리 및 데이타 메모리를 액세스하는 방법. | |
| JPH0155497B2 (ja) | ||
| JPH07191905A (ja) | 情報処理装置 | |
| JP2643803B2 (ja) | マイクロコンピュータ | |
| JPH0934748A (ja) | エミュレーション用マイクロコンピュータ | |
| JP3283505B2 (ja) | マイクロコンピュータ | |
| JP2002541582A (ja) | エミュレータシステム内のユーザメモリを更新する方法およびシステム | |
| KR950006585B1 (ko) | 마이크로프로그램 제어장치 및 그 제어방법 | |
| JPS6230453B2 (ja) | ||
| JP2000181899A (ja) | マイクロプロセッサ、共用端子制御方法およびリセット処理実行方法 | |
| JP3006487B2 (ja) | エミュレーション装置 | |
| US7124061B2 (en) | System LSI | |
| KR0162763B1 (ko) | 먹스를 이용한 pci 디바이스의 형상영역 설계장치 및 방법 | |
| JPH0442329A (ja) | データ処理装置 | |
| JPH05242008A (ja) | データ処理装置 | |
| JPH01184560A (ja) | シングルチップマイクロコンピュータ | |
| JPH11212945A (ja) | マイクロコンピュータおよびそのメモリ |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19991130 |