JPH05242008A - データ処理装置 - Google Patents

Abstract

(57)【要約】 【目的】 汎用性と応答性を改善した割り込み機能を持
つデータ処理装置を提供する。 【構成】 データ処理装置を構成する命令を解釈し実行
する制御演算処理部に対応して任意ビット長の割り込み
レジスタと割り込み条件論理部からなる割り込み発生制
御部を設けて、他の装置に対する割り込み信号の発生と
割り込みレジスタの内容の読み出しを可能にする。 【効果】 割り込み条件論理部により任意の条件により
割り込み信号を発生し、それを受け付けた他の装置では
バス等のデータ通信手段を用いて割り込みレジスタの内
容を読み取ることにより割り込みの発生の意味や通信情
報を素早く知ることができる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、データ処理装置に関
し、例えばマイクロコンピュータならびにその周辺コン
トローラにおける割り込み機能に利用して有効な技術に
関するものである。

【０００２】

【従来の技術】従来のマイクロコンピュータでは、内蔵
した周辺機能並びに外部装置からの割り込み受け付けの
機能を備えており、その受け付け優先度や周辺機能から
の割り込みにつていも詳しく規定されいる（一般公
開）。このような割り込み機能を持つマイクロコンピュ
ータの例として、日立製作所発行『日立シングルチップ
コンピュータ Ｈ８／５００シリーズ プログラミング
マニュアル：ＡＤＪ−６０２−０２２』がある。複数の
マイクロコンピュータを使用してシステムを設計する場
合、シングルチップマイクロコンピュータに内蔵されて
いるシリアル通信機能を用いるか、汎用ポートを独自仕
様によりパラレルハンドシェークポートに構成すること
により、マイクロプロセッサ間の通信や命令単位の同期
合わせを行うものである。

【０００３】

【発明が解決しようとする課題】本願発明者にあって
は、複数のマイクロコンピュータ（ＣＰＵ）を駆使して
一連のデータ処理を行うシステムを構成して、システム
全体の制御を受け持つマスタＣＰＵと一部の制御機能を
専業とし、あるいは特殊機能を高性能化とするために設
けられたスレーブＣＰＵとの間の命令単位の同期を採る
際、割り込み信号を用いて応答性の良い通信制御方式を
検討した。

【０００４】この場合、スレーブＣＰＵは、マスタＣＰ
Ｕから制御命令もしくは動作開始のトリガを受け取る
と、自身に割り振られた制御処理を開始し、その処理が
終了した時点で速やかにその旨をマスタＣＰＵに知らせ
て動作を完結する。その際、マスタＣＰＵは、複数のス
レーブＣＰＵを管理している場合には、どのスレーブＣ
ＰＵがどのタスクをどういった状態で完結したかを知っ
ておく必要がある。

【０００５】従来の割り込み方式は、複数のマイクロコ
ンピュータを駆使した高性能のシステムを予定しておら
ず、割り込みの受け付けに重点が置かれた設計になって
おり、より高次のＣＰＵに対して割り込み信号を発生さ
せるといった発想がなされていない。したがって、複数
からなるマイクロコンピュータを用いた分散制御型のシ
ステムを構築する場合には、上記のようにシリアル通信
や汎用パラレルポートを用いるものである。しかし、前
者のシリアル通信にあっては、比較的遠いＣＰＵ間の通
信には配線数が少なくノイズに対して耐性があるが、多
くの情報を短時間で送信／受信したり応答性を要求する
システムには向かない。後者の汎用パラレルポートにあ
っては、使用するＣＰＵの機能やユーザー仕様に合わせ
て構成することから規格化することが難しく、外付け部
品も必要なことから低価格化や小型化には向かない。

【０００６】高性能化を図ったデータ処理システムで
は、８／１６ビットシングルチップマイクロコンピュー
タが多用され、分散制御においてもリアルタイムＯＳが
一般的になってきた現状において、マスタＣＰＵとスレ
ーブＣＰＵ間の割り込み応答時間に関しても、システム
の高性能化とともにその要求は厳しさを増している。そ
こで、マスタＣＰＵとスレーブＣＰＵとの間を割り込み
信号を用いて応答性をよくしつつ命令単位での同期を採
ることを考えた。

【０００７】この発明の目的は、汎用性と応答性を改善
した割り込み機能を持つデータ処理装置を提供すること
にある。この発明の前記ならびにそのほかの目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。

【０００８】

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば、下
記の通りである。すなわち、データ処理装置を構成する
命令を解釈し実行する制御演算処理部に対応して任意ビ
ット長の割り込みレジスタと割り込み条件論理部からな
る割り込み発生制御部を設けて、他の装置に対する割り
込み信号の発生と割り込みレジスタの内容の読み出しを
可能にする。

【０００９】

【作用】上記した手段によれば、割り込み条件論理部に
より任意の条件により割り込み信号を発生し、それを受
け付けた他の装置ではバス等のデータ通信手段を用いて
割り込みレジスタの内容を読み取ることにより割り込み
の発生の意味や通信情報を素早く知ることができる。

【００１０】

【実施例】図１には、この発明に係るデータ処理装置の
うち、制御演算処理部に対応して設けられる割り込み信
号発生部の一実施例のブロック図が示されている。この
実施例のデータ処理装置は、特に制限されないが、スレ
ーブＣＰＵ（マイクロコンピュータ）に向けられてい
る。

【００１１】割り込み信号発生部は、スレーブＣＰＵの
制御演算部に対応して設けられており、従来の一般に公
開されている割り込み回路とは区別されて設けられる。
割り込み発生部は、スレーブＣＰＵの内部バスを介して
制御演算部等と接続され、外部のマスタＣＰＵを含む外
部装置からは外部バスを介して内部にアクセス可能な構
成にされる。また、外部のマスクＣＰＵを含む外部装置
に対して割り込み信号（ＩＲＱ）を出力させる。

【００１２】割り込み発生制御部は、大まかに言って割
り込み情報を書くための任意ビット長（ｎビット）から
なる割り込みレジスタと、割り込み信号の発生の条件を
設定（決定）する割り込み条件論理回路部（Ｇate 等）
と、割り込み信号の出力を条件の成立に関係なく、許可
／禁止するマスクレジスタから構成される。

【００１３】スレーブＣＰＵは、マスタＣＰＵを含む外
部装置に対して一連のタスクの終了とその終了時の状況
を報告又は一連のタスク中に発生する状況の報告を行う
ために、割り込み発生制御部を用いて、割り込み信号
（ＩＲＱ）を出力するが、この割り込み信号を出力する
までの手順は次の通りである。

【００１４】 スレーブＣＰＵの初期状態では、電源
投入時のなどのリセット信号により、割り込みレジスタ
とマスクレジスタの内容は、割り込み信号（ＩＲＱ）が
出力されない状態になっている。

【００１５】 スレーブＣＰＵは、何らかの手段によ
り、マスタＣＰＵを含む外部装置から一連のタスクを処
理するような命令を受けて動作を開始する。

【００１６】 スレーブＣＰＵは、一連のタスクの処
理を終えた時点で内部バスを介して割り込みレジスタに
対してタスクの終了状況などを書き込む。

【００１７】 割り込みレジスタに書き込まれた内容
は、割り込み条件論理部に入力され、割り込み発生の条
件を満たしたビットの並び（データ・コード）になって
いる場合に限り、マスクレジスタへ割り込み条件が成立
したことを示す信号を出力する。この割り込み発生の条
件を満たした並び（データ・コード）というのは、例え
ばで説明されている初期状態で書き込まれるデータ・
コード以外のデータ・コードであるとか、任意のデータ
・コードやまたそれらの集合体であるといったことをさ
す。

【００１８】割り込み発生の条件を決める割り込み条件
論理回路部では、それらの条件式を論理ゲート（Ｇate)
などのハードウェアにより固定的に構成したり、論理ゲ
ートに内部バスなどに接続されたレジスタやラッチ回路
といったプログラマブルな回路や素子を組み合わせるこ
とで静的にも動的にも条件式をユーザーの希望により変
更できるように構成される。マスクレジスタに入力され
る割り込み条件論理回路部から出力される割り込み条件
が成立したことを示す信号は、マスクレジスタの状態に
より、マスタＣＰＵを含む外部装置に対して割り込み信
号（ＩＲＱ）を出力させられたり、マスク（出力禁止）
させられる。

【００１９】 スレーブＣＰＵから割り込み信号（Ｉ
ＲＱ）が出力されると、マスタＣＰＵを含む外部装置で
は、割り込み信号（ＩＲＱ）を受け取るとすぐに、もし
くは割り込み信号に対する処理に移行できる時点で割り
込み処理タスク（ルーチン）に移行する。

【００２０】マスタＣＰＵを含む外部装置で行われる割
り込み処理タスク（ルーチン）において、マスタＣＰＵ
を含む外部装置は、スレーブＣＰＵからの割り込み信号
（ＩＲＱ）がどのような理由で出力されたかを外部バス
を介して割り込みレジスタの内容を読み取ることにより
知り、その情報に基づいて的確な割り込み処理タスク
（ルーチン）を実行する。その際、割り込みレジスタに
は、例えば実行が完了したタスクを示すデータ・コード
やタスク完了時のスレーブＣＰＵの状態やタスク結果
（データなど）や完了時もくしは中途終了時のエラーコ
ード等が書かれている。

【００２１】 マスタＣＰＵを含む外部装置が、割り
込み処理タスク中で割り込みレジスタの内容を読み出し
た後は、マスタＣＰＵを含む外部装置への割り込み信号
（ＩＲＱ）の出力停止と、できればスレーブＣＰＵに対
してマスタＣＰＵを含む外部装置が割り込み処理タスク
を実行していることを知らせる割り込み応答信号の出力
を行うことが望ましい。これにより、上記のようなマル
チＣＰＵ構成のシステムにおける制御の信頼性を向上さ
せることができる。

【００２２】割り込み信号（ＩＲＱ）の出力停止方法に
ついては、マスタＣＰＵを含む外部装置が割り込みレジ
スタの内容を読み出した後に、割り込みレジスタに対し
て外部バスを介して割り込み信号（ＩＲＱ）を発生しな
いデータ・コードを書き込む。この構成に代えて、図示
しないが、スレーブＣＰＵにおいてマスタＣＰＵを含む
外部装置が割り込みレジスタの内容を読み出したことを
検出し、この検出信号により自動的に割り込みレジスタ
に対して割り込み信号（ＩＲＱ）を発生しないデータ・
コードを書き込むとか初期状態にリセットさせるもので
あってもよい。また、簡易的にマスクレジスタに対して
も同様の考え方の処理を行って割り込み信号（ＩＲＱ）
の出力を停止させることも可能である。

【００２３】割り込み応答信号の出力の方法について
は、マスクＣＰＵを含む外部装置が割り込みレジスタに
対して外部バスを介して応答としてデータ・コードを書
き込むことで、割り込み信号（ＩＲＱ）を発生させる場
合と同様な信号処理を割り込み条件論理回路部で行うよ
うにする。あるいは、図示されていないが、割り込み条
件論理回路部内にマスタＣＰＵを含む外部装置が外部バ
スを介してアクセス（書き込み／読み出し）できる割り
込み応答信号の出力の可否を決める、例えばレジスタや
ラッチ回路といった記憶手段を設ける構成としてもよ
い。

【００２４】 割り込み条件論理回路部について、
ではスレーブＣＰＵが割り込み信号（ＩＲＱ）の出力条
件をプログラムで決定・変更できることについて述べて
いるが、割り込み信号（ＩＲＱ）の出力条件は必ずしも
全てがマスタＣＰＵを含む外部装置が割り込み受け付け
を必要とする条件になっていない場合がある。この場
合、マスタＣＰＵを含む外部装置が、割り込み条件論理
回路部にアクセス（書き込み・読み出し・変更）できる
ことが必要である。

【００２５】マスクレジスタの状態についても、マスタ
ＣＰＵを含む外部装置が常に割り込み信号（ＩＲＱ）を
受け付けることができる状況にあるとは限らないから、
同様にマスクレジスタに対してもアクセス（書き込み・
読み出し・変更）できるようにされる。

【００２６】図２には、この発明に係るデータ処理装置
のうち、制御演算処理部に対応して設けられる割り込み
信号発生部の他の一実施例のブロック図が示されてい
る。図１の実施例では、スレーブＣＰＵからマスタＣＰ
Ｕを含む外部装置に対する割り込み信号（ＩＲＱ）の出
力において、割り込みレジスタが１つの要因データ・コ
ードを伝えるものとして例示的に説明されている。

【００２７】この実施例では、割り込みレジスタと割り
込み条件論理回路部との間にマスクレジスタが設けられ
る。このマスクレジスタにより、割り込みレジスタにお
いて複数の要因データ・コードを同時に書き込だり、言
い換えるなれば、複数の要因データ・コードを設定した
り、要因とは直接的に関係のないコメント的なデータ・
コードを書き込む（割り込みレジスタの全てが割り込み
条件論理回路部に入力もしくは影響されない構成であれ
ば同様の機能が実現できる）ことが可能とするものであ
る。

【００２８】マスクレジスタの構成に関しても、同図で
は明示されていないが、割り込みレジスタの全てのビッ
トに対応してマスクレジスタがビットを持つ必要はな
く、システム仕様に合わせて任意に構成することができ
る。

【００２９】図３には、割り込み条件論理回路部の一実
施例の論理回路図が示されている。この実施例では、割
り込みレジスタのデータ・コードを受けるナンド（ＮＡ
ＮＤ）ゲート回路を用いることにより、固定的な回路に
より構成している。すなわち、同図の実施例では、割り
込みレジスタのｎビットが全て論理１になると、ナンド
ゲート回路によりロウレベルの割り込み信号が発生され
る。

【００３０】図４には、割り込み条件論理回路部の他の
一実施例の論理回路図が示されている。この実施例で
は、フリップフロップ（Ｆ／Ｆ）により制御されるゲー
ト回路を介して割り込み信号を発生させるナンドゲート
回路に割り込みレジスタのデータ・コードを入力する構
成とされる。上記フリップフロップ（Ｆ／Ｆ）への書き
込みにより、割り込みレジスタのデータ・コードの選択
的な出力を制御することができるから、割り込み条件論
理をプログラマブルにすることができる。

【００３１】なお、実際のシステムへの応用において
は、図３や図４の実施例に限定されるものではなく、シ
ステムの実体に合わせて多種多様な割り込み条件論理回
路の実現方法を採ることができるものである。

【００３２】図５には、この発明に係るデータ処理装置
を用いたデータ処理システムの一実施例の概略ブロック
図が示されている。この実施例では、複数のマイクロコ
ンピュータ（ＣＰＵ）を駆使して一連のデータ処理を行
うシステムであり、システム全体の制御を受け持つマス
タＣＰＵと一部の制御機能を専業とし、あるいは特殊機
能を高性能化とするために設けられた複数からなるスレ
ーブＣＰＵ０，ＣＰＵ１とから構成される。他の周辺コ
ントローラは上記スレーブＣＰＵ０又はＣＰＵ１等と等
価であるので省略されている。また、メモリ装置等はこ
の発明には直接関係がないので省略されている。

【００３３】スレーブＣＰＵ０とＣＰＵ１は、それぞれ
が前記図１又は図２の実施例のような割り込み発生制御
部を持つ。同図には、この割り込み発生制御部を代表し
て、割り込みレジスタとゲート回路Ｇate が例示的に示
されている。

【００３４】マスタＣＰＵは、フレーブＣＰＵ０とＣＰ
Ｕ１に対応した割り込み入力端子ＩＲＱ-in0とＩＲＱ-i
n1を持つ。マスタＣＰＵは、アドレス指定によりスレー
ブＣＰＵ０とＣＰＵ１の選択を指示する。すなわち、デ
コーダは、マスタＣＰＵからのアドレス情報を解読し、
スレーブＣＰＵ０又はＣＰＵ１へのアクセスを解読する
と、選択信号ＣＳを発生させてスレーブＣＰＵ０又はＣ
ＰＵ１の選択し、データバスを介してコマンド等を送出
する。このような選択動作は、マスタＣＰＵ側からみれ
ば、メモリ装置等の周辺機器に対する選択動作と同様に
行うことができる。

【００３５】マスタＣＰＵからスレーブＣＰＵ０又はＣ
ＰＵ１等に対する起動の方法は、前記のようなアドレス
指定とデータバスを介したコマンドの送出により行うも
の他、専用の制御信号線等により行う構成としてもよ
い。

【００３６】スレーブＣＰＵ０，ＣＰＵ１側からマスタ
ＣＰＵに対する割り込み発生とそれに対応したマスタＣ
ＰＵの応答動作に関しては、前記図１の説明と同様であ
るので、省略する。

【００３７】上記の実施例から得られる作用効果は、下
記の通りである。すなわち、 （１） データ処理装置を構成する命令を解釈し実行す
る制御演算処理部に対応して任意ビット長の割り込みレ
ジスタと割り込み条件論理部からなる割り込み発生制御
部を設けて、他の装置に対する割り込み信号の発生と割
り込みレジスタの内容の読み出しを可能にすることによ
り、割り込みを受け付けた他の装置ではバス等のデータ
通信手段を用いて割り込みレジスタの内容を読み取るこ
とができる。したがって、割り込みを受け付けた装置に
おいて割り込みの発生の意味や通信情報を素早く知るこ
とができるという効果が得られる。

【００３８】（２） 上記（１）により、既に開発され
ているマイクロコンピュータ等のデータ処理装置に割り
込み発生制御部を追加することにより、複数のマイクロ
コンピュータ（ＣＰＵ）を駆使して、一連の制御を行う
データ処理システムを構成するとき、システム全体の制
御を受け持つマスタＣＰＵと、一部の制御機能を専業と
し、又は特殊機能の高性能化のために設けられたスレー
ブＣＰＵ等の間の命令単位の同期を採る際、割り込み信
号を用いて応答性の良い通信方式を容易に実現できるの
で、分散制御においてもリアルタイムＯＳ制御下のマス
タＣＰＵとスレーブＣＰＵ間の高速割り込み応答性を実
現できるという効果が得られる。

【００３９】以上本発明者よりなされた発明を実施例に
基づき具体的に説明したが、本願発明は前記実施例に限
定されるものではなく、その要旨を逸脱しない範囲で種
々変更可能であることはいうまでもない。例えば、割り
込み発生制御部が設けられるスレーブＣＰＵは、マイク
ロコントロール機能を持つものであれば何であってもよ
い。割り込み条件論理部は、割り込みレジスタをｎ系統
持たせて付加情報を多く受け渡せるようにしたり、タス
クごとに独立して管理するようにしてもよい。電気的に
書き込みが可能なプログラマブル記憶素子を用いて、ユ
ーザー自身が割り込み条件論理を設定できるようにする
ものであってもよい。この発明は、データ処理装置に広
く利用できる。

【００４０】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記の通りである。すなわち、データ処理装置を構成する
命令を解釈し実行する制御演算処理部に対応して任意ビ
ット長の割り込みレジスタと割り込み条件論理部からな
る割り込み発生制御部を設けて、他の装置に対する割り
込み信号の発生と割り込みレジスタの内容の読み出しを
可能にすることにより、割り込みを受け付けた他の装置
ではバス等のデータ通信手段を用いて割り込みレジスタ
の内容を読み取ることにより割り込みの発生の意味や通
信情報を素早く知ることができる。

【図面の簡単な説明】

【図１】この発明に係るデータ処理装置の制御演算処理
部に対応して設けられる割り込み信号発生部の一実施例
を示すブロック図である。

【図２】この発明に係るデータ処理装置の制御演算処理
部に対応して設けられる割り込み信号発生部の他の一実
施例を示すブロック図である。

【図３】上記割り込み信号発生部に設けられる割り込み
条件論理回路部の一実施例を示す論理回路図である。

【図４】上記割り込み信号発生部に設けられる割り込み
条件論理回路部の他の一実施例を示す論理回路図であ
る。

【図５】この発明に係るデータ処理装置を用いたデータ
処理システムの一実施例を示す概略ブロック図である。

【符号の説明】

ＩＲＱ…割り込み信号、Ｆ／Ｆ…フリップフロップ。

Claims (3)

【特許請求の範囲】
1. 【請求項１】 命令を自身でフェッチ又は他の制御装置
   から入力されることにより一連のデータ処理を行うデー
   タ処理装置において、命令を解釈し実行する制御演算部
   に対応して任意ビット長の割り込みレジスタと割り込み
   条件論理部からなる割り込み発生制御部を設けて、他の
   装置に対する割り込み信号の発生と他の装置からの割り
   込みレジスタの内容の読み出しを可能にしたことを特徴
   とするデータ処理装置。
2. 【請求項２】 上記割り込みレジスタの割り込み発生条
   件は、割り込み発生制御部内の割り込み条件論理回路部
   をハードウェア又はプログラムで変更可能とされるもの
   であることを特徴とする請求項１のデータ処理装置。
3. 【請求項３】 上記割り込み信号の発生の許可は、割り
   込み条件論理回路部にマスクレジスタを設けることより
   自身及び他の装置からのソフトウェアにより制御可能と
   されるものであることを特徴とする請求項１又は請求項
   ２のデータ処理装置。