JPH0934748A - エミュレーション用マイクロコンピュータ - Google Patents

エミュレーション用マイクロコンピュータ

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JPH0934748A
JPH0934748A JP7180146A JP18014695A JPH0934748A JP H0934748 A JPH0934748 A JP H0934748A JP 7180146 A JP7180146 A JP 7180146A JP 18014695 A JP18014695 A JP 18014695A JP H0934748 A JPH0934748 A JP H0934748A
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JP
Japan
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ram
signal
data
emulation
virtual
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Pending
Application number
JP7180146A
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English (en)
Inventor
Daijiro Harada
大次郎 原田
Katsunobu Hongo
勝信 本郷
Masato Koura
正人 小浦
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Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
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Filing date
Publication date
Application filed by Mitsubishi Electric Corp filed Critical Mitsubishi Electric Corp
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Priority to US08/574,142 priority patent/US5826059A/en
Publication of JPH0934748A publication Critical patent/JPH0934748A/ja
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    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00—Error detection; Error correction; Monitoring
    • G06F11/36—Preventing errors by testing or debugging software
    • G06F11/362—Software debugging
    • G06F11/3648—Software debugging using additional hardware
    • G06F11/3652—Software debugging using additional hardware in-circuit-emulation [ICE] arrangements
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00—Accessing, addressing or allocating within memory systems or architectures
    • G06F12/02—Addressing or allocation; Relocation
    • G06F12/06—Addressing a physical block of locations, e.g. base addressing, module addressing, memory dedication
    • G06F12/0646—Configuration or reconfiguration

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  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Quality & Reliability (AREA)
  • Test And Diagnosis Of Digital Computers (AREA)
  • Microcomputers (AREA)

Abstract

(57)【要約】 【課題】 内部機能回路へのアクセスと外部メモリ領域
へのアクセスとではバス制御, ウェイト条件等が異なる
ため、内蔵 RAM容量が異なる場合にはエミュレーション
用マイクロコンピュータを流用することは不可能であっ
た。 【解決手段】内蔵RAM 17と、この内蔵RAM 17の実装容量
を最大値とし、その範囲内で複数の仮想 RAM容量に対応
する仮想 RAMアドレス空間を生成する上位アドレスデコ
ーダ (仮想 RAMアドレスデコーダ) と、これが生成し得
る複数の仮想 RAMアドレス空間の内のいずれかを指定す
る RAM容量選択フラグ36とを備えている。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明はマイクロコンピュー
タのプログラムデバッグに使用されるデバッガを構成す
るエミュレーションポッドの一部品であるエミュレーシ
ョン用のマイクロコンピュータ（以下、エミュレーショ
ンMCU と言う) に関する。
【０００２】
【従来の技術】まず、従来の技術について説明する。図
11は従来のプログラムデバッガの一構成例を示すブロッ
ク図である。
【０００３】図11において、参照符号１はエミュレーシ
ョンポッドを示している。このエミュレーションポッド
１は、ソケット９に接続されてデバッグのターゲットと
なるチップの挙動をエミュレートするための装置であ
り、エミュレーションMCU,メモリ及び他の周辺回路で構
成されている。
【０００４】参照符号２はホストコンピュータを、参照
符号３はホストコンピュータ２と接続されたエミュレー
タをそれぞれ示しており、いずれもエミュレーションポ
ッド１の外部に位置する。
【０００５】エミュレーションポッド１の内部は以下の
ように構成されている。参照符号４はポッドコントロー
ルユニットを示しており、外部に位置するエミュレータ
３とはポッドコントロールユニット４で接続されてお
り、ホストコンピュータ２，エミュレータ３を経由して
エミュレーションポッド１に供給されるプログラムある
いはデータを一時的に格納する。
【０００６】参照符号６はエミュレーションMCU を示し
ており、上述のポッドコントロールユニット４と接続さ
れると共にゲートアレイ７, セレクタ８, ソケット９と
も接続されている。ゲートアレイ７は、エミュレーショ
ンMCU ６の一部のポート機能をエミュレートする。セレ
クタ８は、エミュレーションMCU ６の動作モード（シン
グルチップモード，テストモード等）に応じてゲートア
レイ７からのポートエミュレーション出力とエミュレー
ションMCU ６からのポート出力とを切り換えてソケット
９に接続する。このソケット９は、前述のように、デバ
ッグ対象であるターゲット基板と接続するために備えら
れている。
【０００７】図12は上述のエミュレーションMCU ６の従
来の構成例を示すブロック図である。図12において、参
照符号15は中央演算処理装置（以下、CPU:Central Proc
essing Unit と言う) を示しており、プログラムをメモ
リ５から取り込んで演算実行し、その結果を出力する等
の処理を実行する。
【０００８】参照符号16はタイマ, シリアルI/O 等の内
蔵周辺機能ブロックを、参照符号17はプログラム, デー
タを一時的に格納するランダムアクセスメモリ(RAM)
を、参照符号18は読み出し専用メモリ(ROM) をそれぞれ
示している。これらの内蔵周辺機能ブロック16, 内蔵RA
M 17, 内蔵ROM 18とCPU 15とは内部データバス19及び内
部アドレスバス20で相互に接続されている。内部データ
バス19は、CPU 15と内蔵周辺機能ブロック16, 内蔵RAM
17, 内蔵ROM 18との間のデータ交換のための信号線であ
り、内部アドレスバス20はCPU 15がRAM 17, ROM 18, 内
蔵周辺機能ブロック16等をアクセスする際のアドレスを
与える信号線である。
【０００９】なお、参照符号21は上位アドレスバスを示
しており、この例では24ビット(AD0〜AD23) バスである
内部アドレスバス20の内の上位の17ビット(AD7〜AD23)
の信号線である。この上位アドレスバス21には上位アド
レスデコーダ22が接続されている。
【００１０】上位アドレスデコーダ22は、上位アドレス
バス21から与えられる上位アドレス(AD7〜AD23) をデコ
ードしてRAM 17, ROM 18, 内蔵周辺機能ブロック16等を
特定する信号を生成する。具体的には後述するが、上位
アドレスデコーダ22は、内蔵周辺機能ブロック16を指定
する SFRarea信号23と、RAM 17を指定する RAMarea信号
24と、ROM 18を指定する ROMarea信号25とを生成する。
【００１１】参照符号26は SFRarea信号23,RAMarea信号
24,ROMarea信号25の論理和を求めてバスウェイトサイク
ルコントローラ27へ出力するORゲートを示している。バ
スウェイトサイクルコントローラ27は、ORゲート26の出
力に従って、CPU 15がアクセスしようとしているアドレ
スが外部領域であればCPU 15をウェイト (一般に外部領
域のメモリ等は内部領域のメモリ等に比してアクセスス
ピードが低いためCPU15が外部領域からのデータをウェ
イトする必要がある) させ、内部領域であればノーウェ
イトの指示を出力する。
【００１２】参照符号28はバスウェイトサイクルコント
ローラ27からの出力信号（以下、 BSC信号と言う) を、
参照符号29は BSC信号28に従って、内部バス (内部アド
レスバス20, 内部データバス19) と複数のポート端子30
との間を接続／遮断する入出力ポート制御回路をそれぞ
れ示している。なお、各ポート端子30は内部バスと外部
のメモリ等とを接続するために備えられている。
【００１３】図13は図12に示されているエミュレーショ
ンMCU ６の上位アドレスデコーダ22の従来の構成例を示
す回路図である。各デコーダは、説明を簡単にするため
に、以下のような配置の内部領域をアクセス可能である
とする。なお、”H ”はそれが付加された数が16進数で
あることを示している。
【００１４】 SFR (周辺機能) エリア 00H 〜7FH RAMエリア 80H 〜7FFH ROMエリア 8000H 〜FFFFH
【００１５】上位アドレスデコーダ22の内部には SFRar
eaデコーダ31,RAMareaデコーダ32及び ROMareaデコーダ
33が備えられている。
【００１６】SFRareaデコーダ31は、上位アドレスバス2
1から与えられる上位アドレスの内のAD7 〜AD23をデコ
ードし、全てのビットが”０”であれば内蔵周辺機能ブ
ロック16が指定されていると判断して”１”の SFRarea
信号23を生成する。この SFRareaデコーダ31は具体的に
は、上位アドレスバス21から与えられる上位アドレスの
内のAD7 〜AD23の全てを入力してそれらの否定論理積を
SFRarea信号23として出力するNANDゲート311 で構成さ
れている。
【００１７】RAMareaデコーダ32は、上位アドレスバス2
1から与えられる上位アドレスの内のAD7 〜AD23をデコ
ードし、AD11〜AD23が全て”０”であり且つAD7 〜AD10
の内のいずれか一つ以上が”１”であれば内蔵RAM 17が
指定されていると判断して”１”の RAMarea信号24を生
成する。この RAMareaデコーダ32は具体的には、上位ア
ドレスバス21から与えられる上位アドレスの内のAD7 〜
AD23の全てを入力してそれらの否定論理積を求めるNAND
ゲート321 と、AD7 〜AD10の全てを入力してそれらの論
理和を求めるORゲート322 と、NANDゲート321 の出力信
号とORゲート322 の出力信号とを入力して両者の論理積
を RAMarea信号24として出力する ANDゲート323 とで構
成されている。
【００１８】ROMareaデコーダ33は、上位アドレスバス2
1から与えられる上位アドレスの内のAD15〜AD23をデコ
ードし、AD16〜AD23が全て”０”であり且つAD15が”
１”であれば内蔵ROM 18が指定されていると判断して”
１”の ROMarea信号25を生成する。この ROMareaデコー
ダ33は具体的には、上位アドレスバス21から与えられる
上位アドレスの内のAD16〜AD23の全てを入力してそれら
の否定論理積を求めるNANDゲート331 と、このNANDゲー
ト331 の出力信号とAD15とを入力して両者の論理積を求
める ANDゲート332 と、この ANDゲート332 の出力信号
と後述するテストモードフラグ34の出力信号とを入力し
て ROMarea信号25を出力する ROMarea信号制御回路35と
で構成されている。
【００１９】テストモードフラグ34は、エミュレーショ
ンMCU ６がテストモードで動作する場合に”１”にセッ
トされる。このテストモードフラグ34の値は ROMareaデ
コーダ33内の ROMarea信号制御回路35に与えられる。 R
OMarea信号制御回路35は、テストモードフラグ34にセッ
トされている値が”１”であれば ANDゲート332 の出力
信号には拘わらずに ROMarea信号25を強制的に”０”に
して内蔵ROM 18へのアクセスを禁止し、テストモードフ
ラグ34の値が”０”にセットされていれば ANDゲート33
2 の出力信号をそのまま ROMarea信号25として出力する
ことにより内蔵ROM 18へのアクセスを許可する。但し、
内蔵ROM 18へのアクセスが許可された場合においても、
実際に内蔵ROM 18がアクセスされるとは限らない。
【００２０】図14は同一グループ品種ではあるが RAM容
量が異なる二つのエミュレーションMCU のアドレスマッ
プを示す模式図である。
【００２１】図14において、参照符号10は一方の品種
（以下、品種Ａと言う) の RAM領域を、参照符号11は品
種Ａがテストモードである場合に外部領域として認識す
るアドレス空間を、参照符号12は他方の品種（以下、品
種Ｂと言う) の RAM領域を、参照符号13は品種Ｂがテス
トモードである場合に外部領域として認識するアドレス
空間を、参照符号14は品種Ａでは RAM領域10であるが品
種Ｂでは RAM領域13外となるアドレスをそれぞれ示して
いる。
【００２２】以下に、上述のような従来のエミュレーシ
ョンMCU の動作について説明する。まず、図11を参照し
てデバッガの動作を説明する。
【００２３】まず、ホストコンピュータ２を用いてエミ
ュレータ３を制御することにより、エミュレータ３に接
続されたエミュレーションポッド１に任意のプログラム
を転送してポッドコントロールユニット４経由でメモリ
５に一時的に格納させる。
【００２４】エミュレーションMCU ６は、アドレス端
子，データ端子等と兼用している一部の入出力ポートが
入出力ポートとして使用不可能なマイクロプロセッサモ
ード，テストモード等と称されるモードと、全ての入出
力ポートを入出力ポートとして使用可能なシングルチッ
プモードとのいずれかのモードを選択可能である。な
お、マイクロプロセッサモード，テストモード等と称さ
れるモードでは、主として外部メモリをアクセスするた
めにアドレス端子，データ端子等と兼用している一部の
入出力ポートを常時アドレス端子，データ端子として使
用する必要があるため、それらを入出力ポートとして使
用することが出来ない。このために、一部の入出力ポー
トが入出力ポートとしては使用不可能になる。
【００２５】しかしいずれにしても、エミュレーション
ポッド１内は通常はテストモードで動作しており、メモ
リ５からポッドコントロールユニット４を介して供給さ
れるプログラムが実行される。実行されるプログラムに
よってはシングルチップモードをエミュレートする必要
があるため、その際にはゲートアレイ７がテストモード
では使用出来なくなった一部の入出力ポートの機能をエ
ミュレートする。そして、プログラムの要求するエミュ
レーションMCU ６のモードに応じて、エミュレーション
MCU ６の入出力ポートをそのままソケット９に接続する
か、エミュレーションMCU ６の一部の入出力ポートをゲ
ートアレイ７で代替して接続するかをセレクタ８が制御
する。
【００２６】以上のような要領でプログラムを実行する
ことにより、ターゲットチップのデバッグが実行され
る。
【００２７】次に、図11及び図13を参照して、エミュレ
ーションMCU ６内部の動作について説明する。エミュレ
ーションMCU ６は、外部からプログラムを読み込む際等
に外部メモリをアクセスする場合と、プログラムの実行
時及びその実行結果の一時格納等のために内部機能回路
をアクセスする場合とではそのアクセス動作が異なる。
【００２８】まず、外部メモリがアクセスされる場合に
ついて説明する。CPU 15は内部アドレスバス20及び上位
アドレスバス21へアドレスデータを出力する。この際、
上位アドレスデコーダ22が上位アドレスバス21のAD7 〜
AD23をデコードして、アクセス対象が内部機能回路であ
るか、外部メモリであるかを判定する。
【００２９】テストモードでは、図14のアドレスマップ
に示されているように、参照符号10または12で示されて
いる内蔵周辺機能ブロック16及び内蔵RAM 17の領域と、
参照符号11または13で示されている外部メモリ領域とは
明確に分離されていて重複しないため、内蔵周辺機能ブ
ロック16, 内蔵RAM 17へのアクセスに制約は発生しな
い。しかし、内蔵ROM 18と外部メモリ領域とは重複する
場合がある。そこで、テストモードにおいてはテストモ
ードフラグ34に”１”がセットされることにより、 ROM
area信号制御回路35が ROMarea信号25を強制的に”０”
にする。これにより、内蔵ROM 18へのアクセスが禁止さ
れ、実際に内蔵ROM 18へのアクセスが発生しても実際RO
M 18へのアクセスは行なわれない。
【００３０】この場合、 ROMarea信号25は強制的に”
０”になるが、CPU 15は内蔵ROM 18に対してアクセスす
るアドレスを発生しているため、内蔵周辺機能ブロック
16, 内蔵RAM 17もアクセスされない。また、 SFRarea信
号23, RAMarea信号24は共に”０”であるから、ORゲー
ト26の出力は”０”になり、バスウェイトサイクルコン
トローラ27はCPU 15と入出力ポート制御回路29に BSC信
号を送る。
【００３１】この BSC信号を受けたCPU 15はアクセス時
にウェイトがかけられるようになり、また同時に入出力
ポート制御回路29は内部バス (アドレス, データ) とポ
ート端子30とを接続する。以上の一連の動作により、CP
U 15と外部メモリへのアクセスが可能になる。
【００３２】次に、内部機能回路がアクセスされる場合
について説明する。CPU 15は内部アドレスバス20及び上
位アドレスバス21にアドレス及びデータを出力する。こ
の際、上位アドレスデコーダ22が上位アドレスバス21を
デコードして、アクセス対象が内部機能回路であるか、
外部メモリであるかを判定する。内蔵ROM 18へのアクセ
スは、テストモードにおいてはテストモードフラグ34
に”０”がセットされることにより、 ROMarea信号制御
回路35は ANDゲート332 の出力信号”１”をそのまま R
OMarea信号25として出力する。これにより、内蔵ROM 18
へのアクセスが許可される。
【００３３】この場合、 ROMarea信号25,SFRarea信号2
3,RAMarea信号24の内のいずれか一つが”１”になるの
でORゲート26の出力は”１”になる。このORゲート26の
出力”１”が与えられることによりバスウェイトサイク
ルコントローラ27はCPU 15と入出力ポート制御回路29に
BSC信号を送り、CPU 15及び入出力ポート制御回路29に
対して内部へのアクセスであることを認識させる。この
BSC信号を受けたCPU 15はウェイトなしにアクセス可能
になり、CPU 15は内部資源である内蔵周辺機能ブロック
16, 内蔵RAM 17, 内蔵ROM 18にアクセスする。
【００３４】ところで、エミュレーションMCU ６はエミ
ュレーションポッド１内部で実行されるプログラムを外
部のメモリ５から供給されるが、その際のメモリ配置は
図14に示されているようになる。図14には同一グループ
品種の内の RAM容量が異なる二つのエミュレーションMC
U ６のアドレスマップが示されているが、参照符号10は
品種Ａの RAM領域を、11は品種Ａがテストモード時に外
部領域として認識するアドレス空間をそれぞれ示してい
る。また、参照符号12は品種Ｂの RAM領域を、13は品種
Ｂがテストモード時に外部領域として認識するアドレス
空間をそれぞれ示している。
【００３５】従来のエミュレーションMCU ６はテストモ
ード時に内部 RAM領域が固定されている。このため、エ
ミュレーションMCU ６が参照符号14にて示されているア
ドレスをアクセスした場合、エミュレーションMCU ６が
品種Ａである場合は内部RAMと認識されるため、ウェイ
トなしで内蔵RAM 17にアクセス可能である。しかし、エ
ミュレーションMCU ６が同じ参照符号14にて示されてい
るアドレスをアクセスしても、エミュレーションMCU ６
が品種Ｂである場合には外部メモリと認識されるため、
ウェイトありで外部のメモリ５にアクセスすることにな
る。
【００３６】即ち、品種ＡのエミュレーションMCU ６で
品種ＢのエミュレーションMCU ６を置換した場合、アク
セス時のウェイトの有無, 内部バス (アドレス, デー
タ) とポート端子の接続／遮断の違いがあるために正常
なアクセスが不可能になる。このため、同一グループ品
種であっても、アドレスマップが異なる場合にはエミュ
レーションMCU ６を共用することは不可能であった。
【００３７】このような事情から、たとえば特開平6-15
0026号公報には、「特定の実チップとしてのマイクロコ
ンピュータと同一チップで成るエミュレーション用プロ
セッサを用いて、複数種類のマイクロコンピュータに対
応するエミュレーション用プロセッサとして利用できる
マイクロコンピュータ」の発明が提案されている。
【００３８】しかし、この特開平6-150026号公報に提案
されている発明では、外部メモリアクセス時のウェイト
制御等に関しては全く考慮されておらず、外部メモリが
余程高速でない限りは実用化不可能と思われる。
【００３９】
【発明が解決しようとする課題】従来のエミュレーショ
ンMCU は、前述したように、内部資源である内部 RAM容
量をそのまま認識するため、同一グループ品種であって
も内部 RAM容量が異なった品種に既存のエミュレーショ
ンMCU を流用することが出来ず、デバッガ等のツール開
発の効率を低下させる要因となっていた。
【００４０】また、マスク版（予め製造工程においてユ
ーザプログラムをROM に書き込んでしまうため、ユーザ
がプログラムを書き換えることが出来ない）のように一
品種の生産量が多い場合は、内蔵 ROM容量に応じて品種
展開してそれぞれのチップ面積を最小限に抑えなければ
コスト的に無駄が多くなる。しかし、 OTP版 (ワンタイ
ムプログラブル版、即ち出荷時に内蔵EPROM がブランク
状態であり、ユーザが一度だけプログラムを書き換える
ことが出来る) と称される EPROM内蔵マイクロコンピュ
ータでは比較的一品種の生産量が少量であり、且つコス
ト上の問題から内部機能回路へのアクセスと外部メモリ
領域へのアクセスとではバス制御, ウェイト条件等が異
なるため、 OTP版であっても最大内蔵 RAM容量品種を用
意しておいてそれを複数の内蔵 RAM容量品種として流用
することは不可能であった。
【００４１】本発明は以上のような事情に鑑みてなされ
たものであり、内部資源である内部RAM容量を疑似的に
可変させてCPU に認識させることにより、同一グループ
品種であれば内部 RAM容量が異なった品種でも既存のエ
ミュレーションMCU の流用を可能とし、また OTP版等で
は最大内蔵 RAM容量品種のみを製造すれば、それを複数
の内蔵 RAM容量品種として流用することを可能とし、ツ
ール開発及び品種展開の効率向上を図ったエミュレーシ
ョン用マイクロコンピュータの提供を目的とする。
【００４２】
【課題を解決するための手段】本発明のエミュレーショ
ン用マイクロコンピュータは、内蔵 RAMと、内蔵 RAMの
実装容量を最大値とし、その範囲内で複数の仮想 RAM容
量に対応する仮想 RAMアドレス空間を生成する仮想 RAM
アドレスデコード手段と、仮想 RAMアドレスデコード手
段が生成し得る複数の仮想 RAMアドレス空間の内のいず
れかを指定するRAMアドレス空間指定手段とを備えてい
る。
【００４３】また、本発明のエミュレーション用マイク
ロコンピュータは、少なくとも内蔵RAMにアクセス可能
な演算手段と、内蔵 RAMの実装容量を最大値とし、その
範囲内で複数の仮想 RAM容量に対応する仮想 RAMアドレ
ス空間を生成する仮想 RAMアドレスデコード手段と、仮
想 RAMアドレスデコード手段が生成し得る複数の仮想RA
Mアドレス空間の内のいずれかを指定する RAMアドレス
空間指定手段と、いずれかの仮想 RAMアドレス空間を指
定するデータを RAMアドレス空間指定手段に書き込むデ
ータ書き込み手段とを備え、 RAMアドレス空間指定手段
が指定する仮想RAM容量に対応する仮想 RAMアドレス空
間を仮想 RAMアドレスデコード手段がデコードした場合
に、演算手段による内部 RAMに対するアクセスを可能に
してある。
【００４４】更に、本発明のエミュレーション用マイク
ロコンピュータは、データ書き込み手段による RAMアド
レス空間指定手段に対するデータの書き込みを演算手段
の制御により許可する書き込み許可手段を備え、演算手
段がデータ書き込み手段にデータの書き込みを許可して
いる状態においてのみ、データ書き込み手段による RAM
アドレス空間指定手段に対するデータの書き込みを可能
としてある。
【００４５】更に、本発明のエミュレーション用マイク
ロコンピュータは、外部との間で信号の送受を行なう外
部端子と、外部から有意な信号が与えられることにより
全体がリセットされるリセット端子とを備え、データ書
き込み手段は、リセット端子に有意な信号が入力されて
いる状態において外部端子の信号の状態をデータとして
取り込む手段を有する。
【００４６】更に、本発明のエミュレーション用マイク
ロコンピュータは、外部から有意な信号が与えられるこ
とにより全体がリセットされるリセット端子と、演算手
段によりアクセス可能な内蔵ROM とを備え、データ書き
込み手段は、リセット端子に有意な信号が入力されてい
る状態において内蔵ROM の特定ビットの状態を取り込む
手段を有する。
【００４７】また、本発明のエミュレーション用マイク
ロコンピュータは、半導体基板上に集積回路として構成
されており、データ書き込み手段は、半導体基板上のレ
イアウトパターンの設定により複数の仮想 RAM容量の内
のいずれかを指定するように構成されている。
【００４８】
【発明の実施の形態】以下、本発明をその実施の形態を
示す図面に基づいて詳述する。
【００４９】〔第１の実施の形態〕図１は本発明に係る
エミュレーション用マイクロコンピュータ（以下、エミ
ュレーションMCU と言う）の第１の実施の形態の構成例
を示すブロック図である。なお、この図１においては、
前述の従来例の説明で参照した図12と同一の参照符号は
同一又は相当部分を示している。
【００５０】図１において、参照符号15は演算手段とし
て機能する中央演算処理装置（以下、CPU:Central Proc
essing Unit と言う) を示しており、プログラムをメモ
リから取り込んで演算実行し、その結果を出力する等の
処理を実行する。
【００５１】参照符号16はタイマ, シリアルI/O 等の内
蔵周辺機能ブロックを、参照符号17はプログラム, デー
タを一時的に格納するランダムアクセスメモリ(RAM)
を、参照符号18は読み出し専用メモリ(ROM) をそれぞれ
示している。これらの内蔵周辺機能ブロック16, 内蔵RA
M 17, 内蔵ROM 18とCPU 15とは内部データバス19及び内
部アドレスバス20で相互に接続されている。内部データ
バス19は、CPU 15と内蔵周辺機能ブロック16, 内蔵RAM
17, 内蔵ROM 18との間のデータ交換のための信号線で
り、内部アドレスバス20はCPU 15がRAM 17, ROM 18, 内
蔵周辺機能ブロック16等をアクセスする際のアドレスを
与える信号線である。
【００５２】なお、参照符号21は上位アドレスバスを示
しており、この例では24ビット(AD0〜AD23) バスである
内部アドレスバス20の内の上位の17ビット(AD7〜AD23)
の信号線である。この上位アドレスバス21には上位アド
レスデコーダ22が接続されている。
【００５３】上位アドレスデコーダ22は、上位アドレス
バス21から与えられる上位アドレス(AD7〜AD23) をデコ
ードしてRAM 17, ROM 18, 内蔵周辺機能ブロック16等を
特定する信号を生成する。具体的には後述するが、上位
アドレスデコーダ22は、内蔵周辺機能ブロック16を指定
する SFRarea信号23と、RAM 17を指定する RAMarea信号
24と、ROM 18を指定する ROMarea信号25とを生成する。
【００５４】参照符号26は SFRarea信号23,RAMarea信号
24,ROMarea信号25の論理和を求めてバスウェイトサイク
ルコントローラ27へ出力するORゲートを示している。バ
スウェイトサイクルコントローラ27は、ORゲート26の出
力に従って、CPU 15がアクセスしようとしているアドレ
スが外部領域であればCPU 15をウェイト (一般に外部領
域のメモリ等は内部領域のメモリ等に比してアクセスス
ピードが低いためCPU15が外部領域からのデータをウェ
イトする必要がある) させ、内部領域であればノーウェ
イトの指示を出力する。
【００５５】参照符号28はバスウェイトサイクルコント
ローラ27からの出力信号（以下、 BSC信号と言う) を、
参照符号29は BSC信号28に従って、内部バス (内部アド
レスバス20, 内部データバス19) と複数のポート端子30
との間を接続／遮断する入出力ポート制御回路をそれぞ
れ示している。なお、各ポート端子30は内部バスと外部
のメモリ等とを接続するために備えられている。
【００５６】以上の構成は前述の従来技術として示した
図12に示されている構成と同一であるが、本発明のエミ
ュレーション用マイクロコンピュータであるエミュレー
ションMCU ６では更に、参照符号36乃至39で示されてい
る構成要素が追加されている。
【００５７】参照符号36は RAM容量選択フラグ(F) を示
しており、 RAMアドレス空間指定手段として機能する
が、この例では極く一般的な１ビットのラッチ回路であ
る。 RAM容量選択フラグ36は、内部データバス19とはデ
ータ信号線38にて、内部アドレスバス20とはアドレス信
号線39にてそれぞれ接続されている。従って、 RAM容量
選択フラグ36に予め適宜のアドレスを割り当てておくこ
とにより、CPU 15から任意の値をセットすることが可能
になる。この RAM容量選択フラグ36にCPU 15からセット
された値は RAM容量選択フラグ信号37として上位アドレ
スデコーダ22に与えられる。
【００５８】図２は図１に示されている本発明のエミュ
レーション用マイクロコンピュータであるエミュレーシ
ョンMCU ６の上位アドレスデコーダ22の構成例を示す回
路図である。各デコーダは、説明を簡単にするために、
以下のような配置の内部領域をアクセス可能であるとす
る。なお、”H ”はそれが付加された数字が16進数であ
ることを示している。
【００５９】 SFR(周辺機能) エリア 00H 〜7FH RAMエリア 80H 〜7FFH ROMエリア 8000H 〜FFFFH
【００６０】上位アドレスデコーダ22の内部には SFRar
eaデコーダ31, 仮想 RAMアドレスデコード手段としての
仮想 RAMアドレスデコーダ40,ROMareaデコーダ33及びセ
レクタ回路41が備えられている。これらの内の SFRarea
デコーダ31及び ROMareaデコーダ33は前述の図13に示さ
れている従来例の上位アドレスデコーダ22と同一構成で
ある。本発明のエミュレーションMCU ６では、従来例の
RAMareaデコーダ32に代えて、仮想 RAMアドレスデコー
ダ40及びセレクタ回路41が備えられている。
【００６１】SFRareaデコーダ31は、上位アドレスバス2
1から与えられる上位アドレスの内のAD7 〜AD23をデコ
ードし、全てのビットが”０”であれば内蔵周辺機能ブ
ロック16が指定されていると判断して”１”の SFRarea
信号23を生成する。この SFRareaデコーダ31は具体的に
は、上位アドレスバス21から与えられる上位アドレスの
内のAD7 〜AD23の全てを入力してそれらの否定論理積を
SFRarea信号23として出力するNANDゲート311 で構成さ
れている。
【００６２】仮想 RAMアドレスデコーダ40は、この図２
に示されている構成例では、上位アドレスバス21から与
えられる上位アドレスの内のAD7 〜AD23をデコードし、
AD11〜AD23が全て”０”であり且つAD7 〜AD10の内のい
ずれか一つ以上が”１”である場合 (内蔵 RAM領域が”
80F ”〜”7FFH”) は”１”の第１の RAMarea信号42を
生成し、AD10〜AD23が全て”０”であり且つAD7 〜AD9
の内のいずれか一つ以上が”１”である場合 (内蔵 RAM
領域が”80F ”〜”3FFH”) は”１”の第２のRAMarea
信号43を生成する。
【００６３】この仮想 RAMアドレスデコーダ40は具体的
には、上位アドレスバス21から与えられる上位アドレス
の内のAD11〜AD23を入力してそれらの否定論理積を求め
るNANDゲート321 と、AD7 〜AD10を入力してそれらの論
理和を求めるORゲート322 と、NANDゲート321 の出力信
号とORゲート322 の出力信号とを入力して両者の論理積
を第１の RAMarea信号42 (”１”である場合に内蔵 RAM
領域が”80F ”〜”7FFH”であることを示す) として出
力する ANDゲート323 と、NANDゲート321 の出力信号と
ORゲート322 の出力信号とAD10をインバータ325 で反転
した信号とを入力して３者の論理積を第２の RAMarea信
号43 (”１”である場合に内蔵 RAM領域が”80F ”〜”
3FFH”であることを示す) として出力する ANDゲート32
4 とで構成されている。
【００６４】セレクタ回路41は、上述の仮想 RAMアドレ
スデコーダ40の出力信号である第１の RAMarea信号42及
び第２の RAMarea信号43と、 RAM容量選択フラグ36の出
力信号である RAM容量選択フラグ信号37とを入力し、 R
AM容量選択フラグ信号37に従って第１の RAMarea信号42
または第２の RAMarea信号43のいずれかを RAMarea信号
24として出力する。
【００６５】ROMareaデコーダ33は、上位アドレスバス2
1から与えられる上位アドレスの内のAD15〜AD23をデコ
ードし、AD16〜AD23が全て”０”であり且つAD15が”
１”であれば内蔵ROM 18が指定されていると判断して”
１”の ROMarea信号25を生成する。この ROMareaデコー
ダ33は具体的には、上位アドレスバス21から与えられる
上位アドレスの内のAD16〜AD23の全てを入力してそれら
の否定論理積を求めるNANDゲート331 と、このNANDゲー
ト331 の出力信号とAD15とを入力して両者の論理積を求
める ANDゲート332 と、この ANDゲート332 の出力信号
と後述するテストモードフラグ(T) 34の出力信号とを入
力して ROMarea信号25を出力する ROMarea信号制御回路
35とで構成されている。
【００６６】テストモードフラグ34は、エミュレーショ
ンMCU ６がテストモードで動作する場合に”１”がセッ
トされる。このテストモードフラグ34の値は ROMareaデ
コーダ33内の ROMarea信号制御回路35に与えられる。 R
OMarea信号制御回路35は、テストモードフラグ34の値
が”１”にセットされていれば ANDゲート332 の出力信
号には拘わらずに ROMarea信号25を強制的に”０”にし
て内蔵ROM 18へのアクセスを禁止し、テストモードフラ
グ34の値が”０”にセットされていれば ANDゲート332
の出力信号をそのまま ROMarea信号25として出力するこ
とにより内蔵ROM18へのアクセスを許可する。但し、内
蔵ROM 18へのアクセスが許可された場合においても、実
際に内蔵ROM 18がアクセスされるとは限らない。
【００６７】なお、テストモードフラグ34は、たとえば
内部データバス19, 内部アドレスバス20と接続されてい
てCPU 15からテストモード時には”１”のデータが、テ
ストモード時以外には”０”のデータがそれぞれセット
されるように構成することも、あるいは外部端子から”
１”または”０”のデータがセットされるように構成す
ることも可能である。
【００６８】以下に、上述のような本発明の第１の実施
の形態のエミュレーションMCU の動作について、図１,
図２を参照して説明する。
【００６９】CPU 15がデータ信号線38及びアドレス信号
線39を介して RAM容量選択フラグ36に任意の値 (この例
では”１”または”０”) をセットする。 RAM容量選択
フラグ36にセットされた値に従って、仮想 RAMアドレス
デコーダ40が生成する複数 (この例では二つ) の RAMar
ea信号42, 43の内の一つがセレクタ回路41で選択されて
RAMarea信号24として出力されることにより、内蔵 RAM
容量を疑似的に変化させてCPU 15に認識させることが可
能になる。
【００７０】図２には一例として、実装 RAM容量が”80
H ”〜”7FFH”であるが、 RAM容量選択フラグ36に”
１”をセットすることにより”80H ”から”3FFH”まで
を仮想RAM領域として選択可能な仮想 RAMアドレスデコ
ーダ40が示されている。
【００７１】仮想 RAMアドレスデコーダ40は上位アドレ
スバス21を介してCPU 15から与えられる上位アドレスの
内のAD7 〜AD23をデコードし、AD11〜AD23が全て”０”
であり且つAD7 〜AD10の内のいずれか一つ以上が”１”
である場合に”１”の第１のRAMarea信号42を出力す
る。この場合に更に RAM容量選択フラグ36に”０”がセ
ットされていれば、”80H ”〜”7FFH”までの領域を有
する内蔵 RAMであると判断されて第１の RAMarea信号42
をセレクタ回路41が選択して RAMarea信号24として出力
する。
【００７２】この場合には、AD11〜AD23が全て”０”で
あるのでNANDゲート321 の出力信号は”１”になり、AD
7 〜AD10の内のいずれか一つ以上が”１”であるのでOR
ゲート322 の出力信号も”１”になる。従って、 ANDゲ
ート323 の出力信号、即ち第１の RAMarea信号42が”
１”になり、この第１の RAMarea信号42がセレクタ回路
41により選択されて RAMarea信号24として出力される。
【００７３】一方、仮想 RAMアドレスデコーダ40は、AD
10〜AD23が全て”０”であり且つAD7 〜AD9 の内のいず
れか一つ以上が”１”である場合に”１”の第２の RAM
area信号43を出力する。この場合に更に RAM容量選択フ
ラグ36に”１”がセットされていれば、”80H ”〜”3F
FH”までの領域を有する内蔵 RAMであると判断されて第
２の RAMarea信号43をセレクタ回路41が選択して RAMar
ea信号24として出力する。
【００７４】この場合には、AD10〜AD23が全て”０”で
あるのでNANDゲート321 の出力信号は”１”になり、AD
7 〜AD9 の内のいずれか一つ以上が”１”であるのでOR
ゲート322 の出力信号も”１”になるが、AD10は”０”
であるのでインバータ325 の出力信号は”１”になる。
従って、 ANDゲート324 の出力信号、即ち第２の RAMar
ea信号43が”１”になり、この第２の RAMarea信号43が
セレクタ回路41により選択されて RAMarea信号24として
出力される。
【００７５】図２に示されている上位アドレスデコーダ
22の構成例では、以上の二通りの動作により、内蔵 RAM
容量を任意に選択することが可能である。即ち、図14に
示されている従来例では、正常にアクセスすることが不
可能であった参照符号14にて示されている品種Ａでは R
AM領域内であるが品種Ｂでは RAM領域外となるアドレス
に対して、本発明のエミュレーションMCU ６では正常に
アクセスすることが可能になる。
【００７６】なお、上述の図２に示されている上位アド
レスデコーダ22の構成例では、仮想RAMアドレスデコー
ダ40は二種類の RAMarea信号42, 43を発生するように構
成されているが、 RAM容量選択フラグ36のビット数を増
加させると共に仮想 RAMアドレスデコーダ40により検出
可能なアドレス範囲の数を増加させることにより、内蔵
RAM容量の選択幅を拡大することが可能である。
【００７７】なお、 RAM容量選択フラグ36の具体的な構
成例について、その一例を示す図３の回路図を参照して
説明する。
【００７８】図３において、参照符号200 はアドレスデ
コーダであり、内部アドレスバス20へCPU 15が出力して
いるアドレス信号が RAM容量選択フラグ36に割り付けら
れているアドレスである場合に”１”の信号をアドレス
信号線39へ出力する。
【００７９】参照符号361 は１ビットラッチであり、そ
の構成自体は従来公知である。参照符号362 はデータ書
き込み手段として機能するトランスミッションゲートで
あり、アドレス信号線39から信号”１”が与えられた場
合にのみ開いてデータ信号線38から与えられているデー
タを１ビットラッチ361 に書き込む。なお、参照符号36
3 はアドレス信号線39の反転信号を生成してトランスミ
ッションゲート362 に与えるインバータである。
【００８０】従って、CPU 15が RAM容量選択フラグ36に
割り付けられているアドレスを内部アドレスバス20へ出
力すると共に”１”または”０”のデータを内部データ
バス19へ出力すると、アドレスデコーダ200 から信号”
１”がアドレス信号線39へ出力されてトランスミッショ
ンゲート362 が開く。これにより、CPU 15が内部データ
バス19へ出力している”１”または”０”のデータがデ
ータ信号線38から１ビットラッチ361 に取り込まれる。
この後にCPU 15が別のアドレスを内部アドレスバス20へ
出力すれば、アドレスデコーダ200 はアドレス信号線39
へ”０”を出力するのでトランスミッションゲート362
が閉じる。これにより、それまでにデータ信号線38から
与えられていたデータが１ビットラッチ361 にラッチさ
れる。
【００８１】この図３に示されているような構成の RAM
容量選択フラグ36を複数備えることは容易であり、それ
により前述のように内蔵 RAM容量の選択幅を拡大するこ
とも容易である。
【００８２】〔第２の実施の形態〕図４は本発明に係る
エミュレーション用マイクロコンピュータであるエミュ
レーションMCU ６の第２の実施の形態の RAM容量選択フ
ラグ36の構成例を示す回路図である。なお、この第２の
実施の形態においては、全体の構成は図１に示されてい
る構成と同一であり、 RAM容量選択フラグ36の構成のみ
が異なる。また、この図４においては、前述の第１の実
施の形態説明で参照した図３と同一の参照符号は同一又
は相当部分を示している。
【００８３】図４において、参照符号45は書き込み許可
手段として機能する書き込み許可フラグ45であり、内部
アドレスバス20へCPU 15が出力しているアドレス信号が
この書き込み許可フラグ45に割り付けられているアドレ
スである場合に内部データバス19からデータ信号線38を
介して”１”または”０”の信号を取り込んで記憶す
る。
【００８４】参照符号364 はトランスミッションゲート
であり、書き込み許可フラグ45から信号”１”が与えら
れた場合にのみ開いてデータ信号線38から与えられてい
るデータを１ビットラッチ361 に書き込む。なお、参照
符号365 は書き込み許可フラグ45の出力信号の反転信号
を生成してトランスミッションゲート364 に与えるイン
バータである。他の構成要素は図３に示されている回路
図と同様である。
【００８５】このような本発明のエミュレーションMCU
６の第２の実施の形態の動作は以下の如くである。
【００８６】CPU 15が書き込み許可フラグ45に割り付け
られているアドレスを内部アドレスバス20へ出力すると
共に、”１”または”０”のデータを内部データバス19
へ出力すると、アドレスデコーダ200 から信号”１”が
アドレス信号線390 へ出力されて書き込み許可フラグ45
にそのデータがセットされる。この書き込み許可フラグ
45にセットされたデータが”１”である場合には、トラ
ンスミッションゲート364 が開く。
【００８７】この状態において、CPU 15が RAM容量選択
フラグ36に割り付けられているアドレスを内部アドレス
バス20へ出力すると共に、”１”または”０”のデータ
を内部データバス19へ出力すると、アドレスデコーダ20
0 から信号”１”がアドレス信号線39へ出力されてトラ
ンスミッションゲート362 が開く。
【００８８】以上により、CPU 15が内部データバス19へ
出力している”１”または”０”のデータがデータ信号
線38からトランスミッションゲート362, 364を経由して
１ビットラッチ361 に書き込まれる。他の動作は前述の
第１の実施の形態と同様である。
【００８９】このような本発明のエミュレーションMCU
６の第２の実施の形態では、CPU 15が書き込み許可フラ
グ45に割り付けられているアドレスを内部アドレスバス
20へ出力すると共にデータとして”１”を内部データバ
ス19へ出力することにより、書き込み許可フラグ45にデ
ータ”１”がセットされる。この状態で更に、CPU 15が
RAM容量選択フラグ36に割り付けられているアドレスを
内部アドレスバス20へ出力すると共にデータとして”
１”または”０”を内部データバス19へ出力することに
より RAM容量選択フラグ36に”１”または”０”のデー
タが書き込まれる。
【００９０】従って、万一本発明のエミュレーションMC
U ６が暴走したような場合においても、 RAM容量選択フ
ラグ36に誤ったデータがセットされる虞は極めて少な
い。
【００９１】〔第３の実施の形態〕図５は本発明に係る
エミュレーション用マイクロコンピュータであるエミュ
レーションMCU ６の第３の実施の形態の全体の構成例を
示すブロック図、図６はその RAM容量選択フラグ36の構
成例を示す回路図である。なお、この図５及び図６にお
いては、前述の第１の実施の形態説明で参照した図１及
び図２と同一の参照符号は同一又は相当部分を示してい
る。
【００９２】この第３の実施の形態では、リセット期間
中の外部端子、即ちポート端子30の設定状態を RAM容量
選択フラグ36にデータとしてセット可能に構成されてい
る。以下、具体的に説明する。
【００９３】図５において、参照符号54はリセット端子
を示しており、これに外部からローレベルの信号が与え
られると、図５に示されている本発明のエミュレーショ
ンMCU ６の第３の実施の形態はリセット状態になる。ま
た、この第３の実施の形態においては、 RAM容量選択フ
ラグ36はポート端子30と入出力ポート制御回路29との間
に接続されており、更に上述のリセット端子54からの信
号入力が RAM容量選択フラグ36に入力されるように構成
されている。
【００９４】この第３の実施の形態の RAM容量選択フラ
グ36の構成は図６に示されているように、各ポート端子
30に対して一組の回路57が備えられている。図６におい
て、参照符号55はデータ書き込み手段として機能するト
ランスミッションゲートを、参照符号56はリセット端子
54から入力される信号を反転してトランスミッションゲ
ート55に与えるインバータをそれぞれ示している。トラ
ンスミッションゲート55の一方の制御端子には直接、他
方の制御端子にはインバータ56を介してそれぞれリセッ
ト端子54からの入力信号が与えられており、トランスミ
ッションゲート55はリセット端子54から入力される信号
により開閉制御される。具体的には、本発明のエミュレ
ーションMCU ６をリセットするためにリセット端子54へ
ローレベルのリセット信号が与えられている間にはトラ
ンスミッションゲート55は開き、リセットが解除されて
ハイレベルのリセット信号が与えられている間にはトラ
ンスミッションゲート55は閉じる。
【００９５】また、図６において参照符号361 にて示さ
れているのは前述の図３に参照符号361 にて示されてい
る１ビットラッチと同一構成の１ビットラッチである。
この１ビットラッチ361 の出力は RAM容量選択フラグ信
号37として、前述の図１に示されている第１の実施の形
態の場合と同様に、上位アドレスデコーダ22のセレクタ
回路41に与えられている。
【００９６】更に、図６において参照符号58はバイパス
信号線を示しており、各ポート端子30と入出力ポート制
御回路29との間を直接接続している。
【００９７】このような本発明のエミュレーション用マ
イクロコンピュータであるエミュレーションMCU ６の第
３の実施の形態の動作は以下の如くである。
【００９８】図５に示されている本発明のエミュレーシ
ョンMCU ６がリセットされる場合はリセット端子54に入
力されているリセット信号はローレベルになる。これに
より、トランスミッションゲート55が開いて各ポート端
子30へ入力されている信号の状態 (ハイレベルであるか
ローレベルであるか) がそれぞれのポート端子30に接続
している１ビットラッチ361 に取り込まる。リセットが
解除されるとリセット端子54へ入力されているリセット
信号はハイレベルになる。これにより、トランスミッシ
ョンゲート55が閉じて各ポート端子30に接続している１
ビットラッチ361 に取り込まれていた信号の状態がその
時点でラッチされる。この各１ビットラッチ361 がラッ
チした信号の状態は次にリセット端子54にローレベルの
リセット信号が入力されるまで、換言すれば図５に示さ
れている本発明のエミュレーションMCU ６の第３の実施
の形態が次にリセットされるまで維持される。
【００９９】これらの各ポート端子30から入力されてそ
れぞれに接続されている１ビットラッチ361 にラッチさ
れた信号の状態、具体的には信号のレベルは RAM容量選
択フラグ信号37として上位アドレスデコーダ22に与えら
れている。従って、図５に示されている本発明のエミュ
レーションMCU ６の第３の実施の形態がリセットされて
いる間、即ちリセット端子54にローレベルのリセット信
号が与えられている間に各ポート端子30に外部から適宜
の信号を入力することにより、リセット解除時点でそれ
らの信号が上位アドレスデコーダ22のセレクタ回路41に
与えられるので、それらの値に応じて任意の内蔵 RAM容
量を上位アドレスデコーダ22で選択することが可能にな
る。
【０１００】なお、図５に示されている本発明のエミュ
レーションMCU ６の第３の実施の形態がリセット信号
が”１”である通常の動作期間中において外部メモリに
アクセスする場合には、バイパス信号線58を介して各ポ
ート端子30と外部メモリとが接続される。
【０１０１】〔第４の実施の形態〕図７は本発明に係る
エミュレーション用マイクロコンピュータであるエミュ
レーションMCU ６の第４の実施の形態の全体の構成例を
示すブロック図、図８はその RAM容量選択フラグ36の構
成例を示す回路図である。なお、この図７及び図８にお
いては、前述の第１の実施の形態説明で参照した図１及
び図２と同一の参照符号は同一又は相当部分を示してい
る。
【０１０２】この第４の実施の形態では、EPROM(内蔵RO
M 18の全部または一部) の特定のビットの状態がデータ
としてリセット解除時点において RAM容量選択フラグ36
に取り込まれるように構成されている。以下、具体的に
説明する。
【０１０３】図７において、参照符号54はリセット端子
を示しており、これに外部からローレベルの信号が与え
られると、図７に示されている本発明のエミュレーショ
ンMCU ６の第４の実施の形態はリセット状態になる。ま
た、参照符号59はEPROM を示しており、本発明のエミュ
レーションMCU ６の第４の実施の形態では内蔵ROM 18の
一部として構成されているが、全部であってもよい。こ
のEPROM 59の特定のビットの値は RAM容量選択フラグ36
に与えられている。
【０１０４】この第４の実施の形態の RAM容量選択フラ
グ36の構成は図８に示されているように、EPROM 59の特
定のビット (図８に示されている例では３ビット）それ
ぞれについて一組の回路63が備えられている。
【０１０５】図８において、参照符号61はデータ書き込
み手段として機能するトランスミッションゲートを、参
照符号62はリセット端子54から入力される信号を反転し
てトランスミッションゲート61に与えるインバータをそ
れぞれ示している。トランスミッションゲート61の一方
の制御端子には直接、他方の制御端子にはインバータ62
を介してそれぞれリセット端子54からの入力信号が与え
られており、トランスミッションゲート61はリセット端
子54から入力される信号により開閉制御される。具体的
には、本発明のエミュレーションMCU ６をリセットする
ためにリセット端子54へローレベルのリセット信号が与
えられている間にはトランスミッションゲート61は開
き、リセットが解除されてハイレベルのリセット信号が
与えられている間間にはトランスミッションゲート61は
閉じる。
【０１０６】また、図８において参照符号361 にて示さ
れているのは前述の図３に示されている１ビットラッチ
と同一構成の１ビットラッチである。この１ビットラッ
チ361 の出力は RAM容量選択フラグ信号37として、前述
の図１に示されている第１の実施の形態の場合と同様
に、上位アドレスデコーダ22のセレクタ回路41に与えら
れている。
【０１０７】このような本発明のエミュレーションMCU
６の第４の実施の形態の動作は以下の如くである。
【０１０８】図７に示されている本発明のエミュレーシ
ョンMCU ６がリセットされる場合はリセット端子54に入
力されているリセット信号はローレベルになる。これに
より、トランスミッションゲート61が開いてEPROM 59の
各特定ビットのデータ (”１”であるか”０”である
か) がそれぞれのビットに接続している１ビットラッチ
361 に取り込まる。リセットが解除されるとリセット端
子54へ入力されているリセット信号はハイレベルにな
る。これにより、トランスミッションゲート61が閉じて
EPROM 59の各特定のビットに接続している１ビットラッ
チ361 に取り込まれていた信号の状態がラッチされる。
この各１ビットラッチ361 がラッチした信号の状態は次
にリセット端子54にローレベルのリセット信号が入力さ
れるまで、換言すれば図７に示されている本発明のエミ
ュレーションMCU ６の第４の実施の形態がリセットされ
るまで維持される。
【０１０９】これらのEPROM 59の各特定のビットのデー
タはそれぞれに接続されている１ビットラッチ361 にラ
ッチされて RAM容量選択フラグ信号37として上位アドレ
スデコーダ22に与えられている。従って、図７に示され
ている本発明のエミュレーションMCU ６の第４の実施の
形態では、リセット解除時点でEPROM 59の各特定のビッ
トのデータが上位アドレスデコーダ22のセレクタ回路41
に与えられるので、それらの値に応じて任意の内蔵 RAM
容量を上位アドレスデコーダ22で選択することが可能に
なる。
【０１１０】〔第５の実施の形態〕図９は本発明に係る
エミュレーション用マイクロコンピュータであるエミュ
レーションMCU ６の第５の実施の形態の全体の構成例を
示すブロック図、図10はその RAM容量選択フラグ36の構
成例を示す回路図である。なお、この図９及び図10にお
いては、前述の第１の実施の形態説明で参照した図１及
び図２と同一の参照符号は同一又は相当部分を示してい
る。
【０１１１】この第５の実施の形態では、ハードウェア
により RAM容量選択フラグ36のデータを固定するように
構成されている。以下、具体的に説明する。
【０１１２】図９において、参照符号54はリセット端子
を示しており、これに外部からローレベルの信号が与え
られると、図９に示されている本発明のエミュレーショ
ンMCU ６の第５の実施の形態はリセット状態になる。な
お、この第５の実施の形態においては、 RAM容量選択フ
ラグ36は、詳細は後述するが、所謂マスクオプションと
称される手法を利用して構成されている。
【０１１３】図10において、参照符号66はＰチャネルト
ランジスタを、67はＮチャネルトランジスタをそれぞれ
示している。Ｐチャネルトランジスタ66のソースは直流
電源65と接点68とに接続され、ドレインは NORゲート72
の一方の入力端子とＮチャネルトランジスタ67のソース
及びドレインと接続され、ゲートは選択スイッチ70に接
続されている。Ｎチャネルトランジスタ67のドレインは
接地されると共に接点69に接続されている。なお、選択
スイッチ70は接点68と69との内のいずれか一方をＰチャ
ネルトランジスタ66のゲートに接続することが可能であ
り、実際の接続はマスクオプションを利用してチップの
製造時に固定される。また、 NORゲート72の他方の入力
端子にはリセット端子54が接続されている。
【０１１４】このような本発明のエミュレーションMCU
６の第５の実施の形態の動作は以下の如くである。
【０１１５】マスクオプションにより選択スイッチ70が
接点69側に固定されているとすると、Ｐチャネルトラン
ジスタ66がオンし、Ｎチャネルトランジスタ67はオフす
る。このため、 NORゲート72の一方の入力端子に入力さ
れる信号はハイレベルになる。逆に、マスクオプション
により選択スイッチ70が接点68側に固定されているとす
ると、Ｐチャネルトランジスタ66がオフし、Ｎチャネル
トランジスタ67はオンする。このため、 NORゲート72の
一方の入力端子に入力される信号はローレベルになる。
【０１１６】図９に示されている本発明のエミュレーシ
ョンMCU ６がリセットされた場合はリセット端子54に入
力されているリセット信号はローレベルになる。これに
より、 NORゲート72の他方の入力端子にはリセット端子
54からローレベルの信号が入力するので、他方の入力端
子への入力信号の状態、換言すれば選択スイッチ70が接
点68または69のいずれの側に固定されているかには拘わ
らず、 NORゲート72の出力信号、換言すれば RAM容量選
択フラグ信号37はハイレベルになる。
【０１１７】リセットが解除されるとリセット端子54へ
入力されているリセット信号はハイレベルになる。この
場合、選択スイッチ70が接点69側に固定されているとす
ると、 NORゲート72の出力信号である RAM容量選択フラ
グ信号37はローレベルになり、選択スイッチ70が接点68
側に固定されているとすると、 NORゲート72の出力信号
である RAM容量選択フラグ信号37はハイレベルになる。
【０１１８】このようにして NORゲート72の出力信号と
して生成された RAM容量選択フラグ信号37は、上位アド
レスデコーダ22のセレクタ回路41に与えられている。従
って、図９に示されている本発明のエミュレーションMC
U ６の第５の実施の形態では、チップの製造時点で選択
スイッチ70がいずれの接点の側に固定されているかに応
じて、リセット状態が解除された時点で任意の内蔵 RAM
容量を上位アドレスデコーダ22で選択することが可能に
なる。
【０１１９】〔他の実施の形態〕上述した第１乃至第５
の実施の形態では、仮想 RAM容量を設定し、同一グルー
プ品種であれば内部 RAM容量が異なっている品種に対し
ても流用が可能なエミュレーションMCU ６の例の内の仮
想 RAM容量を設定する要因が一つである場合について説
明したが、それらを組み合わせて構成することは勿論可
能である。
【０１２０】
【発明の効果】以上に詳述したように、本発明のエミュ
レーション用マイクロコンピュータによれば、内部資源
である内部 RAM容量を疑似的に可変させてCPU に認識さ
せることにより、内部機能回路へのアクセスと外部メモ
リ領域へのアクセスとでは異なるバス制御, ウェイト条
件等には拘わらずに、同一グループ品種であれば内部 R
AM容量が異なった品種でも既存のエミュレーションMCU
の流用が可能になる。
【０１２１】また、所謂 OTP版においては最大内蔵 RAM
容量品種を用意しておいてそれを複数の内蔵 RAM容量品
種として流用することが可能になる。
【０１２２】更に、データ書き込み手段による RAMアド
レス空間指定手段に対するデータの書き込みを演算手段
の制御により許可する書き込み許可手段を備えているの
で、本体が暴走した場合に RAM容量選択フラグに誤った
データがセットされる虞は極めて少ない。
【０１２３】更に、リセット端子に有意な信号が入力さ
れている状態において外部端子の信号の状態が RAMアド
レス空間指定手段に設定されるので、 RAMアドレス空間
の設定をリセットと同時に行なうことが出来る。
【０１２４】更に、前記リセット端子に有意な信号が入
力されている状態において前記内蔵ROM の特定ビットの
状態が RAMアドレス空間指定手段に設定されるので、予
めROM に書き込まれている RAMアドレス空間の設定をリ
セットと同時に行なうことが出来る。
【０１２５】また、半導体基板上のレイアウトパターン
の設定により複数の仮想 RAM容量の内のいずれかを指定
するデータが RAMアドレス空間指定手段に予め設定され
ているので、最大内蔵 RAM容量品種を複数の内蔵 RAM容
量品種として使用することが可能になる。
【図面の簡単な説明】
【図１】 本発明に係るエミュレーション用マイクロコ
ンピュータの第１の実施の形態の構成例を示すブロック
図である。
【図２】 本発明に係るエミュレーション用マイクロコ
ンピュータの第１の実施の形態の上位アドレスデコーダ
（仮想 RAMアドレスデコード手段）の構成例を示す回路
図である。
【図３】 本発明に係るエミュレーション用マイクロコ
ンピュータの第１の実施の形態の RAM容量選択フラグ(R
AMアドレス空間指定手段) の具体的な構成例を示す回路
図である。
【図４】 本発明に係るエミュレーション用マイクロコ
ンピュータの第２の実施の形態の RAM容量選択フラグの
具体的な構成例を示す回路図である。
【図５】 本発明に係るエミュレーション用マイクロコ
ンピュータの第３の実施の形態の構成例を示すブロック
図である。
【図６】 本発明に係るエミュレーション用マイクロコ
ンピュータの第３の実施の形態の RAM容量選択フラグの
具体的な構成例を示す回路図である。
【図７】 本発明に係るエミュレーション用マイクロコ
ンピュータの第４の実施の形態の構成例を示すブロック
図である。
【図８】 本発明に係るエミュレーション用マイクロコ
ンピュータの第４の実施の形態の RAM容量選択フラグの
具体的な構成例を示す回路図である。
【図９】 本発明に係るエミュレーション用マイクロコ
ンピュータの第５の実施の形態の構成例を示すブロック
図である。
【図１０】 本発明に係るエミュレーション用マイクロ
コンピュータの第５の実施の形態の RAM容量選択フラグ
の具体的な構成例を示す回路図である。
【図１１】 従来のプログラムデバッガの一構成例を示
すブロック図である。
【図１２】 従来のエミュレーション用マイクロコンピ
ュータの構成例を示すブロック図である。
【図１３】 従来のエミュレーション用マイクロコンピ
ュータの上位アドレスデコーダの構成例を示す回路図で
ある。
【図１４】 同一グループ品種ではあるが RAM容量が異
なる二つのエミュレーションMCU のアドレスマップを示
す模式図である。
【符号の説明】
15 CPU 、17 内蔵RAM 、18 内蔵ROM 、22 上位アド
レスデコーダ、30 ポート端子、 36 RAM容量選択フラ
グ、40仮想 RAMアドレスデコーダ、 45 書き込み許可フ
ラグ、54 リセット端子、55 トランスミッションゲー
ト、61 トランスミッションゲート、66, 67 トランジ
スタ、68, 69 接点、70 選択スイッチ、361 １ビット
ラッチ、362 トランスミッションゲート。

Claims (6)

    【特許請求の範囲】
  1. 【請求項１】 内蔵 RAMと、 該内蔵 RAMの実装容量を最大値とし、その範囲内で複数
    の仮想 RAM容量に対応する仮想 RAMアドレス空間を生成
    する仮想 RAMアドレスデコード手段と、 該仮想 RAMアドレスデコード手段が生成し得る複数の仮
    想 RAMアドレス空間の内のいずれかを指定する RAMアド
    レス空間指定手段とを備えたことを特徴とするエミュレ
    ーション用マイクロコンピュータ。
  2. 【請求項２】 少なくとも内蔵 RAMにアクセス可能な演
    算手段と、 該内蔵 RAMの実装容量を最大値とし、その範囲内で複数
    の仮想 RAM容量に対応する仮想 RAMアドレス空間を生成
    する仮想 RAMアドレスデコード手段と、 該仮想 RAMアドレスデコード手段が生成し得る複数の仮
    想 RAMアドレス空間の内のいずれかを指定する RAMアド
    レス空間指定手段とを備え、 前記 RAMアドレス空間指定手段が指定する仮想 RAM容量
    に対応する仮想 RAMアドレス空間を前記仮想 RAMアドレ
    スデコード手段がデコードした場合に、前記演算手段に
    よる前記内部 RAMに対するアクセスを可能になしてある
    ことを特徴とするエミュレーション用マイクロコンピュ
    ータ。
  3. 【請求項３】 更に、いずれかの仮想 RAMアドレス空間
    を指定するデータを前記 RAMアドレス空間指定手段に書
    き込むデータ書き込み手段と、前記データ書き込み手段
    による前記 RAMアドレス空間指定手段に対するデータの
    書き込みを前記演算手段の制御により許可する書き込み
    許可手段を備え、 前記演算手段が前記データ書き込み手段にデータの書き
    込みを許可している状態においてのみ、前記データ書き
    込み手段による前記 RAMアドレス空間指定手段に対する
    データの書き込みを可能としてあることを特徴とする請
    求項２に記載のエミュレーション用マイクロコンピュー
    タ。
  4. 【請求項４】 更に、いずれかの仮想 RAMアドレス空間
    を指定するデータを前記 RAMアドレス空間指定手段に書
    き込むデータ書き込み手段と、外部との間で信号の送受
    を行なう外部端子と、外部から有意な信号が与えられる
    ことにより全体がリセットされるリセット端子とを備
    え、 前記データ書き込み手段は、前記リセット端子に有意な
    信号が入力されている状態において前記外部端子の信号
    の状態をデータとして書き込むべくなしてあることを特
    徴とする請求項２に記載のエミュレーション用マイクロ
    コンピュータ。
  5. 【請求項５】 更に、いずれかの仮想 RAMアドレス空間
    を指定するデータを前記 RAMアドレス空間指定手段に書
    き込むデータ書き込み手段と、外部から有意な信号が与
    えられることにより全体がリセットされるリセット端子
    と、前記演算手段によりアクセス可能な内蔵ROM とを備
    え、 前記データ書き込み手段は、前記リセット端子に有意な
    信号が入力されている状態において前記内蔵ROM の特定
    ビットの状態をデータとして書き込むべくなしてあるこ
    とを特徴とする請求項２に記載のエミュレーション用マ
    イクロコンピュータ。
  6. 【請求項６】 半導体基板上に集積回路として構成され
    ており、 前記 RAMアドレス空間指定手段は、半導体基板上のレイ
    アウトパターンの設定により複数の仮想 RAM容量の内の
    いずれかを指定するデータが予め設定されていることを
    特徴とする請求項２に記載のエミュレーション用マイク
    ロコンピュータ。
JP7180146A 1995-07-17 1995-07-17 エミュレーション用マイクロコンピュータ Pending JPH0934748A (ja)

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