JP3093642B2 - シングルチップマイクロコンピュータおよびそのテスト方法 - Google Patents
シングルチップマイクロコンピュータおよびそのテスト方法Info
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Description
【０００１】
【発明の属する技術分野】本発明はシングルチップマイ
クロコンピュータに係わり、特にユーザーＲＯＭとテス
トＲＯＭを内蔵するシングルチップマイクロコンピュー
タおよびそのテスト方法に関する。
クロコンピュータに係わり、特にユーザーＲＯＭとテス
トＲＯＭを内蔵するシングルチップマイクロコンピュー
タおよびそのテスト方法に関する。
【０００２】
【従来の技術】近年、半導体製造技術の微細化が進み、
シングルチップマイクロコンピュータ（以下、シングル
チップマイコンと称す）の製品検査工程では、不良品の
市場流出を未然に防ぐ手段としてバイアス・テンパラチ
ャー（温度電圧印加）スクリーニング法（以下、ＢＴス
クリーニング法と称す）が実施されている。
シングルチップマイクロコンピュータ（以下、シングル
チップマイコンと称す）の製品検査工程では、不良品の
市場流出を未然に防ぐ手段としてバイアス・テンパラチ
ャー（温度電圧印加）スクリーニング法（以下、ＢＴス
クリーニング法と称す）が実施されている。
【０００３】ＢＴスクリーニング法としては、一般にス
タティックＢＴスクリーニング法と、ダイナミックＢＴ
スクリーニング法とがある。
タティックＢＴスクリーニング法と、ダイナミックＢＴ
スクリーニング法とがある。
【０００４】このスタティックＢＴスクリーニング法
は、非動作状態のデバイスに電源電圧のみを供給して高
温状態で放置するものである。一方、ダイナミックＢＴ
スクリーニング法は、テスト用の信号およびクロック信
号を外部からデバイスに供給して動作状態にし、内部信
号線に信号が間欠的に印加されるようにしてデバイスを
高温状態で放置することによってＢＴスクリーニングを
行うものである。
は、非動作状態のデバイスに電源電圧のみを供給して高
温状態で放置するものである。一方、ダイナミックＢＴ
スクリーニング法は、テスト用の信号およびクロック信
号を外部からデバイスに供給して動作状態にし、内部信
号線に信号が間欠的に印加されるようにしてデバイスを
高温状態で放置することによってＢＴスクリーニングを
行うものである。
【０００５】シングルチップマイコンのような複雑なラ
ンダム・ゲートを有する半導体装置では、スタティック
ＢＴスクリーニング法のように、単に電源電圧を印加し
ただけでは回路の動作状態が固定してしまうので、被試
験シングルチップマイコン内部のＣＰＵ、ＲＯＭ、ＲＡ
Ｍおよび他の周辺回路の中に電気ストレスがかからない
部分ができる場合が多い。このため、一般にシングルチ
ップマイコンではダイナミックＢＴスクリーニング法が
実施される。
ンダム・ゲートを有する半導体装置では、スタティック
ＢＴスクリーニング法のように、単に電源電圧を印加し
ただけでは回路の動作状態が固定してしまうので、被試
験シングルチップマイコン内部のＣＰＵ、ＲＯＭ、ＲＡ
Ｍおよび他の周辺回路の中に電気ストレスがかからない
部分ができる場合が多い。このため、一般にシングルチ
ップマイコンではダイナミックＢＴスクリーニング法が
実施される。
【０００６】従来のシングルチップマイコンの一例とし
て、シングルチップマイコンに内蔵するＲＯＭの一般的
な構成を示した図７図を用いて説明する。シングルチッ
プマイコン内蔵のＲＯＭ部１２はアドレスラッチ３１、
テストＲＯＭ−Ｘデコーダ３３、ユーザＲＯＭ−Ｘデコ
ーダ３４、Ｙデコーダ３５、テストＲＯＭメモリセルア
レイ３６、ユーザＲＯＭメモリセルアレイ３７、セレク
タ３８、センスアンプ３９、バスドライバ４０を備え、
アドレスラッチ３１およびバスドライバ４０には出力線
１７を介して内部バス１６がそれぞれ接続され、かつア
ドレスラッチ３１にはアドレスラッチ信号ＡＤＬの制御
線１６７が接続されている。
て、シングルチップマイコンに内蔵するＲＯＭの一般的
な構成を示した図７図を用いて説明する。シングルチッ
プマイコン内蔵のＲＯＭ部１２はアドレスラッチ３１、
テストＲＯＭ−Ｘデコーダ３３、ユーザＲＯＭ−Ｘデコ
ーダ３４、Ｙデコーダ３５、テストＲＯＭメモリセルア
レイ３６、ユーザＲＯＭメモリセルアレイ３７、セレク
タ３８、センスアンプ３９、バスドライバ４０を備え、
アドレスラッチ３１およびバスドライバ４０には出力線
１７を介して内部バス１６がそれぞれ接続され、かつア
ドレスラッチ３１にはアドレスラッチ信号ＡＤＬの制御
線１６７が接続されている。
【０００７】アドレスラッチ３１の出力であるＲＯＭ内
部のアドレス線３２は、テストＲＯＭ−Ｘデコーダ３
３、ユーザＲＯＭ−Ｘデコーダ３４、Ｙデコーダ３５の
入力端にそれぞれ接続される。
部のアドレス線３２は、テストＲＯＭ−Ｘデコーダ３
３、ユーザＲＯＭ−Ｘデコーダ３４、Ｙデコーダ３５の
入力端にそれぞれ接続される。
【０００８】テストＲＯＭ−Ｘデコーダ３３は、このシ
ングルチップマイコン内部の回路をテストするためのプ
ログラムコードが格納されたテストＲＯＭメモリセルア
レイ３６のワード線電位を制御し、ユーザＲＯＭ−Ｘデ
コーダ３４は、ユーザの任意のプログラムコードが格納
されたユーザＲＯＭメモリセルアレイ３７のワード線電
位を制御する。テストＲＯＭメモリセルアレイ３６とユ
ーザＲＯＭメモリセルアレイ３７のデジット線は、セレ
クタ３８に共通接続される。
ングルチップマイコン内部の回路をテストするためのプ
ログラムコードが格納されたテストＲＯＭメモリセルア
レイ３６のワード線電位を制御し、ユーザＲＯＭ−Ｘデ
コーダ３４は、ユーザの任意のプログラムコードが格納
されたユーザＲＯＭメモリセルアレイ３７のワード線電
位を制御する。テストＲＯＭメモリセルアレイ３６とユ
ーザＲＯＭメモリセルアレイ３７のデジット線は、セレ
クタ３８に共通接続される。
【０００９】Ｙデコーダ３５はセレクタ３８のセレクト
信号を制御する。セレクタ３８の出力線はセンスアンプ
３９の入力端に接続され、センスアンプ３９の出力線は
バスドライバ４０の入力端に接続される。バスドライバ
４０には内部ＲＯＭのデータ読み出し信号ＲＯＭＲＤの
信号線１６１が接続される。
信号を制御する。セレクタ３８の出力線はセンスアンプ
３９の入力端に接続され、センスアンプ３９の出力線は
バスドライバ４０の入力端に接続される。バスドライバ
４０には内部ＲＯＭのデータ読み出し信号ＲＯＭＲＤの
信号線１６１が接続される。
【００１０】次に動作を説明する。通常動作時にはテス
トモード信号ＴＥＳＴを論理レベルのロウレベル（以
下、“０”レベルと称す）とし、アドレスラッチ信号Ａ
ＤＬが論理レベルのハイレベル（以下、“１”レベルと
称す）の時の内部バス１６上のデータをアドレスとして
アドレスラッチ３１がラッチする。この時、ユーザＲＯ
Ｍメモリセルアレイ３７に対応したユーザＲＯＭ−Ｘデ
コーダ３４のみがアクティブとなり、アドレスラッチ３
１からアドレス線３２へ出力するアドレス信号に応答し
てＹデコーダ３５およびセレクタ３８と、ユーザＲＯＭ
−Ｘデコーダ３４により所望のアドレスのメモリセルが
選択される。
トモード信号ＴＥＳＴを論理レベルのロウレベル（以
下、“０”レベルと称す）とし、アドレスラッチ信号Ａ
ＤＬが論理レベルのハイレベル（以下、“１”レベルと
称す）の時の内部バス１６上のデータをアドレスとして
アドレスラッチ３１がラッチする。この時、ユーザＲＯ
Ｍメモリセルアレイ３７に対応したユーザＲＯＭ−Ｘデ
コーダ３４のみがアクティブとなり、アドレスラッチ３
１からアドレス線３２へ出力するアドレス信号に応答し
てＹデコーダ３５およびセレクタ３８と、ユーザＲＯＭ
−Ｘデコーダ３４により所望のアドレスのメモリセルが
選択される。
【００１１】選択されたメモリセルの内容はセンスアン
プ３９により読みとられ、ＲＯＭのリード信号ＲＯＭＲ
Ｄが“１”レベルになると、バスドライバ４０により内
部バス１６へ出力される。
プ３９により読みとられ、ＲＯＭのリード信号ＲＯＭＲ
Ｄが“１”レベルになると、バスドライバ４０により内
部バス１６へ出力される。
【００１２】一方、ダイナミックＢＴスクリーニング実
施時には、テストモード信号ＴＥＳＴを“１”レベルと
し、アドレスラッチ信号ＡＤＬが“１”レベルの時の、
内部バス１６上のデータをアドレスとしてアドレスラッ
チ３１にラッチする。この時、テストＲＯＭメモリセル
アレイ３６に対応したテストＲＯＭ−Ｘデコーダ３３の
みがアクティブとなり、アドレスラッチ３１の出力する
アドレス線３２上のアドレス信号に応答して、Ｙデコー
ダ３５およびセレクタ３８が選択され、テストＲＯＭ−
Ｘデコーダ３３により所望のアドレスのメモリセルが選
択される。
施時には、テストモード信号ＴＥＳＴを“１”レベルと
し、アドレスラッチ信号ＡＤＬが“１”レベルの時の、
内部バス１６上のデータをアドレスとしてアドレスラッ
チ３１にラッチする。この時、テストＲＯＭメモリセル
アレイ３６に対応したテストＲＯＭ−Ｘデコーダ３３の
みがアクティブとなり、アドレスラッチ３１の出力する
アドレス線３２上のアドレス信号に応答して、Ｙデコー
ダ３５およびセレクタ３８が選択され、テストＲＯＭ−
Ｘデコーダ３３により所望のアドレスのメモリセルが選
択される。
【００１３】選択されたメモリセルの内容はセンスアン
プ３９により読み出され、ＲＯＭのリード信号ＲＯＭＲ
Ｄが“１”レベルになると、バスドライバ４０により出
力線１７を介して内部バス１６へ出力される。
プ３９により読み出され、ＲＯＭのリード信号ＲＯＭＲ
Ｄが“１”レベルになると、バスドライバ４０により出
力線１７を介して内部バス１６へ出力される。
【００１４】テストＲＯＭメモリセルアレイ３６には、
ＣＰＵ、ＲＡＭおよび他の周辺回路が動作するようなプ
ログラムコードが格納されている。ダイナミックＢＴス
クリーニング法を実施する際には、被試験シングルチッ
プマイコンの内部回路をリセットした後、このシングル
チップマイコンにクロック信号を供給してテストＲＯＭ
メモリセルアレイ３６に格納されたプログラムを実行さ
せることにより、ＣＰＵ、ＲＡＭおよび他の周辺回路全
体に熱および電気ストレスを与えてＢＴスクリーニング
を実施する。
ＣＰＵ、ＲＡＭおよび他の周辺回路が動作するようなプ
ログラムコードが格納されている。ダイナミックＢＴス
クリーニング法を実施する際には、被試験シングルチッ
プマイコンの内部回路をリセットした後、このシングル
チップマイコンにクロック信号を供給してテストＲＯＭ
メモリセルアレイ３６に格納されたプログラムを実行さ
せることにより、ＣＰＵ、ＲＡＭおよび他の周辺回路全
体に熱および電気ストレスを与えてＢＴスクリーニング
を実施する。
【００１５】一般にシングルチップマイコンは、リセッ
ト解除後最初に参照するブートアドレスがＣＰＵ内部で
生成される固定値となっているため、ユーザＲＯＭメモ
リセルアレイのアドレス空間およびテストＲＯＭメモリ
セルアレイのアドレス空間はそれぞれ重複する。
ト解除後最初に参照するブートアドレスがＣＰＵ内部で
生成される固定値となっているため、ユーザＲＯＭメモ
リセルアレイのアドレス空間およびテストＲＯＭメモリ
セルアレイのアドレス空間はそれぞれ重複する。
【００１６】従来のシングルチップマイコンの他の例
が、特開平４−４９４３０号公報に記載されている。同
公報記載のシングルチップマイコンの構成をブロック図
で示した図８を参照すると、シングルチップマイコン１
０ｄは、ＣＰＵ１１、ＲＡＭ４２、ＲＯＭ１２、タイマ
４５、このタイマ４５の内容を内部バス１６へ出力する
ゲート４６と、テストモード信号ＴＥＳＴおよびアドレ
スラッチ信号ＡＤＬを論理和しその出力のアドレスラッ
チイネーブル信号ＡＬＥをアドレスラッチ４１および１
５へ供給するＯＲ回路４７と、テストモード信号ＴＥＳ
ＴおよびＲＡＭ４２に対する書き込み読み出し信号ＲＡ
ＭＷＲを論理和しその出力の書き込み信号ＲＡＭＷＥを
書き込み回路４３へ供給するＯＲ回路４８と、テストモ
ード信号ＴＥＳＴの反転信号およびＲＯＭデータリード
信号ＲＯＭＲＤの論理積を取り、読み出し信号ＲＯＭＲ
ＥとしてＲＯＭ１２へ供給するＡＮＤ回路４９と、図示
しない他の周辺回路とを含んで構成され、ＲＡＭ４２は
書き込み回路４３および読み出し回路４４を介して、ま
たタイマ４５はゲート４６を介してそれぞれ内部バス１
６に接続されている。
が、特開平４−４９４３０号公報に記載されている。同
公報記載のシングルチップマイコンの構成をブロック図
で示した図８を参照すると、シングルチップマイコン１
０ｄは、ＣＰＵ１１、ＲＡＭ４２、ＲＯＭ１２、タイマ
４５、このタイマ４５の内容を内部バス１６へ出力する
ゲート４６と、テストモード信号ＴＥＳＴおよびアドレ
スラッチ信号ＡＤＬを論理和しその出力のアドレスラッ
チイネーブル信号ＡＬＥをアドレスラッチ４１および１
５へ供給するＯＲ回路４７と、テストモード信号ＴＥＳ
ＴおよびＲＡＭ４２に対する書き込み読み出し信号ＲＡ
ＭＷＲを論理和しその出力の書き込み信号ＲＡＭＷＥを
書き込み回路４３へ供給するＯＲ回路４８と、テストモ
ード信号ＴＥＳＴの反転信号およびＲＯＭデータリード
信号ＲＯＭＲＤの論理積を取り、読み出し信号ＲＯＭＲ
ＥとしてＲＯＭ１２へ供給するＡＮＤ回路４９と、図示
しない他の周辺回路とを含んで構成され、ＲＡＭ４２は
書き込み回路４３および読み出し回路４４を介して、ま
たタイマ４５はゲート４６を介してそれぞれ内部バス１
６に接続されている。
【００１７】次に動作を説明する。ＣＰＵ１１は、リセ
ット端子２１に加えられるリセット信号ＲＥＳＥＴが
“０”レベルになりリセット状態が解除されると、内部
バス１６上のデータをシングルチップマイコン１０ｄの
命令コードとして取り込み、その命令コードに対応した
動作を行う。
ット端子２１に加えられるリセット信号ＲＥＳＥＴが
“０”レベルになりリセット状態が解除されると、内部
バス１６上のデータをシングルチップマイコン１０ｄの
命令コードとして取り込み、その命令コードに対応した
動作を行う。
【００１８】ＲＡＭ４２は、ＯＲ回路４７の出力線１６
２上のアドレスラッチイネーブル信号ＡＬＥが“１”レ
ベルのときに内部バス１６上のデータをアドレスラッチ
４１にラッチする。ＯＲ回路４８の出力線１６５上のＲ
ＡＭに対する書き込み信号ＲＡＭＷＥが“１”レベルに
なったときに、既にＲＡＭ４２のアドレスラッチ４１に
ラッチされているアドレス値で指定しているセルに対し
て、内部バス１６上のデータを書き込む。
２上のアドレスラッチイネーブル信号ＡＬＥが“１”レ
ベルのときに内部バス１６上のデータをアドレスラッチ
４１にラッチする。ＯＲ回路４８の出力線１６５上のＲ
ＡＭに対する書き込み信号ＲＡＭＷＥが“１”レベルに
なったときに、既にＲＡＭ４２のアドレスラッチ４１に
ラッチされているアドレス値で指定しているセルに対し
て、内部バス１６上のデータを書き込む。
【００１９】ＲＯＭ１２は、ＯＲ回路４７の出力である
アドレスラッチイネーブル信号ＡＬＥが“１”レベルの
ときに内部バス１６上のデータをアドレスラッチ１５に
ラッチする。ＡＮＤ回路４９の出力線１６９上のＲＯＭ
１２に対する読み出し信号ＲＯＭＲＥが“１”レベルに
なったときに、既にアドレスラッチ１５にラッチされて
いるアドレス値で指定しているセルのデータを内部バス
１６に出力する。
アドレスラッチイネーブル信号ＡＬＥが“１”レベルの
ときに内部バス１６上のデータをアドレスラッチ１５に
ラッチする。ＡＮＤ回路４９の出力線１６９上のＲＯＭ
１２に対する読み出し信号ＲＯＭＲＥが“１”レベルに
なったときに、既にアドレスラッチ１５にラッチされて
いるアドレス値で指定しているセルのデータを内部バス
１６に出力する。
【００２０】この従来例では、ＲＡＭ４２のアドレス空
間が「００００Ｈ」〜「００ＦＦＨ」であり、ＲＯＭ１
２のアドレス空間が「０１００Ｈ」〜「０１ＦＦＨ」で
あるため、ＲＡＭ４２とＲＯＭ１２のテストを行うため
に、ＲＡＭ４２、ＲＯＭ１２のアドレス空間を合わせた
５１２バイト分のカウントを行う必要がある。
間が「００００Ｈ」〜「００ＦＦＨ」であり、ＲＯＭ１
２のアドレス空間が「０１００Ｈ」〜「０１ＦＦＨ」で
あるため、ＲＡＭ４２とＲＯＭ１２のテストを行うため
に、ＲＡＭ４２、ＲＯＭ１２のアドレス空間を合わせた
５１２バイト分のカウントを行う必要がある。
【００２１】したがってタイマ４５は少なくとも９ビッ
トのカウンタを持っており、そのカウンタ値はリセット
信号ＲＥＳＥＴが“１”レベルの時に「００００Ｈ」に
初期化される。リセット信号ＲＥＳＥＴが“０”レベル
の時において、外部クロック端子２２に与えられる外部
クロック信号ＣＬＫが“１”レベルになるとタイマ４５
はインクリメントされる。
トのカウンタを持っており、そのカウンタ値はリセット
信号ＲＥＳＥＴが“１”レベルの時に「００００Ｈ」に
初期化される。リセット信号ＲＥＳＥＴが“０”レベル
の時において、外部クロック端子２２に与えられる外部
クロック信号ＣＬＫが“１”レベルになるとタイマ４５
はインクリメントされる。
【００２２】ゲート４６はトランスファゲートで構成さ
れ、外部テスト端子２３に加えられるテスト信号ＴＥＳ
Ｔが“１”レベルのときに、タイマ４５のカウンタ値を
内部バス１６へ出力する。
れ、外部テスト端子２３に加えられるテスト信号ＴＥＳ
Ｔが“１”レベルのときに、タイマ４５のカウンタ値を
内部バス１６へ出力する。
【００２３】この従来例では、タイマ４５のカウンタ値
は「００００Ｈ」〜「０１ＦＦＨ」まで変化し、その値
を内部バス１６に出力してＣＰＵ１１、ＲＡＭ４２およ
びＲＯＭ１２のテストを行うため、リセット信号ＲＥＳ
ＥＴは“１”レベルおよび“０”レベルとなる期間がそ
れぞれ５１２クロックの一定周期の信号とする。
は「００００Ｈ」〜「０１ＦＦＨ」まで変化し、その値
を内部バス１６に出力してＣＰＵ１１、ＲＡＭ４２およ
びＲＯＭ１２のテストを行うため、リセット信号ＲＥＳ
ＥＴは“１”レベルおよび“０”レベルとなる期間がそ
れぞれ５１２クロックの一定周期の信号とする。
【００２４】ダイナミックＢＴスクリーニング実施時に
は、テストモード信号ＴＥＳＴを“１”レベルとし、外
部から周期的なふたつの入力信号ＣＬＫおよびＲＥＳＥ
Ｔを入力することにより、まずリセット信号を“１”レ
ベレにしてタイマ４５の初期値００００Ｈを内部バス１
６に出力し、このバスを介してＲＡＭ４２のアドレス０
０００Ｈにデータ００００Ｈを書き込む。
は、テストモード信号ＴＥＳＴを“１”レベルとし、外
部から周期的なふたつの入力信号ＣＬＫおよびＲＥＳＥ
Ｔを入力することにより、まずリセット信号を“１”レ
ベレにしてタイマ４５の初期値００００Ｈを内部バス１
６に出力し、このバスを介してＲＡＭ４２のアドレス０
０００Ｈにデータ００００Ｈを書き込む。
【００２５】次ぎにリセットを“０”レベルにしてタイ
マ４５をカウントアップさせ、タイマ４５が逐次出力す
るカウンタ値の指定するＲＡＭ４２のセルへ同様にデー
タが書き込まれる。内部バス１６上のこれらのアドレス
カウンタ値はＣＰＵ１１に対しては命令コードとして入
力され、対応した命令動作をする。
マ４５をカウントアップさせ、タイマ４５が逐次出力す
るカウンタ値の指定するＲＡＭ４２のセルへ同様にデー
タが書き込まれる。内部バス１６上のこれらのアドレス
カウンタ値はＣＰＵ１１に対しては命令コードとして入
力され、対応した命令動作をする。
【００２６】タイマ４５のカウント値が０１００Ｈにな
ると、今度はアドレス０１００Ｈに対応したＲＯＭ１２
が動作するが、このときリード信号ＲＯＭＲＥは非アク
ティブ状態であるから、ＲＯＭ１２から内部バス１６へ
のデータ出力はない。
ると、今度はアドレス０１００Ｈに対応したＲＯＭ１２
が動作するが、このときリード信号ＲＯＭＲＥは非アク
ティブ状態であるから、ＲＯＭ１２から内部バス１６へ
のデータ出力はない。
【００２７】上述した動作によりＣＰＵ１１、ＲＡＭ４
２、ＲＯＭ１２および各回路に動作を行わせ、熱および
電気ストレスを与えてＢＴスクリーニングを実施する。
２、ＲＯＭ１２および各回路に動作を行わせ、熱および
電気ストレスを与えてＢＴスクリーニングを実施する。
【００２８】
【発明が解決しようとする課題】上述した従来のシング
ルチップマイコンのうち図７に示した例では、ダイナミ
ックＢＴスクリーニング時に、テストＲＯＭに格納され
たプログラムを実施させる構成となっており、テストモ
ード信号ＴＥＳＴによりアクセスできるＲＯＭメモリセ
ルアレイ領域を限定しているため、ユーザＲＯＭメモリ
セルアレイ内の各メモリセルの活性化ができないという
問題点がある。このため、ユーザが動作させたいプログ
ラムを格納したユーザＲＯＭメモリセルアレイのスクリ
ーニング試験が実施できないので、ＢＴスクリーニング
後のシングルチップマイコンの信頼性が低下する。
ルチップマイコンのうち図７に示した例では、ダイナミ
ックＢＴスクリーニング時に、テストＲＯＭに格納され
たプログラムを実施させる構成となっており、テストモ
ード信号ＴＥＳＴによりアクセスできるＲＯＭメモリセ
ルアレイ領域を限定しているため、ユーザＲＯＭメモリ
セルアレイ内の各メモリセルの活性化ができないという
問題点がある。このため、ユーザが動作させたいプログ
ラムを格納したユーザＲＯＭメモリセルアレイのスクリ
ーニング試験が実施できないので、ＢＴスクリーニング
後のシングルチップマイコンの信頼性が低下する。
【００２９】ユーザＲＯＭメモリセルアレイのアドレス
空間と、テストＲＯＭメモリセルアレイのアドレス空間
を重複しないように構成すればＢＴスクリーニングにお
いてもユーザＲＯＭメモリセルアレイへのアクセスが可
能となるが、この場合、シングルチップマイコンがリセ
ット解除後最初に参照するブートアドレスの生成を、Ｂ
Ｔスクリーニング時のみテストＲＯＭメモリセルアレイ
のアドレス空間に変更する必要が生じる。
空間と、テストＲＯＭメモリセルアレイのアドレス空間
を重複しないように構成すればＢＴスクリーニングにお
いてもユーザＲＯＭメモリセルアレイへのアクセスが可
能となるが、この場合、シングルチップマイコンがリセ
ット解除後最初に参照するブートアドレスの生成を、Ｂ
Ｔスクリーニング時のみテストＲＯＭメモリセルアレイ
のアドレス空間に変更する必要が生じる。
【００３０】シングルチップマイコンがリセット解除後
最初に参照するブートアドレスは、ＣＰＵ内部で生成さ
れる固定値となっているのが一般的であり、ＣＰＵ内部
のブートアドレス生成回路に多大な回路素子の追加が生
じるという問題点がある。
最初に参照するブートアドレスは、ＣＰＵ内部で生成さ
れる固定値となっているのが一般的であり、ＣＰＵ内部
のブートアドレス生成回路に多大な回路素子の追加が生
じるという問題点がある。
【００３１】また、図８に示した従来のシングルチップ
マイコンの例では、ユーザＲＯＭメモリセルアレイの活
性化は可能であるが、タイマのカウント値をＣＰＵへ命
令コードとして与える構成になっているため、与えられ
る命令コードの順番は一義的に決定し、任意の命令コー
ドの組合せをＣＰＵへ与えることが出来ないという問題
がある。
マイコンの例では、ユーザＲＯＭメモリセルアレイの活
性化は可能であるが、タイマのカウント値をＣＰＵへ命
令コードとして与える構成になっているため、与えられ
る命令コードの順番は一義的に決定し、任意の命令コー
ドの組合せをＣＰＵへ与えることが出来ないという問題
がある。
【００３２】すなわち、ある特定の組合せ順で命令コー
ドを与えたときだけ動作するような回路が含まれている
とき、この回路を活性化することができないので、ＢＴ
スクリーニング後のシングルチップマイコンの信頼性が
低下する。
ドを与えたときだけ動作するような回路が含まれている
とき、この回路を活性化することができないので、ＢＴ
スクリーニング後のシングルチップマイコンの信頼性が
低下する。
【００３３】また、アクセスするアドレス空間を全てカ
バーできるようなカウント値を生成するタイマの内蔵が
必須であり、大容量メモリを内蔵するようなシングルチ
ップマイコンにおいては、不要なビット長のタイマを内
蔵する必要があり、素子数の増大を招くという問題があ
る。
バーできるようなカウント値を生成するタイマの内蔵が
必須であり、大容量メモリを内蔵するようなシングルチ
ップマイコンにおいては、不要なビット長のタイマを内
蔵する必要があり、素子数の増大を招くという問題があ
る。
【００３４】本発明の目的は、上述した欠点に鑑みなさ
れたものであり、ＢＴスクリーニング時に、テストＲＯ
ＭだけでなくユーザＲＯＭ領域のメモリセルも活性化
し、かつ任意の命令順でのみ動作する回路をも活性化し
てテストすることによって、信頼性の高いシングルチッ
プマイクロコンピュータを提供することにある。
れたものであり、ＢＴスクリーニング時に、テストＲＯ
ＭだけでなくユーザＲＯＭ領域のメモリセルも活性化
し、かつ任意の命令順でのみ動作する回路をも活性化し
てテストすることによって、信頼性の高いシングルチッ
プマイクロコンピュータを提供することにある。
【００３５】
【課題を解決するための手段】本発明のシングルチップ
マイクロコンピュータの特徴は、ユーザの任意のプログ
ラムコードが格納されたユーザＲＯＭおよびチップ内の
回路をテストするためのプログラムコードが格納された
テストＲＯＭからなるＲＯＭ部を内蔵し、前記テストＲ
ＯＭから読み出した命令によりチップ内の回路を活性化
してバイアス・テンパラチャースクリーニングテストに
より初期不良を検出するシングルチップマイクロコンピ
ュータにおいて、前記ＲＯＭ部に与えられる２進数の複
数ビットのアドレス信号のうち最上位ビットのＲＯＭ選
択ビットを正転または反転させて前記ＲＯＭ部に供給す
ることにより、テスト動作時に、前記テストＲＯＭ領域
の物理アドレス空間を指定して活性化し所定のテスト動
作を実行するとともに、このテスト動作の一部にあらか
じめ設定したユーザＲＯＭテスト動作により前記ユーザ
ＲＯＭ領域の全物理アドレス空間を順次指定することで
この指定されたＲＯＭ領域のメモリセルも前記テストＲ
ＯＭと併せて活性化状態にするＲＯＭ選択手段を有する
ことにある。
マイクロコンピュータの特徴は、ユーザの任意のプログ
ラムコードが格納されたユーザＲＯＭおよびチップ内の
回路をテストするためのプログラムコードが格納された
テストＲＯＭからなるＲＯＭ部を内蔵し、前記テストＲ
ＯＭから読み出した命令によりチップ内の回路を活性化
してバイアス・テンパラチャースクリーニングテストに
より初期不良を検出するシングルチップマイクロコンピ
ュータにおいて、前記ＲＯＭ部に与えられる２進数の複
数ビットのアドレス信号のうち最上位ビットのＲＯＭ選
択ビットを正転または反転させて前記ＲＯＭ部に供給す
ることにより、テスト動作時に、前記テストＲＯＭ領域
の物理アドレス空間を指定して活性化し所定のテスト動
作を実行するとともに、このテスト動作の一部にあらか
じめ設定したユーザＲＯＭテスト動作により前記ユーザ
ＲＯＭ領域の全物理アドレス空間を順次指定することで
この指定されたＲＯＭ領域のメモリセルも前記テストＲ
ＯＭと併せて活性化状態にするＲＯＭ選択手段を有する
ことにある。
【００３６】また、前記ユーザＲＯＭテストは、前記テ
ストＲＯＭ動作の中で、少なくとも、プログラムカウン
タ以外の任意のカウント手段とそのカウント値に従い前
記ユーザＲＯＭ領域に格納されている全ユーザＲＯＭコ
ードが順次転送されて一時記憶される汎用レジスタとで
行うことができる。
ストＲＯＭ動作の中で、少なくとも、プログラムカウン
タ以外の任意のカウント手段とそのカウント値に従い前
記ユーザＲＯＭ領域に格納されている全ユーザＲＯＭコ
ードが順次転送されて一時記憶される汎用レジスタとで
行うことができる。
【００３７】さらに、ユーザの任意のプログラムコード
が格納されたユーザＲＯＭおよびチップ内の回路をテス
トするためのプログラムコードが格納されたテストＲＯ
ＭからなるＲＯＭ部を内蔵し、前記テストＲＯＭから読
み出した命令によりチップ内の回路を活性化してバイア
ス・テンパラチャースクリーニング法により初期不良を
検出するシングルチップマイクロコンピュータであっ
て、前記ＲＯＭ部に与えられる２進数の複数ビットのア
ドレス信号のうち最上位ビットの少なくとも１ビットを
ＲＯＭ選択ビットにあらかじめ設定し、この１ビットを
正転または反転させて前記ＲＯＭ部に供給することによ
り前記ユーザＲＯＭ領域の物理アドレス空間および前記
テストＲＯＭ領域の物理アドレス空間のいずれかを選択
してテストするＲＯＭ選択手段を有するシングルチップ
マイクロコンピュータにおいて、前記ＲＯＭ選択手段
は、前記ＲＯＭ選択ビットおよびその反転信号を入力と
しそれぞれの反転信号を出力するマルチプレクサからな
る。
が格納されたユーザＲＯＭおよびチップ内の回路をテス
トするためのプログラムコードが格納されたテストＲＯ
ＭからなるＲＯＭ部を内蔵し、前記テストＲＯＭから読
み出した命令によりチップ内の回路を活性化してバイア
ス・テンパラチャースクリーニング法により初期不良を
検出するシングルチップマイクロコンピュータであっ
て、前記ＲＯＭ部に与えられる２進数の複数ビットのア
ドレス信号のうち最上位ビットの少なくとも１ビットを
ＲＯＭ選択ビットにあらかじめ設定し、この１ビットを
正転または反転させて前記ＲＯＭ部に供給することによ
り前記ユーザＲＯＭ領域の物理アドレス空間および前記
テストＲＯＭ領域の物理アドレス空間のいずれかを選択
してテストするＲＯＭ選択手段を有するシングルチップ
マイクロコンピュータにおいて、前記ＲＯＭ選択手段
は、前記ＲＯＭ選択ビットおよびその反転信号を入力と
しそれぞれの反転信号を出力するマルチプレクサからな
る。
【００３８】さらにまた、ユーザの任意のプログラムコ
ードが格納されたユーザＲＯＭおよびチップ内の回路を
テストするためのプログラムコードが格納されたテスト
ＲＯＭからなるＲＯＭ部を内蔵し、前記テストＲＯＭか
ら読み出した命令によりチップ内の回路を活性化してバ
イアス・テンパラチャースクリーニング法により初期不
良を検出するシングルチップマイクロコンピュータであ
って、前記ＲＯＭ部に与えられる２進数の複数ビットの
アドレス信号のうち最上位ビットの少なくとも１ビット
をＲＯＭ選択ビットにあらかじめ設定し、この１ビット
を正転または反転させて前記ＲＯＭ部に供給することに
より前記ユーザＲＯＭ領域の物理アドレス空間および前
記テストＲＯＭ領域の物理アドレス空間のいずれかを選
択してテストするＲＯＭ選択手段を有するシングルチッ
プマイクロコンピュータにおいて、前記ＲＯＭ選択手段
は、前記ＲＯＭ選択ビットおよび外部から供給されるテ
ストモード信号を入力し前記テスト時に前記ＲＯＭ選択
ビットの反転信号を出力する排他的論理和回路からな
る。
ードが格納されたユーザＲＯＭおよびチップ内の回路を
テストするためのプログラムコードが格納されたテスト
ＲＯＭからなるＲＯＭ部を内蔵し、前記テストＲＯＭか
ら読み出した命令によりチップ内の回路を活性化してバ
イアス・テンパラチャースクリーニング法により初期不
良を検出するシングルチップマイクロコンピュータであ
って、前記ＲＯＭ部に与えられる２進数の複数ビットの
アドレス信号のうち最上位ビットの少なくとも１ビット
をＲＯＭ選択ビットにあらかじめ設定し、この１ビット
を正転または反転させて前記ＲＯＭ部に供給することに
より前記ユーザＲＯＭ領域の物理アドレス空間および前
記テストＲＯＭ領域の物理アドレス空間のいずれかを選
択してテストするＲＯＭ選択手段を有するシングルチッ
プマイクロコンピュータにおいて、前記ＲＯＭ選択手段
は、前記ＲＯＭ選択ビットおよび外部から供給されるテ
ストモード信号を入力し前記テスト時に前記ＲＯＭ選択
ビットの反転信号を出力する排他的論理和回路からな
る。
【００３９】また、前記ＲＯＭ選択ビットがアクティブ
でかつ前記テストモード信号がインアクティブの時、前
記ＲＯＭ部からのデータ読み出し信号をマスクして前記
テストＲＯＭの出力を許可しないテストＲＯＭ読み出し
イネーブル手段を有する。
でかつ前記テストモード信号がインアクティブの時、前
記ＲＯＭ部からのデータ読み出し信号をマスクして前記
テストＲＯＭの出力を許可しないテストＲＯＭ読み出し
イネーブル手段を有する。
【００４０】さらに、前記テストＲＯＭ読み出しイネー
ブル手段は、前記テストモード信号および前記ＲＯＭ選
択ビットの反転信号が供給される論理和回路とその出力
信号および前記データ読み出し信号をが供給される論理
積回路の出力信号をバスドライバ手段の制御信号とする
構成からなる。
ブル手段は、前記テストモード信号および前記ＲＯＭ選
択ビットの反転信号が供給される論理和回路とその出力
信号および前記データ読み出し信号をが供給される論理
積回路の出力信号をバスドライバ手段の制御信号とする
構成からなる。
【００４１】また、ユーザの任意のプログラムコードが
格納されたユーザＲＯＭおよびチップ内の回路をテスト
するためのプログラムコードが格納されたテストＲＯＭ
からなるＲＯＭ部を内蔵し、前記テストＲＯＭから読み
出した命令によりチップ内の回路を活性化してバイアス
・テンパラチャースクリーニング法により初期不良を検
出するシングルチップマイクロコンピュータであって、
前記ＲＯＭ部に与えられる２進数の複数ビットのアドレ
ス信号のうち最上位ビットの少なくとも１ビットをＲＯ
Ｍ選択ビットにあらかじめ設定し、この１ビットを正転
または反転させて前記ＲＯＭ部に供給することにより前
記ユーザＲＯＭ領域の物理アドレス空間および前記テス
トＲＯＭ領域の物理アドレス空間のいずれかを選択して
テストするＲＯＭ選択手段を有するシングルチップマイ
クロコンピュータにおいて、前記テストＲＯＭ内の前記
転送命令としてブロック転送命令を格納してもよい。
格納されたユーザＲＯＭおよびチップ内の回路をテスト
するためのプログラムコードが格納されたテストＲＯＭ
からなるＲＯＭ部を内蔵し、前記テストＲＯＭから読み
出した命令によりチップ内の回路を活性化してバイアス
・テンパラチャースクリーニング法により初期不良を検
出するシングルチップマイクロコンピュータであって、
前記ＲＯＭ部に与えられる２進数の複数ビットのアドレ
ス信号のうち最上位ビットの少なくとも１ビットをＲＯ
Ｍ選択ビットにあらかじめ設定し、この１ビットを正転
または反転させて前記ＲＯＭ部に供給することにより前
記ユーザＲＯＭ領域の物理アドレス空間および前記テス
トＲＯＭ領域の物理アドレス空間のいずれかを選択して
テストするＲＯＭ選択手段を有するシングルチップマイ
クロコンピュータにおいて、前記テストＲＯＭ内の前記
転送命令としてブロック転送命令を格納してもよい。
【００４２】さらにまた、前記テストＲＯＭの命令とし
て、前記ＲＯＭ部の全領域の前記メモリセルにアクセス
する転送命令を格納してもよい。
て、前記ＲＯＭ部の全領域の前記メモリセルにアクセス
する転送命令を格納してもよい。
【００４３】本発明のシングルチップマイコンのテスト
方法の特徴は、ユーザＲＯＭおよびテストＲＯＭからな
るＲＯＭ部を内蔵し、テストＲＯＭから読み出した命令
によりチップ内の回路を活性化してバイアス・テンパラ
チャースクリーニング法により初期不良を検出するシン
グルチップマイクロコンピュータのテスト方法におい
て、前記ＲＯＭ部に与えられる２進数の複数ビットのア
ドレス信号のうち最上位ビットの少なくとも１ビットを
ＲＯＭ選択ビットにあらかじめ設定し、この１ビットを
正転または反転させて前記ＲＯＭ部に供給することによ
り前記ユーザＲＯＭ領域の物理アドレス空間および前記
テストＲＯＭ領域の物理アドレス空間のいずれかを選択
してテストするＲＯＭ選択手段が用いられ、初期化信号
に応答してプログラムカウント手段がリセットされ、前
記テストＲＯＭが選択されるとき、このリセットされた
カウント値の指すアドレスへジャンプする第１の処理ス
テップと、前記プログラムカウンタを初期値にセットす
る第２の処理ステップと、このセットされたカウント値
の指すアドレスの内容をあらかじめ定めた所定の汎用レ
ジスタに転送する第３の処理ステップと、前記カウント
値をインクリメントする第４の処理ステップと、前記イ
ンクリメントされたカウンタ値が前記ＲＯＭ選択ビット
を除くアドレス値の最大値になったかを判断するととも
に前記最大値よりも小さければ前記第３の処理ステップ
へ戻る第５の処理ステップと、前記最大値よりも大きけ
れば、あらかじめ定めた所定の命令を実行し、実行後は
前記第２の処理ステップへ戻る第６の処理ステップとか
らなることにある。
方法の特徴は、ユーザＲＯＭおよびテストＲＯＭからな
るＲＯＭ部を内蔵し、テストＲＯＭから読み出した命令
によりチップ内の回路を活性化してバイアス・テンパラ
チャースクリーニング法により初期不良を検出するシン
グルチップマイクロコンピュータのテスト方法におい
て、前記ＲＯＭ部に与えられる２進数の複数ビットのア
ドレス信号のうち最上位ビットの少なくとも１ビットを
ＲＯＭ選択ビットにあらかじめ設定し、この１ビットを
正転または反転させて前記ＲＯＭ部に供給することによ
り前記ユーザＲＯＭ領域の物理アドレス空間および前記
テストＲＯＭ領域の物理アドレス空間のいずれかを選択
してテストするＲＯＭ選択手段が用いられ、初期化信号
に応答してプログラムカウント手段がリセットされ、前
記テストＲＯＭが選択されるとき、このリセットされた
カウント値の指すアドレスへジャンプする第１の処理ス
テップと、前記プログラムカウンタを初期値にセットす
る第２の処理ステップと、このセットされたカウント値
の指すアドレスの内容をあらかじめ定めた所定の汎用レ
ジスタに転送する第３の処理ステップと、前記カウント
値をインクリメントする第４の処理ステップと、前記イ
ンクリメントされたカウンタ値が前記ＲＯＭ選択ビット
を除くアドレス値の最大値になったかを判断するととも
に前記最大値よりも小さければ前記第３の処理ステップ
へ戻る第５の処理ステップと、前記最大値よりも大きけ
れば、あらかじめ定めた所定の命令を実行し、実行後は
前記第２の処理ステップへ戻る第６の処理ステップとか
らなることにある。
【００４４】また、前記第２の処理ステップから前記第
５の処理ステップまでの処理が、前記カウント値の初期
値から前記最大値までの内容を順次所定の汎用レジスタ
へ転送するブロック転送命令に置換えて前記テストを実
行することでもよい。
５の処理ステップまでの処理が、前記カウント値の初期
値から前記最大値までの内容を順次所定の汎用レジスタ
へ転送するブロック転送命令に置換えて前記テストを実
行することでもよい。
【００４５】
【発明の実施の形態】本発明のシングルチップマイクロ
コンピュータは、従来例で述べたシングルチップマイコ
ンの問題点を克服し、ＣＰＵ内部のブートアドレス生成
回路に多大な回路素子の追加を行うことなく、タイマを
内蔵しないシングルチップマイコンにおいてもＲＯＭメ
モリセルアレイの活性化を可能とし、回路構成の簡略化
がはかれる。また、任意の命令コードの組合せをＣＰＵ
へ与えることも可能となり、ＢＴスクリーニング中にシ
ングルチップマイコン内部のすべての素子の活性化がで
きるようになる。このため、ＢＴスクリーニング後のシ
ングルチップマイコンの信頼度が極めて向上する。
コンピュータは、従来例で述べたシングルチップマイコ
ンの問題点を克服し、ＣＰＵ内部のブートアドレス生成
回路に多大な回路素子の追加を行うことなく、タイマを
内蔵しないシングルチップマイコンにおいてもＲＯＭメ
モリセルアレイの活性化を可能とし、回路構成の簡略化
がはかれる。また、任意の命令コードの組合せをＣＰＵ
へ与えることも可能となり、ＢＴスクリーニング中にシ
ングルチップマイコン内部のすべての素子の活性化がで
きるようになる。このため、ＢＴスクリーニング後のシ
ングルチップマイコンの信頼度が極めて向上する。
【００４６】まず、本発明の第１の実施の形態について
図面を参照しながら詳細に説明する。図１は本発明の第
１の実施の形態のシングルチップマイコンの主要部の構
成図である。図１を参照すると、このシングルチップマ
イコン１０ａは、プログラムカウンタ１４を内蔵するＣ
ＰＵ１１と、アドレスラッチ１５、テストＲＯＭおよび
ユーザＲＯＭと図示されないＹデコーダ、セレクタおよ
びセンスアンプを有するＲＯＭ１２と、本発明のポイン
トとなる２進数で表わされるアドレスＡ０〜Ａ１６のう
ち最上位ビットをユーザＲＯＭ領域の物理アドレス空間
およびテストＲＯＭ領域の物理アドレス空間の選択ビッ
トに設定したアドレスＡ１６およびその反転信号を入力
しテスト信号がアクティブのときにそれぞれの反転信号
をアドレスラッチ１５へ選択出力するマルチプレクサ１
３と、内部バス１６と、ＲＯＭデータを出力するバス１
７と、ＣＰＵ１１およびバス１６間を接続するバス１８
と、アドレスバスＡ０〜Ａ１５と、ＲＯＭデータの読み
出し信号ＲＯＭＲＤをＣＰＵ１１からアドレスラッチ１
５へ伝送する出力線１６１と、アドレスラッチイネーブ
ル信号ＡＬＥをＣＰＵ１１からアドレスラッチ１５へ伝
送する出力線１６２と、リセット信号ＲＥＳＥＴを入力
し、ＣＰＵ１１へ信号線１６４を介して供給する端子２
１と、クロック信号ＣＬＫを入力し信号線１６５を介し
てＣＰＵ１１およびその他の回路へ供給する端子２２
と、テストモード信号ＴＥＳＴを入力し信号線１６３を
介してマルチプレクサ１３に供給する端子２３と、図示
しない他の周辺回路を含んで構成される。
図面を参照しながら詳細に説明する。図１は本発明の第
１の実施の形態のシングルチップマイコンの主要部の構
成図である。図１を参照すると、このシングルチップマ
イコン１０ａは、プログラムカウンタ１４を内蔵するＣ
ＰＵ１１と、アドレスラッチ１５、テストＲＯＭおよび
ユーザＲＯＭと図示されないＹデコーダ、セレクタおよ
びセンスアンプを有するＲＯＭ１２と、本発明のポイン
トとなる２進数で表わされるアドレスＡ０〜Ａ１６のう
ち最上位ビットをユーザＲＯＭ領域の物理アドレス空間
およびテストＲＯＭ領域の物理アドレス空間の選択ビッ
トに設定したアドレスＡ１６およびその反転信号を入力
しテスト信号がアクティブのときにそれぞれの反転信号
をアドレスラッチ１５へ選択出力するマルチプレクサ１
３と、内部バス１６と、ＲＯＭデータを出力するバス１
７と、ＣＰＵ１１およびバス１６間を接続するバス１８
と、アドレスバスＡ０〜Ａ１５と、ＲＯＭデータの読み
出し信号ＲＯＭＲＤをＣＰＵ１１からアドレスラッチ１
５へ伝送する出力線１６１と、アドレスラッチイネーブ
ル信号ＡＬＥをＣＰＵ１１からアドレスラッチ１５へ伝
送する出力線１６２と、リセット信号ＲＥＳＥＴを入力
し、ＣＰＵ１１へ信号線１６４を介して供給する端子２
１と、クロック信号ＣＬＫを入力し信号線１６５を介し
てＣＰＵ１１およびその他の回路へ供給する端子２２
と、テストモード信号ＴＥＳＴを入力し信号線１６３を
介してマルチプレクサ１３に供給する端子２３と、図示
しない他の周辺回路を含んで構成される。
【００４７】ここで、マルチプレクサ１３は、その動作
真理値を示した図２（ａ）を参照すると、テストモード
信号ＴＥＳＴが０のときは、入力したアドレスＡ１６お
よびその反転信号はそのままの極性で出力され、テスト
モード信号ＴＥＳＴが１のときは、入力したアドレスＡ
１６およびその反転信号はそそれぞれ反転されて出力さ
れることを示している。
真理値を示した図２（ａ）を参照すると、テストモード
信号ＴＥＳＴが０のときは、入力したアドレスＡ１６お
よびその反転信号はそのままの極性で出力され、テスト
モード信号ＴＥＳＴが１のときは、入力したアドレスＡ
１６およびその反転信号はそそれぞれ反転されて出力さ
れることを示している。
【００４８】なおシングルチップマイコン１０ａには外
部とのデータの入出力用の多ビット端子が付随するがこ
こでは説明を容易にするためこの図では省略してある。
本実の形態では、シングルチップマイコン１０ａの内蔵
するＲＯＭ１２のうち、ユーザＲＯＭ領域の物理アドレ
ス空間を１６進数で表わす「０００００Ｈ」〜「０ＦＦ
ＦＦＨ」、テストＲＯＭ領域の物理アドレス空間を「１
００００Ｈ」〜「１０７ＦＦＨ」として説明する。この
アドレス空間の最上位ビットが、本発明によってテスト
モードであってもユーザＲＯＭを活性化するための選択
信号として用いられる。
部とのデータの入出力用の多ビット端子が付随するがこ
こでは説明を容易にするためこの図では省略してある。
本実の形態では、シングルチップマイコン１０ａの内蔵
するＲＯＭ１２のうち、ユーザＲＯＭ領域の物理アドレ
ス空間を１６進数で表わす「０００００Ｈ」〜「０ＦＦ
ＦＦＨ」、テストＲＯＭ領域の物理アドレス空間を「１
００００Ｈ」〜「１０７ＦＦＨ」として説明する。この
アドレス空間の最上位ビットが、本発明によってテスト
モードであってもユーザＲＯＭを活性化するための選択
信号として用いられる。
【００４９】ＣＰＵ１１は、リセット端子２１に加えら
れるリセット信号ＲＥＳＥＴが“１”レベルになり、内
部状態が初期化され、内部バス１６にブートアドレス
「０００００Ｈ」を出力する。その後リセット信号ＲＥ
ＳＥＴが“０”レベルになり、リセット状態が解除され
るとクロック端子２２に供給されるクロック信号ＣＬＫ
に同期して、ＣＰＵ１１は出力線１６２上に送出される
アドレスラッチイネーブル信号ＡＬＥを“１”レベルと
する。
れるリセット信号ＲＥＳＥＴが“１”レベルになり、内
部状態が初期化され、内部バス１６にブートアドレス
「０００００Ｈ」を出力する。その後リセット信号ＲＥ
ＳＥＴが“０”レベルになり、リセット状態が解除され
るとクロック端子２２に供給されるクロック信号ＣＬＫ
に同期して、ＣＰＵ１１は出力線１６２上に送出される
アドレスラッチイネーブル信号ＡＬＥを“１”レベルと
する。
【００５０】このアクティブ状態になったアドレスラッ
チイネーブル信号ＡＬＥに同期して、ＲＯＭ１２は、内
部バス１６上のアドレス値Ａ０〜Ａ１６のうち、アドレ
スＡ１６はマルチプレクサ３５を介して、他のＡ０〜Ａ
１５は直接に、それぞれアドレスラッチ１５にラッチす
る。
チイネーブル信号ＡＬＥに同期して、ＲＯＭ１２は、内
部バス１６上のアドレス値Ａ０〜Ａ１６のうち、アドレ
スＡ１６はマルチプレクサ３５を介して、他のＡ０〜Ａ
１５は直接に、それぞれアドレスラッチ１５にラッチす
る。
【００５１】ＲＯＭ１２は、ＣＰＵ１１の出力線１６１
上のＲＯＭ１２に対する読み出し信号ＲＯＭＲＤが
“１”レベルになったときに、既にアドレスラッチ１５
にラッチされているアドレス値の指定しているＲＯＭセ
ルのデータを内部バス１６へ出力する。
上のＲＯＭ１２に対する読み出し信号ＲＯＭＲＤが
“１”レベルになったときに、既にアドレスラッチ１５
にラッチされているアドレス値の指定しているＲＯＭセ
ルのデータを内部バス１６へ出力する。
【００５２】ＣＰＵ１１はこのデータを読み込み、ＣＰ
Ｕ１１内のプログラムカウンタ１４の内容を読み込んだ
値に設定する。
Ｕ１１内のプログラムカウンタ１４の内容を読み込んだ
値に設定する。
【００５３】次に、ＣＰＵ１１はプログラムカウンタ１
４の指す値をアドレスとして内部バス１６へ出力し、プ
ログラムカウンタ１４の値をインクリメントするととも
に、ＣＰＵ１１はアドレスラッチイネーブル信号ＡＬＥ
を“１”レベルとし、このアドレスラッチイネーブル信
号ＡＬＥに応答して、ＲＯＭ１２は同様にこの時の内部
バス１６上の値をアドレスラッチ１５にラッチする。
４の指す値をアドレスとして内部バス１６へ出力し、プ
ログラムカウンタ１４の値をインクリメントするととも
に、ＣＰＵ１１はアドレスラッチイネーブル信号ＡＬＥ
を“１”レベルとし、このアドレスラッチイネーブル信
号ＡＬＥに応答して、ＲＯＭ１２は同様にこの時の内部
バス１６上の値をアドレスラッチ１５にラッチする。
【００５４】ＣＰＵ１１は再び読み出し信号ＲＯＭＲＤ
を“１”レベルとし、ＲＯＭ１２は既にアドレスラッチ
１５にラッチされているアドレス値の指定しているＲＯ
Ｍセルのデータを内部バス１６へ出力する。
を“１”レベルとし、ＲＯＭ１２は既にアドレスラッチ
１５にラッチされているアドレス値の指定しているＲＯ
Ｍセルのデータを内部バス１６へ出力する。
【００５５】ＣＰＵ１１はこの内部バス１６へ出力され
た値を次の命令コードとして読み込み、対応する命令動
作を実行する。以降、ＣＰＵ１１は同様の動作を繰り返
し、順次命令を実行していく。
た値を次の命令コードとして読み込み、対応する命令動
作を実行する。以降、ＣＰＵ１１は同様の動作を繰り返
し、順次命令を実行していく。
【００５６】なお、ＣＰＵ１１内のプログラムカウンタ
１４の値は、順次インクリメントされるが、実行される
命令がジャンプ命令などの場合は、適切な値に書き換え
られる。
１４の値は、順次インクリメントされるが、実行される
命令がジャンプ命令などの場合は、適切な値に書き換え
られる。
【００５７】次に第１の実施の形態のシングルチップマ
イコン１０ａの動作を、図１および図２と動作アドレス
マップを示した図３および動作説明用のフローチャート
を示した図４とを併せて参照しながら説明する。
イコン１０ａの動作を、図１および図２と動作アドレス
マップを示した図３および動作説明用のフローチャート
を示した図４とを併せて参照しながら説明する。
【００５８】通常動作モードにおいては、テスト端子２
３に加えられるテストモード信号ＴＥＳＴは“０”レベ
ルであり、マルチプレクサ１３は常に内部バス１６上の
アドレスＡ１６信号を正相、すなわち“１”レベルであ
ればそのまま“１”レベル、“０”レベルであれば
“０”レベルをＲＯＭ１２のアドレスラッチ１５へ入力
する。内部バス１６上の他の信号アドレスＡ０〜Ａ１５
はそのままＲＯＭ１２のアドレスラッチ１５へ入力され
る。
３に加えられるテストモード信号ＴＥＳＴは“０”レベ
ルであり、マルチプレクサ１３は常に内部バス１６上の
アドレスＡ１６信号を正相、すなわち“１”レベルであ
ればそのまま“１”レベル、“０”レベルであれば
“０”レベルをＲＯＭ１２のアドレスラッチ１５へ入力
する。内部バス１６上の他の信号アドレスＡ０〜Ａ１５
はそのままＲＯＭ１２のアドレスラッチ１５へ入力され
る。
【００５９】したがって、内部バス１６上に現れるアド
レス値はＲＯＭ１２内部においても全く同じものとな
り、ＲＯＭ１２内部のアドレスは図３（ａ）のアドレス
マップに示すように、ユーザＲＯＭ領域が「０００００
Ｈ」〜「０ＦＦＦＦＨ」、テストＲＯＭ領域が「１００
００Ｈ」〜「１０７ＦＦＨ」となる。リセット信号ＲＥ
ＳＥＴが“１”レベルの時にＣＰＵ１１が出力するブー
トアドレス「０００００Ｈ」はユーザＲＯＭ領域の「０
００００Ｈ」番地を参照し、これに応じたユーザＲＯＭ
命令コードが順次実行されていくことになる。
レス値はＲＯＭ１２内部においても全く同じものとな
り、ＲＯＭ１２内部のアドレスは図３（ａ）のアドレス
マップに示すように、ユーザＲＯＭ領域が「０００００
Ｈ」〜「０ＦＦＦＦＨ」、テストＲＯＭ領域が「１００
００Ｈ」〜「１０７ＦＦＨ」となる。リセット信号ＲＥ
ＳＥＴが“１”レベルの時にＣＰＵ１１が出力するブー
トアドレス「０００００Ｈ」はユーザＲＯＭ領域の「０
００００Ｈ」番地を参照し、これに応じたユーザＲＯＭ
命令コードが順次実行されていくことになる。
【００６０】テストモード時には、テスト端子２３に供
給されるテストモード信号ＴＥＳＴは“１”レベルで、
マルチプレクサ１３は常に内部バス１６上のアドレスＡ
１６信号を反転してＲＯＭ１２のアドレスラッチ１５へ
供給する。内部バス１６上の他の信号アドレスＡ０〜Ａ
１５はそのままＲＯＭ１２のアドレスラッチ１５へ供給
される。
給されるテストモード信号ＴＥＳＴは“１”レベルで、
マルチプレクサ１３は常に内部バス１６上のアドレスＡ
１６信号を反転してＲＯＭ１２のアドレスラッチ１５へ
供給する。内部バス１６上の他の信号アドレスＡ０〜Ａ
１５はそのままＲＯＭ１２のアドレスラッチ１５へ供給
される。
【００６１】したがって、内部バス１６上に現れるアド
レス値は、ＲＯＭ１２内部においては図３（ｂ）に示す
ように、テストＲＯＭ領域が「０００００Ｈ」〜「００
７ＦＦＨ」、ユーザＲＯＭ領域が「１００００Ｈ」〜
「１ＦＦＦＦＨ」となる。リセット信号ＲＥＳＥＴが
“１”レベルの時に、シングルチップマイコン１０ａは
ＣＰＵ１１が出力するブートアドレス「０００００Ｈ」
はテストＲＯＭ領域の「０００００Ｈ」番地を参照し、
これに応じたテストＲＯＭ命令コードが順次実行されて
いく。
レス値は、ＲＯＭ１２内部においては図３（ｂ）に示す
ように、テストＲＯＭ領域が「０００００Ｈ」〜「００
７ＦＦＨ」、ユーザＲＯＭ領域が「１００００Ｈ」〜
「１ＦＦＦＦＨ」となる。リセット信号ＲＥＳＥＴが
“１”レベルの時に、シングルチップマイコン１０ａは
ＣＰＵ１１が出力するブートアドレス「０００００Ｈ」
はテストＲＯＭ領域の「０００００Ｈ」番地を参照し、
これに応じたテストＲＯＭ命令コードが順次実行されて
いく。
【００６２】テストＲＯＭ領域には、図４に示すフロー
チャートで表されるような命令が格納されている。ＣＰ
Ｕ１１はブートアドレスを処理３０１でプログラムカウ
ンタ３４へ格納後、処理３０２でプログラムカウンタ１
４の指す番地へジャンプする。
チャートで表されるような命令が格納されている。ＣＰ
Ｕ１１はブートアドレスを処理３０１でプログラムカウ
ンタ３４へ格納後、処理３０２でプログラムカウンタ１
４の指す番地へジャンプする。
【００６３】処理群３１０は、ユーザＲＯＭ領域に格納
されているユーザＲＯＭコードを順次汎用レジスタＡに
転送するフローである。まず、処理３０３でカウンタの
初期値０００００Ｈを設定する。次に処理３０４でカウ
ンタ値の示すアドレスの内容を汎用レジスタＡに転送
し、処理３０５でカウンタ値をインクリメントする。処
理３０６でカウンタ値が０ＦＦＦＦＨよりも大きければ
処理３０７へ分岐し、それ以外は処理３０４へ戻る。
されているユーザＲＯＭコードを順次汎用レジスタＡに
転送するフローである。まず、処理３０３でカウンタの
初期値０００００Ｈを設定する。次に処理３０４でカウ
ンタ値の示すアドレスの内容を汎用レジスタＡに転送
し、処理３０５でカウンタ値をインクリメントする。処
理３０６でカウンタ値が０ＦＦＦＦＨよりも大きければ
処理３０７へ分岐し、それ以外は処理３０４へ戻る。
【００６４】この処理群３１０によりＣＰＵ１１はＲＯ
Ｍ１２に対し、「０００００Ｈ」〜「０ＦＦＦＦＨ」の
物理アドレスすなわちユーザＲＯＭ領域の全アドレスに
アクセスを行い、すべてのユーザＲＯＭ領域のメモリセ
ルを活性化することができる。
Ｍ１２に対し、「０００００Ｈ」〜「０ＦＦＦＦＨ」の
物理アドレスすなわちユーザＲＯＭ領域の全アドレスに
アクセスを行い、すべてのユーザＲＯＭ領域のメモリセ
ルを活性化することができる。
【００６５】この時テストモード信号ＴＥＳＴは“１”
レベルであるので、ＲＯＭ１２の内部アドレスは図３
（ｂ）に示すとおりである。すなわち、アドレスＡ１６
は“０”→“１”にマルチプレクサ１３で反転されてい
るので、ＲＯＭ１２内部では「１００００Ｈ」〜「１Ｆ
ＦＦＦＨ」をアクセスすることになる。
レベルであるので、ＲＯＭ１２の内部アドレスは図３
（ｂ）に示すとおりである。すなわち、アドレスＡ１６
は“０”→“１”にマルチプレクサ１３で反転されてい
るので、ＲＯＭ１２内部では「１００００Ｈ」〜「１Ｆ
ＦＦＦＨ」をアクセスすることになる。
【００６６】なお、この処理群３１０は、テストＲＯＭ
の命令として、ＲＯＭ部の全領域のメモリセルにアクセ
スする転送命令を格納して実行してもよいし、「０００
００Ｈ」〜「０ＦＦＦＦＨ」番地の内容を順次汎用レジ
スタへ転送するようなブロック転送命令で置き換えても
同様の動作を行わせることができる。
の命令として、ＲＯＭ部の全領域のメモリセルにアクセ
スする転送命令を格納して実行してもよいし、「０００
００Ｈ」〜「０ＦＦＦＦＨ」番地の内容を順次汎用レジ
スタへ転送するようなブロック転送命令で置き換えても
同様の動作を行わせることができる。
【００６７】処理３０７では、ＲＯＭ１２以外の回路へ
のアクセス、例えばＲＡＭのリード／ライトや、内蔵す
るその他の周辺回路へのアクセス、他のＣＰＵ命令の実
行など、任意の命令を実行させ、再び処理群３１０へ戻
り、一連の処理を繰り返し実行する。処理の途中でリセ
ット信号ＲＥＳＥＴが“１”レベルとなった場合（処理
３０８）は、処理３０１から同様の処理を開始する。
のアクセス、例えばＲＡＭのリード／ライトや、内蔵す
るその他の周辺回路へのアクセス、他のＣＰＵ命令の実
行など、任意の命令を実行させ、再び処理群３１０へ戻
り、一連の処理を繰り返し実行する。処理の途中でリセ
ット信号ＲＥＳＥＴが“１”レベルとなった場合（処理
３０８）は、処理３０１から同様の処理を開始する。
【００６８】次に、第２の実施の形態のシングルチップ
マイコンの主要部をブロック図で示した図５を参照する
と、シングルチップマイコン１０ｂが図１に示した第１
の実施例のシングルチップマイコン１０ａと相違する点
は、ＲＯＭ１２のアドレスラッチ１５の入力として、内
部バス１６本のうちのアドレスＡ１６を選択して入力す
るマルチプレクサ１３に代えて、一方の入力端にテスト
モード信号ＴＥＳＴを入力し、他方の入力端にアドレス
Ａ１６を入力する排他的論理和回路１９を用いたことで
ある。その他の構成要素は第１の実施の形態と同一であ
るから、それぞれ同一の符号を付して構成の説明は省略
する。
マイコンの主要部をブロック図で示した図５を参照する
と、シングルチップマイコン１０ｂが図１に示した第１
の実施例のシングルチップマイコン１０ａと相違する点
は、ＲＯＭ１２のアドレスラッチ１５の入力として、内
部バス１６本のうちのアドレスＡ１６を選択して入力す
るマルチプレクサ１３に代えて、一方の入力端にテスト
モード信号ＴＥＳＴを入力し、他方の入力端にアドレス
Ａ１６を入力する排他的論理和回路１９を用いたことで
ある。その他の構成要素は第１の実施の形態と同一であ
るから、それぞれ同一の符号を付して構成の説明は省略
する。
【００６９】図２（ｂ）を参照すると排他的論理和回路
１９の出力は、テストモード信号ＴＥＳＴが“０”レベ
ルのときアドレスＡ１６と同相の値を示し、テストモー
ド信号ＴＥＳＴが“１”レベルのときアドレスＡ１６が
反転された値を示す。すなわち図２（ａ）のマルチプレ
クサ１３と同様な出力が得られる。
１９の出力は、テストモード信号ＴＥＳＴが“０”レベ
ルのときアドレスＡ１６と同相の値を示し、テストモー
ド信号ＴＥＳＴが“１”レベルのときアドレスＡ１６が
反転された値を示す。すなわち図２（ａ）のマルチプレ
クサ１３と同様な出力が得られる。
【００７０】よって図１に示したシングルチップマイコ
ン１０ａと全く同様に、通常動作モード時にはユーザＲ
ＯＭ領域が「０００００Ｈ」〜「０ＦＦＦＦＨ」、テス
トＲＯＭ領域が「１００００Ｈ」〜「１０７ＦＦＨ」と
なり、リセット信号ＲＥＳＥＴが“１”レベルの時にＣ
ＰＵ１１が出力するブートアドレス「０００００Ｈ」は
ユーザＲＯＭ領域の「０００００Ｈ」番地を参照し、こ
れに応じたユーザＲＯＭ命令コードが順次実行されてい
くことになる。
ン１０ａと全く同様に、通常動作モード時にはユーザＲ
ＯＭ領域が「０００００Ｈ」〜「０ＦＦＦＦＨ」、テス
トＲＯＭ領域が「１００００Ｈ」〜「１０７ＦＦＨ」と
なり、リセット信号ＲＥＳＥＴが“１”レベルの時にＣ
ＰＵ１１が出力するブートアドレス「０００００Ｈ」は
ユーザＲＯＭ領域の「０００００Ｈ」番地を参照し、こ
れに応じたユーザＲＯＭ命令コードが順次実行されてい
くことになる。
【００７１】テストモード時には、テスト端子２３に供
給されるテストモード信号ＴＥＳＴは“１”レベルで、
排他的論理和回路１９は常に内部バス１６上のアドレス
Ａ１６信号を反転してＲＯＭ１２のアドレスラッチ１５
へ供給する。内部バス１６上の他の信号アドレスＡ０〜
Ａ１５はそのままＲＯＭ１２のアドレスラッチ１５へ供
給される。
給されるテストモード信号ＴＥＳＴは“１”レベルで、
排他的論理和回路１９は常に内部バス１６上のアドレス
Ａ１６信号を反転してＲＯＭ１２のアドレスラッチ１５
へ供給する。内部バス１６上の他の信号アドレスＡ０〜
Ａ１５はそのままＲＯＭ１２のアドレスラッチ１５へ供
給される。
【００７２】したがって、内部バス１６上に現れるアド
レス値は、ＲＯＭ１２内部においては図３（ｂ）に示す
ように、テストＲＯＭ領域が「０００００Ｈ」〜「００
７ＦＦＨ」、ユーザＲＯＭ領域が「１００００Ｈ」〜
「１ＦＦＦＦＨ」となる。リセット信号ＲＥＳＥＴが
“１”レベルの時に、シングルチップマイコン１０ａは
ＣＰＵ１１が出力するブートアドレス「０００００Ｈ」
はテストＲＯＭ領域の「０００００Ｈ」番地を参照し、
これに応じたテストＲＯＭ命令コードが順次実行されて
いくことになり、第１の実施の形態同様にダイナミック
ＢＴスクリーニングを実施することができる。
レス値は、ＲＯＭ１２内部においては図３（ｂ）に示す
ように、テストＲＯＭ領域が「０００００Ｈ」〜「００
７ＦＦＨ」、ユーザＲＯＭ領域が「１００００Ｈ」〜
「１ＦＦＦＦＨ」となる。リセット信号ＲＥＳＥＴが
“１”レベルの時に、シングルチップマイコン１０ａは
ＣＰＵ１１が出力するブートアドレス「０００００Ｈ」
はテストＲＯＭ領域の「０００００Ｈ」番地を参照し、
これに応じたテストＲＯＭ命令コードが順次実行されて
いくことになり、第１の実施の形態同様にダイナミック
ＢＴスクリーニングを実施することができる。
【００７３】次に、第３の実施の形態のシングルチップ
マイコンの主要部をブロック図で示した図６を参照する
と、シングルチップマイコン１０ｃが図５に示した第２
の実施の形態のシングルチップマイコン１０ｂと相違す
る点は、テストモード信号ＴＥＳＴが“０”レベルでか
つ内部バス１６のうちのアドレスＡ１６が“１”レベル
の時、読み出し信号ＲＯＭＲＤが“１”レベルになって
も読み出しイネーブル信号線１６６上の信号ＲＯＭＲＥ
を“０”レベルのままとするＯＲ回路２０ａおよびＡＮ
Ｄ回路２０ｂからなる組み合せ回路を挿入し、読み出し
イネーブル信号ＲＯＭＲＥでＲＯＭ１２の出力を制御す
るようにしたことである。その他の構成要素は第２の実
施の形態と同一であるから、それぞれ同一の符号を付し
て構成の説明は省略する。
マイコンの主要部をブロック図で示した図６を参照する
と、シングルチップマイコン１０ｃが図５に示した第２
の実施の形態のシングルチップマイコン１０ｂと相違す
る点は、テストモード信号ＴＥＳＴが“０”レベルでか
つ内部バス１６のうちのアドレスＡ１６が“１”レベル
の時、読み出し信号ＲＯＭＲＤが“１”レベルになって
も読み出しイネーブル信号線１６６上の信号ＲＯＭＲＥ
を“０”レベルのままとするＯＲ回路２０ａおよびＡＮ
Ｄ回路２０ｂからなる組み合せ回路を挿入し、読み出し
イネーブル信号ＲＯＭＲＥでＲＯＭ１２の出力を制御す
るようにしたことである。その他の構成要素は第２の実
施の形態と同一であるから、それぞれ同一の符号を付し
て構成の説明は省略する。
【００７４】ダイナミックＢＴスクリーニング時には、
テストモード信号ＴＥＳＴは“１”レベルであるので、
本実施の形態のシングルチップマイコン１０ｃは、図１
および図５に示した実施の形態と全く同じ動作をする。
通常動作時には、テストモード信号ＴＥＳＴは“０”レ
ベルとなり、内部バス１６のうちアドレスＡ１６が
“０”レベルの場合は読み出し信号ＲＯＭＲＤと読み出
しイネーブル信号ＲＯＭＲＥは同じ値になり図１および
図５に示した実施の形態と何ら動作は変わらない。
テストモード信号ＴＥＳＴは“１”レベルであるので、
本実施の形態のシングルチップマイコン１０ｃは、図１
および図５に示した実施の形態と全く同じ動作をする。
通常動作時には、テストモード信号ＴＥＳＴは“０”レ
ベルとなり、内部バス１６のうちアドレスＡ１６が
“０”レベルの場合は読み出し信号ＲＯＭＲＤと読み出
しイネーブル信号ＲＯＭＲＥは同じ値になり図１および
図５に示した実施の形態と何ら動作は変わらない。
【００７５】通常動作時で内部バス１６のうちアドレス
Ａ１６が“１”レベルの場合は、読み出しイネーブル信
号ＲＯＭＲＥを生成する組み合せ回路の出力は、ＮＯＲ
回路２０ａの出力が“０”レベルとなるのでＡＮＤ回路
２０ｂは読み出し信号ＲＯＭＲＤの値によらず“０”レ
ベル固定となる。すなわちユーザが「１００００Ｈ」以
降の物理アドレス領域にアクセスしても読み出し信号Ｒ
ＯＭＲＤが非アクティブ状態に固定されるので、バスド
ライバの出力が禁止されテストＲＯＭ領域のデータがＲ
ＯＭ１２から内部バス１６へ出力されることはない。
Ａ１６が“１”レベルの場合は、読み出しイネーブル信
号ＲＯＭＲＥを生成する組み合せ回路の出力は、ＮＯＲ
回路２０ａの出力が“０”レベルとなるのでＡＮＤ回路
２０ｂは読み出し信号ＲＯＭＲＤの値によらず“０”レ
ベル固定となる。すなわちユーザが「１００００Ｈ」以
降の物理アドレス領域にアクセスしても読み出し信号Ｒ
ＯＭＲＤが非アクティブ状態に固定されるので、バスド
ライバの出力が禁止されテストＲＯＭ領域のデータがＲ
ＯＭ１２から内部バス１６へ出力されることはない。
【００７６】
【発明の効果】以上の説明から明らかな様に、従来例で
はダイナミックＢＴスクリーニング時にユーザＲＯＭ領
域へのアクセスが不可能であったが、本発明のシングル
チップマイコンにおいては、ＲＯＭ部に与えられる複数
ビットのアドレス信号のうち上位ビットに少なくとも１
ビットの冗長ビットが付加され、この１ビットを正転ま
たは反転させてＲＯＭ部に供給することによりユーザＲ
ＯＭおよびテストＲＯＭのいずれかを選択してテストす
るＲＯＭ選択手段を有するので、第１の効果として、ダ
イナミックＢＴスクリーニング時にもユーザＲＯＭ領域
にアクセスが可能となり、すべてのユーザＲＯＭ領域の
セルを活性化してスクリーニング効果をあげることがで
きるようになり、これにより製品の信頼性も向上する。
はダイナミックＢＴスクリーニング時にユーザＲＯＭ領
域へのアクセスが不可能であったが、本発明のシングル
チップマイコンにおいては、ＲＯＭ部に与えられる複数
ビットのアドレス信号のうち上位ビットに少なくとも１
ビットの冗長ビットが付加され、この１ビットを正転ま
たは反転させてＲＯＭ部に供給することによりユーザＲ
ＯＭおよびテストＲＯＭのいずれかを選択してテストす
るＲＯＭ選択手段を有するので、第１の効果として、ダ
イナミックＢＴスクリーニング時にもユーザＲＯＭ領域
にアクセスが可能となり、すべてのユーザＲＯＭ領域の
セルを活性化してスクリーニング効果をあげることがで
きるようになり、これにより製品の信頼性も向上する。
【００７７】また、第２の効果として、シングルチップ
マイコンがリセット解除後最初に参照するブートアドレ
スの生成を、ＢＴスクリーニング時のみテストＲＯＭメ
モリセルアレイのアドレス空間に変更してやる必要はな
く、ＣＰＵ内部のブートアドレス生成回路に本発明と同
様の効果を得るために必要となる多大な回路素子の追加
は不要で、素子数の低減、小型化を実現できる効果があ
る。
マイコンがリセット解除後最初に参照するブートアドレ
スの生成を、ＢＴスクリーニング時のみテストＲＯＭメ
モリセルアレイのアドレス空間に変更してやる必要はな
く、ＣＰＵ内部のブートアドレス生成回路に本発明と同
様の効果を得るために必要となる多大な回路素子の追加
は不要で、素子数の低減、小型化を実現できる効果があ
る。
【００７８】さらに、第３の効果として、他の従来例の
ごとくタイマのカウント値をＣＰＵの命令コードとして
与える必要はなく、テストＲＯＭ領域に格納された任意
の命令コードをＣＰＵに実行させることができるので、
あらゆる命令の組合せでＣＰＵを動作させることがで
き、複雑な命令の組合せでのみ動作するような回路の活
性化も実現することが出来き、この部分のスクリーニン
グ効果も向上し製品の信頼性も向上する。
ごとくタイマのカウント値をＣＰＵの命令コードとして
与える必要はなく、テストＲＯＭ領域に格納された任意
の命令コードをＣＰＵに実行させることができるので、
あらゆる命令の組合せでＣＰＵを動作させることがで
き、複雑な命令の組合せでのみ動作するような回路の活
性化も実現することが出来き、この部分のスクリーニン
グ効果も向上し製品の信頼性も向上する。
【００７９】さらにまた、第４の効果として、必ずしも
すべてのアクセス可能なアドレス値をカウントできるだ
けのビット長を持つタイマを内蔵する必要はなく、タイ
マを全く持たないシングルチップマイコンにおいても本
発明は有効で、素子数の低減、小型化を実現できる効果
がある。
すべてのアクセス可能なアドレス値をカウントできるだ
けのビット長を持つタイマを内蔵する必要はなく、タイ
マを全く持たないシングルチップマイコンにおいても本
発明は有効で、素子数の低減、小型化を実現できる効果
がある。
【図１】本発明の第１の実施の形態の示すシングルチッ
プマイコンの主要部のブロック図である。
プマイコンの主要部のブロック図である。
【図２】ＲＯＭ選択手段のマルチプレクサおよび排他的
論理和回路の動作真理値表を示す図である。
論理和回路の動作真理値表を示す図である。
【図３】（ａ）通常動作時におけるＲＯＭ内部でのアド
レスマップ図である。 （ｂ）ＢＴスクリーニング実施時におけるＲＯＭ内部で
のアドレスマップ図である。
レスマップ図である。 （ｂ）ＢＴスクリーニング実施時におけるＲＯＭ内部で
のアドレスマップ図である。
【図４】ＢＴスクリーニング実施時におけるシングルチ
ップマイコンの動作を示すフローチャートである。
ップマイコンの動作を示すフローチャートである。
【図５】本発明の第２の実施の形態を示すシングルチッ
プマイコンの主要部のブロック図である。
プマイコンの主要部のブロック図である。
【図６】本発明の第３の実施の形態を示すシングルチッ
プマイコンの主要部のブロック図である。
プマイコンの主要部のブロック図である。
【図７】従来のシングルチップマイコンのＲＯＭ部を示
すブロック図である。
すブロック図である。
【図８】従来の他のシングルチップマイコンの主要部の
ブロック図である。
ブロック図である。
１０ａ，１０ｂ，１０ｃ，１０ｄ シングルチップマ
イコン １１ ＣＰＵ １２ ＲＯＭ １３ ＲＡＭ １４ プログラムカウンタ １５，３１，４１ アドレスラッチ １６ 内部バス １７ ＲＯＭ１２および内部バス１６間を接続するバ
ス １８ ＣＰＵおよび内部バス１６間を接続するバス １９ 排他的論理和回路 ２０ａ，２０ｂ 組み合せ回路 ２１，２２，２３ 外部端子 ３２ アドレス線 ３３ テストＲＯＭＸ−デコーダ ３４ ユーザＲＯＭＸ−デコーダ ３５ Ｙ−デコーダ ３６ テストＲＯＭ ３７ ユーザＲＯＭ ３８ セレクタ ３９ センスアンプ ４０ バスドライバ ４２ ＲＡＭ ４３ 書き込み回路 ４４ 読み出し回路 ４５ タイマ ４６ ゲート ４７，４８ ＯＲ回路 ４９ ＡＮＤ回路 Ａ０〜Ａ１６ アドレス信号 ＲＥＳＥＴ リセット信号 ＣＬＫ クロック信号 ＴＥＳＴ テストモード信号 ＲＯＭＲＤ ＲＯＭリード信号 ＲＯＭＲＥ ＲＯＭリードイネーブル信号 ＡＬＥ アドレスラッチエネーブル信号 ＲＡＭＲＤ ＲＡＭ読み出し信号 ＲＡＭＷＥ ＲＡＭライトイネーブル信号 ＲＡＭＷＲ ＲＡＭライトリード信号 １６１〜１６８ 信号線
イコン １１ ＣＰＵ １２ ＲＯＭ １３ ＲＡＭ １４ プログラムカウンタ １５，３１，４１ アドレスラッチ １６ 内部バス １７ ＲＯＭ１２および内部バス１６間を接続するバ
ス １８ ＣＰＵおよび内部バス１６間を接続するバス １９ 排他的論理和回路 ２０ａ，２０ｂ 組み合せ回路 ２１，２２，２３ 外部端子 ３２ アドレス線 ３３ テストＲＯＭＸ−デコーダ ３４ ユーザＲＯＭＸ−デコーダ ３５ Ｙ−デコーダ ３６ テストＲＯＭ ３７ ユーザＲＯＭ ３８ セレクタ ３９ センスアンプ ４０ バスドライバ ４２ ＲＡＭ ４３ 書き込み回路 ４４ 読み出し回路 ４５ タイマ ４６ ゲート ４７，４８ ＯＲ回路 ４９ ＡＮＤ回路 Ａ０〜Ａ１６ アドレス信号 ＲＥＳＥＴ リセット信号 ＣＬＫ クロック信号 ＴＥＳＴ テストモード信号 ＲＯＭＲＤ ＲＯＭリード信号 ＲＯＭＲＥ ＲＯＭリードイネーブル信号 ＡＬＥ アドレスラッチエネーブル信号 ＲＡＭＲＤ ＲＡＭ読み出し信号 ＲＡＭＷＥ ＲＡＭライトイネーブル信号 ＲＡＭＷＲ ＲＡＭライトリード信号 １６１〜１６８ 信号線
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平４−142143（ＪＰ，Ａ) 特開 昭59−146350（ＪＰ，Ａ) 特開 平７−141219（ＪＰ，Ａ) 特開 平２−162434（ＪＰ，Ａ) 特開 平４−21138（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) G06F 11/22 - 11/26 G06F 15/78
Claims (10)
- 【請求項１】 ユーザの任意のプログラムコードが格納
されたユーザＲＯＭおよびチップ内の回路をテストする
ためのプログラムコードが格納されたテストＲＯＭから
なるＲＯＭ部を内蔵し、前記テストＲＯＭから読み出し
た命令によりチップ内の回路を活性化してバイアス・テ
ンパラチャースクリーニングテストにより初期不良を検
出するシングルチップマイクロコンピュータにおいて、
前記ＲＯＭ部に与えられる２進数の複数ビットのアドレ
ス信号のうち最上位ビットのＲＯＭ選択ビットを正転ま
たは反転させて前記ＲＯＭ部に供給することにより、テ
スト動作時に、前記テストＲＯＭ領域の物理アドレス空
間を指定して活性化し所定のテスト動作を実行するとと
もに、このテスト動作の一部にあらかじめ設定したユー
ザＲＯＭテスト動作により前記ユーザＲＯＭ領域の全物
理アドレス空間を順次指定することでこの指定されたＲ
ＯＭ領域のメモリセルも前記テストＲＯＭと併せて活性
化状態にするＲＯＭ選択手段を有することを特徴とする
シングルチップマイクロコンピュータ。 - 【請求項２】 前記ユーザＲＯＭテストは、前記テスト
ＲＯＭ動作の中で、少なくとも、プログラムカウンタ以
外の任意のカウント手段とそのカウント値に従い前記ユ
ーザＲＯＭ領域に格納されている全ユーザＲＯＭコード
が順次転送されて一時記憶される汎用レジスタとで行う
請求項１記載のシングルチップマイクロコンピュータ。 - 【請求項３】 ユーザの任意のプログラムコードが格納
されたユーザＲＯＭおよびチップ内の回路をテストする
ためのプログラムコードが格納されたテストＲＯＭから
なるＲＯＭ部を内蔵し、前記テストＲＯＭから読み出し
た命令によりチップ内の回路を活性化してバイアス・テ
ンパラチャースクリーニング法により初期不良を検出す
るシングルチップマイクロコンピュータであって、前記
ＲＯＭ部に与えられる２進数の複数ビットのアドレス信
号のうち最上位ビットの少なくとも１ビットをＲＯＭ選
択ビットにあらかじめ設定し、この１ビットを正転また
は反転させて前記ＲＯＭ部に供給することにより前記ユ
ーザＲＯＭ領域の物理アドレス空間および前記テストＲ
ＯＭ領域の物理アドレス空間のいずれかを選択してテス
トするＲＯＭ選択手段を有するシングルチップマイクロ
コンピュータにおいて、 前記ＲＯＭ選択手段は、前記ＲＯＭ選択ビットおよびそ
の反転信号を入力としそれぞれの反転信号を出力するマ
ルチプレクサからなることを特徴とするシングルチップ
マイクロコンピュータ。 - 【請求項４】 ユーザの任意のプログラムコードが格納
されたユーザＲＯＭおよびチップ内の回路をテストする
ためのプログラムコードが格納されたテストＲＯＭから
なるＲＯＭ部を内蔵し、前記テストＲＯＭから読み出し
た命令によりチップ内の回路を活性化してバイアス・テ
ンパラチャースクリーニング法により初期不良を検出す
るシングルチップマイクロコンピュータであって、前記
ＲＯＭ部に与えられる２進数の複数ビットのアドレス信
号のうち最上位ビットの少なくとも１ビットをＲＯＭ選
択ビットにあらかじめ設定し、この１ビットを正転また
は反転させて前記ＲＯＭ部に供給することにより前記ユ
ーザＲＯＭ領域の物理アドレス空間および前記テストＲ
ＯＭ領域の物理アドレス空間のいずれかを選択してテス
トするＲＯＭ選択手段を有するシングルチップマイクロ
コンピュータにおいて、 前記ＲＯＭ選択手段は、前記ＲＯＭ選択ビットおよび外
部から供給されるテストモード信号を入力し前記テスト
時に前記ＲＯＭ選択ビットの反転信号を出力する排他的
論理和回路からなることを特徴とするシングルチップマ
イクロコンピュータ。 - 【請求項５】 前記ＲＯＭ選択ビットがアクティブでか
つ前記テストモード信号がインアクティブの時、前記Ｒ
ＯＭ部からのデータ読み出し信号をマスクして前記テス
トＲＯＭの出力を許可しないテストＲＯＭ読み出しイネ
ーブル手段を有する請求項４記載のシングルチップマイ
クロコンピュータ。 - 【請求項６】 前記テストＲＯＭ読み出しイネーブル手
段は、前記テストモード信号および前記ＲＯＭ選択ビッ
トの反転信号が供給される論理和回路とその出力信号お
よび前記データ読み出し信号をが供給される論理積回路
の出力信号をバスドライバ手段の制御信号とする構成か
らなる請求項５記載のシングルチップマイクロコンピュ
ータ。 - 【請求項７】 ユーザの任意のプログラムコードが格納
されたユーザＲＯＭおよびチップ内の回路をテストする
ためのプログラムコードが格納されたテストＲＯＭから
なるＲＯＭ部を内蔵し、前記テストＲＯＭから読み出し
た命令によりチップ内の回路を活性化してバイアス・テ
ンパラチャースクリーニング法により初期不良を検出す
るシングルチップマイクロコンピュータであって、前記
ＲＯＭ部に与えられる２進数の複数ビットのアドレス信
号のうち最上位ビットの少なくとも１ビットをＲＯＭ選
択ビットにあらかじめ設定し、この１ビットを正転また
は反転させて前記ＲＯＭ部に供給することにより前記ユ
ーザＲＯＭ領域の物理アドレス空間および前記テストＲ
ＯＭ領域の物理アドレス空間のいずれかを選択してテス
トするＲＯＭ選択手段を有するシングルチップマイクロ
コンピュータにおいて、 前記テストＲＯＭの命令として、前記ＲＯＭ部の全領域
の前記メモリセルにアクセスする転送命令を格納したこ
とを特徴とするシングルチップマイクロコンピュータ。 - 【請求項８】 前記テストＲＯＭ内の転送命令としてブ
ロック転送命令を格納したことを特徴とする請求項７記
載のシングルチップマイクロコンピュータ。 - 【請求項９】 ユーザＲＯＭおよびテストＲＯＭからな
るＲＯＭ部を内蔵し、テストＲＯＭから読み出した命令
によりチップ内の回路を活性化してバイアス・テンパラ
チャースクリーニング法により初期不良を検出するシン
グルチップマイクロコンピュータのテスト方法におい
て、前記ＲＯＭ部に与えられる２進数の複数ビットのア
ドレス信号のうち最上位ビットの少なくとも１ビットを
ＲＯＭ選択ビットにあらかじめ設定し、この１ビットを
正転または反転させて前記ＲＯＭ部に供給することによ
り前記ユーザＲＯＭ領域の物理アドレス空間および前記
テストＲＯＭ領域の物理アドレス空間のいずれかを選択
してテストするＲＯＭ選択手段が用いられ、初期化信号
に応答してプログラムカウント手段がリセットされ、前
記テストＲＯＭが選択されるとき、このリセットされた
カウント値の指すアドレスへジャンプする第１の処理ス
テップと、前記プログラムカウンタを初期値にセットす
る第２の処理ステップと、このセットされたカウント値
の指すアドレスの内容をあらかじめ定めた所定の汎用レ
ジスタに転送する第３の処理ステップと、前記カウント
値をインクリメントする第４の処理ステップと、前記イ
ンクリメントされたカウンタ値が前記ＲＯＭ選択ビット
を除くアドレス値の最大値になったかを判断するととも
に前記最大値よりも小さければ前記第３の処理ステップ
へ戻る第５の処理ステップと、前記最大値よりも大きけ
れば、あらかじめ定めた所定の命令を実行し、実行後は
前記第２の処理ステップへ戻る第６の処理ステップとか
らなることを特徴とするシングルチップマイクロコンピ
ュータのテスト方法。 - 【請求項１０】 前記第２の処理ステップから前記第５
の処理ステップまでの処理が、前記カウント値の初期値
から前記最大値までの内容を順次所定の汎用レジスタへ
転送するブロック転送命令に置換えて前記テストを実行
する請求項９記載のシングルチップマイクロコンピュー
タのテスト方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP08167900A JP3093642B2 (ja) | 1996-06-27 | 1996-06-27 | シングルチップマイクロコンピュータおよびそのテスト方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP08167900A JP3093642B2 (ja) | 1996-06-27 | 1996-06-27 | シングルチップマイクロコンピュータおよびそのテスト方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1011316A JPH1011316A (ja) | 1998-01-16 |
| JP3093642B2 true JP3093642B2 (ja) | 2000-10-03 |
Family
ID=15858141
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP08167900A Expired - Fee Related JP3093642B2 (ja) | 1996-06-27 | 1996-06-27 | シングルチップマイクロコンピュータおよびそのテスト方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3093642B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3198997B2 (ja) | 1997-08-28 | 2001-08-13 | 日本電気株式会社 | マイクロコンピュータ及びそのバーンインテスト方法 |
| CN111538488B (zh) * | 2020-04-17 | 2023-05-02 | 荏原冷热系统（中国）有限公司 | 一种单片机驱动程序生成方法及装置 |
-
1996
- 1996-06-27 JP JP08167900A patent/JP3093642B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH1011316A (ja) | 1998-01-16 |
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