JPH1153338A - 半導体集積回路およびその半導体集積回路における外部バスモード選択方法 - Google Patents

Abstract

(57)【要約】 【課題】 半導体集積回路の開発期間が長くなるととも
に、開発コストが大きくなるなどの課題があった。ま
た、マイコンユーザー側で外部バスモードを変更するこ
とができないなどの課題があった。 【解決手段】 半導体集積回路のリセットベクタの読み
出し時に、内部ＲＯＭ９のバス方式設定用レジスタ２０
のビットラインに格納されている外部バスモードの設定
情報を読み出し、バスインタフェース装置に出力するこ
とにより、該半導体集積回路内に複数設定された外部バ
スモードのうち一つを選択する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、外部アドレス／
データバス方式から一つの外部バスモードを選択するこ
とができる半導体集積回路およびその半導体集積回路に
おける外部バスモード選択方法に関するものである。

【０００２】

【従来の技術】図１１は従来の半導体集積回路のＥＰＲ
ＯＭ部分を表す構成図、図１２は従来の半導体集積回路
のピン配置を示す構成図であり、半導体集積回路の外形
及び端子番号、端子の機能を表したものであり、端子番
号は四角枠の中に示された数字で、各々の端子番号に並
べて記述された文字が端子の機能である。同図の楕円中
に示された文字は、後述のＥＰＲＯＭ内蔵マイコンのＥ
ＰＲＯＭ動作モードにおける端子の機能を表したもので
ある。また、端子番号及び端子の機能は同一のものであ
る。図において、３０は半導体集積回路の範囲を示して
おり、この二点鎖線以内はシングルチップ上に形成され
ている。

【０００３】１は端子Ｐ０₀ 〜Ｐ１₇ 、Ｐ３₀ 及びリセ
ット端子ＲＥＳＥＴ￣が接続され、シングルチップ内の
内部アドレスバス５に接続される第一の端子機能切り替
え回路である。２は端子Ｐ２₀ 〜Ｐ２₇ 及びリセット端
子ＲＥＳＥＴ￣が接続され、シングルチップ内の内部デ
ータバス６に接続される第二の端子機能切り替え回路で
ある。３はＥＰＲＯＭ動作時のＶｐｐ端子となるＣＮＶ
ｓｓ端子、端子Ｐ５０、端子Ｐ５₁ 、端子Ｐ５₂ 、及び
リセット端子ＲＥＳＥＴ￣が接続され、トランスミッシ
ョンゲート１９を介して読み出し書き込み制御回路５０
２に接続される第三の端子機能切り替え回路である。

【０００４】１０は内部アドレスバス５とＹセレクタ５
０１が接続されるＹデコーダである。１１は内部アドレ
スバス５とＥＰＲＯＭ５００が接続されるＸデコーダで
ある。１２はスイッチ２７、２８を介して内部データバ
ス６、内部アドレスバス５に接続されるＣＰＵである。
１３はスイッチ２７、２８を介して内部データバス６、
内部アドレスバス５に接続され、またＲＥＳＥＴ￣の反
転信号Ｒ￣、及び内部制御信号１４に接続される割り込
み回路である。１９は信号Ｒ￣の“Ｈ”が入力された時
ＯＮとなるトランスミッションゲートである。２７、２
８は各々内部アドレスバス５、内部データバス６に接続
され、信号Ｒが“Ｈ”のときのみ導通するスイッチであ
る。

【０００５】５００は上記Ｙセレクタ５０１と、Ｘ方向
（ワード線方向）のデコーダであるＸデコーダ１１に接
続され、プログラムあるいはデータを書き込み、読み出
し可能なＥＰＲＯＭである。５０１は上記読み出し書き
込み制御回路５０２及びＹ方向（ビット線方向）のデコ
ーダであるＹデコーダ１０に接続され、ＥＰＲＯＭへの
データの入出力切り替え回路及びＥＰＲＯＭから読み出
したデータを増幅するＹセレクタである。５０２はトラ
ンスミッションゲート１９を介して第三の端子機能切り
替え回路３及び内部データバス６に接続され、読み出し
信号と書き込み信号を発生し、さらにＶｐｐ端子（ＣＮ
Ｖｓｓ端子）に与えられる高電圧をチップ内部へ供給す
る回路を内蔵した読み出し書き込み制御回路である。７
１６はリセット端子ＲＥＳＥＴ￣からの信号Ｒが入力さ
れ、信号Ｒ￣を出力するインバータである。

【０００６】次に動作について説明する。半導体集積回
路はＥＰＲＯＭ動作モードとマイコン動作モードの２つ
のモードを有する。ＥＰＲＯＭ動作モードは、内蔵ＥＰ
ＲＯＭへのプログラム書き込み時と書き込んだプログラ
ムの内容を読み出し、正しいかどうかをチェックするベ
リファイ時などに使用するモードである。一方、マイコ
ン動作モードは内蔵ＥＰＲＯＭに書き込まれたプログラ
ムをＣＰＵが順次読み出し実行する、いわゆる本来のマ
イコンとして動作するモードである。

【０００７】図１２において、リセット端子をＶｓｓに
落とすとＥＰＲＯＭ動作モードになり、端子機能切り替
え回路１〜３により端子の機能は楕円中に示された機能
に切り替わる。したがって、ＥＰＲＯＭ動作モードでは
端子Ｐ０₀ 〜Ｐ１₇ およびＰ３₀ はＥＰＲＯＭのアドレ
ス入力を行う。端子Ａ０〜Ａ１６として、端子Ｐ２₀〜
Ｐ２₇ はＥＰＲＯＭのデータ入出力を行う端子Ｄ０から
Ｄ７として、ＣＮＶｓｓ端子はＶｐｐ端子として、端子
Ｐ５₂ はチップイネーブル端子ＣＥ￣として、端子Ｐ５
₁ はアウトプットイネーブルＯＥ￣として、端子Ｐ５₀
はプログラム信号ＰＧＭ￣として各々機能する。

【０００８】このモードでの動作を以下に説明する。ま
ず、端子ＣＥ￣を“Ｌ”に落とすとアクセス可能状態と
なり、端子ＯＥ￣を“Ｈ”にし、Ｖｐｐ端子に１２．５
Ｖを与えた場合、内蔵ＥＰＲＯＭへのプログラム書き込
み状態となる。このとき、読み出し書き込み制御回路５
０２はＹデコーダ１０とＸデコーダ１１へＶｐｐ端子の
電位（１２．５Ｖ）を供給する。さらに端子Ａ０〜Ａ１
６にアドレス信号を入力するとＹデコーダ１０及びＸデ
コーダ１１がデコード信号を発生し、Ｘデコーダ１１の
デコード信号はＥＰＲＯＭ５００に送られＥＰＲＯＭ内
の書き込むワード線を選択し、Ｙデコーダ１０のデコー
ド信号はＹセレクタ５０１に送られる。

【０００９】また、端子Ｄ０〜Ｄ７へ書き込むデータを
与え、端子ＰＧＭを“Ｌ”にすると、このデータは内部
データバス６を通じて読み出し書き込み制御回路５０２
へと送られ、続いて書き込み信号（ＰＧＭ￣信号をもと
に生成される）と共にＹセレクタ５０１へ転送される。
このデータが上述の選択されたワードと、Ｙデコーダ１
０、Ｙセレクタ５０１で選択されたビットを基にＥＰＲ
ＯＭ５００内の指定されたセルに書き込まれる。次に、
読み出し動作では、端子ＯＥ￣を“Ｌ”レベルに落と
し、Ｖｐｐ端子を電源電位（Ｖｃｃ）にする。このとき
読み出し書き込み制御回路５０２は、Ｖｐｐ端子の電位
（Ｖｃｃ）をＹデコーダ１０とＸデコーダ１１に供給
し、読み出し信号を発生しＹセレクタ５０１に与える。
さらに、端子Ａ０〜Ａ１５にアドレス信号を入力すると
Ｙデコーダ１０及びＸデコーダ１１がデコード信号を発
生し、Ｘデコーダ１１のデコード信号はＥＰＲＯＭ５０
０に送られ、ＥＰＲＯＭ内の読み出すワードを選択す
る。

【００１０】さらにＹデコーダ１０のデコード信号はＹ
セレクタ５０１に送られＥＰＲＯＭ内の読み出すビット
を選択し、さらにＹセレクタ５０１はＥＰＲＯＭ５００
に読み出し信号を与える。この様にしてＥＰＲＯＭ内の
選択されたセルに書き込まれているデータを読み出し、
Ｙセレクタ５０１で増幅する。さらに、読み出し書き込
み制御回路５０２を通じて内部データバス６に送られ、
端子Ｄ０〜Ｄ７へデータが現れる。ベリファイ時は読み
出し動作とほぼ同一であるが、異なる点はＶｐｐ端子に
１２．５Ｖを与える点である。以上の動作は、無論、市
販のＥＰＲＯＭライタ等を利用して実行できる。リセッ
ト端子ＲＥＳＥＴ￣をＶｃｃにすると、マイコン動作モ
ードになり、端子Ｐ０₀ 〜Ｐ１₇ 、端子Ｐ２₀ 〜Ｐ２
₇ 、端子Ｐ３₀ 、端子Ｐ５₂ 、端子Ｐ５₁ 及び端子Ｐ５
₀ は入出力端子となる。

【００１１】次に、マイコン動作モードにおいて、マイ
コン外部に外部ＲＯＭ／ＲＡＭあるいはＡＳＩＣ等を接
続した場合、リセット解除後の外部パス方式（以下、単
に外部バスモードと称す）の切り替え方法について説明
する。外部にＲＯＭ，ＲＡＭ等のメモリやＡＳＩＣ等を
接続できるマイコン単体が有する外部バスモードは様々
である。通常、マイコンの外部バスモードは、仕様検討
時に各々の外部バスモードのもつメリット、デメリット
を考慮し、マイコンの使用目的に応じて一つのバス方式
に決定される。そこで、外部バスモードを実現する回路
を複数マイコン単体のハードウェアに作り込んでおけ
ば、マイコンの使用目的に応じた外部バスモードを容易
に選択できる。しかし、従来は、リセット解除後の外部
バスモードを実現する回路がマイコン単体に複数用意さ
れていても、ウエハプロセス工程、あるいはアセンブリ
工程で一つの外部バスモードを選択するものであったた
め、マイコンユーザー側で外部バスモードを自由に選択
する事はできなかった。

【００１２】ここでは、このような従来の外部バスモー
ド選択方法について説明する。図１３は半導体集積回
路、外部資源および外部バス回路の接続関係を示す構成
図であり、図において、５２０はマイコン本体であり、
ＣＰＵ１２、内蔵周辺装置１０２（タイマ，シリアルＩ
／Ｏ，Ａ−Ｄ変換器等）、内部ＲＡＭ１０５、内部ＲＯ
Ｍ５１０、バスＩ／Ｆ装置１０４、バスモード切り替え
回路５１１、ＲＥＳＥＴ￣端子４からのリセット割り込
み要求入力機能をもつ割り込み回路１３から構成され
る。内部アドレスバス５、マイコンの内部データバス
６、内部制御信号１４（以下、内部バスという）は、そ
れぞれバスＩ／Ｆ装置１０４を介して外部データバス，
外部アドレスバス、外部制御信号（以下、外部バスとい
う）に接続され、外部バス回路１０６を通して外部資源
１０７に接続される。この際、バスモード切り替え回路
５１１で生成された外部バスモード選択信号ＢＵＳＭＯ
ＤＥ（図中５１２）により、バスＩ／Ｆ装置１０４内部
に設けられた複数の外部バスモードを選択可能な回路か
ら一つの外部バスモードを選択することが可能である。

【００１３】次に動作について説明する。ＣＰＵ１２が
他の内部資源（内蔵周辺装置１０２、内部ＲＡＭ１０
５、内部ＲＯＭ５１０、バスＩ／Ｆ装置１０４、割り込
み回路１３）や外部資源１０７（外部ＲＯＭ／ＲＡＭ或
いはＡＳＩＣ）をアクセスする際、ＣＰＵ１２は、まず
内部アドレスバスにアドレスを出力し、読み出し書き込
み信号（マイコン動作モード時の内部制御信号の一つ）
を出力する。次に、上記アドレスは内部ＲＯＭ５１０、
内部ＲＡＭ１０５、内蔵周辺装置１０２、割り込み回路
１３へ伝達される他に、バスＩ／Ｆ装置１０４を介して
外部アドレスバスヘ出力され外部資源１０７へも伝わ
る。外部資源１０７にアクセスする際のバス方式はさま
ざまであるが、ここではアドレス出力とデータ入出力を
同一端子に割り付けて時分割で入出力する方法（バスマ
ルチプレックス）を例にとる。

【００１４】この外部資源１０７へのアクセス方法を外
部アドレス／データバスマルチプレクス方式（以下、外
部バスモードという）と称す。このためマイコン外部で
アドレスとデータを分離する必要があり、マイコンがア
ドレス出力期間に“Ｈ”となるＡＬＥ（アドレス・ラッ
チ・イネーブル）を出力し、この信号を用いてアドレス
をラッチさせることにより、アドレスを分離することが
行われる。一方、ＡＳＩＣの中には、その端子数を減ら
すため、アドレス／データのマルチプレクスバスとＡＬ
Ｅ信号をそのまま接続し、アドレスの上位ビットをチッ
プセレクト信号（ＣＳ￣）として使用するものもある。
このようなバス方式を想定した場合、外部バスモード
は、バスＩ／Ｆ装置１０４によって決定される。

【００１５】さらに、本従来例ではマイコンの外部バス
モードのうち代表的なもの二つを例にとり、一つを外部
バスモードＡ、もう一方を外部バスモードＢと称し、そ
れぞれの外部バスモードについて説明する。図１４は従
来の半導体集積回路において、メモリ拡張空間を６４Ｋ
バイト以内にした場合の外部バスモードＡを示した構成
図、図１５は図１４の外部バスモードＡのリード／ライ
トのバスタイミングを示すタイミングチャート、図１６
は従来の半導体集積回路において、メモリ拡張空間を６
４Ｋバイト以内にした場合の外部バスモードＢを示した
構成図、図１７は図１６の外部バスモードＢのリード／
ライトのバスタイミングを示すタイミングチャートであ
る。なお、外部バスモードＡおよび外部バスモードＢに
おいては、外部データバス幅８ピント、メモリ拡張空間
を６４Ｋバイト以内にした場合の、バスＩ／Ｆ装置１０
４、外部バス回路５９５及び外部資源１０７を接続した
ものである。

【００１６】図１４におけるバスＩ／Ｆ装置１０４は、
ポートＰ０とポートＰ１の端子を用いて１６ビットのア
ドレスバスＡ₁₅〜Ａ₀ （最大外部メモリ空間６４Ｋバイ
ト）を出力し、ポートＰ２の端子を用いて８ピント幅の
データバスＤ₇ 〜Ｄ₀ を入出力する。次に、バスＩ／Ｐ
装置１０４から出力された外部バスは、外部バス回路５
９５を介して、直接外部資源１０７に伝達される。従っ
て、この外部バスモードは、三つのポート端子を用いて
アドレスとデータのセパレートバスとし、そのためアド
レスをランチする回路は不要となるメリットがある。図
１６においてバスＩ／Ｆ装置１０４は、ポートＰ０の端
子を用いてアドレスバスＡ₁₅〜Ａ₈ を出力し、ポートＰ
１の端子を用いてアドレスバスＡ₇ 〜Ａ₀ とデータバス
Ｄ７〜Ｄ０を時分割で出力するアドレス／データマルチ
プレックス方式によりアドレス／データバスを出力す
る。したがって、用いるポート端子は二つでもよいとい
うメリットがあるが、アドレスとデータをマルチプレッ
クスするためアドレスＡ₇ 〜Ａ₀ をランチする回路５９
９が必要となる。

【００１７】図１８は従来の半導体集積回路において、
メモリ拡張空間を６４Ｋバイトを越える場合の外部バス
モードＡを示した構成図、図１９は図１８の外部バスモ
ードＡのリード／ライトのバスタイミングを示すタイミ
ングチャート、図２０は従来の半導体集積回路におい
て、メモリ拡張空間を６４Ｋバイトを越える場合の外部
バスモードＢを示した構成図、図２１は図２０の外部バ
スモードＢのリード／ライトのバスタイミングを示すタ
イミングチャートである。なお、外部バスモードＡおよ
び外部バスモードＢにおいては、外部データバス幅８ピ
ント、メモリ拡張空間を６４Ｋバイト以内にした場合
の、バスＩ／Ｆ装置１０４、外部バス回路５９５及び外
部資源１０７を接続したものである。

【００１８】図１８のバスＩ／Ｆ装置１０４は、ポート
Ｐ０とポートＰ１の端子を用いて１６ビットのアドレス
バスＡ₁₅〜Ａ₀ を出力し、ポートＰ２の端子を用いてア
ドレスバスＡ₂₃〜Ａ₁₈とデータバスＤ₇ 〜Ｄ₀ を時分割
で出力するアドレス／データマルチプレックス方式によ
りアドレス／データバスを形成する。したがって、三つ
のポート端子を用いて外部アドレス／データバスを形成
し、その際アドレスをラッチする回路６００が必要とな
る。一方、図２０のバスＩ／Ｆ装置１０４は、ポートＰ
１の端子を用いてアドレスバスＡ₇ 〜Ａ₀ とデータバス
Ｄ₇ 〜Ｄ₀ を時分割で出力するアドレス／データマルチ
プレックス方式によりアドレス／データバスを形成す
る。ポートＰ２₀ の端子は６４Ｋバイトを越えるメモリ
領域をその使用アドレス空間に応じて、ポートＰ２端子
から順にＡ₁₆、Ａ₁₇というふうに増やしていけばよい。

【００１９】つまり、Ｐ２₀ 〜Ｐ２_n+1 端子に割り当て
られるＡ₁₆〜Ａ_16+n（ｎ＝０〜７）がアドレスバスの上
位となる。これは、ワンチップマイコンの場合、実使用
上１６Ｍバイトもの大きな外部拡張メモリ空間を要求さ
れないため可能となる。このようにアドレスバスの本数
が減らせるのはポートＰ２の端子がアドレスバスの上位
のみで構成されていることによるものである。図１８の
外部バスモードＡの場合は、アドレスバスの上位がデー
タバスとマルチプレックスされているためバスを減らす
ことができない。

【００２０】以上のバス方式のメリットとデメリットを
まとめると、外部データバス幅８ピント時、メモリ拡張
空間が６４Ｋバイト以内であれば、外部バスモードＡで
は外部にアドレスランチ回路が不要となりマイコン外部
の回路が少なくてすむのに対し、外部バスモードＢで
は、いかなるメモリ拡張空間においても外部にアドレス
ランチ回路が必要となる。しかし、外部バスモードＢで
はメモリ拡張空間が６４Ｋバイト以内であればアドレス
／データバスは１６本でよく、また、メモリ拡張空間が
６４Ｋバイトを越える場合においても必要なメモリ拡張
空間に応じて上位アドレスバスを減らすことができるの
に対し、外部バスモードＡはいかなるメモリ拡張空間に
おいてもアドレス／データバスは２４本必要である。

【００２１】ポートＰ０、Ｐ１、Ｐ２端子はアドレス／
データバスとして、或いはその他のポート端子でもメモ
リ拡張に付随した制御機能端子（Ｒ／Ｗ￣信号等）とし
て機能変化するので、本来の入出力ポートとしての機能
は失われる。外部バスモードＡでは、外部バスモードＢ
と比べて入出力ポートが減ることになり多くのポートを
使用するアプリケーションではその使用が困難になる。
また、マイコン外部に接続される専用ＩＣ（専用ＩＣ内
部にアドレスランチ回路をもつ）は外部バスモードＢに
対応したものが多く、外部バスモードＡでは直接接続で
きない。このような外部バスモードＡ、及び外部バスモ
ードＢを実現する回路はバスＩ／Ｆ装置１０４内に作り
込まれており、図１３に示すバスモード切り替え回路５
１１（後述する）で生成されるＢＵＳＭＯＤＥ信号５１
２によって外部バスモードを切り替える。

【００２２】図２２は従来の半導体集積回路における外
部バスモード切り替え可能なバスＩ／Ｆ装置の機能を示
す構成図であり、図において、５３３は内部バス５３０
を外部バスモードＡ（図中５３１）に変換する回路、５
３４は内部バス５３０を外部バスモードＢ（図中５３
２）に変換する回路、５２１はＢＵＳＭＯＤＥ信号５１
２により内部バス５３０を外部バスモードＡ（図中５３
１）に変換する回路と内部バス５３０を外部バスモード
Ｂ（図中５３２）に変換する回路のどちらか一方に切り
替えるスイッチである。従来は、このＢＵＳＭＯＤＥ信
号をアセンブリ工程あるいはウエハプロセス工程で設定
し、マイコン用途に応じてそれぞれのバス方式のメリッ
トを出せるようにしていた。

【００２３】図２３は従来のアセンブリ工程でのバス方
式設定を示す構成図、図２４は従来のアセンブリ工程で
の他のバス方式設定を示す構成図であり、それぞれＢＵ
ＳＭＯＤＥ信号を“Ｈ”、“Ｌ”に設定することを示す
図である。図２３において、５６２はバスモード切り替
え回路（図１３の５１１に相当）であり、レベル設定回
路５５９は信号線５５６が“Ｌ”のときＢＵＳＭＯＤＥ
信号５１２を“Ｌ”、信号線５５８を“Ｈ”（プルアッ
プトランジスタ５５７をＯＦＦ）にし、信号線５５６が
“Ｈ”またはフローティングのときＢＵＳＭＯＤＥ信号
５１２を“Ｈ”、信号線５５８を“Ｌ”（プルアップト
ランジスタ５５７をＯＮ）にする。したがって、リード
フレームＶｓｓ端子５５１とバスモード設定端子５５４
はワイヤリングされない状態であるため、ＢＵＳＭＯＤ
Ｅ信号５１２は“Ｈ”となる。

【００２４】図２４においては、リードフレームＶｓｓ
端子５５１とバスモード設定端子５５４はワイヤリング
されるため、ＢＵＳＭＯＤＥ信号５１２は“Ｌ”とな
る。図２５はウエハプロセス工程でのＢＵＳＭＯＤＥ信
号設定例を示す構成図であり、図において、５７１はバ
スモード切り替え回路（図１３の５１１に相当）で、ア
ルミ工程で切り替えるためのスイッチ５７０によりＢＵ
ＳＭＯＤＥ信号５１２を設定する。

【００２５】

【発明が解決しようとする課題】従来の半導体集積回路
およびその半導体集積回路における外部バスモード選択
方法は以上のように構成されているので、リセット解除
後の外部バスモードをアセンブリ工程あるいはウエハプ
ロセス工程で作り込む必要があり、外部バスモード毎に
品種あるいはチップが異なっていた。そのため、半導体
集積回路の開発期間が長くなるとともに、開発コストが
大きくなるなどの課題があった。また、マイコンユーザ
ー側で外部バスモードを変更することができないなどの
課題があった。

【００２６】この発明は上記のような課題を解決するた
めになされたもので、同一チップでリセット後の外部バ
スモードを選択することにより、複数種類の外部バスモ
ードを１チップに集約でき、半導体集積回路の開発期間
を短くし、開発コストを削減することができる半導体集
積回路およびその半導体集積回路における外部バスモー
ド選択方法を得ることを目的とする。

【００２７】また、この発明は、客先で自由に外部バス
モードを設定することができる半導体集積回路およびそ
の半導体集積回路における外部バスモード選択方法を得
ることを目的とする。

【００２８】

【課題を解決するための手段】請求項１記載の発明に係
る半導体集積回路は、半導体集積回路のリセットベクタ
の読み出し時に、不揮発性メモリに格納されている外部
バスモードの設定情報を読み出し、バスインタフェース
装置に出力する外部バスモード設定手段とを備え、該半
導体集積回路内に複数設定された外部バスモードのうち
一つを選択するようにしたものである。

【００２９】請求項２記載の発明に係る半導体集積回路
の外部バスモード設定手段は、半導体集積回路のリセッ
トベクタの読み出し時に、読み出し書き込み制御回路に
よって不揮発性メモリから出力された外部バスモードの
設定情報をバス方式設定用レジスタに格納し、その後外
部バスモードの設定情報をバスモード設定データとして
出力し、この読み出し書き込み制御回路からのバスモー
ド設定データを入力すると、バスモード設定レジスタに
よって外部バスモード選択信号を生成し、バスインタフ
ェース装置に出力するようにしたものである。

【００３０】請求項３記載の発明に係る半導体集積回路
は、リセット信号を入力したときに半導体集積回路をリ
セットした後、内部処理シーケンス期間中に、読み出し
書き込み制御回路によって外部バスモードの設定情報を
バス方式設定用レジスタに格納した後、バスモード設定
データとして出力し、外部バスモード選択信号を生成し
た後、不揮発性メモリ内のリセットベクトル番地に設定
された番地からプログラムを実行するようにしたもので
ある。

【００３１】請求項４記載の発明に係る半導体集積回路
は、半導体集積回路のリセット中に、不揮発性メモリに
格納されている外部バスモードの設定情報を読み出し、
バスインタフェース装置に出力するようにしたものであ
る。

【００３２】請求項５記載の発明に係る半導体集積回路
の不揮発性メモリは、シリアル入出力機能を有するよう
にしたものである。

【００３３】請求項６記載の発明に係る半導体集積回路
は、ウエハプロセスのチャネルカットＲＯＭ工程におい
て、バスモード選択回路によって外部バスモードの設定
情報を決定し、該半導体集積回路内に複数設定された外
部バスモードのうち一つを選択するようにしたものであ
る。

【００３４】請求項７記載の発明に係る半導体集積回路
における外部バスモード選択方法は、該半導体集積回路
のリセットベクタの読み出し時に、不揮発性メモリのバ
ス方式設定用レジスタのビットラインに格納されている
外部バスモードの設定情報を読み出し、バスインタフェ
ース装置に出力することにより、該半導体集積回路内に
複数設定された外部バスモードのうち一つを選択するよ
うにしたものである。

【００３５】

【発明の実施の形態】以下、この発明の実施の一形態を
説明する。 実施の形態１．図１はこの発明の実施の形態１による半
導体集積回路のＥＰＲＯＭ部分を示す構成図、図２はこ
の発明の実施の形態１による半導体集積回路のピン配置
を示す構成図、図３はこの発明の実施の形態１による半
導体集積回路のバス方式設定レジスタの回路図である。
図において、半導体集積回路の外形及び端子番号、端子
の機能を表したものであり、端子番号は四角枠の中に示
された数字で、各々の端子番号に並べて記述された文字
が端子の機能である。図２の楕円中に示された文字は、
後述のＥＰＲＯＭ内蔵マイコンのＥＰＲＯＭ動作モード
における端子の機能を表したものである。端子番号及び
端子の機能は同一のものである。３０は半導体集積回路
の範囲を示しており、この二点鎖線以内はシングルチッ
プ上に形成されている。

【００３６】１は端子Ｐ０₀ 〜Ｐ１₇ 、Ｐ３₀ 及びリセ
ット端子ＲＥＳＥＴ￣が接続され、シングルチップ内の
内部アドレスバス５に接続される第一の端子機能切り替
え回路である。２は端子Ｐ２₀ 〜Ｐ２₇ 及びリセット端
子ＲＥＳＥＴ￣が接続され、シングルチップ内の内部デ
ータバス６に接続される第二の端子機能切り替え回路で
ある。３はＥＰＲＯＭ動作時のＶｐｐ端子となるＣＮＶ
ｓｓ端子、端子Ｐ５₀、端子Ｐ５₁ 、端子Ｐ５₂ 及びリ
セット端子ＲＥＳＥＴ￣が接続され、トランスミッショ
ンゲート１９を介して読み出し書き込み制御回路（外部
バスモード設定手段）７に接続される第三の端子機能切
り替え回路である。

【００３７】１０は内部アドレスバス５とＹセレクタ８
が接続されるＹデコーダである。１１は内部アドレスバ
ス５と内部ＲＯＭ９が接続されるＸデコーダである。１
２はスイッチ２７、２８を介して内部データバス６、内
部アドレスバス５に接続されるＣＰＵである。１３はス
イッチ２７、２８を介して内部データバス６、内部アド
レスバス５に接続され、またＲＥＳＥＴ￣の反転信号Ｒ
￣及び内部制御信号１４に接続される割り込み回路であ
る。１９は信号Ｒ￣の“Ｈ”が入力された時ＯＮとなる
トランスミッションゲートである。２７、２８は各々内
部アドレスバス５、内部データバス６に接続され、信号
Ｒが“Ｈ”のときのみ導通するスイッチである。

【００３８】１８は端子Ｐ割及び３３リセット端子ＲＥ
ＳＥＴ￣が接続され、シングルチップ内のＤＢＵＳＭＯ
ＤＥ信号１７に接続される端子機能切り替え回路であ
る。７は図１１の読み出し書き込み制御回路５０２に１
ビット分（図中２０）のバス方式設定用レジスタ２０を
追加した読み出し書き込み制御回路であり、バス方式設
定用レジスタ２０はバスモード設定データ１７に接続さ
れる。８は図１１のＹセレクタ５０１に１ビット分（図
中２１）のバス方式設定用レジスタのＹセレクタを追加
したものである。９は図１１のＥＰＲＯＭ５００に１ビ
ット分（図中２０）のバス方式設定用レジスタのビット
ラインを追加した内部ＲＯＭ（不揮発生メモリ）であ
る。１６はバスモード設定データを介して端子機能切り
替え回路１８及び読み出し書き込み制御回路７に接続さ
れ、バスモード信号を出力するバスモード設定レジスタ
（外部バスモード設定手段）である。このバスモード設
定レジスタ１６は図３に示すレジスタの構成になってい
る。

【００３９】次に動作について説明する。図１におい
て、ＥＰＲＯＭ動作モード時の基本的なプログラムデー
タの読み出し書き込み動作は、図１１の従来のものと同
様であるが、図１１と異なる点はバスモード設定用メモ
リビット２６の読み出し書き込み機能が追加されたこと
である。以下、その追加機能を説明する。

【００４０】図１において、リセット端子をＶｓｓに落
とすとＥＰＲＯＭ動作モードになり、端子機能切り替え
回路１８により端子の機能は楕円中に示された入力機能
に切り替わる。したがって、ＥＰＲＯＭ動作モードでは
端子Ｐ３３はＤＢＵＳ入力として機能する。端子ＣＥ￣
を“Ｌ”に落とすとＥＰＲＯＭヘアクセス可能状態とな
り、端子ＯＥ￣を“Ｈ”にし、Ｖｐｐ端子に１２．５Ｖ
を与えた場合、内蔵ＥＰＲＯＭへのプログラム書き込み
状態となる。

【００４１】このとき、読み出し書き込み制御回路７
は、Ｙデコーダ１０とＸデコーダ１１へＶｐｐ端子の電
位（１２．５Ｖ）を供給する。さらに端子ＤＢＵＳに外
部バスモード設定データを入力するとＹデコーダ１０及
びＸデコーダ１１がデコード信号を発生し、Ｘデコーダ
１１のデコード信号は内部ＲＯＭ９に送られＥＰＲＯＭ
内の書き込むワード線を選択し、Ｙデコーダ１０のデコ
ード信号はＹセレクタ８に送られる。また、端子ＤＢＵ
Ｓへ書き込むデータを与え端子ＰＧＭ￣を“Ｌ”にする
と、このデータはバスモード設定データ１７を通じて読
み出し書き込み制御回路７へと送られ、続いて書き込み
信号（ＰＧＭ￣信号をもとに生成される）と共にＹセレ
クタレジスタ２３へ転送される。このデータが上述の選
択されたワードと、Ｙデコーダ１０、Ｙセレクタレジス
タ２３で選択されたビットを基にＥＰＲＯＭ内の指定さ
れたセル（図中２０中）に書き込まれる。

【００４２】次に、読み出し動作では、端子ＯＥ￣を
“Ｌ”レベルに落とし、Ｖｐｐ端子を電源電位（Ｖｃ
ｃ）にする。このとき読み出し書き込み制御回路７はＶ
ｐｐ端子の電位（Ｖｃｃ）をＹデコーダ１０とＸデコー
ダ１１に供給し、読み出し信号を発生しＹセレクタレジ
スタ２３に与える。さらに、端子Ａ０〜Ａ１６にアドレ
ス信号を入力するとＹデコーダ１０及びＸデコーダ１１
がデコード信号を発生し、Ｘデコーダ１１のデコード信
号は内部ＲＯＭ９に送られ、内部ＲＯＭ９内の読み出す
ワードを選択し、さらにＹデコーダ１０のデコード信号
はＹセレクタレジスタ２３に送られＥＰＲＯＭ内の読み
出すビットを選択する。

【００４３】次に、Ｙセレクタレジスタ２３はバスモー
ド設定用メモリビット２６に読み出し信号を与える。こ
の様にしてＥＰＲＯＭ内の選択されたセルの書き込まれ
ているデータを読み出し、Ｙセレクタレジスタ２３で増
幅する。そして、読み出し書き込み制御回路７を通じて
バスモード設定データ１７に送られる。ベリファイ時は
読み出し動作とほぼ同一であるが、異なる点はＶｐｐ端
子に１２．５Ｖを与える点である。リセット端子ＲＥＳ
ＥＴ￣をＶｃｃにすると、マイコン動作モードになり、
端子Ｐ３₀ は入出力端子となる。

【００４４】図４は図１のバス方式選択ビットのレイア
ウトパターンの配置を示す構成図であり、図において、
点線で囲った部分（図中８０）が、本発明によって追加
されたメモリブロックで、既存のメモリブロックの端に
繰り返しレイアウトパターンを拡張する方法で容易に実
現できる。８５はバス方式選択メモリビット用読み出し
書き込み制御回路であり、バスモード設定データ１７に
接続される。８４はバス方式選択メモリビット用Ｙセレ
クタ、８２はバス方式選択メモリビット用ビットライ
ン、８３はリセットベクタ読み出し時に選択されるワー
ドラインで、既存のメモリブロックのワードラインと共
用できる。

【００４５】本願発明の目的とするところは、マイコン
動作モードにおいて上述のバスモード設定メモリビット
に設定された内容により、リセット解除後の外部バスモ
ードを設定すること、ＥＰＲＯＭモード時のバスモード
設定メモリビットの読み出し書き込み方法、及びこれら
のレイアウトバターンでの実現方法にある。なお、ＥＰ
ＲＯＭモード時のバスモード設定メモリビットの読み出
し書き込み方法、及びレイアウトパターンでの実現方法
は前述したとおりである。

【００４６】以下、マイコン動作モードにおける上述の
バスモード設定メモリビットに設定された内容により、
リセット解除後の外部バスモードを設定する方法につい
て述べる。まず、マイコン動作モード時のリセットベク
タ読み出し時に、外部バスモードを設定する方法につい
て説明する。図５はこの発明の実施の形態１による半導
体集積回路のハードウェアリセットタイミングの一例を
示すタイミングチャート、図６はこの発明の実施の形態
１による半導体集積回路のリセット後の内部処理シーケ
ンスの動作を示すタイミングチャートである。

【００４７】まず、リセット端子ＲＥＳＥＴ￣に“Ｌ”
レベルを印加すると、マイコンはハードウェアリセット
される。その際のハードウェアリセットのタイミング例
を図５に示す。図５において、５０でＲＥＳＥＴ￣が
“Ｌ”に落ちた後、マイコンは数十ｎｓ以内の期間に全
端子を初期化する（期間５１は通常２μｓ以上）。また
ＲＥＳＥＴのレベルが、“Ｌ”の期間及び“Ｌ”から
“Ｈ”になった後、内部クロックの４〜５サイクルの期
間５２でＣＰＵ及びＳＦＲ（内蔵周辺装置に関する設定
を行うレジスタ）を初期化する。その後、期間５４で図
６に示すリセット後の内部処理シーケンス（後述する）
を行う。そして、ＥＰＲＯＭ内のリセットベクトル番地
（ＦＦＦＥ１６、ＦＦＦＦ１６番地）に設定された番地
からプログラムを実行する。

【００４８】次に、リセット後の内部処理シーケンス
を、図７に示すＣＰＵと割り込み回路のブロック図を用
いて説明する。図７はこの発明の実施の形態１による半
導体集積回路のＣＰＵと割り込み回路とを示す構成図で
あり、図において、１２はＯＲ１２１と内部アドレスバ
ス５と内部データバス６に接続されるＣＰＵ、１３は内
部アドレスバス５と内部データバス６とＩＲＱを通して
ＣＰＵと接続される割り込みブロックである。割り込み
ブロック内は簡単のためリセットのみの割り込み要求に
関するブロック図のみを示した（他の割り込み要求に関
するブロック図は省略した）。

【００４９】１２０はリセット端子ＲＥＳＥＴ￣の反転
信号Ｒ￣と、割り込み内部バス１４３と、ＯＲ１２１に
接続されるリセット割り込み制御回路である。１２２は
ＣＰＵ１２に対して割り込み要求を行った最大の優先順
位をもつ割り込み要因が何であるかを検索する割り込み
優先順位判定回路で、ＯＲ１２１に接続される。１２５
は“００００００１６番地”をデコードするアドレスデ
コーダ、１２６はアドレスデコーダ１２５のデコード信
号ＩＰＬＲ（図中１４１）により割り込み内部バスの内
容を内部データバスに出力するバッファである。

【００５０】次に動作について説明する。リセット端子
に“Ｌ”が入力されるとＲ￣が“Ｈ”となりリセット割
り込み制御回路１２０にリセットの割り込み要求が入り
信号１２８が“Ｈ”となる。この時、割り込み優先順位
判定回路の出力１３１によらずＯＲ１２１の出力は
“Ｈ”となりＣＰＵ１２への割り込み要求信号ＩＲＱが
“Ｈ”となる。次に、リセット割り込み制御回路１２０
は、リセットベクトル番地の下位８ビット“ＦＥ１６”
（リセットベクトル番地はＦＦＰＥ１６番地）とその要
因の優先レベルの値を割り込み内部バス１４３に出力す
る。一方、ＩＲＱ＝“Ｈ”を受け取ったＣＰＵ１２はリ
セット後の内部処理シーケンスに移る。内部処理シーケ
ンスでは、ＣＰＵ１２は最初に“００００００１６番
地”をリードする。次に、”００００００１６番地”が
リードされると、バッファ１２６がＯＮして、割り込み
内部バスに出力されているリセットベクタの下位８ビッ
トと優先レベル（ＩＰＬ）が読み出されＣＰＵへ送られ
る。リセット後の内部処理シーケンスの動作のタイミン
グ図を図６に示す。

【００５１】次に、リセット後の内部処理シーケンス期
間のリセットベクタ読み出し時にバス方式設定用レジス
タの内容をバスモード設定レジスタに設定する方法につ
いて説明する。図８はこの発明の実施の形態１による半
導体集積回路のマイコン動作モード時の、マイコンと外
部資源と外部バス回路の接続関係を示す構成図であり、
図において、図１３と異なる点は内部ＲＯＭ１０５、バ
スモード切り替え回路５１１がバスモード設定レジスタ
に置き代わった点、及びその接続である。図７におい
て、９は図１の内部ＲＯＭ、１６は図１のバスモード設
定レジスタである。バスモード設定レジスタ１６で生成
された外部バスモード選択信号（図中１５）により、バ
スＩ／Ｆ装置１０４内部に設けられた複数の外部バスモ
ードが選択可能な回路から一つの外部バスモードを選択
することができる。

【００５２】次に動作を説明する。まず、ＣＰＵ１２が
上記のＥＰＲＯＭモード時に書き込まれたバスモード設
定メモリビット２６を読み出す際、ＣＰＵ１２は、まず
内部アドレスバスにリセットベクタのアドレスを出力
し、読み出し信号を出力する。そして、バス方式メモリ
ビットの内容読み出しを、図１３に示す内部処理シーケ
ンスのリセットベクタ読み出し時（図中６３）に行う。
読み出し動作は従来のＲＯＭと同様である。

【００５３】図４において、ワードライン８３をプログ
ラム用メモリビットと兼用させているため、リセットベ
クタ“ＰＰＦＥ１６、ＰＰＦＰ１６”番地読み出し時に
は、ＥＰＲＯＭから内部データバスへＤＢ０〜ＤＢ１５
が出力される。それと同時にバス方式設定用レジスタの
内容は、バスモード設定データ１７へ出力される。した
がって、図８においてバスモード設定データ１７がバス
モード設定レジスタ１６に設定され、外部バスモード選
択信号１５によってバスＩ／Ｆ装置内の外部バスモード
を選択する。

【００５４】以上のように、この実施の形態１によれ
ば、用途に応じて各バス方式の効果を図ることができ、
バス方式の切り替えを容易化するとともに、Ｓ／Ｗ開発
ツール等の低コスト化を図ることができるとともに、マ
イコンユーザーが自由に外部バスモードを設定できる効
果が得られる。

【００５５】また、フラッシュメモリによる設定にすれ
ば、基板実装状態で外部バスモードを設定できるととも
に、外部バスモードを選択するのにアセンブリ工程、ウ
エハプロセス工程で設定する必要がなく、従って品種が
同一、かつチップが同じとなるため、数品種を１チップ
に集約でき、これにより、マイコンの開発期間の短縮、
及び開発コスト削減が図ることができる効果が得られ
る。

【００５６】実施の形態２．図９はこの発明の実施の形
態２による半導体集積回路においてＩＰＬ読み出し時に
バス方式設定用レジスタ読み出しに関わるメモリブロッ
クを示す構成図である。図において、実施の形態１と同
一の符号については同一または相当部分を示すので説明
を省略する。２０、２３、２６はそれぞれ、バスモード
設定用メモリビット専用の読み出し書き込み制御回路、
Ｙセレクタ、メモリセルである。

【００５７】次に動作について説明する。本願発明は、
実施の形態１の読み出し動作を図６のＩＰＬ読み出し時
に行うものであり、従来ＲＯＭ読み出し動作と異なる点
は、バッファ２７の読み出し制御信号を図７のＩＰＬＲ
としたことと、センスアンプ制御信号をＩＰＬ読み出し
時に生成される、ＲＰ￣にしたことである。

【００５８】以上のように、この実施の形態２によれ
ば、用途に応じて各バス方式の効果を図ることができ、
バス方式の切り替えを容易化するとともに、Ｓ／Ｗ開発
ツール等の低コスト化を図ることができるとともに、マ
イコンユーザーが自由に外部バスモードを設定できる効
果が得られる。

【００５９】また、外部バスモードを選択するのにアセ
ンブリ工程、ウエハプロセス工程で設定する必要がな
く、従って品種が同一、かつチップが同じとなるため、
数品種を１チップに集約でき、これにより、マイコンの
開発期間の短縮、及び開発コスト削減が図ることができ
る効果が得られる。

【００６０】実施の形態３．この発明の実施の形態３で
は、マイコン動作モードにおいて、バスモード設定ビッ
ト読み出し動作をリセット解除前のＲＥＳＥＴ￣＝
“Ｌ”期間中に行うものである。つまり、ＥＰＲＯＭモ
ード時と同様の読み出し方法となる。なお、ＥＰＲＯＭ
モード時、ＣＮＶｓｓ端子（Ｖｐｐ端子）はＶｃｃにし
て読み出すが、Ｖｓｓでも読み出せる。この場合のマイ
コンモード時ＥＰＲＯＭモード時の読み出し端子条件は
Ｐ５２／ＣＥ￣＝“Ｌ”、Ｐ５１／ＯＥ￣＝“Ｌ”であ
るため、マイコンモードで使用する場合、あらかじめＰ
５２とＰ５１をマイコン外部でＶｓｓに落としておく必
要がある。なお、読み出し方法は上記で示している。

【００６１】以上のように、この実施の形態３によれ
ば、用途に応じて各バス方式の効果を図ることができ、
バス方式の切り替えを容易化するとともに、Ｓ／Ｗ開発
ツール等の低コスト化を図ることができるとともに、マ
イコンユーザーが自由に外部バスモードを設定できる効
果が得られる。

【００６２】また、外部バスモードを選択するのにアセ
ンブリ工程、ウエハプロセス工程で設定する必要がな
く、従って品種が同一、かつチップが同じとなるため、
数品種を１チップに集約でき、これにより、マイコンの
開発期間の短縮及び開発コスト削減が図ることができる
効果が得られる。

【００６３】実施の形態４．この発明の実施の形態４で
は、実施の形態１、実施の形態２および実施の形態３の
マイコン内のＥＰＲＯＭをフラッシュメモリで置き代
え、電気的に消去／書き込み機能を備えさせた。このこ
とにより、シリアル書き込み機能や、ＣＰＵ書き込み機
能等により基板実装状態でバス方式を切り替えることが
できる。

【００６４】以上のように、この実施の形態４によれ
ば、用途に応じて各バス方式の効果を図ることができ、
バス方式の切り替えを容易化するとともに、Ｓ／Ｗ開発
ツール等の低コスト化を図ることができるとともに、マ
イコンユーザーが自由に外部バスモードを設定できる効
果が得られる。

【００６５】また、フラッシュメモリによる設定にすれ
ば、基板実装状態で外部バスモードを設定できるととも
に、外部バスモードを選択するのにアセンブリ工程、ウ
エハプロセス工程で設定する必要がなく、従って品種が
同一、かつチップが同じとなるため、数品種を１チップ
に集約でき、これにより、マイコンの開発期間の短縮及
び開発コスト削減が図ることができる効果が得られる。

【００６６】実施の形態５．図１０はこの発明の実施の
形態５による半導体集積回路において、チャネルカット
ＲＯＭ工程による外部バスモード選択方法を示す構成図
であり、図において、１５５はチャネルカットＲＯＭに
よるバスモード選択回路で、Ｐｃｈトランジスタ１５
０、１５１で構成される。１５２、１５３はチャネルカ
ットＲＯＭ工程でトランジスタチャネルにイオン注入さ
れる箇所を表し、どちらか一方がイオン注入される。イ
オン注入されたＰｃｈトランジスタがＯＮ状態となる。

【００６７】次に動作について説明する。この実施の形
態５では、マスクＲＯＭ内蔵マイコンにおいて、ウエハ
プロセスのチャネルカットＲＯＭ工程でマイコンの外部
バスモードを設定できものであり、図１０において、１
５２にイオン注入し、１５３にイオン注入しなかった場
合、Ｐｃｈトランジスタ１５０はＯＮ状態、Ｐｃｈトラ
ンジスタ１５１はＯＦＦ状態となり、ＢＵＳＭＯＤＥは
“Ｈ”となる。次に、１５２にイオン注入せず、１５３
にイオン注入した場合、Ｐｃｈトランジスタ１５０はＯ
ＦＦ状態、Ｐｃｈトランジスタ１５１はＯＮ状態とな
り、ＢＵＳＭＯＤＥは“Ｌ”となる。

【００６８】以上のように、この実施の形態５によれ
ば、用途に応じて各バス方式の効果を図ることができ、
バス方式の切り替えを容易化するとともに、Ｓ／Ｗ開発
ツール等の低コスト化を図ることができるとともに、マ
イコンユーザーが自由に外部バスモードを設定できる効
果が得られる。

【００６９】

【発明の効果】以上のように、この発明によれば、用途
に応じて各バス方式の効果を図ることができ、バス方式
の切り替えを容易化するとともに、Ｓ／Ｗ開発ツール等
の低コスト化を図ることができる効果がある。

【００７０】この発明によれば、不揮発性メモリによる
外部バスモード設定のため、マイコンユーザーが自由に
外部バスモードを設定できる効果がある。

【００７１】この発明によれば、フラッシュメモリによ
る設定にすれば、基板実装状態で外部バスモードを設定
できる効果がある。

【００７２】この発明によれば、外部バスモードを選択
するのにアセンブリ工程、ウエハプロセス工程で設定す
る必要がなく、従って品種が同一、かつチップが同じと
なるため、数品種を１チップに集約でき、これにより、
マイコンの開発期間の短縮、及び開発コスト削減が図る
ことができる効果がある。

【図面の簡単な説明】

【図１】 この発明の実施の形態１による半導体集積回
路のＥＰＲＯＭ部分を示す構成図である。

【図２】 この発明の実施の形態１による半導体集積回
路のピン配置を示す構成図である。

【図３】 この発明の実施の形態１による半導体集積回
路のバス方式設定レジスタの回路図である。

【図４】 図１のバス方式選択ビットのレイアウトパタ
ーンの配置を示す構成図である。

【図５】 この発明の実施の形態１による半導体集積回
路のハードウェアリセットタイミングの一例を示すタイ
ミングチャートである。

【図６】 この発明の実施の形態１による半導体集積回
路のリセット後の内部処理シーケンスの動作を示すタイ
ミングチャートである。

【図７】 この発明の実施の形態１による半導体集積回
路のＣＰＵと割り込み回路とを示す構成図である。

【図８】 この発明の実施の形態１による半導体集積回
路のマイコン動作モード時の、マイコンと外部資源と外
部バス回路の接続関係を示す構成図である。

【図９】 この発明の実施の形態２による半導体集積回
路においてＩＰＬ読み出し時にバス方式設定用レジスタ
の読み出しに関わるメモリブロックを示す構成図であ
る。

【図１０】 この発明の実施の形態５による半導体集積
回路において、チャネルカットＲＯＭ工程による外部バ
スモード選択方法を示す構成図である。

【図１１】 従来の半導体集積回路のＥＰＲＯＭ部分を
表す構成図である。

【図１２】 従来の半導体集積回路のピン配置を示す構
成図である。

【図１３】 半導体集積回路、外部資源および外部バス
回路の接続関係を示す構成図である。

【図１４】 従来の半導体集積回路において、メモリ拡
張空間を６４Ｋバイト以内にした場合の外部バスモード
Ａを示した構成図である。

【図１５】 外部バスモードＡのリード／ライトのバス
タイミングを示すタイミングチャートである。

【図１６】 従来の半導体集積回路において、メモリ拡
張空間を６４Ｋバイト以内にした場合の外部バスモード
Ｂを示した構成図である。

【図１７】 図１６の外部バスモードＢのリード／ライ
トのバスタイミングを示すタイミングチャートである。

【図１８】 従来の半導体集積回路において、メモリ拡
張空間を６４Ｋバイトを越える場合の外部バスモードＡ
を示した構成図である。

【図１９】 図１８の外部バスモードＡのリード／ライ
トのバスタイミングを示すタイミングチャートである。

【図２０】 従来の半導体集積回路において、メモリ拡
張空間を６４Ｋバイトを越える場合の外部バスモードＢ
を示した構成図である。

【図２１】 図２０の外部バスモードＢのリード／ライ
トのバスタイミングを示すタイミングチャートである。

【図２２】 従来の半導体集積回路における外部バスモ
ード切り替え可能なバスＩ／Ｆ装置の機能を示す構成図
である。

【図２３】 従来のアセンブリ工程でのバス方式設定を
示す構成図である。

【図２４】 従来のアセンブリ工程での他のバス方式設
定を示す構成図である。

【図２５】 ウエハプロセス工程でのＢＵＳＭＯＤＥ信
号設定例を示す構成図である。

【符号の説明】

７ 読み出し書き込み制御回路（外部バスモード設定手
段）、９ 内部ＲＯＭ（不揮発性メモリ）、１５ 外部
バスモード選択信号、１６ バスモード設定レジスタ
（外部バスモード設定手段）、１７ バスモード設定デ
ータ、２０ バス方式設定用レジスタ、３０，１００
半導体集積回路、１０４ バスインタフェース装置、１
０７ 外部資源（外部装置）、１５５ バスモード選択
回路。

Claims (7)

【特許請求の範囲】
1. 【請求項１】 アドレス出力とデータ入出力とを同一端
   子に割り付けて時分割で入出力する外部バスモードをＣ
   ＰＵからの指示により決定するバスインタフェース装置
   を備え、このバスインタフェース装置を介して外部装置
   とのアクセスを実行する半導体集積回路において、 上記外部バスモードの設定情報を格納するバス方式設定
   用レジスタのビットラインを有する不揮発性メモリと、
   該半導体集積回路のリセットベクタの読み出し時に、上
   記不揮発性メモリに格納されている上記外部バスモード
   の設定情報を読み出し、上記バスインタフェース装置に
   出力する外部バスモード設定手段とを備え、該半導体集
   積回路内に複数設定された上記外部バスモードのうち一
   つを選択することを特徴とする半導体集積回路。
2. 【請求項２】 外部バスモード設定手段は、半導体集積
   回路のリセットベクタの読み出し時に、不揮発性メモリ
   から出力された外部バスモードの設定情報をバス方式設
   定用レジスタに格納し、その後上記外部バスモードの設
   定情報をバスモード設定データとして出力する読み出し
   書き込み制御回路と、この読み出し書き込み制御回路か
   らのバスモード設定データを入力すると、外部バスモー
   ド選択信号を生成し、バスインタフェース装置に出力す
   るバスモード設定レジスタとを備えたことを特徴とする
   請求項１記載の半導体集積回路。
3. 【請求項３】 リセット信号を入力したときに半導体集
   積回路をリセットした後、内部処理シーケンス期間中
   に、不揮発性メモリから出力された外部バスモードの設
   定情報をバス方式設定用レジスタに格納し、その後上記
   外部バスモードの設定情報をバスモード設定データとし
   て出力する読み出し書き込み制御回路と、この読み出し
   書き込み制御回路からのバスモード設定データを入力す
   ると、外部バスモード選択信号を生成した後不揮発性メ
   モリ内のリセットベクトル番地に設定された番地からプ
   ログラムを実行することを特徴とする請求項１記載の半
   導体集積回路。
4. 【請求項４】 半導体集積回路のリセット中に、不揮発
   性メモリに格納されている外部バスモードの設定情報を
   読み出し、上記バスインタフェース装置に出力すること
   を特徴とする請求項１または請求項２記載の半導体集積
   回路。
5. 【請求項５】 不揮発性メモリは、シリアル入出力機能
   を有することを特徴とする請求項１から請求項４のうち
   のいずれか１項記載の半導体集積回路。
6. 【請求項６】 ウエハプロセスのチャネルカットＲＯＭ
   工程において、外部バスモードの設定情報を決定し、該
   半導体集積回路内に複数設定された上記外部バスモード
   のうち一つを選択するバスモード選択回路を備えたこと
   を特徴とする半導体集積回路。
7. 【請求項７】 ＣＰＵからアドレス出力とデータ入出力
   とを同一端子に割り付けて時分割で入出力する外部バス
   モードを指示されると、バスインタフェース装置が外部
   バスモードを決定し、外部装置とのアクセスを実行する
   半導体集積回路における外部バスモード選択方法におい
   て、 該半導体集積回路のリセットベクタの読み出し時に、不
   揮発性メモリのバス方式設定用レジスタのビットライン
   に格納されている上記外部バスモードの設定情報を読み
   出し、上記バスインタフェース装置に出力することによ
   り、該半導体集積回路内に複数設定された上記外部バス
   モードのうち一つを選択することを特徴とする半導体集
   積回路における外部バスモード選択方法。