JP3152535B2 - データ処理装置 - Google Patents
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- JP3152535B2 JP3152535B2 JP5850593A JP5850593A JP3152535B2 JP 3152535 B2 JP3152535 B2 JP 3152535B2 JP 5850593 A JP5850593 A JP 5850593A JP 5850593 A JP5850593 A JP 5850593A JP 3152535 B2 JP3152535 B2 JP 3152535B2
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-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1015—Read-write modes for single port memories, i.e. having either a random port or a serial port
- G11C7/103—Read-write modes for single port memories, i.e. having either a random port or a serial port using serially addressed read-write data registers
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Description
【０００１】
【産業上の利用分野】本発明は電気的に書き換え可能な
ＥＥＰＲＯＭ（Electrically Erasable Programable Re
ad Only Memory）等の不揮発性半導体記憶装置及びそれ
を用いたデータ処理装置に係り、特に、１つの不揮発性
半導体記憶装置をプログラム用及びデータ用として共用
しているデータ処理システムにおいて、簡単な付加回路
により、不揮発性半導体記憶装置が書き込み期間中に読
み出しを行う場合にも、システムのスループットを下げ
ることなく、システムの暴走を防止できる不揮発性半導
体記憶装置及びそれを用いたデータ処理装置に関する。
ＥＥＰＲＯＭ（Electrically Erasable Programable Re
ad Only Memory）等の不揮発性半導体記憶装置及びそれ
を用いたデータ処理装置に係り、特に、１つの不揮発性
半導体記憶装置をプログラム用及びデータ用として共用
しているデータ処理システムにおいて、簡単な付加回路
により、不揮発性半導体記憶装置が書き込み期間中に読
み出しを行う場合にも、システムのスループットを下げ
ることなく、システムの暴走を防止できる不揮発性半導
体記憶装置及びそれを用いたデータ処理装置に関する。
【０００２】近年のＥＥＰＲＯＭは、書き込み制御回路
や高電圧発生回路を内蔵しており、通常のＳＲＡＭ（St
atic Random Access Memory ）と同じように扱えるよう
になってきている。但し、書き込みには時間がかかり、
書き込み終了までは読み出すことができない。
や高電圧発生回路を内蔵しており、通常のＳＲＡＭ（St
atic Random Access Memory ）と同じように扱えるよう
になってきている。但し、書き込みには時間がかかり、
書き込み終了までは読み出すことができない。
【０００３】
【従来の技術】図５に、従来の不揮発性半導体記憶装置
（ＥＥＰＲＯＭ）の構成図を示す。同図は、ＣＰＵ４０
とＥＥＰＲＯＭ６０’とを備えるデータ処理システムの
構成図であり、ＣＰＵ４０とＥＥＰＲＯＭ６０’はシス
テムバスＩＢＵＳ（コントロールバスＣＢＵＳ、データ
バスＤＢＵＳ、及びアドレスバスＡＢＵＳから成る）を
介して接続されている。
（ＥＥＰＲＯＭ）の構成図を示す。同図は、ＣＰＵ４０
とＥＥＰＲＯＭ６０’とを備えるデータ処理システムの
構成図であり、ＣＰＵ４０とＥＥＰＲＯＭ６０’はシス
テムバスＩＢＵＳ（コントロールバスＣＢＵＳ、データ
バスＤＢＵＳ、及びアドレスバスＡＢＵＳから成る）を
介して接続されている。
【０００４】ＣＰＵ４０内には、後述の説明において使
用する構成要素のみを示しており、プログラムカウンタ
２１、命令デコーダ２２、及び実行ユニット２３を備え
ている。
用する構成要素のみを示しており、プログラムカウンタ
２１、命令デコーダ２２、及び実行ユニット２３を備え
ている。
【０００５】またＥＥＰＲＯＭ６０’は、メモリセルが
配列されて成るメモリセルアレイ部１、外部から供給さ
れるアドレスをラッチするアドレスラッチ２、データを
入出力する入出力バッファ３、外部から入出力バッファ
３を介して入力されるデータをラッチするデータラッチ
４、メモリセルアレイ部１から読み出されたデータを増
幅するセンスアンプ５、タイマ６、制御信号（出力イネ
ーブル信号ＯＥ＃，ライトイネーブル信号ＷＥ＃等）及
びタイマ６に制御されて書き込み動作を制御する書き込
み制御回路７、並びに、外部電源電圧（５Ｖ）を昇圧し
て、消去及び書き込みに必要な高電圧（１２Ｖ）を発生
する高電圧発生回路８を有して構成されている。尚、信
号の記述法として負論理信号の信号名の最後には記号＃
を付すものとする。
配列されて成るメモリセルアレイ部１、外部から供給さ
れるアドレスをラッチするアドレスラッチ２、データを
入出力する入出力バッファ３、外部から入出力バッファ
３を介して入力されるデータをラッチするデータラッチ
４、メモリセルアレイ部１から読み出されたデータを増
幅するセンスアンプ５、タイマ６、制御信号（出力イネ
ーブル信号ＯＥ＃，ライトイネーブル信号ＷＥ＃等）及
びタイマ６に制御されて書き込み動作を制御する書き込
み制御回路７、並びに、外部電源電圧（５Ｖ）を昇圧し
て、消去及び書き込みに必要な高電圧（１２Ｖ）を発生
する高電圧発生回路８を有して構成されている。尚、信
号の記述法として負論理信号の信号名の最後には記号＃
を付すものとする。
【０００６】このような構成の従来のＥＥＰＲＯＭ６
０’では、書き込み時に書き込み制御回路７は以下の手
順で動作する。 (1) 先ず、アドレスラッチ２及びデータラッチ４をして
外部から供給されるアドレス及びデータをラッチさせ
る。 (2) 次に、高電圧発生回路８を動作させ、アドレスラッ
チ２にラッチされているアドレスにより指定されるメモ
リセルの消去を行う。消去時間はタイマ６により制御さ
れる。 (3) 次に、高電圧発生回路８の動作を停止させ、高電圧
がチップ内から抜けるのを待つ。待ち時間はタイマ６に
より制御される。 (4) 再び、高電圧発生回路８を動作させ、データラッチ
４にラッチされているデータを、アドレスラッチ２にラ
ッチされているアドレスにより指定されているメモリセ
ルに書き込む。書き込み時間はタイマ６により制御され
る。 (5) 次に、高電圧発生回路８の動作を再び停止させ、高
電圧がチップ内から抜けるのを待つ。待ち時間はタイマ
６により制御される。 (6) 読み出し回路を動作させ、読み出したデータとデー
タラッチ４にラッチされたデータとを比較して動作を終
了する。 尚、ステップ(3) とステップ(4) との間にメモリセルが
消去されたことを確認するステップを入れる場合もあ
る。
０’では、書き込み時に書き込み制御回路７は以下の手
順で動作する。 (1) 先ず、アドレスラッチ２及びデータラッチ４をして
外部から供給されるアドレス及びデータをラッチさせ
る。 (2) 次に、高電圧発生回路８を動作させ、アドレスラッ
チ２にラッチされているアドレスにより指定されるメモ
リセルの消去を行う。消去時間はタイマ６により制御さ
れる。 (3) 次に、高電圧発生回路８の動作を停止させ、高電圧
がチップ内から抜けるのを待つ。待ち時間はタイマ６に
より制御される。 (4) 再び、高電圧発生回路８を動作させ、データラッチ
４にラッチされているデータを、アドレスラッチ２にラ
ッチされているアドレスにより指定されているメモリセ
ルに書き込む。書き込み時間はタイマ６により制御され
る。 (5) 次に、高電圧発生回路８の動作を再び停止させ、高
電圧がチップ内から抜けるのを待つ。待ち時間はタイマ
６により制御される。 (6) 読み出し回路を動作させ、読み出したデータとデー
タラッチ４にラッチされたデータとを比較して動作を終
了する。 尚、ステップ(3) とステップ(4) との間にメモリセルが
消去されたことを確認するステップを入れる場合もあ
る。
【０００７】このように、ＥＥＰＲＯＭ６０’の書き込
み制御回路７は、書き込み終了までの間、アドレスラッ
チ２及びデータラッチ４によりシステムバスＩＢＵＳと
切り離された構造となっている。つまり、ＥＥＰＲＯＭ
６０’への書き込み期間中にはＥＥＰＲＯＭ６０’から
の読み出しはできないようになっている。
み制御回路７は、書き込み終了までの間、アドレスラッ
チ２及びデータラッチ４によりシステムバスＩＢＵＳと
切り離された構造となっている。つまり、ＥＥＰＲＯＭ
６０’への書き込み期間中にはＥＥＰＲＯＭ６０’から
の読み出しはできないようになっている。
【０００８】書き込み期間中に、無理に読み出そうとす
ると、例えば、全ビット“１”といったデータが読み出
される。また、書き込み期間中に、書き込み中である旨
を示すビジー信号ＢＵＳＹ＃をアクティブにするＥＥＰ
ＲＯＭ６０’もある（図５の従来例はこれに相当す
る）。また、ビジー信号ＢＵＳＹ＃の出力端子を特に持
たず、書き込み期間中に読み出しを行うと、書き込んだ
値（またはその一部）の反転値を出力するものもある。
何れにしても、書き込み期間中に読み出した内容は意味
のないデータである。
ると、例えば、全ビット“１”といったデータが読み出
される。また、書き込み期間中に、書き込み中である旨
を示すビジー信号ＢＵＳＹ＃をアクティブにするＥＥＰ
ＲＯＭ６０’もある（図５の従来例はこれに相当す
る）。また、ビジー信号ＢＵＳＹ＃の出力端子を特に持
たず、書き込み期間中に読み出しを行うと、書き込んだ
値（またはその一部）の反転値を出力するものもある。
何れにしても、書き込み期間中に読み出した内容は意味
のないデータである。
【０００９】従来、ＥＥＰＲＯＭ６０’はデータメモリ
として使用される機会が多かったが、プログラムメモリ
として使用することも可能であり、近年、このような使
い方をするシステムが増えつつある。つまり、データ処
理システムのメモリとして、ＲＯＭ、ＥＥＰＲＯＭ、及
びＲＡＭを備え、例えば図３に示すようなメモリ空間を
構成するような場合である。
として使用される機会が多かったが、プログラムメモリ
として使用することも可能であり、近年、このような使
い方をするシステムが増えつつある。つまり、データ処
理システムのメモリとして、ＲＯＭ、ＥＥＰＲＯＭ、及
びＲＡＭを備え、例えば図３に示すようなメモリ空間を
構成するような場合である。
【００１０】図３のメモリ空間において、ＥＥＰＲＯＭ
６０’は、６０００Ｈ番地（添え字のＨは１６進数であ
ることを示す）から６ＦＦＦＨ番地のデータメモリ領域
Ａ２−２、及び７０００Ｈ番地から７ＦＦＦＨ番地のプ
ログラムメモリ領域Ａ２−１として割り当てられてい
る。具体的には、データメモリ領域Ａ２−２の内容を書
き換えるプログラム（サブルーチン）等がプログラムメ
モリ領域Ａ２−１に配置されている。
６０’は、６０００Ｈ番地（添え字のＨは１６進数であ
ることを示す）から６ＦＦＦＨ番地のデータメモリ領域
Ａ２−２、及び７０００Ｈ番地から７ＦＦＦＨ番地のプ
ログラムメモリ領域Ａ２−１として割り当てられてい
る。具体的には、データメモリ領域Ａ２−２の内容を書
き換えるプログラム（サブルーチン）等がプログラムメ
モリ領域Ａ２−１に配置されている。
【００１１】このようなメモリ空間を持つデータ処理シ
ステムが、ＥＥＰＲＯＭ６０’をアクセスしながら処理
を進めていく時の動作を、図６に示すタイミングチャー
トを用いて説明する。
ステムが、ＥＥＰＲＯＭ６０’をアクセスしながら処理
を進めていく時の動作を、図６に示すタイミングチャー
トを用いて説明する。
【００１２】ＣＰＵ４０内のプログラムカウンタ２１が
ＥＥＰＲＯＭ６０’のプログラムメモリ領域Ａ２−１を
指している時には、順次ＥＥＰＲＯＭ６０’から命令を
取り出して、命令デコーダ２２で解釈し、実行ユニット
２３で実行する。
ＥＥＰＲＯＭ６０’のプログラムメモリ領域Ａ２−１を
指している時には、順次ＥＥＰＲＯＭ６０’から命令を
取り出して、命令デコーダ２２で解釈し、実行ユニット
２３で実行する。
【００１３】命令ＡがデータＤ１をＥＥＰＲＯＭ６０’
のデータメモリ領域Ａ２−２内に書き込む命令である場
合、ＣＰＵ４０はデータＤ１をデータバスＤＢＵＳに流
し、所定のアドレスをアドレスバスＡＢＵＳに流し、ラ
イトイネーブル信号ＷＥ＃をアクティブにする。これら
の信号を受けてＥＥＰＲＯＭ６０’では上述の手順で書
き込み動作を開始する。この書き込み動作が終了するま
での間（通常、数［ｍｓｅｃ］〜数十［ｍｓｅｃ］）、
ビジー信号ＢＵＳＹ＃はアクティブとなり、上述のよう
に、この間のＥＥＰＲＯＭ６０’に対する読み出し動作
は正常に行われない。つまり、ＥＥＰＲＯＭ６０’が書
き込み期間中の読み出しデータは意味のないデータであ
るために、ＣＰＵ４０が命令だと思って取り込んだ内容
は定義されている命令ではなく、最悪の場合、ＣＰＵ４
０が暴走することとなる。
のデータメモリ領域Ａ２−２内に書き込む命令である場
合、ＣＰＵ４０はデータＤ１をデータバスＤＢＵＳに流
し、所定のアドレスをアドレスバスＡＢＵＳに流し、ラ
イトイネーブル信号ＷＥ＃をアクティブにする。これら
の信号を受けてＥＥＰＲＯＭ６０’では上述の手順で書
き込み動作を開始する。この書き込み動作が終了するま
での間（通常、数［ｍｓｅｃ］〜数十［ｍｓｅｃ］）、
ビジー信号ＢＵＳＹ＃はアクティブとなり、上述のよう
に、この間のＥＥＰＲＯＭ６０’に対する読み出し動作
は正常に行われない。つまり、ＥＥＰＲＯＭ６０’が書
き込み期間中の読み出しデータは意味のないデータであ
るために、ＣＰＵ４０が命令だと思って取り込んだ内容
は定義されている命令ではなく、最悪の場合、ＣＰＵ４
０が暴走することとなる。
【００１４】
【発明が解決しようとする課題】このような事態に対処
するため、従来では以下のような対策が採られていた。 (1) 複数個のＥＥＰＲＯＭ６０’を用意して、プログラ
ム格納用とデータ格納用とに使い分ける。 (2) ビジー信号ＢＵＳＹ＃がアクティブの時には、ＣＰ
Ｕ４０を停止させる。 (3) ＥＥＰＲＯＭ６０’が書き込み期間中に読み出し動
作を行った場合、禁止行為を行ったとしてハードウェア
割り込みをかける。
するため、従来では以下のような対策が採られていた。 (1) 複数個のＥＥＰＲＯＭ６０’を用意して、プログラ
ム格納用とデータ格納用とに使い分ける。 (2) ビジー信号ＢＵＳＹ＃がアクティブの時には、ＣＰ
Ｕ４０を停止させる。 (3) ＥＥＰＲＯＭ６０’が書き込み期間中に読み出し動
作を行った場合、禁止行為を行ったとしてハードウェア
割り込みをかける。
【００１５】しかしながら、(1) の方法の場合、コスト
が余計にかかり、ＣＰＵ４０とＥＥＰＲＯＭ６０’をシ
ングルチップ化する際には面積が増大し、結果としてコ
ストアップにつながる。また、(2) の方法の場合、ＣＰ
Ｕ４０が停止している間、他の作業を行うことができ
ず、また、わざわざＥＥＰＲＯＭ６０’に書き込み制御
回路７を持たせてＥＥＰＲＯＭ６０’をシステムから切
り離している意味がなくなる。更に、(3) の方法の場
合、割り込み処理ルーチン（ソフトウェア）で例外処理
を行うこととなり、リアルタイム処理でないのでソフト
ウェアのオーバヘッドがかかる。というようにそれぞれ
の対処法には問題がある。
が余計にかかり、ＣＰＵ４０とＥＥＰＲＯＭ６０’をシ
ングルチップ化する際には面積が増大し、結果としてコ
ストアップにつながる。また、(2) の方法の場合、ＣＰ
Ｕ４０が停止している間、他の作業を行うことができ
ず、また、わざわざＥＥＰＲＯＭ６０’に書き込み制御
回路７を持たせてＥＥＰＲＯＭ６０’をシステムから切
り離している意味がなくなる。更に、(3) の方法の場
合、割り込み処理ルーチン（ソフトウェア）で例外処理
を行うこととなり、リアルタイム処理でないのでソフト
ウェアのオーバヘッドがかかる。というようにそれぞれ
の対処法には問題がある。
【００１６】本発明は、上記問題点を解決するもので、
１つの不揮発性半導体記憶装置をプログラム用及びデー
タ用として共用しているデータ処理システムにおいて、
簡単な付加回路により、不揮発性半導体記憶装置が書き
込み期間中に読み出しを行う場合にも、システムのスル
ープットを下げることなく、システムの暴走を防止でき
る不揮発性半導体記憶装置及びそれを用いたデータ処理
装置を提供することを目的とする。
１つの不揮発性半導体記憶装置をプログラム用及びデー
タ用として共用しているデータ処理システムにおいて、
簡単な付加回路により、不揮発性半導体記憶装置が書き
込み期間中に読み出しを行う場合にも、システムのスル
ープットを下げることなく、システムの暴走を防止でき
る不揮発性半導体記憶装置及びそれを用いたデータ処理
装置を提供することを目的とする。
【００１７】
【課題を解決するための手段】上記課題を解決するため
に、本発明の第１の特徴のデータ処理装置は、図１に示
す如く、メモリセルが配列されて成るメモリセルアレイ
部１と、外部から供給されるアドレスをラッチするアド
レスラッチ２と、外部から入力されるデータをラッチす
るデータラッチ４と、前記メモリセルアレイ部１からデ
ータを読み出すセンスアンプ５と、書き込み動作を制御
する書き込み制御回路７とを備える不揮発性半導体記憶
装置及び中央処理装置を備えるデータ処理装置であっ
て、前記不揮発性半導体記憶装置が書き込み中である場
合に前記中央処理装置が実行する所定の命令を保持する
レジスタ９と、前記不揮発性半導体記憶装置が書き込み
中である旨を示す前記書き込み制御回路からのビジー信
号ＢＵＳＹ＃に基づき、前記ビジー信号ＢＵＳＹ＃が書
き込み中を示さない場合は前記センスアンプ５の出力
を、前記ビジー信号ＢＵＳＹ＃が書き込み中を示す場合
は前記レジスタ９の出力を選択して出力する選択手段１
０と、前記選択手段１０から出力された命令を実行する
中央処理装置とを有して構成する。
に、本発明の第１の特徴のデータ処理装置は、図１に示
す如く、メモリセルが配列されて成るメモリセルアレイ
部１と、外部から供給されるアドレスをラッチするアド
レスラッチ２と、外部から入力されるデータをラッチす
るデータラッチ４と、前記メモリセルアレイ部１からデ
ータを読み出すセンスアンプ５と、書き込み動作を制御
する書き込み制御回路７とを備える不揮発性半導体記憶
装置及び中央処理装置を備えるデータ処理装置であっ
て、前記不揮発性半導体記憶装置が書き込み中である場
合に前記中央処理装置が実行する所定の命令を保持する
レジスタ９と、前記不揮発性半導体記憶装置が書き込み
中である旨を示す前記書き込み制御回路からのビジー信
号ＢＵＳＹ＃に基づき、前記ビジー信号ＢＵＳＹ＃が書
き込み中を示さない場合は前記センスアンプ５の出力
を、前記ビジー信号ＢＵＳＹ＃が書き込み中を示す場合
は前記レジスタ９の出力を選択して出力する選択手段１
０と、前記選択手段１０から出力された命令を実行する
中央処理装置とを有して構成する。
【００１８】
【００１９】また、本発明の第２の特徴のデータ処理装
置は、第１の特徴のデータ処理装置において、前記レジ
スタ９内に保持される所定のデータは、該アクセス時の
命令が保持されている番地に分岐する相対番地分岐命令
である。
置は、第１の特徴のデータ処理装置において、前記レジ
スタ９内に保持される所定のデータは、該アクセス時の
命令が保持されている番地に分岐する相対番地分岐命令
である。
【００２０】また、本発明の第３の特徴のデータ処理装
置は、第１の特徴のデータ処理装置において、前記レジ
スタ９内に保持される所定のデータは、ソフトウェア割
り込み命令である。
置は、第１の特徴のデータ処理装置において、前記レジ
スタ９内に保持される所定のデータは、ソフトウェア割
り込み命令である。
【００２１】また、本発明の第４の特徴のデータ処理装
置は、第１の特徴のデータ処理装置において、前記レジ
スタ９内に保持される所定のデータは、当該不揮発性半
導体記憶装置６０以外の記憶手段５０に保持されている
プログラムに分岐する絶対番地分岐命令である。
置は、第１の特徴のデータ処理装置において、前記レジ
スタ９内に保持される所定のデータは、当該不揮発性半
導体記憶装置６０以外の記憶手段５０に保持されている
プログラムに分岐する絶対番地分岐命令である。
【００２２】
【００２３】
【作用】本発明の第１の特徴のデータ処理装置では、図
１に示す如く、不揮発性半導体記憶装置６０が書き込み
中である場合、選択手段１０は書き込み制御回路７から
のビジー信号ＢＵＳＹ＃に基づいてレジスタ９の出力を
選択している。従って、中央処理装置４０からの読み出
し要求があった場合には、選択手段１０からはレジスタ
９内の所定のデータが出力され、中央処理装置４０は該
所定の命令を取り込んで実行することとなる。
１に示す如く、不揮発性半導体記憶装置６０が書き込み
中である場合、選択手段１０は書き込み制御回路７から
のビジー信号ＢＵＳＹ＃に基づいてレジスタ９の出力を
選択している。従って、中央処理装置４０からの読み出
し要求があった場合には、選択手段１０からはレジスタ
９内の所定のデータが出力され、中央処理装置４０は該
所定の命令を取り込んで実行することとなる。
【００２４】従って、１つの不揮発性半導体記憶装置を
プログラム用及びデータ用として共用しているデータ処
理システムにおいて、レジスタ９及び選択手段１０の簡
単な付加回路により、不揮発性半導体記憶装置が書き込
み期間中に読み出しを行う場合にも、システムのスルー
プットを下げることなく、システムの暴走を防止でき
る。
プログラム用及びデータ用として共用しているデータ処
理システムにおいて、レジスタ９及び選択手段１０の簡
単な付加回路により、不揮発性半導体記憶装置が書き込
み期間中に読み出しを行う場合にも、システムのスルー
プットを下げることなく、システムの暴走を防止でき
る。
【００２５】また、本発明の第２の特徴のデータ処理装
置では、レジスタ９内に保持される所定のデータを、該
アクセス時の命令が保持されている番地に分岐する相対
番地分岐命令とし、中央処理装置４０が不揮発性半導体
記憶装置６０に対する書き込み命令を発して、不揮発性
半導体記憶装置６０が書き込み中である間、即ち、ビジ
ー信号ＢＵＳＹ＃がアクティブである間、中央処理装置
４０内のプログラムカウンタ２１の値が変わることなく
その場でループすることとなり、前記書き込みが終了し
てビジー信号ＢＵＳＹ＃がノンアクティブになると、該
相対番地分岐命令ではなく本来そこに書き込まれていた
正しい命令を読み出すこととなる。従って、上述の効果
を実現できる。
置では、レジスタ９内に保持される所定のデータを、該
アクセス時の命令が保持されている番地に分岐する相対
番地分岐命令とし、中央処理装置４０が不揮発性半導体
記憶装置６０に対する書き込み命令を発して、不揮発性
半導体記憶装置６０が書き込み中である間、即ち、ビジ
ー信号ＢＵＳＹ＃がアクティブである間、中央処理装置
４０内のプログラムカウンタ２１の値が変わることなく
その場でループすることとなり、前記書き込みが終了し
てビジー信号ＢＵＳＹ＃がノンアクティブになると、該
相対番地分岐命令ではなく本来そこに書き込まれていた
正しい命令を読み出すこととなる。従って、上述の効果
を実現できる。
【００２６】また、本発明の第３の特徴のデータ処理装
置では、レジスタ９内に保持される所定のデータを、ソ
フトウェア割り込み命令とし、中央処理装置４０が不揮
発性半導体記憶装置６０に対する書き込み命令を発し
て、不揮発性半導体記憶装置６０が書き込み中である間
に、中央処理装置４０からの命令の読み出し要求があっ
た場合には、レジスタ９内のソフトウェア割り込み命令
が出力され、中央処理装置４０は該命令を取り込んで割
り込み処理ルーチンによる例外処理を実行することとな
る。従って、上述の効果を実現できる。
置では、レジスタ９内に保持される所定のデータを、ソ
フトウェア割り込み命令とし、中央処理装置４０が不揮
発性半導体記憶装置６０に対する書き込み命令を発し
て、不揮発性半導体記憶装置６０が書き込み中である間
に、中央処理装置４０からの命令の読み出し要求があっ
た場合には、レジスタ９内のソフトウェア割り込み命令
が出力され、中央処理装置４０は該命令を取り込んで割
り込み処理ルーチンによる例外処理を実行することとな
る。従って、上述の効果を実現できる。
【００２７】また、本発明の第４の特徴のデータ処理装
置では、レジスタ９内に保持される所定のデータを、当
該不揮発性半導体記憶装置６０以外の記憶手段（例えば
ＲＯＭ５０）に保持されているプログラムに分岐する絶
対番地分岐命令とし、中央処理装置４０が不揮発性半導
体記憶装置６０に対する書き込み命令を発して、不揮発
性半導体記憶装置６０が書き込み中である間に、中央処
理装置４０からの命令の読み出し要求があった場合に
は、レジスタ９内の絶対番地分岐命令が出力され、中央
処理装置４０は該命令を取り込んで、他の実行可能な命
令を先に行うこととなる。従って、上述の効果を実現で
きる。
置では、レジスタ９内に保持される所定のデータを、当
該不揮発性半導体記憶装置６０以外の記憶手段（例えば
ＲＯＭ５０）に保持されているプログラムに分岐する絶
対番地分岐命令とし、中央処理装置４０が不揮発性半導
体記憶装置６０に対する書き込み命令を発して、不揮発
性半導体記憶装置６０が書き込み中である間に、中央処
理装置４０からの命令の読み出し要求があった場合に
は、レジスタ９内の絶対番地分岐命令が出力され、中央
処理装置４０は該命令を取り込んで、他の実行可能な命
令を先に行うこととなる。従って、上述の効果を実現で
きる。
【００２８】
【００２９】
【実施例】次に、本発明に係る実施例を図面に基づいて
説明する。第１実施例 図１に本発明の第１実施例に係る不揮発性半導体記憶装
置を内蔵したシングルチップ・マイクロコントローラＳ
ＭＣの構成図を示す。図１において、図５（従来例）と
重複する部分には同一の符号を附する。
説明する。第１実施例 図１に本発明の第１実施例に係る不揮発性半導体記憶装
置を内蔵したシングルチップ・マイクロコントローラＳ
ＭＣの構成図を示す。図１において、図５（従来例）と
重複する部分には同一の符号を附する。
【００３０】同図は、中央処理装置（以下、ＣＰＵとい
う）４０と不揮発性半導体記憶装置（以下、ＥＥＰＲＯ
Ｍという）６０とを備えるデータ処理システムの構成図
であり、ＣＰＵ４０とＥＥＰＲＯＭ６０は内部システム
バスＩＢＵＳ（コントロールバスＣＢＵＳ、データバス
ＤＢＵＳ、及びアドレスバスＡＢＵＳから成る）を介し
て接続されている。
う）４０と不揮発性半導体記憶装置（以下、ＥＥＰＲＯ
Ｍという）６０とを備えるデータ処理システムの構成図
であり、ＣＰＵ４０とＥＥＰＲＯＭ６０は内部システム
バスＩＢＵＳ（コントロールバスＣＢＵＳ、データバス
ＤＢＵＳ、及びアドレスバスＡＢＵＳから成る）を介し
て接続されている。
【００３１】ＣＰＵ４０内には、後述の説明において使
用する構成要素のみを示しており、プログラムカウンタ
２１、命令デコーダ２２、及び実行ユニット２３を備え
ている。
用する構成要素のみを示しており、プログラムカウンタ
２１、命令デコーダ２２、及び実行ユニット２３を備え
ている。
【００３２】またＥＥＰＲＯＭ６０は、メモリセルが配
列されて成るメモリセルアレイ部１、外部から供給され
るアドレスをラッチするアドレスラッチ２、データを入
出力する入出力バッファ３、外部から入出力バッファ３
を介して入力されるデータをラッチするデータラッチ
４、メモリセルアレイ部１から読み出されたデータを増
幅するセンスアンプ５、タイマ６、制御信号（出力イネ
ーブル信号ＯＥ＃，ライトイネーブル信号ＷＥ＃等）及
びタイマ６に制御されて書き込み動作を制御する書き込
み制御回路７、消去及び書き込みに必要な高電圧を発生
する高電圧発生回路８、所定のデータを保持するレジス
タ９、並びに、書き込み制御回路７からの当該ＥＥＰＲ
ＯＭが書き込み中である旨を示すビジー信号ＢＵＳＹ＃
に基づき、ビジー信号ＢＵＳＹ＃がノンアクティブの時
にセンスアンプ５出力を、ビジー信号ＢＵＳＹ＃がアク
ティブの時にはレジスタ９出力をそれぞれ選択して入出
力バッファ３に出力するセレクタ（選択手段）１０を有
して構成されている。
列されて成るメモリセルアレイ部１、外部から供給され
るアドレスをラッチするアドレスラッチ２、データを入
出力する入出力バッファ３、外部から入出力バッファ３
を介して入力されるデータをラッチするデータラッチ
４、メモリセルアレイ部１から読み出されたデータを増
幅するセンスアンプ５、タイマ６、制御信号（出力イネ
ーブル信号ＯＥ＃，ライトイネーブル信号ＷＥ＃等）及
びタイマ６に制御されて書き込み動作を制御する書き込
み制御回路７、消去及び書き込みに必要な高電圧を発生
する高電圧発生回路８、所定のデータを保持するレジス
タ９、並びに、書き込み制御回路７からの当該ＥＥＰＲ
ＯＭが書き込み中である旨を示すビジー信号ＢＵＳＹ＃
に基づき、ビジー信号ＢＵＳＹ＃がノンアクティブの時
にセンスアンプ５出力を、ビジー信号ＢＵＳＹ＃がアク
ティブの時にはレジスタ９出力をそれぞれ選択して入出
力バッファ３に出力するセレクタ（選択手段）１０を有
して構成されている。
【００３３】本実施例のＥＥＰＲＯＭ６０においても、
書き込み時における書き込み制御回路７の動作は従来例
と同様の手順で動作する。本実施例のＥＥＰＲＯＭ６０
は、例えば図２に示すようなシングルチップマイクロコ
ンピュータ９０内の一構成要素として適用される。
書き込み時における書き込み制御回路７の動作は従来例
と同様の手順で動作する。本実施例のＥＥＰＲＯＭ６０
は、例えば図２に示すようなシングルチップマイクロコ
ンピュータ９０内の一構成要素として適用される。
【００３４】同図において、シングルチップマイクロコ
ンピュータ９０は、中央処理装置（以下、ＣＰＵとい
う）４０と、プログラム及びデータを保持するＲＯＭ５
０、ＥＥＰＲＯＭ６０、及びＲＡＭ７０と、周辺回路８
０と、外部とのインタフェースを司る入出力ポート３０
とから構成されている。各構成要素は内部システムバス
ＩＳＹＳを介して接続されており、内部システムバスＩ
ＳＹＳは入出力ポート３０を介して外部システムバスＥ
ＳＹＳと接続される。
ンピュータ９０は、中央処理装置（以下、ＣＰＵとい
う）４０と、プログラム及びデータを保持するＲＯＭ５
０、ＥＥＰＲＯＭ６０、及びＲＡＭ７０と、周辺回路８
０と、外部とのインタフェースを司る入出力ポート３０
とから構成されている。各構成要素は内部システムバス
ＩＳＹＳを介して接続されており、内部システムバスＩ
ＳＹＳは入出力ポート３０を介して外部システムバスＥ
ＳＹＳと接続される。
【００３５】また、本実施例のＥＥＰＲＯＭ６０が適用
されるシングルチップマイクロコンピュータ９０は、Ｒ
ＯＭ５０、ＥＥＰＲＯＭ６０、及びＲＡＭ７０により、
図３に示すメモリ空間を備えている。尚、ＥＥＰＲＯＭ
６０は、６０００Ｈ番地から６ＦＦＦＨ番地のデータメ
モリ領域Ａ２−２、及び７０００Ｈ番地から７ＦＦＦＨ
番地のプログラムメモリ領域Ａ２−１として割り当てら
れており、ＥＥＰＲＯＭ６０はプログラム用及びデータ
用の共用メモリとして使用される。
されるシングルチップマイクロコンピュータ９０は、Ｒ
ＯＭ５０、ＥＥＰＲＯＭ６０、及びＲＡＭ７０により、
図３に示すメモリ空間を備えている。尚、ＥＥＰＲＯＭ
６０は、６０００Ｈ番地から６ＦＦＦＨ番地のデータメ
モリ領域Ａ２−２、及び７０００Ｈ番地から７ＦＦＦＨ
番地のプログラムメモリ領域Ａ２−１として割り当てら
れており、ＥＥＰＲＯＭ６０はプログラム用及びデータ
用の共用メモリとして使用される。
【００３６】このようなメモリ空間を持つデータ処理シ
ステムにおいて、ＣＰＵ４０がＥＥＰＲＯＭ６０をアク
セスしながら処理を進めていく時の動作を、図４に示す
タイミングチャートを用いて説明する。
ステムにおいて、ＣＰＵ４０がＥＥＰＲＯＭ６０をアク
セスしながら処理を進めていく時の動作を、図４に示す
タイミングチャートを用いて説明する。
【００３７】ＣＰＵ４０内のプログラムカウンタ２１が
ＥＥＰＲＯＭ６０のプログラムメモリ領域Ａ２−１を指
している時には、順次ＥＥＰＲＯＭ６０から命令を取り
出して、命令デコーダ２２で解釈し、実行ユニット２３
で実行する。
ＥＥＰＲＯＭ６０のプログラムメモリ領域Ａ２−１を指
している時には、順次ＥＥＰＲＯＭ６０から命令を取り
出して、命令デコーダ２２で解釈し、実行ユニット２３
で実行する。
【００３８】８１００Ｈ番地の命令Ａが、データＤ１を
ＥＥＰＲＯＭ６０のデータメモリ領域Ａ２−２内に書き
込む命令である場合、ＣＰＵ４０はデータＤ１をデータ
バスＤＢＵＳに流し、アドレスデータ“７２００Ｈ”を
アドレスバスＡＢＵＳに流し、ライトイネーブル信号Ｗ
Ｅ＃をアクティブにする。これらの信号を受けてＥＥＰ
ＲＯＭ６０では所定の手順で書き込み動作を開始する。
この書き込み動作が終了するまでの間、ビジー信号ＢＵ
ＳＹ＃はアクティブとなり、セレクタ１０ではレジスタ
９の出力を選択して入出力バッファ３に出力することと
なる。
ＥＥＰＲＯＭ６０のデータメモリ領域Ａ２−２内に書き
込む命令である場合、ＣＰＵ４０はデータＤ１をデータ
バスＤＢＵＳに流し、アドレスデータ“７２００Ｈ”を
アドレスバスＡＢＵＳに流し、ライトイネーブル信号Ｗ
Ｅ＃をアクティブにする。これらの信号を受けてＥＥＰ
ＲＯＭ６０では所定の手順で書き込み動作を開始する。
この書き込み動作が終了するまでの間、ビジー信号ＢＵ
ＳＹ＃はアクティブとなり、セレクタ１０ではレジスタ
９の出力を選択して入出力バッファ３に出力することと
なる。
【００３９】従って、中央処理装置４０から命令の読み
出し要求があった場合には、ＥＥＰＲＯＭ６０からはレ
ジスタ９内のデータが出力され、ＣＰＵ４０はその命令
を取り込んで実行することとなる。
出し要求があった場合には、ＥＥＰＲＯＭ６０からはレ
ジスタ９内のデータが出力され、ＣＰＵ４０はその命令
を取り込んで実行することとなる。
【００４０】本実施例では、レジスタ９内に保持される
データは、該アクセス時の命令が保持されている番地に
分岐する（自分自身の命令に分岐する）相対アドレスジ
ャンプ命令（相対分岐命令）Ｉである。従って、データ
処理装置４０がＥＥＰＲＯＭ６０に対する書き込み命令
Ａを発して、ＥＥＰＲＯＭ６０が書き込み中である間、
即ち、ビジー信号ＢＵＳＹ＃がアクティブである間、Ｃ
ＰＵ４０内のプログラムカウンタ２１の値が（８１０１
Ｈのまま）変わることなくその場でループすることとな
り、書き込み命令Ａが終了してビジー信号ＢＵＳＹ＃が
ノンアクティブになると、該書き込み命令Ａの次の（８
１０１Ｈ番地の）命令Ｂを読み出すこととなる。
データは、該アクセス時の命令が保持されている番地に
分岐する（自分自身の命令に分岐する）相対アドレスジ
ャンプ命令（相対分岐命令）Ｉである。従って、データ
処理装置４０がＥＥＰＲＯＭ６０に対する書き込み命令
Ａを発して、ＥＥＰＲＯＭ６０が書き込み中である間、
即ち、ビジー信号ＢＵＳＹ＃がアクティブである間、Ｃ
ＰＵ４０内のプログラムカウンタ２１の値が（８１０１
Ｈのまま）変わることなくその場でループすることとな
り、書き込み命令Ａが終了してビジー信号ＢＵＳＹ＃が
ノンアクティブになると、該書き込み命令Ａの次の（８
１０１Ｈ番地の）命令Ｂを読み出すこととなる。
【００４１】以上のように本実施例では、１つのＥＥＰ
ＲＯＭ６０をプログラム用及びデータ用として共用して
いるデータ処理装置において、レジスタ９及びセレクタ
１０の簡単な付加回路により、ＥＥＰＲＯＭ６０が書き
込み期間中にＣＰＵ４０から命令の読み出しを行う場合
にも、システムの暴走を防止でき、ＥＥＰＲＯＭ６０の
書き込み終了後、本来行うべき命令Ｂの処理に復帰でき
る。第２実施例 第２実施例に係る不揮発性半導体記憶装置では、第１実
施例と同様のハードウェア構成を用いる。
ＲＯＭ６０をプログラム用及びデータ用として共用して
いるデータ処理装置において、レジスタ９及びセレクタ
１０の簡単な付加回路により、ＥＥＰＲＯＭ６０が書き
込み期間中にＣＰＵ４０から命令の読み出しを行う場合
にも、システムの暴走を防止でき、ＥＥＰＲＯＭ６０の
書き込み終了後、本来行うべき命令Ｂの処理に復帰でき
る。第２実施例 第２実施例に係る不揮発性半導体記憶装置では、第１実
施例と同様のハードウェア構成を用いる。
【００４２】本実施例では、予め、レジスタ９内にはソ
フトウェア割り込み命令が保持されている。ＣＰＵ４０
がＥＥＰＲＯＭ６０に対する書き込み命令Ａを発して、
ＥＥＰＲＯＭ６０が書き込み中である間に、ＣＰＵ４０
からの命令の読み出し要求があった場合には、レジスタ
９内のソフトウェア割り込み命令が出力され、ＣＰＵ４
０は該命令を取り込んで割り込み処理ルーチンによる例
外処理を実行することとなる。
フトウェア割り込み命令が保持されている。ＣＰＵ４０
がＥＥＰＲＯＭ６０に対する書き込み命令Ａを発して、
ＥＥＰＲＯＭ６０が書き込み中である間に、ＣＰＵ４０
からの命令の読み出し要求があった場合には、レジスタ
９内のソフトウェア割り込み命令が出力され、ＣＰＵ４
０は該命令を取り込んで割り込み処理ルーチンによる例
外処理を実行することとなる。
【００４３】従って、システムの暴走を防止でき、ま
た、割り込み処理ルーチンの処理時間をＥＥＰＲＯＭ６
０の書き込みに要する時間にほぼ等しくしておけば、割
り込み処理ルーチン終了後、スタックに退避されたアド
レスから命令の読み出しを行うので、第１実施例同様、
ＥＥＰＲＯＭ６０の書き込み終了後、直ちに本来行うべ
き命令Ｂの処理に復帰できる。第３実施例 本発明の第３実施例に係る不揮発性半導体記憶装置にお
いても、第１実施例と同様のハードウェア構成を用い
る。
た、割り込み処理ルーチンの処理時間をＥＥＰＲＯＭ６
０の書き込みに要する時間にほぼ等しくしておけば、割
り込み処理ルーチン終了後、スタックに退避されたアド
レスから命令の読み出しを行うので、第１実施例同様、
ＥＥＰＲＯＭ６０の書き込み終了後、直ちに本来行うべ
き命令Ｂの処理に復帰できる。第３実施例 本発明の第３実施例に係る不揮発性半導体記憶装置にお
いても、第１実施例と同様のハードウェア構成を用い
る。
【００４４】本実施例では、予め、レジスタ９内には絶
対アドレスジャンプ命令（絶対番地分岐命令）が保持さ
れている。絶対アドレスジャンプ命令のジャンプ先は、
ＥＥＰＲＯＭ６０以外の例えばＲＯＭ５０に保持されて
いる他の処理を行うプログラムの先頭アドレスである。
対アドレスジャンプ命令（絶対番地分岐命令）が保持さ
れている。絶対アドレスジャンプ命令のジャンプ先は、
ＥＥＰＲＯＭ６０以外の例えばＲＯＭ５０に保持されて
いる他の処理を行うプログラムの先頭アドレスである。
【００４５】つまり、ＣＰＵ４０がＥＥＰＲＯＭ６０に
対する書き込み命令を発して、ＥＥＰＲＯＭ６０が書き
込み中である間に、ＣＰＵ４０からの命令の読み出し要
求があった場合には、レジスタ９内の絶対アドレスジャ
ンプ命令が出力され、ＣＰＵ４０は該命令を取り込ん
で、他の実行可能な命令を先に行うこととなる。従っ
て、システムのスループットを下げることなく、システ
ムの暴走を防止できる。
対する書き込み命令を発して、ＥＥＰＲＯＭ６０が書き
込み中である間に、ＣＰＵ４０からの命令の読み出し要
求があった場合には、レジスタ９内の絶対アドレスジャ
ンプ命令が出力され、ＣＰＵ４０は該命令を取り込ん
で、他の実行可能な命令を先に行うこととなる。従っ
て、システムのスループットを下げることなく、システ
ムの暴走を防止できる。
【００４６】また、レジスタ９内に保持される命令とし
ては、第１、第２、及び第３実施例で示した相対アドレ
スジャンプ命令、ソフトウェア割り込み命令、及び絶対
アドレスジャンプ命令の他、何も実行しないＮＯＰ（NO
Operation）命令がある。この場合にも同様にしてシス
テムの暴走を防止できる。
ては、第１、第２、及び第３実施例で示した相対アドレ
スジャンプ命令、ソフトウェア割り込み命令、及び絶対
アドレスジャンプ命令の他、何も実行しないＮＯＰ（NO
Operation）命令がある。この場合にも同様にしてシス
テムの暴走を防止できる。
【００４７】更に、レジスタ９内に保持されるをＣＰＵ
４０から設定できる構成としてもよい。これにより、ソ
フトウェアによるより柔軟な対処が可能となる。
４０から設定できる構成としてもよい。これにより、ソ
フトウェアによるより柔軟な対処が可能となる。
【００４８】
【発明の効果】以上説明したように、本発明の不揮発性
半導体記憶装置及びデータ処理装置によれば、不揮発性
半導体記憶装置が書き込み中である場合、選択手段は書
き込み制御回路からのビジー信号に基づいてレジスタの
出力を選択することとしたので、中央処理装置からの読
み出し要求があった場合、選択手段からはレジスタ内の
所定の命令が出力され、中央処理装置は該所定の命令を
取り込んで実行することとなり、結果として、１つの不
揮発性半導体記憶装置をプログラム用及びデータ用とし
て共用しているデータ処理システムにおいて、不揮発性
半導体記憶装置が書き込み期間中に読み出しを行う場合
にも、レジスタ及び選択手段の簡単な付加回路により、
システムのスループットを下げることなく、システムの
暴走を防止しうる不揮発性半導体記憶装置を提供するこ
とができる。
半導体記憶装置及びデータ処理装置によれば、不揮発性
半導体記憶装置が書き込み中である場合、選択手段は書
き込み制御回路からのビジー信号に基づいてレジスタの
出力を選択することとしたので、中央処理装置からの読
み出し要求があった場合、選択手段からはレジスタ内の
所定の命令が出力され、中央処理装置は該所定の命令を
取り込んで実行することとなり、結果として、１つの不
揮発性半導体記憶装置をプログラム用及びデータ用とし
て共用しているデータ処理システムにおいて、不揮発性
半導体記憶装置が書き込み期間中に読み出しを行う場合
にも、レジスタ及び選択手段の簡単な付加回路により、
システムのスループットを下げることなく、システムの
暴走を防止しうる不揮発性半導体記憶装置を提供するこ
とができる。
【図１】本発明の実施例に係る不揮発性半導体記憶装置
の構成図である。
の構成図である。
【図２】本発明の不揮発性半導体記憶装置が適用される
シングルチップマイクロコンピュータの構成図である。
シングルチップマイクロコンピュータの構成図である。
【図３】シングルチップマイクロコンピュータ、または
従来のデータ処理装置の持つメモリ空間を説明する図で
ある。
従来のデータ処理装置の持つメモリ空間を説明する図で
ある。
【図４】第１実施例の動作を説明するタイミングチャー
トである。
トである。
【図５】従来の不揮発性半導体記憶装置（ＥＥＰＲＯ
Ｍ）の構成図である。
Ｍ）の構成図である。
【図６】従来例の動作を説明するタイミングチャートで
ある。
ある。
１…メモリセルアレイ部 ２…アドレスラッチ ３…入出力バッファ ４…データラッチ ５…センスアンプ ６…タイマ ７…書き込み制御回路 ８…高電圧発生回路 ９…レジスタ １０…セレクタ（選択手段） ２１…プログラムカウンタ ２２…命令デコーダ ２３…実行ユニット ３０…入出力ポート ４０…中央処理装置（ＣＰＵ） ５０…ＲＯＭ ６０，６０’…不揮発性半導体記憶装置（ＥＥＰＲＯ
Ｍ） ７０…ＲＡＭ ８０…周辺回路 ９０…シングルチップマイクロコンピュータ ＥＳＹＳ…外部システムバス ＩＢＵＳ…（内部）システムバス ＣＢＵＳ…コントロールバス ＤＢＵＳ…データバス ＡＢＵＳ…アドレスバス ＯＥ＃…出力イネーブル信号 ＷＥ＃…ライトイネーブル信号 ＢＵＳＹ＃…ビジー信号 Ａ１…ＲＯＭ Ａ２−１…ＥＥＰＲＯＭプログラムメモリ領域 Ａ２−２…ＥＥＰＲＯＭデータメモリ領域 Ａ３…ＲＡＭ領域
Ｍ） ７０…ＲＡＭ ８０…周辺回路 ９０…シングルチップマイクロコンピュータ ＥＳＹＳ…外部システムバス ＩＢＵＳ…（内部）システムバス ＣＢＵＳ…コントロールバス ＤＢＵＳ…データバス ＡＢＵＳ…アドレスバス ＯＥ＃…出力イネーブル信号 ＷＥ＃…ライトイネーブル信号 ＢＵＳＹ＃…ビジー信号 Ａ１…ＲＯＭ Ａ２−１…ＥＥＰＲＯＭプログラムメモリ領域 Ａ２−２…ＥＥＰＲＯＭデータメモリ領域 Ａ３…ＲＡＭ領域
Claims (4)
- 【請求項１】 メモリセルが配列されて成るメモリセル
アレイ部と、 外部から供給されるアドレスをラッチするアドレスラッ
チと、 外部から入力されるデータをラッチするデータラッチ
と、 前記メモリセルアレイ部からデータを読み出すセンスア
ンプと、 書き込み動作を制御する書き込み制御回路とを備える不
揮発性半導体記憶装置及び中央処理装置を備えるデータ
処理装置であって、前記不揮発性半導体記憶装置が書き込み中である場合に
前記中央処理装置が実行する所定の命令 を保持するレジ
スタと、前記不揮発性半導体記憶装置が書き込み中である旨を示
す前記書き込み制御回路からの ビジー信号に基づき、前
記ビジー信号が書き込み中を示さない場合は前記センス
アンプの出力を、前記ビジー信号が書き込み中を示す場
合は前記レジスタ出力を選択して出力する選択手段と、前記選択手段から出力された命令を実行する中央処理装
置 とを有することを特徴とするデータ処理装置。 - 【請求項２】 前記レジスタ内に保持される所定の命令
は、該アクセス時の命令が保持されている番地に分岐す
る相対番地分岐命令であることを特徴とする請求項１に
記載のデータ処理装置。 - 【請求項３】 前記レジスタ内に保持される所定のデー
タは、ソブトウェア割り込み命令であることを特徴とす
る請求項１に記載のデータ処理装置。 - 【請求項４】 前記レジスタ内に保持される所定のデー
タは、当該不揮発性半導体記憶装置以外の記憶手段に保
持されているプログラムに分岐する絶対番地分岐命令で
あることを特徴とする請求項１に記載のデータ処理装
置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5850593A JP3152535B2 (ja) | 1993-03-18 | 1993-03-18 | データ処理装置 |
| US08/371,581 US5657467A (en) | 1993-03-18 | 1995-01-12 | Non-volatile semiconductor memory device with instruction issue during busy cycle |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5850593A JP3152535B2 (ja) | 1993-03-18 | 1993-03-18 | データ処理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06275084A JPH06275084A (ja) | 1994-09-30 |
| JP3152535B2 true JP3152535B2 (ja) | 2001-04-03 |
Family
ID=13086283
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5850593A Expired - Lifetime JP3152535B2 (ja) | 1993-03-18 | 1993-03-18 | データ処理装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5657467A (ja) |
| JP (1) | JP3152535B2 (ja) |
Families Citing this family (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5991849A (en) * | 1996-04-10 | 1999-11-23 | Sanyo Electric Co., Ltd | Rewriting protection of a size varying first region of a reprogrammable non-volatile memory |
| US5822777A (en) * | 1996-08-23 | 1998-10-13 | Emc Corporation | Dual bus data storage system having an addressable memory with timer controller fault detection of data transfer between the memory and the buses |
| US6567903B1 (en) | 1996-08-23 | 2003-05-20 | Emc Corporation | Data storage system having master/slave addressable memories |
| US6347365B1 (en) * | 1996-08-23 | 2002-02-12 | Emc Corporation | Data storage system having a[n] memory responsive to clock pulses produced on a bus and clock pulses produced by an internal clock |
| JPH11203266A (ja) * | 1998-01-07 | 1999-07-30 | Mitsubishi Electric Corp | マイクロコンピュータ |
| US6389500B1 (en) * | 1999-05-28 | 2002-05-14 | Agere Systems Guardian Corporation | Flash memory |
| US6542955B1 (en) * | 1999-06-03 | 2003-04-01 | Programmable Microelectronics Corporation | Microcontroller virtual memory system and method |
| US6407949B1 (en) * | 1999-12-17 | 2002-06-18 | Qualcomm, Incorporated | Mobile communication device having integrated embedded flash and SRAM memory |
| JP2003123488A (ja) * | 2001-10-11 | 2003-04-25 | Toshiba Corp | 半導体記憶装置 |
| US20060046402A1 (en) * | 2004-08-31 | 2006-03-02 | Micron Technology, Inc. | Flash cell structures and methods of formation |
| US7487287B2 (en) * | 2006-02-08 | 2009-02-03 | Atmel Corporation | Time efficient embedded EEPROM/processor control method |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4752871A (en) * | 1985-09-30 | 1988-06-21 | Motorola, Inc. | Single-chip microcomputer having a program register for controlling two EEPROM arrays |
| US4970692A (en) * | 1987-09-01 | 1990-11-13 | Waferscale Integration, Inc. | Circuit for controlling a flash EEPROM having three distinct modes of operation by allowing multiple functionality of a single pin |
| US5034922A (en) * | 1987-12-21 | 1991-07-23 | Motorola, Inc. | Intelligent electrically erasable, programmable read-only memory with improved read latency |
| US5287469A (en) * | 1988-12-27 | 1994-02-15 | Nec Corporation | Electrically erasable and programmable non-volatile memory (EEPROM), wherein write pulses can be interrupted by subsequently received read requests |
| US5224070A (en) * | 1991-12-11 | 1993-06-29 | Intel Corporation | Apparatus for determining the conditions of programming circuitry used with flash EEPROM memory |
-
1993
- 1993-03-18 JP JP5850593A patent/JP3152535B2/ja not_active Expired - Lifetime
-
1995
- 1995-01-12 US US08/371,581 patent/US5657467A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH06275084A (ja) | 1994-09-30 |
| US5657467A (en) | 1997-08-12 |
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