JP2004118826A - フラッシュメモリを用いてブーティングされるシステム装置及びそのブーティング方法 - Google Patents
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Abstract
【課題】別途のハードウェアコントローラーや付加的なメモリがなくても、ブーティングすることができ、また、パワー・オン自動読取機能を用いて、ソフトウェア的な方法でブーティングすることができるシステム装置を提供すること。
【解決手段】データレジスタと、ブートストラップコードと, OSコードと, ブートハンドラコード及びブートストラップローダコードとを備え、パワーが印加されるとき、前記データレジスタに前記ブートハンドラコード及びブートストラップローダコードをローディングするフラッシュメモリと、システムメモリと、前記ブートハンドラコードを行うことにより、ブートストラップローダコードを前記システムメモリにローディングし、前記ブートストラップローダコードを行うことにより、前記ブートストラップコードとOSコードを前記システムメモリにローディングする中央処理装置とを備えることを特徴とする。
【選択図】図1
【解決手段】データレジスタと、ブートストラップコードと, OSコードと, ブートハンドラコード及びブートストラップローダコードとを備え、パワーが印加されるとき、前記データレジスタに前記ブートハンドラコード及びブートストラップローダコードをローディングするフラッシュメモリと、システムメモリと、前記ブートハンドラコードを行うことにより、ブートストラップローダコードを前記システムメモリにローディングし、前記ブートストラップローダコードを行うことにより、前記ブートストラップコードとOSコードを前記システムメモリにローディングする中央処理装置とを備えることを特徴とする。
【選択図】図1
Description
本発明は、フラッシュメモリを用いてブーティングされるシステム装置及びそのシステムブーティング方法に関し、より詳しくは、パワー・オン自動読取(power−on auto−read)機能によってシステムブーティングを行う順次アクセスフラッシュメモリを用いてブーティングされるシステム装置及びそのシステムブーティング方法に関する。
一般に、ブーティングとは、コンピュータ、PDAのようなシステム装置を起動または再起動する作業を意味し、主にブートメモリに格納されているバイオス(BIOS)の処理ルーチンによって行われる。バイオスは、ポスト(POST:Power On Self Test)動作によって各ハードウェアを初期化し、検査を行う。そして、ポスト過程において異常がなければ、システムブーティングに必要な極小のプログラムであるブートストラップローダを実行し、運営体系(OS)ソフトウェアをシステムメモリにローディングする。前記運営体系ソフトウェアは、システムのハードウェア及びソフトウェアに対する設定情報を検索し、システムが正常に動作されるようにする。
既存のブートメモリは、EPROM、EEPROM等を主に使用してきたが、ブーティングプログラムの変更に多くの時間がかかるだけでなく、データの書込みのためにロムライター(ROM writer)のようなPROMプログラム装置が別途に用いられなければならないという問題点があった。
このような問題点を解決するために、電子的にデータの書込み/消去が可能なフラッシュメモリをブートメモリとして使用することが提案されている。
このような問題点を解決するために、電子的にデータの書込み/消去が可能なフラッシュメモリをブートメモリとして使用することが提案されている。
また、バイオスを提供するフラッシュメモリは、I/Oタイプのメモリインタフェース(ブロック単位でデータを伝送する方式)で構成されているため、直接的なブートコードを行うことができず、このため、一般のROMタイプのメモリインタフェース(バイト/ワード単位でデータを伝送する方式)への切換えのためのコントロールロジックとフラッシュメモリから読み出されたデータとを一時格納する別途のメモリが要求されてきた。
本出願人が出願した韓国特許出願第2002−12356号には、フラッシュメモリを用いてブーティングされるシステム装置及びそのシステムブーティング方法が開示されている。
本出願人が出願した韓国特許出願第2002−12356号には、フラッシュメモリを用いてブーティングされるシステム装置及びそのシステムブーティング方法が開示されている。
図10を参照して、上記特許出願に係るシステム装置の一例は、コントローラー11と、ブートストラッパ12と、フラッシュメモリ14と、システムメモリ16とを備え、これらの間のデータ伝送は、システムバス18を介して行われる。特に、ブートストラッパ12は、ブートストラップローダブロックと内部RAMブロックとを有し、フラッシュメモリ14は、ブートストラップコード領域と、OSコード領域と、データコード領域とに区分されている。パワー・オンすると、システムリセット信号を入力されたブートストラッパ12が、フラッシュメモリ14のブートストラップコードを内部RAMブロックにローディングし、コントローラー11がブートストラップコードを実行することによって、システムが駆動される。
しかし、このようなシステムは、依然としてフラッシュメモリに格納されているブートコードを実行するために、ブートストラップローダブロックと内部RAMブロックのような特別なハードウェアコントローラとメモリを使用している。従って、システム装置の費用が上昇するという問題点があった。
本発明は、上記問題点に鑑みなされたものであり、別途のハードウェアコントローラーや付加的なメモリがなくても、ブーティングすることができるシステム装置を提供することを目的とする。
また、本発明は、パワー・オン自動読取機能を用いて、ソフトウェア的な方法でブーティングすることができるシステム装置を提供することを他の目的とする。
また、本発明は、パワー・オン自動読取機能を用いて、ソフトウェア的な方法でブーティングすることができるシステム装置を提供することを他の目的とする。
上記の目的を達成するため、本発明によるシステム装置は、データレジスタと、
ブートストラップコードと、OSコードと、ブートハンドラコード及びブートストラップローダコードとを備え、パワーが印加されるとき、前記データレジスタに前記ブートハンドラコード及びブートストラップローダコードをローディングするフラッシュメモリと、
システムメモリと、
前記ブートハンドラコードを行うことにより、ブートストラップローダコードを前記システムメモリにローディングし、前記ブートストラップローダコードを行うことにより、前記ブートストラップコードとOSコードを前記システムメモリにローディングする中央処理装置とを備えることを特徴とする。
ブートストラップコードと、OSコードと、ブートハンドラコード及びブートストラップローダコードとを備え、パワーが印加されるとき、前記データレジスタに前記ブートハンドラコード及びブートストラップローダコードをローディングするフラッシュメモリと、
システムメモリと、
前記ブートハンドラコードを行うことにより、ブートストラップローダコードを前記システムメモリにローディングし、前記ブートストラップローダコードを行うことにより、前記ブートストラップコードとOSコードを前記システムメモリにローディングする中央処理装置とを備えることを特徴とする。
また、本発明によるシステム装置のブーティング方法は、
システム装置にパワーが印加されるとき、フラッシュメモリに格納されるブートハンドラコードとブートストラップローダコードが、前記フラッシュメモリのデータレジスタにローディングされるステップと、
中央処理装置が前記データレジスタにローディングされたブートハンドラコードとブートストラップローダコードを順次アクセスするステップとを含み、前記ブートハンドラコードを行って、ブートストラップローダコードを前記システムメモリにローディングし、前記ブートストラップローダコードを行って、前記ブートストラップコードとOSコードを前記システムメモリにローディングすることを特徴とする。
システム装置にパワーが印加されるとき、フラッシュメモリに格納されるブートハンドラコードとブートストラップローダコードが、前記フラッシュメモリのデータレジスタにローディングされるステップと、
中央処理装置が前記データレジスタにローディングされたブートハンドラコードとブートストラップローダコードを順次アクセスするステップとを含み、前記ブートハンドラコードを行って、ブートストラップローダコードを前記システムメモリにローディングし、前記ブートストラップローダコードを行って、前記ブートストラップコードとOSコードを前記システムメモリにローディングすることを特徴とする。
また、前記ブーティングを指示するブートハンドラコードとブートストラップローダコードは、前記フラッシュメモリの第1ページに格納され、前記フラッシュメモリは、順次アクセスフラッシュメモリであることを特徴とする。
本発明において、前記ブートハンドラコードとブートストラップローダコードは、中央処理装置とフラッシュメモリが相違するインタフェースを有するため、フラッシュメモリに対する順次的なアクセスが不可能であったことに鑑み、任意のアドレスによるアクセスを仮定したプログラムコードを、順次的なアクセスを許容する形態のプログラムコードに変換することによって作成されたコードを意味する。
本発明において、前記ブートハンドラコードとブートストラップローダコードは、中央処理装置とフラッシュメモリが相違するインタフェースを有するため、フラッシュメモリに対する順次的なアクセスが不可能であったことに鑑み、任意のアドレスによるアクセスを仮定したプログラムコードを、順次的なアクセスを許容する形態のプログラムコードに変換することによって作成されたコードを意味する。
また、前記ブートハンドラコードとブートストラップローダコードは、システム装置にパワーが印加されるとき、コマンドとアドレスの入力無しで、フラッシュメモリに対する中央処理装置の順次的なデータアクセスを可能にすることによって、ソフトウェア的なブーティングを支援する。
本発明によると、フラッシュメモリをブーティング用として使用するために特別なコントロールロジックやROMのような別途のメモリを必要としないので、設計時間及びシステム費用を節減することができる。その結果、様々なシステムでフラッシュメモリをブートメモリとして使うことができる。
以下、本発明の好ましい実施の形態を説明する前に、本発明の明確な理解を助けるために、図6乃至図8を参照して、本発明に適用された順次アクセスフラッシュメモリのピンの構成、機能、そして一般的な読取動作について概略的に説明し、次に、特に図9を参照して、本発明におけるシステム装置のブーティングと関連したパワー・オン自動読取動作について説明する。参考までに、このような順次アクセスフラッシュメモリは、例えば部品番号K9F1GXXQ0M及びK9F1GXXU0Mである素子に関連した2002年“128M×8ビット/64M×16ビットNANDフラッシュメモリ”と題した(株)三星電子で発刊したデータブックに開示されている。
図6乃至図8は、それぞれ本発明に適用された順次アクセスフラッシュメモリのうちX8素子(K9F1G08X0M)のピンの構成と詳細、機能ブロック図、及び読取動作を説明するタイミング図である。
図6において、I/O0〜I/O7は、アドレスとデータの入/出力だけでなく、コマンドの入力のためのポートとして使われる。また、レディー/ビジー
信号は、素子の動作状態を表わすものであり、ロー(Low)のとき、プログラム、消去またはランダム読取動作が処理中にあることを示す。また、パワー・オン読取イネーブル(PRE)信号は、パワー・オンの間に行われる自動読取動作を制御する。
図6において、I/O0〜I/O7は、アドレスとデータの入/出力だけでなく、コマンドの入力のためのポートとして使われる。また、レディー/ビジー
図7は、具体的な機能ブロック図を示している。図示のように、前記順次アクセスフラッシュメモリは、電気的に消去及びプログラム可能なメモリセルアレイ100と、X−バッファ、ラッチ&デコーダ110と、Y−バッファ、ラッチ&デコーダ112と、コマンドレジスタ114と、制御ロジック&高電圧発生器116と、データレジスタ&感知増幅器118と、キャッシュレジスタ120と、Y−ゲイティング122とを備えている。その他、データ入出力と関連して、I/Oバッファ&ラッチ124と、グローバルバッファ126と、出力ドライバ128とを備えている。メモリセルアレイ100は、M個のページを有する。メモリセルアレイ100のページ数は、通常、設計仕様にもよるが、前記X8素子(K9F1G08X0M)は、1056Mbitメモリとして1ページの大きさが2112バイトの65,536ページを含む。前記メモリセルアレイ100内の各メモリセルの行(または、メモリセルが連結された任意のワードライン)は、X−バッファ、ラッチ&デコーダ110から提供されるアドレス信号によって選択され、各メモリセルの列は、Y−バッファ、ラッチ&デコーダ112から提供されるアドレス信号によって選択される。前記フラッシュメモリの読取り、書込み、プログラム、消去動作は、コマンドレジスタ114に特別なコマンドを入力することによって行われ、各モード選択のためのピンの状態を表1に示す。
上記の表1から分かるように、コマンド、アドレス及びデータの入力は共に、チップ_イネーブル
信号がロー(L)である間に、書込み_イネーブル
信号がローに行くときに可能である。図8に示すように、例えば、読取モードであるとき、I/Oxピンを介して4サイクルのアドレス(列アドレス1、2及び行アドレス1、2)と共に、コマンドレジスタ(図7の114)に読取コマンド(1サイクル:00h、2サイクル30h)を書き込むことによって読取動作が初期化される。このこき、選択されたページ内のデータが、25μs以下のデータ伝送時間(tR)の間、データレジスタ(図7の118)にローディングされる。その後、前記データレジスタ118にローディングされたデータに対するアクセスが行われ、順次的に読取_イネーブル
をパルシングすることによって達成される。
また、本発明に適用されたフラッシュメモリは、パワー・オン自動読取機能を提供している。パワー・オン自動読取機能とは、先に説明した一般の読取動作と異なり、コマンドとアドレスの入力無しで、フラッシュメモリの第1ページに格納されている一連のデータアクセスを可能にする機能をいう。
パワー・オン自動読取機能がユーザにより設定されると、図9に示すように、VCCが所定の電圧(例えば、約1.8V)に到達するとき、自動読取動作がイネーブルされる。前記電圧の検出は、制御ロジック&高電圧発生器116内の内部電圧検出器(図示せず)によって行われる。また、このような自動読取動作の活性化は、パワー・オン読取_イネーブル(PRE)信号によって制御され、実質的に中央処理装置を介せずにメモリ動作が制御される。即ち、前記パワー・オン読取_イネーブル(PRE)信号の制御によってパワー・オンの後、直ちに一連のデータアクセスが行われる。このとき、第1ページ内のデータが、データ伝送時間(tR)の間、データレジスタ118に伝送される。その後、読取_イネーブル
信号をパルシングすることによって、データレジスタ118から順次データが読み出される。
本発明における第1ページは、フラッシュメモリの最初のページ、即ち、0x0000アドレスを有するページを意味し、例えば、前記ページの大きさはX8素子(K9F1G08X0M)が使われた場合は、2112バイトとなる。
さて、本発明の好ましい実施の形態を、図1乃至図5を参照して、詳しく説明する。
さて、本発明の好ましい実施の形態を、図1乃至図5を参照して、詳しく説明する。
本発明によるシステム装置、即ち、パワー・オン自動読取機能を提供するフラッシュメモリを備えたシステム装置200は、図1に示すように、システム装置200の全ての動作を制御する中央処理装置210と、パワーが印加されると自動読取動作、即ち、第1ページの各データが所定のデータレジスターにローディングされる順次アクセスフラッシュメモリ212と、一種のDRAMまたはSRAMで構成され、前記順次アクセスフラッシュメモリ212に格納されているブート関連コードを行うために必要なシステムメモリ214とを備え、システムバス216を介して中央処理装置210、順次アクセスフラッシュメモリ212、そしてシステムメモリ214の間にデータ伝送が行われる。
ここで、前記順次アクセスフラッシュメモリ212は、図2に示すように、メモリアクセスのために‘0x0000’から始まるアドレスを有する第1ページに、ブートハンドラコード300aとブートストラップローダコード300bを有し、またブートストラップコード302と、OSコード304と、応用プログラム及びユーザデータ306とを格納している。特に、前記ブートハンドラコード300aは、ブートストラップローダコード300bを前記システムメモリ214の特定領域にコピーする機能を行い、前記ブートストラップローダコード300bは、実際にブートストラップコード302とOSコード304を前記システムメモリ214に積載する機能を行う。
以下、前記システム装置200の動作を簡単に説明する。
システム装置200がパワー・オンすると、図9を参照して、パワー・オン自動読取機能によって、第1ページのデータ、即ち、ブートハンドラコード300aとブートストラップローダコード300bが、データレジスタ(図7の118)にローディングされる。次いで、中央処理装置210がパルス信号、即ち、読取_イネーブル
信号を発生させ、ブートハンドラコード300aを入力され、これを実行するようになる。前記ブートハンドラコード300aの実行によって、続けて中央処理装置210に入力されるブートストラップローダコード300bが、システムメモリ214に積載される。次に、中央処理装置210がブートストラップローダコード300bを実行し、その結果、実際にブートストラップコード302がシステムメモリ214にローディングされる。ブートストラップコード302のローディングが完了すると、従来のシステム装置と同様に、前記ブートストラップコード302の実行によって、ハードウェアの初期化が行われ、OSコード304を実行することによって、システム装置200が駆動される。
システム装置200がパワー・オンすると、図9を参照して、パワー・オン自動読取機能によって、第1ページのデータ、即ち、ブートハンドラコード300aとブートストラップローダコード300bが、データレジスタ(図7の118)にローディングされる。次いで、中央処理装置210がパルス信号、即ち、読取_イネーブル
図3は、中央処理装置とフラッシュメモリとの間の入出力関係を示している。
前記中央処理装置210は一般のROMタイプのインタフェースを有し、順次アクセスフラッシュメモリ212はI/Oピンを介してコマンドとアドレスがマルチプレックシングされるインタフェースを有するため、パワーが印加されると、順次アクセスフラッシュメモリ212の最初のページに任意にアクセスできないという問題が発生する。
前記中央処理装置210は一般のROMタイプのインタフェースを有し、順次アクセスフラッシュメモリ212はI/Oピンを介してコマンドとアドレスがマルチプレックシングされるインタフェースを有するため、パワーが印加されると、順次アクセスフラッシュメモリ212の最初のページに任意にアクセスできないという問題が発生する。
このような問題を解決するために、図4に示すように、任意のアドレスによるアクセスを仮定し、コンパイリングされたプログラムコードを、順次的なアクセスを許容する形態のコードに変換する方法を使用し、ブートハンドラーコード300aとブートストラップローダコード300bを作成する。即ち、システム装置のブーティング時、前記順次アクセスフラッシュメモリ212では、順次的なメモリアクセスしか可能でないので、これを考慮してブートハンドラコード300aとブートストラップローダコード300bの命令語とデータを配置する。
図4の左上段は、命令語1によってAデータがレジスタ1に移動し、さらに命令語1によってBデータがレジスタ2に移動することを示しており、図4の左下段に表示されたシステムバストランジェクションメモリアドレスを見ると、アドレスが任意に発生していることが分かる。ここで、命令語1は順次アクセスフラッシュメモリ212のデータを中央処理装置210のデータレジスタに移動させる制御信号である。
また、図4の右上段には、順次的なメモリアクセスを考慮して再構成されたコードが示されている。命令語1によってデータAにアクセスしようとし、このときメモリアドレスと読取_イネーブル
信号が発生するようになる。しかし、中央処理装置210で発生するメモリアドレスは、順次アクセスフラッシュメモリ212のインタフェースにおいて無視されるので、単に読取_イネーブル
信号によって、その次のアドレスにあるデータが中央処理装置210に伝達される。従って、命令語1が得ようとするAデータをレジスタ1に格納するようになる。さらに、前記中央処理装置210は、その次の命令を行うするために、命令語の取得演算を行い、その結果、さらに命令語1に対するメモリアドレスと読取_イネーブル
信号が順次アクセスフラッシュメモリ212のインタフェースに伝達され、前記メモリアドレスと関係なく、その次のアドレス2にある命令語1の命令を行い、Bデータをレジスタ2に格納するようになる。このように、前記中央処理装置210では、任意のアドレスからデータを取得するようであるが、実際には読取_イネーブル
信号の増加によって順次的なアドレスから得られる値が、命令語、そしてその命令語が必要とするデータになる。好ましくは、このようなコード変換は、ウィンドウのような運営体制に含まれたコード変換プログラムまたは別途製作されたコード変換プログラムを用いて自動で行われる。
本発明によるシステム装置のブーティングは、次のような過程で行われる。図5を参照して、まず前記システム装置200にパワーが印加されると、前記順次アクセスフラッシュメモリ212の初ページ(0x0000)に格納されている一連のデータ、即ち、ブートハンドラコード300aとブートストラップローダコード300bが自動で順次アクセスフラッシュメモリ212のデータレジスタ(図7の118)に移される(S100)。
次に、前記中央処理装置210が前記データレジスタ118にローディングされたブートハンドラコード300aとブートストラップローダコード300bを順次的にアクセスし(S110)、実質的に中央処理装置210からの読取_イネーブル
信号によって、前記データレジスタ118の各データが順次的に読み取られる。次に、前記ブートハンドラコード300aが、ブートストラップローダコード300bを前記システムメモリ214の特定領域にコピーし、前記ブートストラップローダコード300bが、実際にブートストラップコード302とOSコード304を前記システムメモリ214に積載する機能を行う(S112)。最終的に、前記中央処理装置210の制御によって前記ブートストラップコード302が基本的なシステム初期化を行い、前記OSコード304が残りの初期化を行う(S114)。これによって、システム装置のブーティングが完了する。
本発明による実施の形態は、上述の内容に限定されず、本発明と関連して通常の知識を有する者にとって自明な範囲内で様々な代案、修正及び変更して実施することができる。
210 中央処理装置
212 順次アクセスフラッシュメモリ
214 システムメモリ
216 システムバス
212 順次アクセスフラッシュメモリ
214 システムメモリ
216 システムバス
Claims (6)
- データレジスタと、
ブートストラップコードと、OSコードと、ブートハンドラコード及びブートストラップローダコードとを備え、パワーが印加されるとき、前記データレジスタに前記ブートハンドラコード及びブートストラップローダコードをローディングするフラッシュメモリと、
システムメモリと、
前記ブートハンドラコードを行うことにより、ブートストラップローダコードを前記システムメモリにローディングし、前記ブートストラップローダコードを行うことにより、前記ブートストラップコードとOSコードを前記システムメモリにローディングする中央処理装置とを備えることを特徴とするシステム装置。 - 前記ブーティングを指示するブートハンドラコードとブートストラップローダコードが、前記フラッシュメモリの第1ページに格納されることを特徴とする請求項1に記載のシステム装置。
- 前記フラッシュメモリが、順次アクセスフラッシュメモリであることを特徴とする請求項1または2に記載のシステム装置。
- システム装置にパワーが印加されるとき、フラッシュメモリの所定ページに格納されるブートハンドラコードとブートストラップローダコードが、前記フラッシュメモリの所定のデータレジスタにローディングされるステップと、
中央処理装置が前記データレジスタにローディングされたブートハンドラコードとブートストラップローダコードを順次アクセスするステップとを含み、前記ブートハンドラコードを行って、ブートストラップローダコードを前記システムメモリにローディングし、前記ブートストラップローダコードを行って、前記ブートストラップコードとOSコードを前記システムメモリにローディングすることを特徴とするシステム装置のブーティング方法。 - 前記ブートハンドラコードとブートストラップローダコードが、前記フラッシュメモリの第1ページに格納されることを特徴とする請求項4に記載のシステム装置のブーティング方法。
- 前記フラッシュメモリが、順次アクセスフラッシュメモリであることを特徴とする請求項4または5に記載のシステム装置のブーティング方法。
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Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2006146485A (ja) * | 2004-11-18 | 2006-06-08 | Toshiba Corp | 携帯端末 |
JP2010134741A (ja) * | 2008-12-05 | 2010-06-17 | Internatl Business Mach Corp <Ibm> | プログラムを実行する方法およびシステム |
JP2011501321A (ja) * | 2007-10-26 | 2011-01-06 | クゥアルコム・インコーポレイテッド | 無線デバイスのためのプログレッシブブート |
US8291226B2 (en) | 2006-02-10 | 2012-10-16 | Qualcomm Incorporated | Method and apparatus for securely booting from an external storage device |
Families Citing this family (26)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2006074793A1 (en) * | 2005-01-14 | 2006-07-20 | Telefonaktiebolaget Lm Ericsson (Publ) | Method and device for initializing a booting procedure of a mobile device |
US7971046B2 (en) | 2005-01-14 | 2011-06-28 | Telefonaktiebolaget L M Ericsson (Publ) | Method and device for initializing a booting procedure of a mobile device |
US7356680B2 (en) * | 2005-01-22 | 2008-04-08 | Telefonaktiebolaget L M Ericsson (Publ) | Method of loading information into a slave processor in a multi-processor system using an operating-system-friendly boot loader |
KR20080007430A (ko) * | 2005-02-11 | 2008-01-21 | 샌디스크 아이엘 엘티디 | Nand 플래시 메모리 시스템 체계 |
US20070016721A1 (en) * | 2005-07-18 | 2007-01-18 | Wyse Technology Inc. | Flash file system power-up by using sequential sector allocation |
KR100667822B1 (ko) | 2005-10-10 | 2007-01-11 | 삼성전자주식회사 | 낸드 플래시 메모리를 이용한 화상형성장치의 초기화제어장치 및 방법 |
JP2007133683A (ja) * | 2005-11-10 | 2007-05-31 | Sony Corp | メモリシステム |
CN100362472C (zh) * | 2005-12-06 | 2008-01-16 | 海信集团有限公司 | 嵌入式设备系统动态引导的方法 |
KR100678023B1 (ko) * | 2006-02-15 | 2007-02-02 | 삼성전자주식회사 | 이동통신 단말기의 부팅시간 단축 방법 |
EP1840902B1 (en) * | 2006-03-29 | 2009-08-05 | STMicroelectronics S.r.l. | Method and device for detecting possible corruption of sector protection information of a non volatile memory stored in an on board volatile memory array at power-on |
CN100377086C (zh) * | 2006-03-31 | 2008-03-26 | 浙江大学 | 嵌入式系统中直接从文件系统运行程序的实现方法 |
JP2007299227A (ja) * | 2006-04-28 | 2007-11-15 | Toshiba Corp | 情報処理装置及び情報処理装置のブート方法 |
US20070260869A1 (en) * | 2006-05-01 | 2007-11-08 | Symbol Technologies, Inc. | Apparatus and Method for Booting a Computing Device from a NAND Memory Device |
KR100790168B1 (ko) * | 2006-07-14 | 2008-01-02 | 삼성전자주식회사 | 프로세싱 시스템에서 낸드플래시 메모리를 이용하여 부팅을수행하는 방법 및 장치 |
US20090049232A1 (en) * | 2007-08-17 | 2009-02-19 | Sandeep Brahmadathan | Execute-in-place implementation for a nand device |
KR100964636B1 (ko) * | 2007-10-01 | 2010-06-21 | 세메스 주식회사 | 시스템 제어기 및 그 구동 방법 |
CN102279757B (zh) * | 2010-06-11 | 2016-08-17 | 无锡中感微电子股份有限公司 | 一种系统程序启动的方法及装置 |
CN103150000B (zh) * | 2011-12-07 | 2016-01-20 | 神讯电脑(昆山)有限公司 | 低温开机方法及其电子装置 |
KR101429086B1 (ko) * | 2013-03-29 | 2014-08-13 | 대한민국 | 추진 제어 레버 및 추진 제어 레버의 제어방법 |
JP5744118B2 (ja) | 2013-07-17 | 2015-07-01 | ウィンボンド エレクトロニクス コーポレーション | 半導体記憶装置 |
KR102147916B1 (ko) * | 2014-04-14 | 2020-08-26 | 삼성전자주식회사 | 불휘발성 메모리 시스템 및 그것의 동작 방법 |
JP6820162B2 (ja) | 2016-06-27 | 2021-01-27 | 川崎重工業株式会社 | バケットホイール |
CN110059005B (zh) * | 2019-01-30 | 2022-12-16 | 北京品驰医疗设备有限公司 | 快闪存储器的程序检测方法和植入式医疗设备 |
CN110060726B (zh) * | 2019-01-30 | 2022-12-16 | 北京品驰医疗设备有限公司 | 快闪存储器的程序检测方法和植入式医疗设备 |
CN110083393B (zh) * | 2019-01-30 | 2022-12-16 | 北京品驰医疗设备有限公司 | 快闪存储器和植入式医疗设备 |
CN113064652B (zh) * | 2021-04-01 | 2023-03-14 | 海光信息技术股份有限公司 | 用于中央处理单元的启动代码的装置、方法、设备和介质 |
Family Cites Families (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5519843A (en) * | 1993-03-15 | 1996-05-21 | M-Systems | Flash memory system providing both BIOS and user storage capability |
US5822581A (en) * | 1995-09-29 | 1998-10-13 | Intel Corporation | Method for CMOS configuration information storage and retrieval in flash |
US5878257A (en) * | 1996-11-15 | 1999-03-02 | Cirrus Logic, Inc. | Self-booting mechanism to allow dynamic system configuration and diagnostic |
KR19980058287A (ko) * | 1996-12-30 | 1998-09-25 | 정장호 | 중앙처리장치의 부팅회로 |
KR19990002308A (ko) * | 1997-06-19 | 1999-01-15 | 김영환 | 셋탑박스의 부팅롬 장치 |
KR20000033437A (ko) * | 1998-11-23 | 2000-06-15 | 홍종만 | 부트스트랩로더 기능 구현 장치 |
US6948099B1 (en) * | 1999-07-30 | 2005-09-20 | Intel Corporation | Re-loading operating systems |
US6601167B1 (en) * | 2000-01-14 | 2003-07-29 | Advanced Micro Devices, Inc. | Computer system initialization with boot program stored in sequential access memory, controlled by a boot loader to control and execute the boot program |
KR20010087868A (ko) * | 2000-03-09 | 2001-09-26 | 김광수 | 리눅스 운영 체제 부팅 방법 |
-
2002
- 2002-09-24 KR KR10-2002-0057930A patent/KR100469669B1/ko not_active IP Right Cessation
-
2003
- 2003-08-06 JP JP2003288200A patent/JP2004118826A/ja active Pending
- 2003-08-07 TW TW092121660A patent/TWI246657B/zh not_active IP Right Cessation
- 2003-08-14 US US10/640,637 patent/US20040059906A1/en not_active Abandoned
- 2003-08-22 CN CNB031538134A patent/CN100456272C/zh not_active Expired - Fee Related
Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2006146485A (ja) * | 2004-11-18 | 2006-06-08 | Toshiba Corp | 携帯端末 |
US8291226B2 (en) | 2006-02-10 | 2012-10-16 | Qualcomm Incorporated | Method and apparatus for securely booting from an external storage device |
JP2011501321A (ja) * | 2007-10-26 | 2011-01-06 | クゥアルコム・インコーポレイテッド | 無線デバイスのためのプログレッシブブート |
US8683213B2 (en) | 2007-10-26 | 2014-03-25 | Qualcomm Incorporated | Progressive boot for a wireless device |
JP2010134741A (ja) * | 2008-12-05 | 2010-06-17 | Internatl Business Mach Corp <Ibm> | プログラムを実行する方法およびシステム |
Also Published As
Publication number | Publication date |
---|---|
CN100456272C (zh) | 2009-01-28 |
US20040059906A1 (en) | 2004-03-25 |
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