JP2001075798A

JP2001075798A - 情報処理装置

Info

Publication number: JP2001075798A
Application number: JP24854599A
Authority: JP
Inventors: Masako Asano; 昌子浅野
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1999-09-02
Filing date: 1999-09-02
Publication date: 2001-03-23

Abstract

(57)【要約】【課題】ＲＯＭに格納されたプログラムで動作する情報
処理装置においてＲＯＭに格納されたデータ修正可能と
する情報処理装置の提供。【解決手段】プログラム命令及び／又はデータが書き込
まれたＲＯＭと、修正プログラム命令及び／又はデータ
が格納されるＲＡＭと、アドレスバスに出力されるアド
レス信号が予め設定された修正対象アドレス範囲内にあ
るか否かを検出する検出手段と、アドレス信号でアクセ
スされるＲＯＭの出力と該アドレス信号に対応したアド
レスでアクセスされるＲＡＭの出力とを入力としＲＯＭ
コレクションイネーブル状態にあり、且つアドレス信号
が修正対象アドレス範囲内にある場合ＲＡＭの出力を選
択し、アドレス信号が修正対象アドレス範囲外の場合に
はＲＯＭの出力を選択する選択手段とを備え、選択手段
から出力される命令又はデータが命令実行部に供給され
る。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は情報処理装置に関
し、特に、読み出し専用型の記憶手段に書き込まれたプ
ログラム及びデータを実行することで動作するマイクロ
コンピュータ等の情報処理装置において読み出し専用型
の記憶手段に書き込まれたプログラム及びデータの修正
を可能とした情報処理装置に関する。

【０００２】

【従来の技術】命令デコーダ、命令実行部、内部レジス
タ、プログラムカウンタ、メモリアドレスレジスタ等を
備えたＣＰＵと、プログラムメモリ、データメモリ、入
出力ポート、タイマ等の周辺回路を１チップ上に備えて
なるいわゆるシングルチップ型マイクロコンピュータは
家電機器を始め各種制御用機器等に組み込まれて用いら
れており、この種のマイクロコンピュータにおいて、Ｃ
ＰＵの命令実行部で実行されるプログラムは、一般に、
マイクロコンピュータに内蔵されるマスクＲＯＭに書き
込まれる。

【０００３】このマスクＲＯＭは、マイクロコンピュー
タの製造段階で、マスクデータに基づくイオン注入マス
クを用いてウェハ上のメモリセルトランジスタにイオン
注入しトランジスタの閾値電圧Ｖ_THを変えることでデー
タの書き込みを行なうものであり、製造後にデータの書
き換えを行なうことはできない。

【０００４】近時、マイクロコンピュータの高集積化・
高機能化、及びマイクロコンピュータで制御される機器
の制御内容の複雑化に伴い、制御プログラムのサイズも
増大し、このため、マイクロコンピュータに内蔵される
マスクＲＯＭのメモリ容量も増大している。

【０００５】ＲＯＭを内蔵したマイクロコンピュータの
製造後に、ＲＯＭに書き込まれたプログラムにバグが検
出されたり、プログラムが参照するテーブルデータ等に
変更が生じた場合、該ＲＯＭだけを交換することは不可
能であることから、ＲＯＭを内蔵したマイクロコンピュ
ータ自体を交換することになり、資源、コストの面で無
駄であり、製品開発、販売戦略上の点でも、不都合且つ
不利益である。

【０００６】かかる問題に対処するため、マスクＲＯＭ
に書き込まれたプログラムの修正（「ＲＯＭコレクショ
ン」ともいう）を行なう情報処理装置として、例えば特
開平７−６４７８４号公報には、マイクロコンピュータ
の機能端子を減らし、外付け回路を不要とし、マイクロ
コンピュータ製造後にプログラムのバグが存在するアド
レスの実行を回避して修正後のプログラムを実行できる
ようにしたマイクロコンピュータが提案されている。こ
の従来のマイクロコンピュータは、マイクロコンピュー
タでプログラムの実行が開始された後、特定アドレスに
達すると、分岐命令を実行し、特定アドレスとは異なる
アドレスから始まるプログラムを実行することにより、
プログラムのバグが存在するアドレスの実行を回避して
修正後のプログラムを実行できるようにしたものであ
る。

【０００７】図６は、上記公報に提案される従来のマイ
クロコンピュータの構成を示す図である。図６を参照す
ると、この従来のマイクロコンピュータ６００は、プロ
グラムカウンタ６０１と、ＲＯＭ（リード・オンリー・
メモリ）６０３と、ＲＡＭ（ランダム・アクセス・メモ
リ）６０４と、フェッチした命令を解読して実行する命
令実行部６０５と、選択回路６０７と、分岐命令発生回
路６０８と、比較回路６０６と、レジスタ６０９と、シ
リアルインタフェース６１０と、アドレスバス６０２
と、データバス６１１とを備えており、マイクロコンピ
ュータ６００に接続される外部メモリ６１４は修正プロ
グラムを記憶するものである。

【０００８】プログラムカウンタ６０１は、命令実行部
６０５が実行すべき命令が格納されているアドレスを順
次指し示すもので、アドレスバス６０２にアドレスを出
力する。ＲＯＭ６０３は読み出し専用型メモリであ
り、アドレスバス６０２からのアドレス信号を入力し読
み出しデータをデータバス６１１に出力する。ＲＡＭ６
０４は、書き込み及び読み出し型メモリであり、アドレ
スバス６０２からアドレスを入力しデータバス６１１と
の間で読み出しデータ、及び書き込みデータの授受を行
なう。命令実行部６０５は、フェッチした命令を不図示
の命令デコーダでデコードし、デコードした結果に従い
命令を実行する。比較回路６０６は、プログラムカウン
タ６０１からアドレスバス６０２に出力されるアドレス
信号をレジスタ６０９に記憶保持されている内容と比較
し、両者が一致した場合、ハイレベルの選択信号６１２
を出力し、一致しない場合ロウレベルを出力する。

【０００９】選択回路６０７は、選択信号６１２がハイ
レベルのときは分岐命令発生回路６０８の出力を選択
し、選択信号２１２がローレベルのときはデータバス６
１１上のデータ（フェッチした命令）を選択して命令実
行部６０５に出力する。

【００１０】分岐命令発生回路６０８は、予め定められ
た所定番地へ分岐する分岐命令のコードを出力する。

【００１１】レジスタ６０９は、命令実行部６０５でプ
ログラムの実行を回避したい特定アドレスを記憶保持す
るレジスタである。

【００１２】シリアルインタフェース６１０は、外部メ
モリ６１４の内容をマイクロコンピュータ６００の内部
に取り込み、データバス６１１に出力する。

【００１３】外部メモリ６１４は、プログラムのバグの
アドレス及びバグ修正後のプログラムが格納されてい
る。

【００１４】この従来のマイクロコンピュータの動作に
ついてその概要を以下に説明する。

【００１５】図７は、従来のマイクロコンピュータの初
期化動作を説明するためのフローチャートである。図６
及び図７を参照して、従来のマイクロコンピュータの初
期化動作について以下に説明する。

【００１６】電源投入時等マイクロコンピュータ６００
のパワーオンリセット時にリセット解除につづいて、Ｒ
ＯＭ６０３の予め定められた所定のアドレス（例えば０
０００Ｈ等）に格納されているベクタアドレスがプログ
ラムカウンタ６０１にセットされ、ＲＯＭ６０３に格納
されている初期化プログラムが実行され各種初期設定が
行なわれる（ステップＳ７０１）。初期化プログラムに
は、ＲＯＭコレクションすなわちバグの回避、修正を行
なうか否かの判断ルーチンが組み込まれており、ＲＯＭ
コレクションを行なわない場合（ステップＳ７０２のＮ
Ｏ分岐）、通常どおりメインプログラムに処理が移る
（ステップＳ７０４）。

【００１７】一方、ＲＯＭコレクションを行なう場合
（ステップＳ７０２のＹＥＳ分岐）、初期化プログラム
にて、外部メモリ６１４からプログラムのバグのアドレ
ス（ここでは、バグアドレスを１２００Ｈとする、但し
Ｈはヘキサデシマル表示を表わす。）と、修正後のプロ
グラムをシリアルインタフェース６１０を介してデータ
バス６１１に読み出し、修正後のプログラムをＲＡＭ６
０４の所定の先頭アドレス、例えば図９に示すように、
所定のアドレスＦ７０２Ｈから格納し、レジスタ６０９
には、バグアドレスとして１２００Ｈを設定する（ステ
ップＳ７０３）。

【００１８】分岐命令発生回路６０８は、バグ発生時に
分岐する分岐先として、ＲＡＭ６０４の予め定められた
固定のアドレス（例えばＦ７ＦＤＨ）に分岐する分岐命
令コードを出力する。そして、このＲＡＭ６０４のアド
レスＦ７ＦＤＨには、修正後のプログラムが格納される
ＲＡＭ６０４の先頭アドレスＦ７０２Ｈに分岐するため
の分岐命令（ＢＲ！Ｆ７０２Ｈ）が格納される。

【００１９】なお、従来のマイクロコンピュータでは、
ＲＯＭ６０３に格納されたプログラムのバグが、例えば
アドレスで１２００Ｈから１２０２Ｈに存在する場合、
外部メモリに６１４には、アドレス情報としてバグの先
頭アドレス（例えば１２００Ｈ）と、修正後のプログラ
ムが格納されており、修正後のプログラムの最後の命令
に続いて、ＲＯＭ６０３のバグプログラムの次のアドレ
ス（１２０４Ｈ）に復帰するための分岐命令（ＢＲ！
１２０４Ｈ）が付加される（図９参照）。

【００２０】図８は、従来のマイクロコンピュータのＲ
ＯＭコレクションの動作を説明するための流れ図であ
る。図９は、ＲＯＭとＲＡＭのメモリマップの一例とＲ
ＯＭコレクション動作を模式的に説明する図である。図
６と図８及び図９を参照して、従来のマイクロコンピュ
ータのＲＯＭコレクションの動作について以下に説明す
る。

【００２１】初期化プログラム実行後、プログラムカウ
ンタ６０１のアドレスがバグの存在するアドレス１２０
０Ｈに到達すると（図８のステップＳ８０２、図９の
）、レジスタ６０９の内容とアドレスバス６０２のア
ドレス信号を比較する比較回路６０６では、両者が一致
するため、ハイレベルの選択信号６１２を出力し、選択
回路６０７は、分岐命令発生回路６０８の出力である分
岐命令（ＢＲ！Ｆ７ＦＤＨ）を命令実行部６０５に出
力する。

【００２２】命令実行部６０５は、ＲＯＭ６０３のアド
レス１２００Ｈから読み出された内容は取り込まず、分
岐命令発生回路６０８からの分岐命令（ＢＲ！Ｆ７Ｆ
ＤＨ）を実行して、ＲＡＭ６０４のアドレスＦ７ＦＤＨ
に分岐する（図８のステップＳ８０３）。その際、プロ
グラムカウンタ６０１の内容Ｆ７ＦＤＨは、レジスタ６
０９の内容と異なるため、命令実行部６０５には、ＲＡ
Ｍ６０４のアドレスＦ７ＦＤＨから読み出された内容が
データバス６１１から選択回路６０７を介して取り込ま
れる。

【００２３】ＲＡＭ６０４のアドレスＦ７ＦＤＨには、
修正プログラムが格納されている先頭アドレスに分岐す
る分岐命令（ＢＲ！Ｆ７０２Ｈ）が格納されており、
命令実行部６０５でこの分岐命令（ＢＲ！Ｆ７０２
Ｈ）を実行することで、ＲＡＭ６０４に格納された修正
後のプログラムの先頭アドレスＦ７０２Ｈに分岐する
（図９の）。

【００２４】そしてＲＡＭ６０４のアドレスＦ７０２Ｈ
以降に格納された修正プログラムを実行し（図８のステ
ップＳ８０４）、修正プログラムの最後に付加された分
岐命令（ＢＲ！１２０４Ｈ）を実行して、もとのＲＯ
Ｍ６０３のバグプログラムの次のアドレス１２０４Ｈに
分岐し（図９の）、かかる一連の動作により、ＲＯＭ
６０３のアドレス１２００Ｈ〜１２０２Ｈのバグプログ
ラムを回避して、以降のプログラムが引き続き実行され
る。

【００２５】

【発明が解決しようとする課題】しかしながら、上記し
た従来のマイクロコンピュータは下記記載の問題点を有
している。

【００２６】第１の問題点は、上記した従来のマイクロ
コンピュータにおいては、ＲＯＭに書き込まれているプ
ログラムは修正できるものの、ＲＯＭに書き込まれてい
るデータだけを修正することはできない、ということで
ある。

【００２７】その理由は、従来のマイクロコンピュータ
においては、プログラムカウンタから命令フェッチサイ
クルにて出力されるアドレス（フェッチアドレス）とバ
グアドレスとを比較し、両者が一致したときに、バグア
ドレスを回避するように、ＲＡＭに格納された修正プロ
グラムに分岐される構成とされているためである。すな
わち、従来のマイクロコンピュータにおいては、例えば
命令実行部で実行されるプログラム命令で参照するテー
ブルのデータだけを変更することはできない。これは、
選択回路６０７から命令実行部６０５へ供給されるもの
は、プログラムカウンタ６０１で指示されるフェッチア
ドレスにて、ＲＯＭ６０３又はＲＡＭ６０４からデータ
バス６１１上に送出される命令コード、又は、分岐命令
発生回路６０８から出力される分岐命令のいずれかであ
り、ＲＡＭ６０４から修正データを取りだして、命令実
行部６０５へ供給するパスが設けられていないためであ
る。そして、命令フェッチサイクルで、フェッチアドレ
スからフェッチされたものが、マイクロコンピュータの
命令セットに含まれる命令コード（オペコード）に該当
しないデータである場合、命令実行部の命令デコーダで
は不正命令として扱い、例えばトラップを発生するか、
ホルトする。

【００２８】このため、従来のマイクロコンピュータに
おいては、ＲＯＭ６０３のデータだけを変更したい場
合、該データを修正するための修正データをＲＡＭ６０
４に格納し、もとのＲＯＭ６０３のデータを参照する命
令を、該ＲＡＭ６０４上の修正データを参照する命令に
変更した修正プログラムをＲＡＭ６０４に格納する必要
がある。例えばＲＯＭ６０３に書き込まれたプログラム
において、１個のデータを１０００個の命令で参照して
いる場合、該１個のデータを修正する場合、１０００個
のプログラム命令の修正が必要とされ、各修正プログラ
ムには、元のプログラムへの復帰のための分岐命令が付
加される。

【００２９】また上記第１の問題点に関連して、ＲＯＭ
に書き込まれている命令のオペランド部のイミディエッ
ト値だけを変更することもできず、第１の問題点と同
様、イミディエット値を修正したプログラム命令、及び
分岐命令をＲＡＭに格納する必要があるということであ
る。

【００３０】第２の問題点は、従来のマイクロコンピュ
ータにおいては、修正プログラムに分岐する際に、まず
バグアドレスとの一致を検出した際に分岐命令発生回路
で生成された分岐命令を実行して一旦固定アドレスに分
岐し、分岐先のＲＡＭの固定アドレスに格納された修正
プログラムの先頭アドレスへの分岐命令が実行される構
成とされており、さらに修正プログラム実行後、分岐命
令を実行して、ＲＯＭのバグアドレスの次のアドレスに
復帰する構成とされており、これら分岐命令の挿入によ
り、処理時間が増大する、ということである。

【００３１】第３の問題点は、第２の問題点と関連し
て、従来のマイクロコンピュータにおいては、修正プロ
グラム実行にあたり、複数の分岐命令等の余分な処理が
必要となり、変更前のプログラムと同一のタイミングで
動作させることが不可能である、ということである。

【００３２】すなわち、前述したように、従来のマイク
ロコンピュータにおいては、修正プログラムに分岐する
際に、２回の分岐命令の実行（分岐命令発生回路で生成
される固定アドレスへの分岐命令、固定アドレスに格納
された修正プログラムの先頭アドレスへの分岐命令）
と、修正プログラム実行後に元のプログラムへの復帰用
の分岐命令が常に実行される構成とされており、修正プ
ログラム実行時のタイミングが、ＲＯＭに格納された元
のプログラム命令実行時のタイミング設計値と異なり、
例えば、プログラム命令を所定回ループさせる等、ソフ
トウェアでウェイト処理等を行なう際に、そのタイミン
グにずれが生じ、このため、修正プログラムに変更して
実行する場合に、元のプログラムで考慮していたタイミ
ング設計を再度考慮する必要があるということである。

【００３３】第４の問題点は、修正プログラムに元のプ
ログラムへの復帰用の分岐命令を付加することが必要と
されており、修正プログラムのサイズの増加を招くとい
うことである。

【００３４】したがって、本発明は、上記問題点に鑑み
てなされたものであって、その目的は、読み出し専用メ
モリに格納されたプログラムで動作する情報処理装置に
おいて、読み出し専用メモリに格納されたデータの修正
を可能とする情報処理装置を提供することにある。

【００３５】本発明の他の目的は、修正プログラムを実
行するにあたり、元のプログラム実行時と同一又は同等
のタイミング動作を保証する情報処理装置を提供するこ
とにある。これ以外の本発明の目的、特徴、利点等は以
下の説明から当業者であれば直ちに理解されるであろ
う。

【００３６】

【課題を解決するための手段】前記目的を達成する本発
明は、プログラム及び／又はデータが書き込まれた読み
出し専用メモリと、修正プログラム及び／又はデータが
格納される書き込み及び読み出し型メモリと、を備え、
アドレスバスに出力されるアドレス信号が修正対象アド
レス範囲内にあるとき、該アドレスに対応したアドレス
でアクセスされる書き込み及び読み出し型メモリから読
み出されたデータが命令実行部に取り込まれるように構
成されてなる。

【００３７】本発明は、プログラム命令及び／又はデー
タが書き込まれた読み出し専用型の記憶手段と修正プロ
グラム命令及び／又は修正データが格納される書き込み
及び読み出し可能な記憶手段と、アドレスバスに出力さ
れるアドレス信号が事前に設定された修正対象アドレス
範囲内にあるか否かを検出する検出手段と、前記アドレ
ス信号で読み出しアクセスされる前記読み出し専用型の
記憶手段の出力と、前記アドレス信号に対応したアドレ
スにて、前記読み出し専用型の記憶手段と同時に読み出
しアクセスされる前記書き込み及び読み出し可能な記憶
手段の出力と、を入力とし、前記アドレス信号が前記修
正対象アドレス範囲内にある場合には、前記書き込み及
び読み出し可能な記憶手段の出力を選択し、前記アドレ
ス信号が修正対象アドレス範囲外の場合には前記読み出
し専用型の記憶手段の出力を選択する選択手段と、を備
え、前記選択手段から出力される内容である命令又はデ
ータがＣＰＵの命令実行部に供給される。

【００３８】本発明において、前記書き込み及び読み出
し可能な記憶手段が、前記読み出し専用型の記憶手段の
記憶容量よりも小さく、前記読み出し専用型の記憶手段
に入力されるアドレス信号のうち所定の下位ビットにて
アクセスされる。

【００３９】本発明において、前記書き込み及び読み出
し可能な記憶手段を複数備え、複数の前記書き込み及び
読み出し可能な記憶手段に対応させて前記検出手段を複
数備え、複数の修正対象アドレス範囲のプログラム及び
／又はデータを修正可能としてもよい。

【００４０】

【発明の実施の形態】本発明の実施の形態について以下
に説明する。本発明の情報処理装置は、命令実行部を含
むＣＰＵで実行されるプログラム及び／又はデータが予
め書き込まれている読み出し専用型の記憶手段と、修正
対象のプログラム及び／又はデータが格納される書き込
み及び読み出し型の記憶手段と、アドレスバス上に出力
されるメモリアクセスアドレス又はフェッチアドレス
が、修正対象アドレスの下限と上限で定める範囲内にあ
るか否か比較する手段と、該範囲内にあるとき、該アド
レスに対応したアドレスにてアクセスされる前記書き込
み及び読み出し型の憶手段から読み出されたデータを選
択して命令実行部に供給する選択手段とを備え、製造後
に読み出し専用型記憶手段に内蔵されるプログラム及び
データの修正を可能としたものである。

【００４１】本発明の情報処理装置は、その好ましい一
実施の形態において、プログラム命令及び／又はデータ
が書き込まれた読み出し専用型の記憶手段（１０３）
と、読み出し専用型の記憶手段（１０３）に書き込まれ
たプログラム命令及び／又はデータを修正するための修
正プログラム命令及び／又は修正データが格納される書
き込み及び読み出し型の記憶手段（１０４）と、アドレ
スバスに出力されるアドレス信号が事前に設定された修
正対象アドレス範囲内にあるか否かを検出する検出手段
（１１０、１０８、１０９、１１１）と、前記アドレス
信号でアクセスされる前記読み出し専用型の記憶手段
（１０３）の出力と、前記アドレス信号に対応したアド
レスにて、前記読み出し専用型の記憶手段と同時にアク
セスされる前記書き込み及び読み出し型の記憶手段（１
０４）の出力と、を入力とし、前記アドレス信号が前記
修正対象アドレス範囲内にある場合には、前記書き込み
及び読み出し型の記憶手段（１０４）の出力を選択出力
し、前記アドレス信号が修正対象アドレス範囲外の場合
には、前記読み出し専用型の記憶手段（１０３）の出力
を選択出力する選択手段（１１３）と、を備え、前記選
択手段（１１３）から選択出力される内容である命令又
はデータがＣＰＵの命令実行部に供給される。

【００４２】本発明の情報処理装置においては、前記書
き込み及び読み出し可能な記憶手段（１０４）が、前記
読み出し専用型の記憶手段（１０３）の記憶容量よりも
小さく、前記読み出し専用型の記憶手段に入力されるア
ドレス信号のうち所定の下位ビットにてアクセスされる
構成とされる。また本発明において、前記書き込み及び
読み出し可能な記憶手段（１０４）を複数備え、前記書
き込み及び読み出し可能な記憶手段に対応させて前記検
出手段（１１０、１０８、１０９、１１１）を複数備
え、複数のアドレス範囲のプログラム及び／又はデータ
を修正可能としてもよい。

【００４３】本発明に係る情報処理装置をマイクロコン
ピュータに適用した一実施の形態においては、フェッチ
された命令を解読して実行する命令実行部（１０５）
と、プログラム又はデータを格納する読み出し専用型の
第１の記憶手段（１０３）と、フェッチアドレスをアド
レスバス（１０２）に出力するプログラムカウンタ（１
０１）と、命令実行部（１０５）での命令の実行によっ
てセットされるメモリアクセスアドレス信号をアドレス
バスに出力するアドレスバッファ（１１７）と、インタ
フェース手段（１１６）を介して外部から入力される修
正プログラム又はデータを記憶する第２の記憶手段（１
０４）と、外部からデータを取得するインタフェース手
段（１１６）と、インタフェース手段（１１６）を介し
て外部から入力される先頭アドレス、最終アドレスを記
憶する第３の記憶手段（１１０）と、命令フェッチサイ
クル時と命令実行時のメモリアクセスサイクル時にアド
レスバス（１０２）上にそれぞれ出力されるアドレス信
号（フェッチアドレス、及びメモリアクセスアドレス）
と第３の記憶手段（１１０）に記憶される先頭アドレス
とを比較し、両者が一致するか、または、アドレス信号
の値の方が大きい場合にアクティブ信号を出力する第１
の比較手段（１０８）と、命令フェッチサイクル時と命
令実行時のメモリアクセスサイクル時にアドレスバス
（１０２）上にそれぞれ出力されるアドレス信号（フェ
ッチアドレス、及びメモリアクセスアドレス）と第３の
記憶手段（１１０）に記憶される最終アドレスを比較
し、両者が一致するか、または、アドレス信号の値の方
が小さい場合にアクティブ信号を出力する第２の比較手
段（１０９）と、第１の比較手段（１０８）からアクテ
ィブ信号が出力され且つ第２の比較手段（１０９）から
アクティブ信号が出力され、アドレス信号が先頭アドレ
スと最終アドレスの範囲内にある場合に、アクティブ信
号を出力し、アドレス信号が先頭アドレスと最終アドレ
スの範囲外を指している場合にはインアクティブ信号を
出力する手段（１１１）と、アドレス信号が先頭アドレ
スと最終アドレスの範囲内にある場合に、第２の記憶手
段（１０４）から読み出された修正対象のプログラム又
はデータの内容を選択出力し、アドレス信号が先頭アド
レスと最終アドレスで規定される範囲外にある場合に
は、第１の記憶手段（１０３）から読み出された内容を
選択出力して、データバス（１１５）を介して命令実行
部（１０５）に供給する選択手段（１１３）と、を備え
ている。

【００４４】本発明の一実施の形態に係るマイクロコン
ピュータにおいては、マイクロコンピュータの製造後
に、マスクＲＯＭ等よりなる読み出し専用型の第１の記
憶手段に内蔵したプログラム又はデータのバグを修正し
て使用する時に、第１の記憶手段からのプログラム命
令及び／又はデータの読み出しタイミングと同様に、修
正データが格納されているＲＡＭ等よりなる第２の記憶
手段からプログラム又はデータを読み出す構成とされて
おり、従来のマイクロコンピュータのように、分岐命令
を実行することなく、修正プログラム命令及び／又はデ
ータを記憶する第２の記憶手段がアクセスされるため、
第１の記憶手段をアクセスして実行される動作タイミン
グと同一の動作が可能である。

【００４５】また、修正対象箇所だけを第２の記憶手段
に格納しておけばよく、分岐命令等を格納する必要はな
く、必要最小限の修正プログラムで済むため、修正プロ
グラムの使用領域が従来の修正プログラムより少なくて
済む。

【００４６】さらに、マイクロコンピュータの製造後
に、ＲＯＭ等に内蔵したデータのバグを修正して使用す
る時や、経年変化に伴いデータを変更する必要がある時
に、データのみ変更して実行できるため、修正プログラ
ムの使用領域が少なくて済む。

【００４７】そして、複数データが格納されたデータテ
ーブルを変更する場合でも同様に対応することが可能で
ある。

【００４８】

【実施例】上記した本発明の実施の形態についてさらに
詳細に説明すべく本発明の実施例について図面を参照し
て説明する。

【００４９】図１は、本発明の第１の実施例の構成を示
す図である。図１を参照すると、本発明の第１の実施例
に係るマイクロコンピュータ１００は、フェッチサイク
ルにて、フェッチする命令のアドレスをアドレスバス１
０２に出力するプログラムカウンタ１０１と、プログラ
ム又はデータを格納するＲＯＭ（リード・オンリー・メ
モリ）１０３と、外部から入力される修正プログラム又
はデータを記憶する書き込み及び読み出し可能なＲＡＭ
（ランダム・アクセス・メモリ）１０４と、先取りした
命令を一時的に蓄積する命令キュー１０６と、命令キュ
ー１０６から命令を取り出し該命令を命令デコーダ（不
図示）で解読して実行する命令実行部１０５と、命令実
行部１０５におけるメモリアクセスを行うロード命令等
の実行によりメモリＲＯＭ１０３又はＲＡＭ１０４から
読み出したデータを保持し、また命令実行部１０５にお
けるストア命令等の実行による出力データを保持するデ
ータバッファ１０７と、命令実行部１０５におけるメモ
リ又は入出力装置等のアクセスを行なうロード／ストア
命令等を実行する際に、該命令のオペランド部で指示さ
れ命令実行部１０５から出力されるメモリアクセスアド
レスを、アドレスバス１０２上に出力するアドレスバッ
ファ１１７と、外部から入力ポートを介してデータを取
得しパラレルデータとしてデータバス１１５に出力する
シリアルインタフェース１１６と、を備えている。な
お、図１において、命令実行部１０５と、プログラムカ
ウンタ１０１と、アドレスバッファ１１７と、データバ
ッファ１０７と、命令キュー１０６とが、マイクロコン
ピュータ１００におけるＣＰＵを構成しており、ＣＰＵ
のこれ以外の要素、例えば内部レジスタ、スタックポイ
ンタ、プログラムステータスワード等、本発明の主題に
直接関係しない要素は図示されていない。

【００５０】さらに本発明の第１の実施例においては、
シリアルインタフェース１１６を介して外部から入力さ
れる特定アドレス情報（先頭アドレスと最終アドレス）
を記憶するレジスタ１１０と、レジスタ１１０に記憶さ
れる先頭アドレスと、命令フェッチサイクル、及びメモ
リアクセスサイクル時に、プログラムカウンタ１０１、
及びアドレスバッファ１１７からアドレスバス１０２上
にそれぞれ出力されるアドレス信号とを入力して両者の
値を比較し、両者が一致するか、またはアドレス信号の
値の方が大きい場合にアクティブ信号（ハイレベル）を
出力する最小比較回路１０８と、レジスタ１１０に記憶
される最終アドレスと、命令フェッチサイクル時、及
び、メモリアクセスサイクル時に、プログラムカウンタ
１０１、及びアドレスバッファ１１７からアドレスバス
１０２上にそれぞれ出力されるアドレス信号とを入力し
て両者の値を比較し、両者が一致するか、または、アド
レス信号の値の方が小さい場合にアクティブ信号（ハイ
レベル）を出力する最大比較回路１０９と、最小比較回
路１０８の比較結果出力と、最大比較回路１０９の比較
結果出力とを入力とし、両者がともにアクティブのとき
アクティブ信号（ハイレベル）を出力する第１のＡＮＤ
回路１１１と、命令実行部１０５で実行される設定命令
と解除命令によってセット／クリアされ、ＲＯＭコレク
ションを行なうか否かの制御情報を記憶するイネーブル
フラグ１１４と、イネーブルフラグ１１４の値と、第１
のＡＮＤ回路１１１の出力とを入力し、イネーブルフラ
グ１１４の値がアクティブ状態（すなわちＲＯＭコレク
ションを行う）を示し、且つ第１のＡＮＤ回路１１１の
出力がアクティブ（アドレス信号が先頭アドレスと最終
アドレスの範囲内にある）のとき、選択信号１１９とし
てアクティブ信号を出力し、それ以外のときは、インア
クティブ信号を出力する第２のＡＮＤ回路１１２と、該
アドレス信号を読み出しアドレス信号としてＲＯＭ１０
３から読み出されたデータと、該アドレス信号に対応し
たアドレス信号を読み出しアドレス信号としてＲＡＭ１
０４から読み出されたデータとを入力とし、第２のＡＮ
Ｄ回路１１２から出力される選択信号１１９がアクティ
ブのとき、ＲＡＭ１０４からのデータをデータバス１１
５に出力し、一方、第２のＡＮＤ回路１１２から出力さ
れる選択信号１１９がインアクティブのとき、ＲＯＭ１
０３からのデータをデータバス１１５に出力する選択回
路１１３と、を備えている。なお、選択回路１１３は、
ＲＡＭ１０４から読み出されたデータを入力とし出力が
データバス１１５に接続され、選択信号１１９により出
力イネーブル／ディセーブルが制御されるトライステー
ト型のバッファ群と、ＲＯＭ１０３から読み出されたデ
ータを入力とし出力がデータバス１１５に接続され、選
択信号１１９の相補信号により出力イネーブル／ディセ
ーブルが制御されるトライステート型のバッファ群とを
備えた構成としてもよい。

【００５１】外部メモリ１１８は、マイクロコンピュー
タ１００に外付けされる不揮発性メモリ又は揮発性メモ
リよりなり、マスクＲＯＭ等よりなるＲＯＭ１０３に書
き込まれているプログラム又はデータを修正するための
情報として、修正プログラム及び／又はデータが書き込
まれる。なお、外部メモリ１１８には、マイクロコンピ
ュータ１００の動作開始前に所要の命令コード又は修正
データが書き込まれている。

【００５２】なお、本発明の一実施例では、ＲＯＭ１０
３は、００００ＨからＦＦＦＦＨ（但し、Ｈはヘキサデ
シマル表示を表わす）までのアドレス空間（６４Ｋバイ
ト）とされ、修正プログラム及びデータが格納されるＲ
ＡＭ１０４のメモリ容量は４Ｋバイト（０００ＨからＦ
ＦＦＨ）とし、ＲＯＭ１０３のアドレス空間は、アドレ
スバス１０２の１６ビットアドレス信号でアクセスさ
れ、ＲＡＭ１０４は、アドレスバス１０２の１６ビット
アドレス信号の下位１２ビットでアクセスされるものと
する。なお、本発明において、ＲＯＭ、ＲＡＭのメモリ
容量、アドレスバスのビット幅等はかかる構成に限定さ
れるものでない。

【００５３】外部メモリ１１８には、ＲＯＭ１０３に書
き込み済みの修正対象となるプログラム及び／又はデー
タの先頭アドレスと最終アドレスと、修正対象となるプ
ログラム又はデータを修正するための修正プログラム及
び／又は修正データが格納されている。なお、外部メモ
リ１１８には、所定の位置（アドレス）に、バグ修正の
必要の有無（ＲＯＭコレクションの有無）を格納しても
よいし、あるいはバグ修正の必要がない場合、外部メモ
リ１１８に、先頭アドレスとして最終アドレスよりも大
きな値を書き込むようにしてもよい。

【００５４】また図１において、プログラムカウンタ１
０１は、よく知られているように、カウント値を順次イ
ンクリメントして次のフェッチアドレスを出力するカウ
ンタよりなり、またこのプログラムカウンタ１０１に
は、命令実行部１０５における分岐命令等の実行より分
岐先アドレスがロードされる。すなわち命令実行部１０
５で分岐命令の実行時に（無条件分岐命令、及び条件分
岐命令の条件成立時）、プログラムカウンタ制御信号１
２２の制御のもと、分岐先アドレスが、命令実行部１０
５からＣＰＵの内部データバス１２０を介して出力され
プログラムカウンタ１０１にロードされ、プログラムカ
ウンタ１０１にロードされたフェッチアドレスは、命令
フェッチサイクル時に、アドレスバス１０２に出力され
る。命令実行部１０５からプログラムカウンタ１０１に
出力されるプログラムカウンタ制御信号１２２は、プロ
グラムカウンタ１０１への分岐先アドレスの設定、及
び、命令フェッチサイクル時のアドレス信号の出力イネ
ーブル／ディセーブル（ハイインピーダンス状態）等を
制御する。さらに、このプログラムカウンタ制御信号１
２２は、命令キュー１０６にも入力され、分岐命令実行
時、すなわち無条件分岐命令、及び条件分岐命令の条件
成立時に、分岐先の命令を命令キュー１０６の先頭に蓄
積するため、既に命令キュー１０６に蓄積されている命
令を必要に応じてフラッシュするための指示を行う。

【００５５】また命令実行時のバスサイクルにおいて、
プログラムカウンタ１０１がフェッチアドレスをアドレ
スバス１０２に出力する期間、アドレスバッファ１１７
の出力はディセーブル状態（ハイインピーダンス状態）
とされ、一方、アドレスバッファ１１７がメモリアクセ
スアドレス信号をアドレスバス１０２に出力する期間、
プログラムカウンタ１０１の出力はディセーブル状態
（ハイインピーダンス状態）とされる。

【００５６】すなわち、命令実行部１０５でロード／ス
トア命令の実行時には、命令実行部１０５からメモリア
クセスアドレスがアドレスバッファ１１７にセットさ
れ、アドレスバス１０２に出力される。命令実行部１０
５からアドレスバッファ１１７に出力されるアドレスバ
ッファ制御信号１２１は、アドレスバッファ１１７のア
ドレス情報の出力イネーブル／ディセーブル（ハイイン
ピーダンス状態）を制御する。

【００５７】なお、図６には、アドレスバッファは図示
されていないが、従来のマイクロコンピュータにおいて
も、プログラムカウンタとアドレスバッファ、命令実行
部の間の制御は、図１に示したものと同様なものとされ
る。また図１に示した構成において、プログラムカウン
タ１０１と、メモリアクセスアドレスを保持するメモリ
アドレスレジスタ（不図示）の出力のいずれかを選択し
てアドレスバッファ１１７を介してアドレスバス１０２
に出力する構成としてもよい。

【００５８】そして、図１において、命令実行部１０５
がデータを出力する命令、例えばストア命令（内部レジ
スタのデータをオペランドのアドレスフィールドで指定
したアドレスに格納するという命令）等を実行した場
合、命令実行部１０５からのデータはＣＰＵの内部デー
タバス１２０を介してデータバッファ１０７からデータ
バス１１５に出力される。

【００５９】図３は、本発明の一実施例のマイクロコン
ピュータにおける初期設定の動作を説明するための流れ
図である。図１及び図３を参照して、本発明の一実施例
のマイクロコンピュータの初期設定の動作について以下
に説明する。

【００６０】電源投入時等、マイクロコンピュータ１０
０ではまずパワーオンリセットが行われ、このリセット
解除に続いて、ＲＯＭ１０３の予め定められた所定のア
ドレス（例えば００００Ｈ等）に格納されているベクタ
アドレスが、プログラムカウンタ１０１にセットされ、
ＲＯＭ１０３に格納されている初期化プログラムが実行
される（ステップＳ３０１）。なお、ここでは、初期化
プログラムの先頭アドレスがベクタアドレスとしてＲＯ
Ｍ１０３の００００Ｈに格納されているものとする。

【００６１】初期化プログラムに設けられた判断ルーチ
ンにて、ＲＯＭコレクションを行なうか否かを判定する
（ステップＳ３０２）。すなわち初期化プログラムによ
りシリアルインタフェース１１６を介してメモリ１１８
に格納されたデータが読み出され、ＲＯＭコレクション
を行なうか否かを判断する。上記したように、外部メモ
リ１１８の所定のアドレスにＲＯＭコレクションを行な
うか否かの情報を書き込んでおき、初期化プログラムで
はこの情報を読み込んでＲＯＭコレクションを行なうか
否かを判断するようにしてもよい。

【００６２】ＲＯＭコレクションを行なわない場合（ス
テップＳ３０２のＮＯ分岐）、命令実行部１０５はイネ
ーブルフラグ１１４をクリアする命令を実行すること
で、イネーブルフラグ１１４を、ＲＯＭコレクションを
行なわない旨を示すインアクティブ状態（すなわちＲＯ
Ｍコレクションをディセーブル状態）に設定し、ＲＯＭ
１０３に書き込まれているメイン・プログラムを実行す
る（ステップＳ３０４）。但し、マイクロコンピュータ
１００のパワーオンリセット時、イネーブルフラグ１１
４がリセット状態とされ、デフォルトで、イネーブルフ
ラグ１１４がＲＯＭコレクションを行なわない状態を保
持するような構成の場合には、ステップＳ３０２のＮＯ
分岐において、命令実行部１０５はイネーブルフラグ１
１４をクリアする命令を実行する必要はない。なお、初
期化プログラムでは、ＲＯＭコレクション判定ルーチン
以外にも、マイクロコンピュータ１００で必要とされる
各種初期設定が行われるが、本発明の主題と直接関係し
ないため、その説明は省略する。

【００６３】そして、ＲＯＭコレクションを行なわない
場合、ステップＳ３０４でメイン・プログラムを実行す
る時に、イネーブルフラグ１１４はインアクティブ状態
（ロウレベル）とされているため、第１のＡＮＤ回路１
１１の出力がマスクされる。すなわち第１のＡＮＤ回路
１１１の出力がアクティブ状態（ハイレベル）であって
も、第２のＡＮＤ回路１１２から出力される選択信号１
１９は常にインアクティブ状態（ロウレベル）とされ、
このため、メイン・プログラム実行時、選択回路１１３
は、ＲＯＭ１０３から読み出されたデータを選択してデ
ータバス１１５に出力し、該データ（命令コードを含
む）は、命令キュー１０６又はデータバッファ１０７を
介して命令実行部１０５に供給される。

【００６４】一方、ＲＯＭコレクションを行う場合（ス
テップＳ３０２のＹＥＳ分岐）、初期化プログラムのＲ
ＯＭコレクション前処理ルーチンが命令実行部１０５で
実行され、外部メモリ１１８からシリアルインタフェー
ス１１６、データバス１１５を介して先頭アドレス、最
終アドレスの内容を読み出してレジスタ１１０に設定す
るとともに、外部メモリ１１８に格納されている修正プ
ログラム及び／又は修正データを読み出して、ＲＡＭ１
０４の該当するアドレスに書き込み、その後、命令実行
部１０５は、イネーブルフラグ１１４をアクティブ状態
（ハイレベル）にセットする命令を実行する。

【００６５】図４は、本発明の一実施例において初期化
プログラム実行後のＲＯＭコレクションの動作を説明す
るための流れ図である。図１及び図４を参照して、本発
明の一実施例のマイクロコンピュータのＲＯＭコレクシ
ョンの動作について以下に説明する。

【００６６】前述した初期化プログラム実行後、ＲＯＭ
１０３に書き込まれたメイン・プログラムの命令が順次
実行され（ステップＳ４０１）、プログラムカウンタ１
０１からアドレスバス１０２上にフェッチアドレスが出
力されるたび、及び、アドレスバッファ１１７からアド
レスバス１０２上にメモリアクセスアドレスが出力され
るたびに、アドレスバス１０２のアドレス信号が、レジ
スタ１１０に登録された先頭アドレスと最終アドレスの
範囲内にあるか否かを最小比較回路１０８と最大比較回
路１０９でそれぞれ比較判定する（ステップＳ４０
２）。

【００６７】アドレス信号の値が、先頭アドレスと最終
アドレスとで定められる範囲（「修正対象アドレス範
囲」という）内になければ（ステップＳ４０２のＮＯ分
岐）、最小比較回路１０８と最大比較回路１０９の出力
の一方はインアクティブとされ、第１のＡＮＤ回路１１
１の出力はインアクティブとされ、第２のＡＮＤ回路１
１２の出力もインアクティブとされ、選択回路１１３は
ＲＯＭ１０３から読み出されたデータを選択してデータ
バス１１５に出力し、読み出された命令又はデータは、
命令キュー１０６又はデータバッファ１０７を介して命
令実行部１０５に供給される。そして、次に出力される
フェッチアドレス、メモリアクセスアドレス信号につい
ても先頭アドレスと最終アドレスの範囲内あるかがチェ
ックされる。

【００６８】一方、アドレス信号の値が先頭アドレスと
最終アドレスで定められる修正対象アドレス範囲内にあ
る場合（ステップＳ４０２のＹＥＳ分岐）、最小比較回
路１０８と最大比較回路１０９とからともにアクティブ
信号（ハイレベル）が出力され、第１のＡＮＤ回路１１
１の出力はアクティブ（ハイレベル）とされ、またイネ
ーブルフラグ１１４がアクティブ状態（すなわちＲＯＭ
コレクションの実行がイネーブル状態）であることか
ら、第２のＡＮＤ回路１１２の出力もアクティブ状態
（ハイレベル）とされ、選択回路１１３はＲＡＭ１０４
から読み出されたデータを選択してデータバス１１５に
出力し、該データ（命令コードを含む）は命令キュー１
０６又はデータバッファ１０７を介して命令実行部１０
５に供給される。

【００６９】本発明の第１の実施例においては、図６を
参照して説明した従来のマイクロコンピュータとは相違
して、外部メモリ１１８に格納される修正プログラムに
は、最終ステップに、元のプログラムのバグの次の命令
へ復帰するための分岐命令を挿入する必要はない。

【００７０】また、本発明の第１の実施例においては、
図６を参照して説明した従来のマイクロコンピータとは
相違して、外部メモリ１１８は、修正対象となるデータ
だけを含ませることができる。すなわちＲＯＭ１０２に
書き込まれているテーブルデータの修正が必要な場合、
テーブルデータの先頭アドレスと最終アドレスがレジス
タ１１０に設定され、ＲＡＭ１０４に修正されたテーブ
ルデータを格納することで、メモリアクセスアドレス
が、先頭アドレスと最終アドレスで定められる修正対象
アドレス範囲内にある場合、ＲＡＭ１０４に格納されて
いるテーブルデータが選択回路１１３、データバス１１
５、データバッファ１０７を介して命令実行部１０５に
供給される。

【００７１】さらに、本発明の第１の実施例において
は、修正対象アドレス範囲を定める先頭アドレスと最終
アドレスを一致させることで、一つのデータ又は命令を
修正することができる。

【００７２】なお、上記したように、本発明の第１の実
施例において、ＲＯＭ１０３のアドレス空間は００００
ＨからＦＦＦＦＨ（６４Ｋバイト）とされ、アドレスバ
ス１０２の１６ビットアドレス信号が入力されており、
一方、ＲＡＭ１０４のメモリ容量は４Ｋバイトとされ、
アドレスバス１０２のアドレス信号の下位１２ビットが
そのまま入力されており、ＲＯＭ１０３の６４Ｋバイト
のアドレス空間を、４Ｋバイト毎分割した１６ブロック
（すなわち、アドレス区間００００Ｈ〜０ＦＦＦＦＨの
ブロック０、アドレス区間１０００Ｈ〜１ＦＦＦＨのブ
ロック１、アドレス区間２０００Ｈ〜２ＦＦＦＨのブロ
ック２、…、アドレス区間Ｆ０００Ｈ〜ＦＦＦＦＨのブ
ロック１５からなる）のうちの任意の一ブロック分のバ
グが修正可能である。

【００７３】図５は、本発明の一実施例におけるＲＯＭ
１０３とＲＡＭ１０４のメモリマップの一例を示す図で
ある。図５（ａ）では、ＲＯＭ１０３の修正対象アドレ
ス範囲としては、先頭アドレス１２００Ｈと最終アドレ
ス１２０２Ｈとされる。ＲＯＭ１０３のアドレス１２０
０Ｈと１２０２Ｈにそれぞれ書き込まれているプログラ
ム命令「ＡＤＤＡ＃１」と「ＭＯＶＢ，Ａ」とに
誤りがあり、これを修正するために外部メモリ１１８か
ら入力された、修正プログラム命令「ＡＤＤＡ＃２」
と、「ＭＯＶＣ，Ａ」とが、先頭アドレス１２００Ｈ
と最終アドレス１２０２Ｈの下位１２ビットのアドレス
信号でそれぞれアクセスされるＲＡＭ１０４に、マイク
ロコンピュータ１００の初期化プログラムの実行によっ
て書き込まれる。すなわち、この場合、ＲＡＭ１０４の
アドレス２００Ｈと２０２Ｈにそれぞれ修正プログラム
命令「ＡＤＤＡ＃２」と「ＭＯＶＣ，Ａ」とが格
納される。

【００７４】レジスタ１１０には、ＲＯＭ１０３の修正
対象アドレス範囲を定める先頭アドレス１２００Ｈと最
終アドレス１２０２Ｈとがマイクロコンピュータ１００
の初期化時に設定され、これ以降のプログラムに実行に
おいて、アドレスバス１０２上のアドレス信号が先頭ア
ドレスと最終アドレスで規定される範囲内にある場合、
ＲＡＭ１０４に格納されたプログラムがアクセスされ
る。

【００７５】図５（ａ）に示す通り、ＲＯＭ１０３に対
するフェッチアドレス１２００Ｈ、１２０２Ｈがアドレ
スバス１０２に出力された場合、ＲＡＭ１０４は、その
アドレス信号の下位１２ビット、すなわちアドレス２０
０Ｈ、２０２Ｈでそれぞれアクセスされる。ＲＡＭ１０
４から読み出された内容は、選択回路１１３から選択出
力され、データバス１１５を介して命令キュー１０６に
供給され命令実行部１０５で実行される。

【００７６】また図５（ｂ）に示すように、本発明の一
実施例においては、ＲＯＭ１０３の例えばアドレス５０
００Ｈから５１００Ｈまでのテーブルデータだけを修正
することもできる。この場合、レジスタ１１０には、Ｒ
ＯＭ１０３の修正対象アドレス範囲を定める先頭アドレ
ス５０００Ｈと最終アドレス５１００Ｈとがマイクロコ
ンピュータ１００の初期化プログラムの実行時に設定さ
れており、ロード命令（例えば「ＬＯＡＤＢ，＃５０
００Ｈ」）等の実行によりアドレスバッファ１１７から
アドレスバス１０２上に出力されるメモリアクセスアド
レスが、先頭アドレスと最終アドレスで規定される範囲
内にある場合、ＲＡＭ１０４に格納されたデータ（アド
レス０００Ｈ〜１００Ｈ）がアクセスされる。ＲＡＭ１
０４から読み出された内容は、選択回路１１３から選択
出力され、データバス１１５を介してデータバッファ１
０７に供給され命令実行部１０５に供給され、命令実行
部１０５では、読み出されたデータを内部レジスタ等に
格納する。例えばロード命令「ＬＯＡＤＢ，＃５００
０Ｈ」の場合、命令実行部１０５は、ＲＡＭ１０４のア
ドレス０００Ｈから読み出されデータバッファ１０７に
セットされたデータを内部レジスタＢに格納する。

【００７７】本発明の一実施例の変形として、イネーブ
ルフラグ１１４、ＡＮＤ回路１１２を設けず、ＡＮＤ回
路１１１の出力を選択信号１１９として直接選択回路１
１３に入力する構成としてもよい。

【００７８】上記実施例において、ＲＯＭコレクション
を行わない場合、レジスタ１１０に格納される先頭アド
レスを最終アドレスよりも大きな値に設定するようにし
てもよい。この場合、最大比較回路１０９に設定される
最終アドレスが最小比較回路１０８に設定される先頭ア
ドレスよりも小となることから、最小比較回路１０８と
最大比較回路１０９の出力の一方が必ずインアクティブ
となり、ＡＮＤ回路１１１の出力は常にインアクティブ
状態となり（修正対象アドレス範囲が負となりアドレス
比較が有効でなくなるため）、選択回路１３は、ＲＯＭ
１０３から読み出された内容をデータバス１１５に選択
出力する。

【００７９】次に、本発明の第２の実施例について説明
する。図２は、本発明の第２の実施例の構成を示す図で
あり、ＲＯＭ１０３における複数の修正対象アドレス範
囲のバグを修正可能としたものである。図２において、
図１に示した前記実施例の要素と同等の機能をなす要素
には、同一の参照符号が付されている。

【００８０】図２を参照すると、本発明の第２の実施例
においては、マイクロコンピュータ１０１′は、修正プ
ログラム及びデータを格納するための複数のＲＡＭ１０
４ａ、１０４ｂを備え、第１の修正対象アドレス範囲を
規定する第１の先頭アドレスと第１の最終アドレスと、
第２の修正対象アドレス範囲を規定する第２の先頭アド
レスと第２の最終アドレスとをそれぞれ記憶するレジス
タ１１０ａ、１１０ｂと、アドレスバス１０２上のフェ
ッチアドレス、及びメモリアクセスアドレスと第１、第
２の先頭アドレスとをそれぞれ比較する最小比較回路１
０８ａ、１０８ｂと、アドレスバス１０２上のフェッチ
アドレス、及びメモリアクセスアドレスと第１、第２の
最終アドレスとをそれぞれ比較する最大比較回路１０９
ａ、１０９ｂ、最小比較回路１０８ａと最大比較回路１
０９ａとの出力を入力としＡＮＤ（論理積）演算を行う
ＡＮＤ回路１１１ａと、最小比較回路１０８ｂと最大比
較回路１０９ｂとの出力を入力としＡＮＤ（論理積）演
算を行うＡＮＤ回路１１１ｂと、ＡＮＤ回路１１１ａ、
１１１ｂの出力と、イネーブルフラグ１１４とのＡＮＤ
演算をそれぞれ行い選択信号１１９ａ、１１９ｂを出力
するＡＮＤ回路１１２ａ、１１２ｂとを、ＲＡＭ１０４
ａ、１０４ｂに対応させて複数備えている。本発明の第
２の実施例では、外部メモリ１１８には、第１の修正対
象アドレス範囲を規定する第１の先頭アドレスと第１の
最終アドレスと、第２の修正対象アドレス範囲を規定す
る第２の先頭アドレスと第２の最終アドレスと、ＲＡＭ
１０４ａに書き込まれる第１の修正対象アドレス範囲の
修正プログラム及び／又は修正データと、ＲＡＭ１０４
ｂに書き込まれる第２の修正対象アドレス範囲の修正プ
ログラム及び／又は修正データとを含む。

【００８１】前記実施例では、例えばアドレス１２００
Ｈ〜１２０２Ｈまでの範囲にあるプログラム又はデータ
についてＲＡＭ１０４のアドレス２００Ｈから２０２Ｈ
が読み出され、この場合、ＲＯＭ１０３において、アド
レス区間１０００Ｈから１ＦＦＦＨのブロック内のプロ
グラム及びデータは修正することができるが、ＲＯＭ１
０３の他のブロック（例えばアドレス区間２０００Ｈか
ら２ＦＦＦＨ）のプログラムまたはデータを同時に修正
することはできない。

【００８２】そこで、本発明の第２の実施例では、ＲＡ
Ｍ１０４を複数用意し、フェッチアドレス、及びメモリ
アクセスアドレスが第１の修正対象アドレス範囲１２０
０Ｈ〜１２０２Ｈについては第１のＲＡＭ１０４ａのア
ドレス２００Ｈ〜１２０２Ｈから読み出されたデータを
選択回路１１３で選択し、異なるブロックの第２の修正
対象アドレス範囲、例えばアドレス２２００Ｈ〜２２０
２Ｈについては第２のＲＡＭ１０４ｂのアドレス２００
Ｈ〜２０２Ｈから読み出されたデータを選択回路１１３
で選択する。なお、本実施例においても、前記実施例と
同様、複数のＲＡＭ１０４ａ、１０４ｂは、アドレスバ
ス１０２の下位１２ビットアドレスで読み出し・書き込
みのアクセスが行われる。

【００８３】ＡＮＤ回路１１２ａ、１１２ｂからそれぞ
れ出力される選択信号１１９ａ、１１９ｂが選択回路に
１１３入力され、選択回路１１３では、ＡＮＤ回路１１
２ａからの選択信号１１９ａがアクティブ（ハイレベ
ル）のとき、ＲＡＭ１０４ａから読み出された内容をデ
ータバス１１５に選択出力し、ＡＮＤ回路１１２ｂから
出力される選択信号１１９ｂがアクティブ（ハイレベ
ル）のときＲＡＭ１０４ｂから読み出された内容をデー
タバス１１５に選択出力し、ＡＮＤ回路１１２ａ、１１
２ｂの出力がともにインアクティブのときＲＯＭ１０３
から読み出された内容をデータバス１１５に選択出力す
る。

【００８４】なお、本発明の第２の実施例においても、
ＲＡＭ１０４ａ、１０４ｂのメモリサイズは、４Ｋバイ
トに限定されるものでなく、２５６バイト、１Ｋバイト
等任意とされる。また、本発明の第２の実施例におい
て、修正プログラム及び／又は修正データを格納するＲ
ＡＭは２つに限定されるものでない。

【００８５】さらに、本発明の第２の実施例の変形とし
て、イネーブルフラグ１１４を、ＡＮＤ回路１１２ａと
ＡＮＤ回路１１２ｂに対応して２つ備え、２つのＲＡＭ
１０４ａ、１０４ｂのいずれか一方に格納された修正プ
ログラム及び／又はデータで、ＲＯＭ１０３の内容を修
正するようにしてもよい。

【００８６】さらに本発明の第２の実施例の変形とし
て、イネーブルフラグ１１４、ＡＮＤ回路１１２ａ、１
１２ｂを設けず、ＡＮＤ回路１１１ａ、１１１ｂの出力
を選択信号１１９ａ、１１９ｂとして、直接、選択回路
１１３に入力する構成としてもよい。

【００８７】本発明の第２の実施例においても、ＲＯＭ
コレクションを行わない場合、レジスタ１１０ａ、１１
０ｂにそれぞれ格納される先頭アドレスをいずれも対応
する最終アドレスよりも大きな値に設定するようにして
もよい。この場合、最大比較回路１０９ａ、１０９ｂに
それぞれ設定される最終アドレスが最小比較回路１０８
ａ、１０８ｂにそれぞれ設定される先頭アドレスよりも
小となることから、ＡＮＤ回路１１１ａ、１１１ｂの出
力は常にインアクティブ状態（ローレベル）となり、選
択回路１３は、ＲＯＭ１０３から読み出された内容をデ
ータバス１１５に選択出力する。またＲＡＭ１０４ａ、
ＲＡＭ１０４ｂのうち一方のみを修正プログラム又は修
正データ格納領域として用いる場合には、他方のＲＡＭ
に対応する最大比較回路と最小比較回路にそれぞれ設定
される最終アドレスと先頭アドレスについて、その先頭
アドレスを最終アドレスよりも大に設定することで、選
択回路１１３で他方のＲＡＭからの出力を非選択とする
ことができる。

【００８８】上記各実施例において、ＲＯＭ１０３に書
き込まれたプログラム及び／又はデータは、初期化プロ
グラムでＲＡＭ１０４に修正プログラム及び／又は修正
データが設定され、レジスタ１１０に修正対象アドレス
範囲を規定する先頭アドレスと最終アドレスが設定され
た以降であれば、ＲＯＭ１０３に書き込まれたメインプ
ログラムだけでなく、ＲＯＭ１０３に書き込まれ、マイ
クロコンピュータ１００、１００′の各部を初期設定す
る初期化プログラム、及び初期化時に各部に設定するた
めのテーブルデータ等の修正も可能である。

【００８９】上記した各実施例においては、マイクロコ
ンピュータの製造後にマスクＲＯＭ等に内蔵したプログ
ラム又はデータのバグを修正して使用する時に、ＲＯＭ
１０３からのプログラム命令又はデータの読み出しタイ
ミングと同様に、修正データが格納されているＲＡＭ１
０４からプログラム又はデータを選択回路１１３で選択
して命令実行部１０５に供給する構成とされており、も
とのＲＯＭ１０３に格納されているプログラムをアクセ
スする動作タイミングと同一のタイミングで動作可能で
ある。

【００９０】また、修正対象箇所だけを、ＲＡＭ１０４
に格納しておけばよく、上記した従来のマイクロコンピ
ュータのように、修正プログラムに分岐命令を付加する
必要はなく、必要最小限の修正プログラムで済むため、
修正プログラムの使用領域が従来のマイクロコンピュー
タの修正プログラムよりも少なくて済む。

【００９１】さらに、マイクロコンピュータの製造後に
ＲＯＭに内蔵したデータのバグを修正して使用する時や
経年変化に伴いデータを変更する必要がある時に、デー
タのみ変更して実行できるため、修正プログラムの使用
領域が少なくて済む。

【００９２】そして、複数データが格納されたデータテ
ーブルを変更する場合でも同様に対応することが可能で
ある。

【００９３】なお、上記実施例において、命令実行部１
０５で実行される命令によってイネーブルフラグ１１４
をセット／クリアする代わりに、外部制御端子からセッ
トするようにしてもよい。すなわちＲＯＭコレクション
を行う場合、外部制御端子をハイレベル固定とし、ＲＯ
Ｍコレクションを行わない場合、外部制御端子をロウレ
ベル固定とし、イネーブルフラグ１１４は外部制御端子
の値を保持する。

【００９４】また上記実施例では、シングルチップ型マ
イクロコンピュータを例に説明したが、本発明が適用さ
れるプロセッサは、シングルチップ型マイクロコンピュ
ータに限定されるものではなく、ＲＯＭ内蔵型のもので
あれば各種プロセッサ装置に適用可能である。

【００９５】

【発明の効果】以上説明したように、本発明によれば下
記記載の効果を奏する。

【００９６】本発明の第１の効果は、ＲＯＭコレクショ
ンにより、読み出し専用型の記憶手段（ＲＯＭ）に書き
込まれたデータだけを修正することができる、というこ
とである。

【００９７】その理由は、本発明においては、メモリア
クセスアドレスが修正対象アドレス範囲内にあるか否か
検出し、修正対象アドレス範囲内にある場合、修正デー
タを格納したＲＡＭ等の書き込み及び読み出し型の記憶
手段から読み出されたデータを命令実行部に供給する構
成としたためである。

【００９８】本発明の第２の効果は、ＲＯＭコレクショ
ンによる修正プログラムの実行のタイミングが、もとの
読み出し専用型の記憶手段（ＲＯＭ）のプログラム実行
時のタイミングと異ならない、ということである。この
ため、本発明によれば、修正プログラム実行時にも、そ
の処理時間がもとのプログラムと比べて増大することな
く、また修正プログラムの実行によるタイミング設計値
の変更等を考慮する必要がない、という利点を有する。

【００９９】その理由は、本発明においては、修正プロ
グラムを格納したＲＡＭ等の書き込み及び読み出し型の
記憶手段へのアクセスに分岐命令等を用いる必要がな
く、また修正プログラムが格納された書き込み及び読み
出し型の記憶手段に対する読み出しアクセスが、読み出
し専用型の記憶手段（ＲＯＭ）への読み出しアクセスと
同時に行われ、読み出し専用型の記憶手段から読み出さ
れた内容と書き込み及び読み出し型の記憶手段から読み
出された内容を選択回路で選択出力し、データバスを介
して命令実行部に供給する構成としている、ためであ
る。

【０１００】本発明の第３の効果は、ＲＯＭコレクショ
ンのための修正プログラム内に、分岐先のアドレスを指
定した分岐命令を挿入する必要がなく、修正プログラム
のサイズをコンパクトなものとすることができる、とい
うことである。

【図面の簡単な説明】

【図１】本発明の第１の実施例の構成を示す図である。

【図２】本発明の第２の実施例の構成を示す図である。

【図３】本発明の第１の実施例における初期設定の動作
を説明するための流れ図である。

【図４】本発明の第１の実施例におけるＲＯＭコレクシ
ョンの動作を説明するための流れ図である。

【図５】（ａ）は、本発明の第１の実施例におけるＲＯ
ＭとＲＡＭのメモリマップと修正プログラムの一例を示
す図であり、（ｂ）は、本発明の第１の実施例における
ＲＯＭとＲＡＭのメモリマップと修正データの一例を示
す図である。

【図６】従来のマイクロコンピュータの構成の一例を示
す図である。

【図７】従来のマイクロコンピュータにおける初期設定
の動作を説明するための流れ図である。

【図８】従来のマイクロコンピュータにおけるＲＯＭコ
レクションの動作を説明するための流れ図である。

【図９】従来のマイクロコンピュータにおけるＲＯＭと
ＲＡＭのメモリマップとＲＯＭコレクション時の動作を
模式的に示す図である。

【符号の説明】

１００マイクロコンピュータ１０１プログラムカウンタ１０２アドレスバス１０３ＲＯＭ１０４ＲＡＭ１１０レジスタ１０８最小比較回路１０９最大比較回路１０５命令実行部１０６命令キュー１０７データバッファ１１１、１１２ＡＮＤ回路１１３選択回路１１４イネーブルフラグ１１５データバス１１６シリアルインタフェース１１７アドレスバッファ１１８外部メモリ１１９選択信号１２０ＣＰＵ内の内部データバス１２１アドレスバッファ制御信号１２２プログラムカウンタ制御信号６００マイクロコンピュータ６０１プログラムカウンタ６０２アドレスバス６０３ＲＯＭ６０４ＲＡＭ６０５命令実行部６０６比較回路６０７選択回路６０８分岐命令発生回路６０９レジスタ６１０シリアルインタフェース６１１データバス６１２選択信号６１４メモリ

Claims

【特許請求の範囲】

【請求項１】命令を解読して実行する命令実行部で実行
されるプログラム命令及び／又はデータが書き込まれて
いる読み出し専用型の記憶手段と、前記読み出し専用型の記憶手段に書き込まれているデー
タを修正するための修正データを記憶する書き込み及び
読み出し型の記憶手段と、を備え、前記読み出し専用型の記憶手段に対するメモリアクセス
アドレスが予め設定された修正対象アドレス範囲内にあ
ることを検出したとき、前記メモリアクセスアドレスに
対応したアドレスにてアクセスされる前記書き込み及び
読み出し型の記憶手段から読み出されたデータを前記命
令実行部に供給するように制御する手段を備えたことを
特徴とする情報処理装置。
【請求項２】命令を解読して実行する命令実行部で実行
されるプログラム命令及び／又はデータが書き込まれて
いる読み出し専用型の記憶手段と、前記読み出し専用型の記憶手段に書き込まれているプロ
グラム命令及び／又はデータを修正するための修正プロ
グラム命令／又は修正データを記憶する書き込み及び読
み出し型の記憶手段と、を備え、アドレスバス上にそれぞれ出力される命令フェッチアド
レス信号、及び、メモリアクセスアドレス信号が予め設
定された修正対象アドレス範囲内にあることを検出した
とき、前記アドレス信号にてアクセスされる前記読み出
し専用型の記憶手段から読み出された内容の代わりに、
前記アドレス信号に対応したアドレスでアクセスされる
前記書き込み及び読み出し型の記憶手段から読み出され
た内容である修正プログラム命令又は修正データを選択
して、前記命令実行部に供給するように制御する手段を
備えたことを特徴とする情報処理装置。
【請求項３】命令を解読して実行する命令実行部で実行
される命令群よりなるプログラム及び／又はデータが書
き込まれている読み出し専用型の記憶手段と、前記読み出し専用型の記憶手段に書き込まれているプロ
グラム及び／又はデータを修正するために、外部から入
力された、修正プログラム及び／又は修正データを記憶
する書き込み及び読み出し型の記憶手段と、命令フェッチサイクル時、及び、メモリアクセスサイク
ル時に、アドレスバス上にそれぞれ出力されるアドレス
信号が予め設定された修正対象アドレス範囲内にあるか
否かを検出する検出手段と、前記アドレス信号が前記修正対象アドレス範囲内にある
場合に、前記アドレス信号に対応したアドレスにてアク
セスされる前記書き込み及び読み出し型の記憶手段から
読み出された内容である修正プログラム命令又は修正デ
ータを選択して前記命令実行部に供給する手段と、を備えたことを特徴とする情報処理装置。
【請求項４】命令を解読して実行する命令実行部で実行
される命令群よりなるプログラム及び／又はデータが書
き込まれている読み出し専用型の記憶手段と、前記読み出し専用型の記憶手段に書き込まれているプロ
グラム及び／又はデータを修正するために、外部から入
力された、修正プログラム及び／又は修正データを記憶
する書き込み及び読み出し型の記憶手段と、命令フェッチサイクル時、及び、メモリアクセスサイク
ル時に、アドレスバス上にそれぞれ出力されるアドレス
信号が予め設定された修正対象アドレス範囲内にあるか
否かを検出する検出手段と、前記読み出し専用型の記憶手段の修正がイネーブル状態
にあり、且つ、前記アドレス信号が前記修正対象アドレ
ス範囲内にある場合に、前記アドレス信号に対応したア
ドレスにてアクセスされる前記書き込み及び読み出し型
の記憶手段から読み出された内容である修正プログラム
命令又は修正データを選択して前記命令実行部に供給す
る手段と、を備えたことを特徴とする情報処理装置。
【請求項５】命令を解読して実行する命令実行部で実行
される命令群よりなるプログラム及び／又はデータが書
き込まれている読み出し専用型の記憶手段と、前記読み出し専用型の記憶手段に書き込まれているプロ
グラム及び／又はデータを修正するために、外部から入
力された、修正プログラム及び／又は修正データを記憶
する書き込み及び読み出し型の記憶手段と、命令フェッチサイクル時、及び、メモリアクセスサイク
ル時に、アドレスバス上にそれぞれ出力されるアドレス
信号が予め設定された修正対象アドレス範囲内にあるか
否かを検出する検出手段と、前記アドレス信号にて読み出しアクセスされる前記読み
出し専用型の記憶手段の出力と、前記アドレス信号に対
応したアドレスにて、前記読み出し専用型の記憶手段と
同時に読み出しアクセスされる前記書き込み及び読み出
し型の記憶手段の出力とを入力とし、前記アドレス信号
が前記修正対象アドレス範囲内にある場合には、前記書
き込み及び読み出し型の記憶手段の出力を選択出力し、前記アドレス信号が修正対象アドレス範囲外の場合に
は、前記読み出し専用型の記憶手段の出力を選択出力す
る選択手段と、を備え、前記選択手段から出力される内容である命令又はデータ
がデータバスを介して前記命令実行部に供給される、こ
とを特徴とする情報処理装置。
【請求項６】命令を解読して実行する命令実行部で実行
される命令群よりなるプログラム及び／又はデータが書
き込まれている読み出し専用型の記憶手段と、前記読み出し専用型の記憶手段に書き込まれているプロ
グラム及び／又はデータを修正するために、外部から入
力された、修正プログラム及び／又は修正データを記憶
する書き込み及び読み出し型の記憶手段と、命令フェッチサイクル時、及び、メモリアクセスサイク
ル時に、アドレスバス上にそれぞれ出力されるアドレス
信号が予め設定された修正対象アドレス範囲内にあるか
否かを検出する検出手段と、前記アドレス信号にて読み出しアクセスされる前記読み
出し専用型の記憶手段の出力と、前記アドレス信号に対
応したアドレスにて、前記読み出し専用型の記憶手段と
同時に読み出しアクセスされる前記書き込み及び読み出
し型の記憶手段の出力とを入力とし、前記読み出し専用
型の記憶手段の修正がイネーブル状態にあり、且つ、前
記アドレス信号が前記修正対象アドレス範囲内にある場
合には、前記書き込み及び読み出し型の記憶手段の出力
を選択出力し、前記読み出し専用型の記憶手段の修正がイネーブル状態
にない場合、又は、前記アドレス信号が修正対象アドレ
ス範囲外の場合には、前記読み出し専用型の記憶手段の
出力を選択出力する選択手段と、を備え、前記選択手段から出力される内容である命令又はデータ
がデータバスを介して前記命令実行部に供給される、こ
とを特徴とする情報処理装置。
【請求項７】前記書き込み及び読み出し型の記憶手段の
記憶容量が、前記読み出し専用型の記憶手段の記憶容量
よりも小さく、前記書き込み及び読み出し型の記憶手段は、前記読み出
し専用型の記憶手段に入力されるアドレス信号のうち所
定の下位ビットのアドレス信号にてアクセスされる、こ
とを特徴とする請求項１乃至６のいずれか一に記載の情
報処理装置。
【請求項８】前記書き込み及び読み出し型の記憶手段を
複数備え、前記書き込み及び読み出し型の記憶手段の各
々に対応させて、前記検出手段を複数備え、前記読み出
し専用型の記憶手段の複数の修正対象アドレス範囲のプ
ログラム命令及び／又はデータを修正可能としたことを
特徴とする請求項３乃至６のいずれか一に記載の情報処
理装置。
【請求項９】ＣＰＵで実行されるプログラム及び前記Ｃ
ＰＵで参照されるデータが書き込まれている読み出し専
用型の第１の記憶手段と、前記第１の記憶手段に書き込まれているプログラム及び
／又はデータを修正するための修正プログラム及び／又
は修正データが格納される書き込み及び読み出し型の第
２の記憶手段と、前記ＣＰＵからアドレスバス上に出力されるアドレス信
号が、前記第１の記憶手段の予め定められた修正対象ア
ドレス範囲内にあるか否かを検出する検出手段と、前記アドレス信号にて前記第１の記憶手段から読み出さ
れた内容と、前記アドレス信号に対応した読み出しアド
レスにて前記第２の記憶手段から読み出された内容のう
ち、前記アドレスバスに出力されるアドレス信号が前記
修正対象アドレス範囲内にある場合には、前記第２の記
憶手段から読み出された内容を選択して前記ＣＰＵに供
給する選択手段と、を備えたことを特徴とする情報処理
装置。
【請求項１０】前記第２の記憶手段を複数備え、複数の
前記第２の記憶手段の各々に対応させて前記検出手段を
複数備え、前記第１の記憶手段の複数の修正対象アドレ
ス範囲のプログラム及び／又はデータを修正可能とした
ことを特徴とする請求項９記載の情報処理装置。
【請求項１１】命令を解読して実行する命令実行部と、プログラム命令及び／又はデータが書き込まれている読
み出し専用型の第１の記憶手段と、命令のフェッチアドレスをアドレスバス上に出力するプ
ログラムカウンタと、前記命令実行部で実行されるメモリアクセス命令により
定められるメモリアクセスアドレスを前記アドレスバス
に出力するアドレスバッファと、外部から入力される修正プログラム及び／又は修正デー
タを取得するインタフェース手段と、を含むマイクロコンピュータにおいて、前記インタフェース手段を介して外部から入力される修
正プログラム及び／又はデータを記憶する第２の記憶手
段と、前記インタフェース手段を介して外部から入力される先
頭アドレス及び最終アドレスを記憶する第３の記憶手段
と、前記第３の記憶手段に記憶される前記先頭アドレスと、
前記プログラムカウンタ及び前記アドレスバッファから
前記アドレスバス上にそれぞれフェッチアドレス及びメ
モリアクセスアドレスとして出力されるアドレス信号
と、を比較し、両者が一致するか、または、前記アドレ
ス信号の値の方が大きい場合にアクティブ信号を出力す
る第１の比較手段と、前記第２の記憶手段に記憶される前記最終アドレスと、
前記プログラムカウンタ及び前記アドレスバッファから
前記アドレスバス上にそれぞれフェッチアドレス及びメ
モリアクセスアドレスとして出力されるアドレス信号
と、を比較し、両者が一致するか、または、前記アドレ
ス信号の値の方が小さい場合にアクティブ信号を出力す
る第２の比較手段と、前記第１及び第２の比較手段の出力を入力とし、前記第
１及び第２の比較手段からともにアクティブ信号が出力
され、前記アドレス信号が前記先頭アドレスと前記最終
アドレスの範囲内にある場合に、アクティブ信号を出力
し、前記アドレス信号が前記先頭アドレスと前記最終ア
ドレスの範囲外にある場合にはインアクティブ信号を出
力する手段と、前記アドレス信号が前記先頭アドレスと前記最終アドレ
スの範囲内にある場合に、前記第２の記憶手段から読み
出された内容を選択出力し、前記アドレス信号が先頭アドレスと最終アドレスで規定
される範囲外にある場合には、前記第１の記憶手段から
読み出された内容を選択出力し、データバスを介して、
前記命令実行部に供給する選択手段と、を備えていることを特徴とするマイクロコンピュータ。
【請求項１２】命令を解読して実行する命令実行部と、プログラム命令及び／又はデータが書き込まれている読
み出し専用型の第１の記憶手段と、命令のフェッチアドレスをアドレスバス上に出力するプ
ログラムカウンタと、前記命令実行部で実行されるメモリアクセス命令により
定められるメモリアクセスアドレスを前記アドレスバス
に出力するアドレスバッファと、外部から入力される修正プログラム及び／又は修正デー
タを取得するインタフェース手段と、を含むマイクロコンピュータにおいて、前記インタフェース手段を介して外部から入力される修
正プログラム及び／又はデータを記憶する第２の記憶手
段と、前記インタフェース手段を介して外部から入力される先
頭アドレス及び最終アドレスを記憶する第３の記憶手段
と、前記第３の記憶手段に記憶される前記先頭アドレスと、
前記プログラムカウンタ及び前記アドレスバッファから
前記アドレスバス上にそれぞれフェッチアドレス及びメ
モリアクセスアドレスとして出力されるアドレス信号
と、を比較し、両者が一致するか、または、前記アドレ
ス信号の値の方が大きい場合にアクティブ信号を出力す
る第１の比較手段と、前記第２の記憶手段に記憶される前記最終アドレスと、
前記プログラムカウンタ及び前記アドレスバッファから
前記アドレスバス上にそれぞれフェッチアドレス及びメ
モリアクセスアドレスとして出力されるアドレス信号
と、を比較し、両者が一致するか、または、前記アドレ
ス信号の値の方が小さい場合にアクティブ信号を出力す
る第２の比較手段と、前記第１及び第２の比較手段の出力を入力とし、前記第
１及び第２の比較手段からともにアクティブ信号が出力
され、前記アドレス信号が前記先頭アドレスと前記最終
アドレスの範囲内にある場合に、アクティブ信号を出力
し、前記アドレス信号が前記先頭アドレスと前記最終ア
ドレスの範囲外にある場合にはインアクティブ信号を出
力する手段と、前記第１の記憶手段に書き込まれているプログラム又は
データを修正することがイネーブル状態とされており、
且つ、前記アドレス信号が前記先頭アドレスと前記最終
アドレスの範囲内にある場合に、前記第２の記憶手段か
ら読み出された内容を選択出力し、前記第１の記憶手段に書き込まれているプログラム又は
データを修正することがイネーブル状態とされており、
且つ、前記アドレス信号が先頭アドレスと最終アドレス
で規定される範囲外にある場合、又は、前記第１の記憶
手段のプログラム又はデータの修正がディセーブル状態
にある場合には、前記第１の記憶手段から読み出された
内容を選択出力し、データバスを介して、前記命令実行
部に供給する選択手段と、を備えていることを特徴とするマイクロコンピュータ。
【請求項１３】命令を解読して実行する命令実行部と、プログラム命令及び／又はデータを格納する読み出し専
用型の第１の記憶手段と、命令のフェッチアドレスをアドレスバス上に出力するプ
ログラムカウンタと、前記命令実行部で実行されるメモリアクセス命令により
定められるメモリアクセスアドレスを前記アドレスバス
に出力するアドレスバッファと、外部から入力される修正プログラム及び／又はデータを
取得するインタフェース手段と、を含むマイクロコンピュータにおいて、前記インタフェース手段を介して外部から入力される修
正プログラム及び／又はデータを記憶する第２の記憶手
段と、前記インタフェース手段を介して外部から入力される、
前記第１の記憶手段の修正対象アドレス範囲を定める先
頭アドレスと最終アドレスとを記憶する第３の記憶手段
と、前記第３の記憶手段に記憶される前記先頭アドレスと、
前記プログラムカウンタ及び前記アドレスバッファから
前記アドレスバス上にそれぞれ出力されるアドレス信号
とを比較し、両者が一致するか、または、前記アドレス
信号の値の方が大きい場合にアクティブ信号を出力する
第１の比較手段と、前記第２の記憶手段に記憶される前記最終アドレスと、
前記プログラムカウンタ及び前記アドレスバッファから
前記アドレスバス上にそれぞれフェッチアドレス及びメ
モリアクセスアドレスとして出力されるアドレス信号
と、を比較し、両者が一致するか、または、前記アドレ
ス信号の値の方が小さい場合にアクティブ信号を出力す
る第２の比較手段と、前記第１及び第２の比較手段の出力を入力とし、前記第
１及び第２の比較手段からともにアクティブ信号が出力
され、前記アドレス信号が前記先頭アドレスと前記最終
アドレスの範囲内にある場合に、アクティブ信号を出力
し、前記アドレス信号が前記先頭アドレスと最終アドレ
スの範囲外にある場合にはインアクティブ信号を出力す
る第１の回路手段と、前記アドレス信号にて前記第１の記憶手段からの読み出
された内容と、前記アドレス信号に対応したアドレスを
読み出しアドレスとして前記第２の記憶手段から読み出
された内容とを入力とし、前記第１の回路手段の出力が
アクティブのとき、前記第２の記憶手段から読み出され
た内容である修正対象のプログラム命令又は修正データ
を選択出力し、前記第１の回路手段の出力がインアクテ
ィブのとき、前記第１の記憶手段から読み出された内容
であるプログラム命令又はデータを選択出力する選択手
段と、を備え、前記選択手段で選択出力された内容がデータバスを介し
て前記命令実行部に供給される構成とされてなる、こと
を特徴とするマイクロコンピュータ。
【請求項１４】命令を解読して実行する命令実行部と、プログラム命令及び／又はデータを格納する読み出し専
用型の第１の記憶手段と、命令のフェッチアドレスをアドレスバス上に出力するプ
ログラムカウンタと、前記命令実行部で実行されるメモリアクセス命令により
定められるメモリアクセスアドレスを前記アドレスバス
に出力するアドレスバッファと、外部から入力される修正プログラム及び／又はデータを
取得するインタフェース手段と、を含むマイクロコンピュータにおいて、前記インタフェース手段を介して外部から入力される修
正プログラム及び／又はデータを記憶する第２の記憶手
段と、前記インタフェース手段を介して外部から入力される、
前記第１の記憶手段の修正対象アドレス範囲を定める先
頭アドレスと最終アドレスとを記憶する第３の記憶手段
と、前記第３の記憶手段に記憶される前記先頭アドレスと、
前記プログラムカウンタ及び前記アドレスバッファから
前記アドレスバス上にそれぞれ出力されるアドレス信号
とを比較し、両者が一致するか、または、前記アドレス
信号の値の方が大きい場合にアクティブ信号を出力する
第１の比較手段と、前記第２の記憶手段に記憶される前記最終アドレスと、
前記プログラムカウンタ及び前記アドレスバッファから
前記アドレスバス上にそれぞれフェッチアドレス及びメ
モリアクセスアドレスとして出力されるアドレス信号
と、を比較し、両者が一致するか、または、前記アドレ
ス信号の値の方が小さい場合にアクティブ信号を出力す
る第２の比較手段と、前記第１及び第２の比較手段の出力を入力とし、前記第
１及び第２の比較手段からともにアクティブ信号が出力
され、前記アドレス信号が前記先頭アドレスと前記最終
アドレスの範囲内にある場合に、アクティブ信号を出力
し、前記アドレス信号が前記先頭アドレスと最終アドレ
スの範囲外にある場合にはインアクティブ信号を出力す
る第１の回路手段と、前記第１の回路手段の出力と、前記第１の記憶手段に書
き込まれているプログラム及び／又はデータを前記第２
の記憶手段に格納されている修正プログラム及び／又は
修正データで修正するか否かを示すイネーブルフラグの
値とを入力とし、前記第１の回路手段の出力がアクティ
ブであり、且つ、前記イネーブルフラグが修正プログラ
ム及び／又は修正データで修正することを示すアクティ
ブ状態である場合に、アクティブ信号を出力する第２の
回路手段と、前記アドレス信号にて前記第１の記憶手段からの読み出
された内容と、前記アドレス信号に対応したアドレスを
読み出しアドレスとして前記第２の記憶手段から読み出
された内容とを入力とし、前記第２の回路手段の出力が
アクティブのとき、前記第２の記憶手段から読み出され
た内容である修正対象のプログラム命令又は修正データ
を選択出力し、前記第２の回路手段の出力がインアクテ
ィブのとき、前記第１の記憶手段から読み出された内容
であるプログラム命令又はデータを選択出力する選択手
段と、を備え、前記選択手段で選択出力された内容がデータバスを介し
て前記命令実行部に供給される構成とされてなる、こと
を特徴とするマイクロコンピュータ。
【請求項１５】前記第２記憶手段の記憶容量が、前記第
１の記憶手段の記憶容量よりも小さく、前記第２の記憶手段は、前記第１の記憶手段に入力され
るアドレス信号のうち所定の下位ビットのアドレス信号
にてアクセスされる、ことを特徴とする請求項１１乃至
１４のいずれか一に記載の情報処理装置。
【請求項１６】前記第２の記憶手段を複数備え、複数の
前記第２の記憶手段の各々に対応して、前記第３の記憶
手段と、前記第１、第２の比較手段と、前記第１の回路
手段を複数組備え、前記選択手段が、複数の前記第１の回路手段のうちアク
ティブ信号を出力する第１の回路手段に対応した前記第
２の記憶手段の出力を選択出力する、ことを特徴とする
請求項１３記載のマイクロコンピュータ。
【請求項１７】前記第２の記憶手段を複数備え、複数の
前記第２の記憶手段の各々に対応して、前記第３の記憶
手段と、前記第１、第２の比較手段と、前記第１、第２
の回路手段を複数組備え、前記選択手段が、複数の前記第２の回路手段のうちアク
ティブ信号を出力する第２の回路手段に対応した前記第
２の記憶手段の出力を選択出力する、ことを特徴とする
請求項１４記載のマイクロコンピュータ。