JP2003162411A - データプロセッサ - Google Patents

Abstract

(57)【要約】 【課題】 アドレス空間に対するデータ容量の大小に対
して、ＣＰＵの使い勝手を劣化させることなく、コード
効率及びデータ処理能率の改善を図る。 【解決手段】 動作モードの動的な切換えに応じて同一
命令に対する解釈を変更可能な命令制御部（ＣＯＮＴ）
を採用してデータプロセッサを構成するから、アドレス
空間に対するデータ領域の限定によるコード効率の向上
と命令フェッチの高速化を優先させる動作モード選択状
態と、使用可能なデータ領域の制限を極力無くすという
動作モード選択状態とを、動的に切換えることが可能に
なる。これにより、ＣＰＵの使い勝手を劣化させるこな
く、短縮型命令等による利点を活かす事ができる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、ＣＰＵ（中央処理
装置）による命令実行処理の多様化、命令実行の高速化
に答える為のデータプロセッサ技術に関し、例えば、デ
ータエリアのサイズが相違する複数の動作モードを有す
るマイクロコンピュータに適用して有効な技術に関す
る。

【０００２】

【従来の技術】組込み用マイクロコンピュータが選択さ
れる一つの基準としてＣＰＵのコード効率が挙げられ
る。システムの価格追求のため、限られた容量のプログ
ラムメモリ（ＲＯＭ）に所定のプログラムを格納する必
要があり、ＣＰＵのコード効率が良いほど、プログラム
容量を低減できるからである。近年では、システムプロ
グラムの開発効率向上のため、Ｃ言語などの高級言語が
広く使用されているが、一般的にアセンブラ言語で直接
コーディングを行った場合と比較し、コード効率が劣る
傾向がある。このため、ＣＰＵのアーキテクチャ、及び
コンパイラを含めた、コード効率の向上がより一層必要
とされる、ということが本発明者によって認識された。

【０００３】ＣＰＵは、一般的に、その使い勝手を考慮
して、種々のアドレシングモードを備えている。そのア
ドレシングモードには、本質的にＣＰＵのコード効率向
上に有効なものが含まれている。絶対アドレス指定の短
縮形、レジスタ間接アドレシングなどがそれにあたる。

【０００４】絶対アドレス指定の短縮形は、命令コード
に含まれる絶対アドレスで、メモリ上のオペランドを指
定する。アクセスエリアを限定し、ＣＰＵアドレスの下
位アドレスのみを指定し、命令長を短縮する。命令コー
ドで指定されない上位アドレスは、ＣＰＵ内部にて、所
定の値に一義に固定される。

【０００５】レジスタ間接アドレシングの利用は、命令
コードのレジスタフィールドで指定されるアドレスレジ
スタの内容をアドレスとしてメモリ上のオペランドを指
定する。命令コードには、レジスタ番号のみが含まれる
ため、絶対アドレスを指定するのに比較して、命令長が
短くて済む。

【０００６】これらのアドレシングモードは、コード効
率向上という意味において、プログラム上、高い頻度で
出現する命令に対して使用すると、その効果は向上す
る。これは、コード効率の向上に資するだけではなく、
ＣＰＵの命令フェッチサイクル数を低減し、ＣＰＵの実
行速度を向上させる。この意味においては、最も頻繁に
実行される命令に対して上記短縮形アドレシングモード
を利用するのがよい。

【０００７】また、マイクロコンピュータに必要なアド
レス空間は制御対象に応じて相異するのが通例であるか
ら、これを考慮して、マイクロコンピュータにはアドレ
ス空間の大きさ等の異なる数種類の動作モードが予め用
意されていることが多い。動作モードの切換えは、リセ
ット動作を伴い、リセット動作が解除されると、ＣＰＵ
は設定された動作モードに応じたアドレス空間に対して
アクセス動作可能にされる。例えば、小さなアドレス空
間を利用する動作モードでは実効アドレスの演算に相対
的にレジスタ長の小さな汎用レジスタを利用し、大きな
アドレス空間を利用する動作モードでは実効アドレスの
演算に相対的にレジスタ長の大きな汎用レジスタを利用
する。

【０００８】また、ＣＰＵは、アドレス空間上に離散的
に配置された、複数の小規模のプログラムブロック（サ
ブルーチン）を一連のプログラムフローの中で使用する
ため、動的にプログラムカウンタ（ＰＣ）の値を変化さ
せるフロー制御命令を持つ。例えば、分岐命令実行時
に、次の命令のアドレス（ＰＣ）をスタックエリアに退
避する。分岐先のサブルーチンの最後に、ＲＴＳ命令を
実行することで、分岐命令実行時に退避した値をＰＣに
再設定することで、もとのルーチンの続き（前記分岐命
令の次の実行アドレス）に復帰することができる。退避
されるべきプログラムカウンタの情報は、そのときＣＰ
Ｕが利用するプログラム空間の容量に応ずるビット数と
なる。

【０００９】特開平３−９９３２１号公報にはレジスタ
間接アドレシングにおける間接指定の意味を選択可能に
する情報処理技術が記載される。要するに、命令のオペ
ランド指定フィールドで指定された値をレジスタ番号と
して処理することと、命令のオペランド指定フィールド
で指定されたレジスタの値をレジスタ番号として処理す
ることを選択可能にする。

【００１０】特開平３−２７１１８２９号公報には命令
による処理データ長の判定技術が記載される。すなわ
ち、データ長に対しては、命令のプログラム毎にマイク
ロプログラムでデータ長を直接指定し、或は、命令コー
ドで間接的に指定する方法があるが、後者を選択してい
る場合に、割り込み処理のように命令コードでデータ長
間接指定を行なえないことがあり、これを回避するの
に、直接データ長を指定するデータを保有し、この保有
されたデータを利用可能にしようとするものである。

【００１１】

【発明が解決しようとする課題】本発明者はコード効率
の向上、処理の高速化、データ処理の融通性について検
討した。即ち、アドレス空間の狭い動作モードでＣＰＵ
を動作させれば、オペランド指定フィールドの情報量を
縮小でき、コード効率が向上し、命令フェッチの高速化
が実現される。加えて使用可能な汎用レジスタが実行的
に増加し、ＣＰＵの性能向上につながる。しかしなが
ら、それでは、レジスタ間接アドレシングモード等でア
クセスできるメモリマップ上のデータ領域が制限されて
しまう。システムで扱われるデータ容量は、そのアドレ
ス空間で指定可能なデータ範囲よりも小さくなければな
らない。したがって、それより僅かでもデータ容量が増
えるときは、アドレス空間の広い動作モードを利用しな
ければならない。

【００１２】短縮形アドレシングモードでアクセス可能
なメモリマップ上のデータ領域は比較的狭い範囲、即ち
短縮されたアドレスビット数で指定できる範囲に限定さ
れるから、これ以外のアドレス空間にあるデータアクセ
スを行う場合には、フルアドレスを指定する必要があ
る。したがって、短縮形命令で指定できる容量以上のデ
ータ領域をアドレス空間に割付ける必要がある場合は、
短縮形アドレシングモードが全く利用できなくなり、短
縮形アドレシングモードが使用可能なシステムに比較
し、相対的にコード効率、及びＣＰＵの処理能力が劣る
ことになる。

【００１３】また、３２ビットのフルアドレスに代表さ
れるような比較的ビット数の多いアドレス情報を必要と
するアドレス空間でＣＰＵが動作するとき、必要となる
プログラムカウンタのビット数は、それに呼応して３２
ビット等の比較的多いビット数を備えることが必要にな
る。このとき、分岐命令実行時にスタックされるプログ
ラムカウンタの値、及びサブルーチンリターン命令実行
時にアンスタックされプログラムカウンタに再設定され
る値は、ともに３２ビットのような比較的多いビット数
である。本発明者の検討によれば、プログラムの分岐元
及び分岐先が、ある限定された領域に存在する場合、分
岐命令や復帰命令実行後のプログラムカウンタの示すア
ドレスの上位は同一であり、結果として、この分のデー
タを退避／復帰する操作は無駄ということになり、デー
タ処理速度低下、データ処理能率低下の原因になること
が本発明者により明らかにされた。

【００１４】本発明の目的は、アドレス空間に対するデ
ータ容量の大小に対して、ＣＰＵの使い勝手を劣化させ
ることなく、コード効率及びデータ処理能率の改善を図
ることができるデータプロセッサを提供することにあ
る。

【００１５】本発明の別の目的は、アドレス空間に対す
るデータ容量の大小に拘わらず、同一機能のプログラム
を実行する上で、ＣＰＵの命令フェッチサイクル数を削
減することができ、ＣＰＵのパフォーマンス向上を図る
ことができると共に、ＣＰＵの使い勝手を向上すること
が可能なデータプロセッサを提供することにある。

【００１６】本発明の更に別の目的は、短縮形命令で指
定できる容量以上のデータ領域をアドレス空間に割付け
る必要がある場合でも、部分的に短縮形アドレシングモ
ードを利用でき、コード効率及びＣＰＵの処理能力の劣
化を抑制することができるデータプロセッサを提供する
ことにある。

【００１７】本発明のその他の目的は、局在化されたデ
ータを操作する処理プログラムに、絶対アドレスやディ
スプレースメントの短縮形を使用可能とするデータプロ
セッサを提供することにある。

【００１８】本発明の更に別の目的は、ＣＰＵのアドレ
シングモードの切換えという点において、ＣＰＵのコー
ド効率の向上を図りつつ、併せてＣＰＵの処理速度、使
い勝手を向上することが可能なデータプロセッサを提供
することにある。

【００１９】本発明の前記並びにその他の目的と新規な
特徴は本明細書の記述及び添付図面から明らかになるで
あろう。

【００２０】

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば下記
の通りである。

【００２１】〔１〕本発明に係るデータプロセッサは、
命令を実行可能なＣＰＵと、前記ＣＰＵに接続するアド
レスバスと、前記ＣＰＵに接続するデータバスとを含
む。前記ＣＰＵは動作モードに応じて同一命令に対する
解釈を変更可能な命令制御部を含み、前記動作モードは
前記ＣＰＵによるプログラムの実行結果に基づいて可変
設定可能にされる。この手段における特徴点は、動作モ
ードに応じて同一命令に対する解釈を可変可能であると
いう第１の点、前記動作モードは前記ＣＰＵによるプロ
グラムの実行結果に基づいて可変設定可能であるという
第２の点である。

【００２２】前記第２の点は、動作モードを動的に切り
換え可能であることを意味する一つの態様である。動的
とは動作モードの変更にＣＰＵのリセット動作を伴わな
いということである。例えば、望ましい態様の一つとし
て、前記ＣＰＵによりアクセス可能であって前記動作モ
ードを決定するための制御データを保有するモード制御
レジスタを採用すればよい。ＣＰＵの動作プログラムに
したがって前記動作モードを動的に切り換えることがで
きる。

【００２３】前記動作モードの動的切換えに関する別の
観点では、ＣＰＵは動作モードに応じて同一命令に対す
る解釈を変更可能な命令制御部と、前記動作モードを決
定するための制御データを保有する内部制御レジスタと
を含む。前記内部制御レジスタは、リセット指示の解除
によりＣＰＵが命令実行を開始した後で可変設定可能に
される。内部制御レジスタを用いる動作モードの切換え
の態様として、ＣＰＵの命令実行により当該レジスタの
制御データを操作することで行なってもよい。更に別の
態様として、データプロセッサが割込みコントローラを
備えるなら、この割込みコントローラに、所定の割込み
要因に応じて前記内部制御レジスタに対する制御データ
の設定変更を行なわせることが可能である。これによっ
ても、ＣＰＵの動作プログラムにしたがって前記動作モ
ードを動的に切り換えることができる。

【００２４】上記動的に切り換え可能な動作モードに応
じて同一命令に対する解釈が可変可能であるという点に
ついて、代表的な態様を挙げる。

【００２５】解釈変更の第１の態様は、データ領域とし
て利用可能なアドレス空間の配置に対する解釈の変更で
ある。

【００２６】解釈変更の第２の態様は、データ領域とし
て利用可能なアドレス空間のサイズに対する解釈の変更
である。

【００２７】斯様に、動的に切り換えられる動作モード
に応じて同一命令に対する解釈を可変させることによ
り、局在化されたデータを操作する処理プログラムに対
してだけ、絶対アドレス等の短縮形を使用するというこ
とが可能になる。換言すれば、絶対アドレスやディスプ
レースメントの短縮形だけしか利用できない動作モード
に認められるアドレス空間に比べて全体として大きなア
ドレス空間を利用したいようなときでも、比較的小さな
アドレス領域に局在化されたデータを操作する処理には
短縮形アドレシングモードを利用し、その他のアドレス
エリアにはフルアドレスを用いるようなアドレシングモ
ードを利用するというような動的な切換えが可能にな
る。したがって、絶対アドレスやディスプレースメント
の短縮形を部分的に利用できる分だけ、プログラムのコ
ード効率を向上させることができ、更に、データ処理速
度も向上させることが可能になる。ＣＰＵの使い勝手も
向上する。

【００２８】〔２〕上記より、フルアドレスを用いるア
ドレシングモード又は短縮されたアドレスビット数を用
いる短縮形アドレシングモードを動的に切り換えて選択
可能になるが、短縮型アドレシングモードが選択された
場合でも、ＣＰＵからアドレスバスに出力されるアドレ
ス信号ビット数は例えばフルアドレスを用いるアドレシ
ングモードで規定されるビット数であることが必要であ
る。これは、解釈変更にＣＰＵのリセットを伴わないか
らである。したがって、アドレシングモードを短縮型と
解釈するような場合には、命令制御部は、解釈変更に伴
って、前記アドレスバスに出力するアドレス信号の所定
上位側ビットを所定値に固定させる制御を行なうことに
なる。

【００２９】前記所定値は、例えば、全ビット論理値
“１”又は全ビット論理値“０”である。双方を用いれ
ばアドレス空間の先頭部分と、末尾部分とに分けること
ができる。論理値“１”又は全ビット論理値“０”の何
れか一方だけを用いる場合に比べて、短縮されたアドレ
スビット数が１ビット少なくなり、更なるコード効率向
上を実現する。論理値“１”と論理値“０”の双方を用
いる場合は、何れで固定するかは命令の解読結果に従っ
て決定すればよく、命令制御部は、アドレス出力バッフ
ァに対して出力アドレス情報の所定上位側ビットに論理
値“１”又は論理値“０”の何れを挿入すればよいかを
指示する。

【００３０】前記所定値は、前記ＣＰＵによる命実行で
操作されるレジスタに設定された値であってよい。例え
ば汎用レジスタやその他ＣＰＵの内蔵レジスタに設定さ
れた値、或はＣＰＵのアドレス空間に配置されたレジス
タに設定された値であってよい。これにより、フルアド
レスで規定されるアドレス空間の任意エリアに対して短
縮型アドレシングモードのようなアドレシングモードで
データアクセスが可能になる。

【００３１】また、前記命令制御部は、データ領域とし
て利用可能なアドレス空間のサイズに対する解釈変更に
応じて、汎用レジスタで利用するレジスタのレジスタ長
を変更するとよい。例えば、フルアドレスを利用するよ
なアドレシングモードを適用する場合に３２ビットの汎
用レジスタを用いるとき、短縮形アドレシングモードを
適用する解釈に変更されたときは、オペランド指定領域
におけるレジスタ指定情報で指定される３２ビット汎用
レジスタに対してその下位側１６ビットをレジスタ長１
６ビットのレジスタとして処理する。このとき３２ビッ
ト汎用レジスタの上位側は利用されないから、当該上位
側を空き領域として把握し、１６ビット長のデータバッ
ファ等として利用することが可能である。即ち、汎用レ
ジスタのそのような上位側空き領域を利用するようにＣ
ＰＵの動作プログラムを作成しておけばよい。

【００３２】〔３〕その他、同一命令に対する解釈変更
として、分岐／復帰時におけるスタック／アンスタック
の酩酊アドレスビット数を変更可能である。これにおい
ては、例えば短縮形アドレシングモードを用いるような
動作モードが選択される場合には比較的狭い範囲に局在
するデータを利用するのが一般的であろうから、分岐命
令や復帰命令の解釈として、スタック／アンスタックの
命令アドレスビット数を少なくする解釈を選択しても支
障無く、スタック／アンスタックに要するアクセスデー
タが小さくて済むから、データ処理の高速化に寄与する
ことができる。

【００３３】その他、同一命令に対する解釈変更とし
て、データ転送命令やデータ演算命令による処理データ
に対するシフト動作等のオプション操作追加の有無を変
更すること等が可能である。例えば、配列データのアク
セスアドレスの演算を容易化することができる。例え
ば、配列において基底バイトアドレスの２^ｎ倍のアドレ
スにデータ転送する場合に、シフト動作が付加された一
つのデータ転送命令によってその処理を指示することが
可能になる。そのようなシフト動作付加の有無に関する
命令解釈を動作モードに応じて動的に変更すれば、特定
動作モードにおける所定のデータ転送処理やデータ演算
処理の為のプログラムコード効率を向上させることがで
き、演算処理も高速化可能になる。

【００３４】〔４〕本発明の更に別の観点によるデータ
プロセッサは、命令制御部と実行部を備えるＣＰＵによ
る命令実行で操作可能なモードレジスタを有する。前記
モードレジスタに設定された第１の値は、前記命令制御
部に、データ領域として第１容量のアドレス空間を利用
可能な第１動作モード（アドバンストモード／マキシマ
ムモード）を指示する。前記モードレジスタに設定され
た第２の値は、前記命令制御部に、データ領域として前
記第１容量よりも小さな第２容量のアドレス空間を利用
可能な第２動作モード（ミドルモード）を指示する。こ
れにより、ＣＰＵは、データ領域に広狭のある第１動作
モードと第２動作モードを動的に変更することができ
る。そしてＣＰＵは、命令実行で利用可能とするデータ
領域を、設定した動作モードに応じて動的に変更可能に
なる。

【００３５】上記同様に、この手段でも、動的に切換え
可能な第２動作モードにおいて絶対アドレスやディスプ
レースメントの短縮形を利用できるから、その分だけ、
プログラムのコード効率を向上させることができ、更
に、データ処理速度も向上させることが可能になる。

【００３６】一つの望ましい態様として、前記モードレ
ジスタは、前記第１動作モード及び第２動作モードの双
方において前記ＣＰＵのアドレス空間に配置したレジス
タであってよい。別の望ましい態様として、前記モード
レジスタをＣＰＵの内部のレジスタとし、所定の割込み
要因に応じて前記モードレジスタに対して値を設定可能
な割込みコントローラを採用してよい。

【００３７】前記命令制御部の望ましい態様では、アド
レシングモードの解釈において、前記第１動作モードが
指示されているときは汎用レジスタを第１容量のアドレ
ス空間を指定するのに必要なビット数の第１レジスタ長
で利用させ、前記第２動作モードが指示されているとき
は汎用レジスタを第２容量のアドレス空間を指定するの
に必要なビット数の第２レジスタ長で利用させればよ
い。前述の通り、汎用レジスタの利用効率を向上させる
ことが可能になる。

【００３８】

【発明の実施の形態】《マイクロコンピュータ》図２に
は本発明に係るデータプロセッサの一例であるシングル
チップマイクロコンピュータが示される。

【００３９】同図に示されるシングルチップマイクロコ
ンピュータ１は、全体の制御を司るＣＰＵ２、割込コン
トローラ（ＩＮＴ）３、ＣＰＵ２の処理プログラムなど
を格納するメモリであるＲＯＭ４、前記ＣＰＵ２の作業
領域並びにデータの一時記憶に用いられるメモリである
ＲＡＭ５、タイマ〔Ａ〕６、タイマ〔Ｂ〕７、シリアル
コミュニケーションインタフェース（ＳＣＩ）８、Ａ／
Ｄ変換器９、第１乃至第９入出力ポート（ＩＯＰ〔１〕
〜ＩＯＰ

〔９〕）１１〜１９、クロック発振器（ＣＰ
Ｇ）２０、及びシステムコントローラ（ＳＹＳＣ）２１
の機能ブロック乃至はモジュールから構成され、公知の
半導体製造技術により単結晶シリコンのような１つの半
導体基板上に形成される。ＣＰＵＣＲ２２はシステムコ
ントローラ２１に配置されたコントロールレジスタであ
る。

【００４０】かかるシングルチップマイクロコンピュー
タ１は、電源端子として、グランドレベル（Ｖｓｓ）、
電源電圧レベル（Ｖｃｃ）、アナロググランドレベル
（ＡＶｓｓ）、アナログ電源電圧レベル（ＡＶｃｃ）、
アナログ基準電圧（Ｖｒｅｆ）の入力端子を有する。そ
して、専用制御端子として、リセット（ＲＥＳ）、スタ
ンバイ（ＳＴＢＹ）、モード制御（ＭＤ０、ＭＤ１、Ｍ
Ｄ２）、クロック入力（ＥＸＴＡＬ、ＸＴＡＬ）等の各
端子を有する。

【００４１】シングルチップマイクロコンピュータ１
は、前記ＣＰＧ２０の端子ＥＸＴＡＬ、ＸＴＡＬに接続
される水晶発振子またはＥＸＴＡＬ端子に入力れる外部
クロックに基づいて生成される基準クロック（システム
クロック）に同期して、動作を行う。この基準クロック
の１周期をステートと呼ぶ。

【００４２】シングルチップマイクロコンピュータ１の
機能ブロックは、内部バス３０によって相互に接続さ
る。シングルチップマイクロコンピュータ１は、バスの
制御を行なう、図示を省略したバスコントローラを内蔵
している。内部バス３０は内部アドレスバス・内部デー
タバスの他、リード信号・ライト信号等のコントロール
バスを含み、コントロールバスはさらにバスサイズ信号
を含んだり、これらをコード化したバスコマンドなどと
してもよい。或いはシステムクロックなどを含んでもよ
い。

【００４３】かかる機能ブロックやモジュールは内部バ
ス３０を介して、ＣＰＵ２によってリード／ライトさ
る。内部バス３０のデータバス幅は１６ビットとする。
ＣＰＵ２は、内蔵ＲＯＭ４、ＲＡＭ５を１ステートでリ
ード／ライトすることができる。

【００４４】各入出力ポート１１〜１９は、アドレスバ
ス、データバス、バス制御信号、あるいはタイマ６，
７、ＳＣＩ８、Ａ／Ｄ変換器９の入出力端子と兼用され
ている。すなわち、タイマ６、７、ＳＣＩ８、Ａ／Ｄ変
換器９は、それぞれ入力信号を有し、入出力ポートと兼
用にされた端子を介して、外部と入出力されるものであ
る。例えばＩＯＰ〔５〕、ＩＯＰ〔６〕、ＩＯＰ〔７〕
は、タイマ６，７の入出力端子と兼用され、ＩＯＰ
〔８〕はＳＣＩ８の入出力端子と兼用にされている。ア
ナログデータの入力端子は、ＩＯＰ

〔９〕と兼用にされ
ている。

【００４５】かかるシングルチップマイクロコンピュー
タ１にリセット信号ＲＥＳが与えられると、ＣＰＵ２を
始めとし、シングルチップマイクロコンピュータ１はリ
セット状態になる。このリセットが解除されると、ＣＰ
Ｕ２は所定のアドレスからスタートアドレスをリードし
て、このスタートアドレスから命令のリードを開始する
リセット例外処理を行う。この後、ＣＰＵ２は逐次、Ｒ
ＯＭ４などから命令をリードし、解読して、その解読内
容に基づいてデータの処理或はＲＡＭ５、タイマ６，７
等とのデータ転送を行う。即ち、ＣＰＵ２は、入出力ポ
ート１１〜１９等から入力されるデータ、或はＳＣＩ８
などから入力される指示を参照しつつ、ＲＯＭ４などに
記憶されている命令に基づいて処理を行い、その結果に
基づいて、入出力ポート１１〜１９、タイマ６，７等を
使用しつつ、外部に信号を出力し、各種外部接続機器の
制御を行う。

【００４６】タイマ６，７、ＳＣＩ８、外部信号などの
状態を割込み信号として、ＣＰＵ２に伝達することがで
きる。割込信号は、Ａ／Ｄ変換器９、タイマ〔Ａ〕６、
タイマ〔Ｂ〕７、ＳＣＩ８、入出力ポート１１〜１９が
出力し、割込コントローラ３はこれを入力して、所定の
レジスタなどの指定に基づて、ＣＰＵ２に割込要求信号
３１を与える。割込要因が発生すると、ＣＰＵ割込要求
が発生され、ＣＰＵ２は実行中の処理を中断して、例外
処理状態を経て、所定の処理ルーチンに分岐し、所望の
処理を行い、割込要因をクリアしたりする。所定の処理
ルーチンの最後には、通常復帰命令が実行され、この命
令を実行することによって前記中断した処理を再開す
る。

【００４７】《ＣＰＵ》図１にはＣＰＵ２の詳細な一例
が示される。このＣＰＵ２は命令を解読して制御信号を
生成する命令制御部ＣＯＮＴと、命令制御部からの制御
信号等に基づいて演算を行なう実行部ＥＸＥＣから構成
される。ＩＤＢ、ＩＡＢは前記内部バス３０に含まれる
内部データバス、内部アドレスバスである。

【００４８】命令制御部ＣＯＮＴは、命令レジスタＩ
Ｒ、命令変更部ＣＨＧ、命令デコーダＤＥＣ、及びレジ
スタセレクタＲＳＥＬを有する。

【００４９】命令レジスタＩＲは内部データバス経由で
リードした命令を格納する。命令デコーダＤＥＣは命令
レジスタＩＲに格納された命令コードを解読して制御信
号を生成する。 前記命令デコーダＤＥＣは、例えば、
マイクロＲＯＭ或はＰＬＡ（Ｐｒｏｇｒａｍｍａｂｌｅ
Ｌｏｇｉｃ Ａｒｒａｙ）または布線論理で構成され
る。

【００５０】命令変更部ＣＨＧは割込みコントローラ３
からの割込み要求信号に応答して割込み例外処理の為の
所定の命令コードをそのハードウェアに従って生成し、
命令デコーダＤＥＣに与える。割込みコントローラ３は
命令デコーダＤＥＣから割込みマスク情報が与えられ
る。

【００５１】レジスタセレクタＲＳＥＬは、命令コード
中に含まれるレジスタフィールドの情報等に基づいて、
汎用レジスタ等を選択する。

【００５２】実行部ＥＸＥＣには、汎用レジスタＥＲ０
〜ＥＲ７、プログラムカウンタＰＣ、コンディションコ
ードレジスタＣＣＲ、イクステンドレジスタＥＸＲ、テ
ンポラリレジスタＴＲＡ、ＴＲＤ、算術論理演算器ＡＬ
Ｕ、インクリメンタＩＮＣ、リードデータバッファＲＤ
Ｂ、ライトデータバッファＷＤＢ、アドレスバッファＡ
Ｂを含む。これらのブロックは内部バスＧＢ、ＤＢ、Ｗ
Ｂによって相互に接続されている。

【００５３】リードデータバッファＲＤＢ、ライトデー
タバッファＷＤＢ、アドレスバッファＡＢなどは、内部
バスＩＡＢ、ＩＤＢとのインタフェースをとるために、
一時的にデータをラッチする。テンポラリレジスタＴＲ
Ａ、ＴＲＤは、マイクロコンピュータ内部の動作に適宜
用いられ、例えば演算の途中結果などを一時的に貯え
る。

【００５４】リードデータバッファＲＤＢは、ＲＯＭ
４、ＲＡＭ５、内部Ｉ／Ｏレジスタ、或は図示はされな
い外部メモリから、リードした命令コードやデータを一
時的に格納する。ライトデータバッファＷＤＢはＲＯＭ
４、ＲＡＭ５、内部Ｉ／Ｏレジスタ、或は外部メモリへ
のライトデータを一時的に格納する。

【００５５】アドレスバッファＡＢは、ＣＰＵ２がリー
ド／ライトするアドレスを一時的に格納する他に、格納
した内容に対するインクリメント機能を有している。イ
ンクリメント機能を有するアドレスバッファは特開平４
−３３３１５３号公報などに記載されている。

【００５６】前記算術論理演算器ＡＬＵは、命令によっ
て指定される各種の演算や実効アドレスの計算などに用
いられる。前記インクリメンタＩＮＣは、主にプログラ
ムカウンタＰＣの加算に用いられる。

【００５７】《レジスタ構成》図３には本発明の適用さ
れた前記ＣＰＵ２の汎用レジスタ及びコントロールレジ
スタの構成（プログラミングモデル）が例示される。

【００５８】ＣＰＵ２は、３２ビット長の汎用レジスタ
を８本持っている。汎用レジスタＥＲ０〜ＥＲ７は、す
べて同機能を持っており、アドレスレジスタとしてもデ
ータレジスタとしても使用することができる。

【００５９】図４には汎用レジスタの使用形態が例示さ
れる。データレジスタとしては３２ビット、１６ビット
および８ビットレジスタとして使用できる。アドレスレ
ジスタおよび３２ビットレジスタとしては、一括して汎
用レジスタＥＲ（ＥＲ０〜ＥＲ７）として使用する。１
６ビットレジスタとしては、汎用レジスタＥＲを分割し
て汎用レジスタＥ（Ｅ０〜Ｅ７）、汎用レジスタＲ（Ｒ
０〜Ｒ７）として使用する。これらは同等の機能を持っ
ており、１６ビットジスタを最大１６本まで使用するこ
とができる。なお、汎用レジスタＥ（Ｅ０〜Ｅ７）を、
特に拡張レジスタと呼ぶ場合がある。８ビットレジスタ
としては、汎用レジスタＲを分割して汎用レジスタＲＨ
（Ｒ０Ｈ〜Ｒ７Ｈ）、汎用レジスタＲＬ（Ｒ０Ｌ〜Ｒ７
Ｌ）として使用する。これらは同等の機能を持ってお
り、８ビットレジスタを最大１６本まで使用することが
できる。各レジスタ独立に使用方法を選択することがで
きる。

【００６０】汎用レジスタＥＲ７には、汎用レジスタと
しての機能に加えて、スタックポインタ（ＳＰ）として
の機能が割り当てられており、例外処理やサブルーチン
分岐などで暗黙的に使用される。例外処理は前記割込み
処理を含む。図示されない制御レジスタなどの設定によ
って、サブルーチン分岐用のスタックポインタと、例外
処理用のスタックポインタを、独立して選択することが
できる。

【００６１】図３に例示の如く、コントロールレジスタ
としてＰＣ（プログラムカウンタ）、ＣＣＲ（コンディ
ションコードレジスタ）及びＥＸＲ（エクステンドレジ
スタ）を有する。

【００６２】ＰＣは例えば３２ビットを有し、ＣＰＵ２
が次に実行する命令のアドレスを示す。特に制限されな
いが、ＣＰＵ２の命令は、全て２バイト（ワード）を単
位としているため、最下位ビットは無効であり、命令リ
ード時には最下位ビットは０とみなされる。

【００６３】ＣＣＲは８ビットを有し、ＣＰＵ２の内部
状態を示している。割込みマスクビット（Ｉ）とハーフ
キャリ（Ｈ）、ネガティブ（Ｎ）、ゼロ（Ｚ）、オーバ
フロー（Ｖ）、キャリ（Ｃ）の各フラグを含む８ビット
で構成されている。

【００６４】イクステンドレジスタＥＸＲは８ビットを
有し、割込みなどの例外処理の制御を行なう。割込みマ
スクビット（Ｉ２〜Ｉ０）等のビットを含んでいる。

【００６５】《ＣＰＵの動作モードとアドレス空間》図
５にはＣＰＵの動作モードとアドレス空間が例示され
る。ＣＰＵ２はノーマルモード、ミドルモード、アドバ
ンストモード及びマキシマムモードを有する。

【００６６】前記ノーマルモードにおいてＣＰＵ２はプ
ログラム及びデータ領域として６４Ｋバイトのアドレス
空間を絶対アドレス１６ビットでアクセスすることがで
きる。

【００６７】前記ミドルモードにおいてＣＰＵ２は１６
Ｍバイトのアドレス空間を絶対アドレス２４ビットを用
いてアクセスすることができる。１６Ｍバイトのアドレ
ス空間の内、上位側３２Ｋバイト（Ｈ'００００００〜
Ｈ'００７ＦＦＦ）及び下位側３２Ｋバイト（Ｈ'ＦＦ８
０００〜Ｈ'ＦＦＦＦＦＦ）はデータ領域とプログラム
領域にされる。残りはプログラム専用領域である。ミド
ルモードはノーマルモードに対してプログラム領域が足
りない場合に利用して実益がある。

【００６８】アドバンストモードにおいてＣＰＵ２は４
Ｇバイトのアドレス空間を絶対アドレス３２ビットを用
いてアクセスすることができる。４Ｇバイトのアドレス
空間の内、上位側１６Ｍバイト（Ｈ'００００００００
〜Ｈ'００ＦＦＦＦＦＦ）はプログラム領域及びデータ
領域とされる。残りの領域はデータ領域に専用化され
る。ミドルモードでデータ領域が足りない場合にアドバ
ンストモードを利用すればよい。

【００６９】マキシマムモードにおいてＣＰＵは４Ｇバ
イトのアドレス空間を絶対アドレス３２ビットを用いて
アクセスすることができる。４Ｇバイトのアドレス空間
はプログラム領域及びデータ領域に共用される。アドバ
ンストモードではプログラム領域が足りない用途におい
てマキシマムモードを用いればよい。

【００７０】特に制限されないが、ノーマルモード、ミ
ドルモード、アドバンストモード、及びマキシマムモー
ドは前記モード端子ＭＤ０〜ＭＤ２の状態によって選択
的に設定可能である。モード端子ＭＤ０〜ＭＤ２による
動作モードの変更はリセット信号ＲＥＳなどによるリセ
ット動作を伴う。要するに、モード端子ＭＤ０〜ＭＤ２
で指定された動作モードでＣＰＵ２が動作する。

【００７１】特にミドルモードとアドバンストモードと
の間（ミドルモードとマキシマムモードとの間でもよ
い）は、ＣＰＵ２のリセット動作を伴うことなく、要す
るに、動的に変更可能にされる。ＣＰＵ２はその動作モ
ードの動的な変更に応じて同一命令に対する解釈を当該
動作モードに合わせて可変に解釈する。即ち、前記ノー
マルモードでデータ領域が足りない用途ではミドルモー
ド又はアドバンストモードを利用すればよい。ミドルモ
ードではデータ領域のオペランドを指定するのに１６ビ
ットあればよい。フルアドレス２４ビットのうち上位８
ビットはＨ'００又はＨ'ＦＦであるから、これを命令の
オペレーションコードのデコード結果などで指定すれ
ば、オペランド指定フィールドのアドレス情報は是対ア
ドレスで１６ビットあればよい。アドバンストモードで
はオペランド指定フィールドのアドレス情報は３２ビッ
ト必要である。オペランド指定フィールドのアドレス情
報のビット数が少なくて済めば、プログラムのコード効
率が向上し、また、命令フェッチに必要なメモリアクセ
ス回数も少なくなってデータ処理効率向上に寄与する。
したがって、必要なデータ領域サイズの観点よりアドバ
ンストモードを利用しなければならない用途であって
も、その動作モードを必要に応じて動的にミドルモード
に変更すれば、オペランドのアドレス演算には短いアド
レス情報を用いればよく、フェッチすべき命令長も短い
アドレス情報に応じて短くて済み、命令フェッチの高速
化、プログラムコードの効率化に資することができる。
加えて使用可能な汎用レジスタが実効的に増加し、ＣＰ
Ｕの性能向上につながる。

【００７２】以下、ミドルモードとアドバンストモード
／マキシマムモードとの間の関係の如く、動作モードの
動的な変更に応じて同一命令に対する解釈を当該動作モ
ードに合わせて可変に解釈可能なＣＰＵ２について詳述
する。

【００７３】《アドレシングモード》ここで、図６を参
照しながらＣＰＵ２のアドレシングモードについて幾つ
か説明する。ＣＰＵ２の一般的なアドレシングモードと
して転送命令や演算命令における絶対アドレスモードや
レジスタ間接モード等を挙げることができる。

【００７４】絶対アドレスモードは、命令コードに含ま
れる絶対アドレスにより、メモリ上のオペランドを指定
する。絶対アドレス指定の短縮形では、アクセスエリア
を限定し、ＣＰＵアドレスの下位アドレスのみを指定
し、命令長を短縮する。命令コードで指定されない上位
アドレスは、ＣＰＵ２内部にて、所定の値に固定される
ことになる。図６の例では、絶対アドレスモードとし
て、＠ａａ：３２の全アドレス空間指定に加え、＠ａ
ａ：８の８ビットアドレス空間指定、＠ａａ：１６の１
６ビットアドレス空間指定という、短縮形が例示され
る。図６の例はデータ転送命令（ＭＯＶ．Ｂ）が一例と
され、ｏｐはオペレーションコード、ｒｓはソース側の
汎用レジスタ指定情報（汎用レジスタ番号）、ａａは絶
対アドレス情報を意味する。そのようなデータ転送命令
をニーモニック表示すると、 “ＭＯＶ.Ｗ Ｒ０, ＠Ｈ'Ｆ１：８” “ＭＯＶ.Ｗ Ｒ０, ＠Ｈ'ＦＦＦ１：１６” “ＭＯＶ.Ｗ Ｒ０, ＠Ｈ'ＦＦＦＦＦ１：２４” “ＭＯＶ.Ｗ Ｒ０, ＠Ｈ'ＦＦＦＦＦＦＦ１：３
２” のように表すことができる。

【００７５】＠ａａ：８を使用した場合、上位２４ビッ
トは、全て”１“即ちＨ'ＦＦＦＦＦＦとされ、＠ａ
ａ：１６を使用した場合、上位１６ビットは符号拡張さ
れる。上記ニーモニックで表示した命令は、機能上、互
いに同義であるが、＠ａａ：８、＠ａａ：１６を用いた
短縮形命令は、＠ａａ：３２を用いてフルアドレスを指
定する場合に比べ、命令長が短い。従って、フルアドレ
スを指定する命令を、短縮形で置換えることが可能であ
るならば、命令コードの容量を縮小でき、さらにＣＰＵ
２の命令フェッチサイクル数を削減でき、ＣＰＵ２の実
行速度を向上させることが可能になる。

【００７６】レジスタ間接アドレシングモードは、命令
コードのレジスタフィールドで指定されるアドレスレジ
スタの内容をアドレスとしてメモリ上のオペランドを指
定する。この命令コードは、レジスタ番号によりアドレ
スを間接的に指定するから、絶対アドレスを指定するの
に比較して、命令長が短くて済む。図６の例において、
ｒｄはディスティネーションアドレスレジスタを指定
し、ｒｓはソースレジスタを示す。特に制限されない
が、図３で示した汎用レジスタ構成のＣＰＵ２におい
て、レジスタ間接アドレッシングモードでは、汎用レジ
スタのＥn／ＲnＨ／ＲnＬを３２ビットのレジスタＥＲ
ｎとし、これをディスティネーションアドレスレジスタ
として指定するようになっている。このアドレシングモ
ードを用いる転送命令の一例をニーモニックで表すと、
“ＭＯＶ.Ｗ Ｒ０, ＠ＥＲ２”となる。上記のレジス
タ間接アドレッシングモードを使用することにより、デ
ータエリアとして、それぞれ１６Ｍバイト、及び４Ｇバ
イトのアドレス空間を間接的に指定することが可能であ
る。

【００７７】《ミドルモード》上述の説明で代表される
ようなアドレシングモードを、プログラム上高い頻度で
出現する命令に対して使用すれば、そのコード効率が向
上する。コード効率の向上だけではなく、ＣＰＵ２の命
令フェッチサイクル数を軽減し、ＣＰＵ２の実行速度を
向上することができる。この意味において、そのような
アドレシングモードを、最も頻繁に実行される命令に対
して使用するのがよい。この観点より、前記ミドルモー
ドを採用する。

【００７８】図５に従えば、ミドルモードでは１６Ｍバ
イトのアドレス空間に対してデータ領域を６４Ｋバイト
に限定する。したがって、データアクセスのためのアド
レス指定に３２ビットは不要になり、実効アドレスの演
算では汎用レジスタとしてＥＲｎの３２ビットは不要と
なり、下位の１６ビット（Ｒn）をアドレスレジスタと
して参照すればよく、上位アドレスはハードウェアで強
制的に、所定の値、例えば、Ｈ'ＦＦ又はＨ'００等に固
定すればよい。このとき、不要となる、上位の１６ビッ
ト分のレジスタ領域、即ちＥｎは、ソフトウェアにした
がって他の目的に使用することが可能になる。

【００７９】ミドルモードを利用する例を説明する。第
１の例は、アドレス空間が６４ＫＢのノーマルモードを
使用しており、扱うデータ量は依然６４ＫＢに納まる
が、システムの高機能化に伴ないプログラムが増加し、
プログラムとデータの総量が６４ＫＢに納まらないよう
になった場合である。このとき、ミドルモードを用いる
ことで容易にプログラム容量を増やすことが可能とな
る。ノーマルモードでアドレスレジスタとして汎用レジ
スタを使った場合、上位の１６ビット（Ｅｎ）は不要で
あることから、データバッファとして利用することがで
きる。アドバンストモード、または、マキシマムモード
に移行したときは、上位の１６ビット（Ｅｎ）もアドレ
スの一部として指定することが必要になるから、そのと
きは、汎用レジスタの上位側をデータバッファ等に流用
することはできない。

【００８０】第２の例は、従来、アドバンストモード、
または、マキシマムモードを使用しているが、データ容
量が６４ＫＢ以下であるような場合に、ミドルモードを
使用する。汎用レジスタの数量が実効的に増加し、デー
タバッファとして利用できることから、メモリへのアク
セスが減り、データ処理のパフォーマンスが向上する。

【００８１】図７にはアドバンストモード又はマキシマ
ムモードにおけるレジスタ間接アドレシングモードによ
る実効アドレスの演算手法、及びその時の汎用レジスタ
の利用形態が示される。図８にはミドルモードにおける
レジスタ間接アドレシングモードによる実効アドレスの
演算手法、及びその時の汎用レジスタの利用形態が示さ
れる。ミドルモードでは汎用レジスタの上位側１６ビッ
トをアドレスポインタとして利用しなくてよいから、デ
ータバッファなどに流用することができる。ミドルモー
ドにおいてＣＰＵ２から出力されるアドレス情報は、上
位側１６ビットが“１”又は“０”等に拡張される。図
７と図８の実効アドレス演算に関して双方の命令は同一
であってよい。同一命令コードの命令に対する処理操作
の違いは、命令デコーダＤＥＣによる命令解釈の相異に
より与えられる。

【００８２】図９にはアドバンストモード又はマキシマ
ムモードにおける絶対アドレスのアドレシングモードに
よる実効アドレスの演算手法が示される。図１０にはミ
ドルモードにおける絶対アドレスのアドレシングモード
による実効アドレスの演算手法が示される。図１０のミ
ドルモードにおいて、オペランド指定部に１６ビット絶
対アドレスを用いる場合と３２ビット絶対アドレスを用
いる場合との間では、実効アドレスの演算は等価とされ
る。要するに、３２ビット絶対アドレスが指定されて
も、上位側１６ビットは無視される。３２ビット絶対ア
ドレスを用いても支障ないが、ミドルモードで実行され
るプログラムモジュールについてはオペランド指定フィ
ールドに１６ビット以下の絶対アドレスを用いればコー
ド効率の向上と命令フェッチの高速化に寄与することが
できる。

【００８３】《命令解釈の変更》図１１にはミドルモー
ドとアドバンストモード／マキシマムモードとの切換え
によるデータ領域の変化が示される。同図の内容は図７
乃至図１０のアドレシングモードによるアクセス可能な
データ領域を整理して示したものに相当する。

【００８４】ミドルモードとアドバンストモード／マキ
シマムモードとを動的に切り換えたとき、命令デコーダ
ＤＥＣは所定の同一命令に対してその動作モードに応じ
て解釈を変更する。８ビット絶対アドレス、１６ビット
絶対アドレスのアドレシングモードを有する命令に対し
ては、動作モードに拘わらず実効アドレスの演算操作の
為の命令解釈は同じである。ディスプレースメント付き
レジスタ間接のアドレシングモードを有する命令に対し
て、アドバンストモード／マキシマムモードでは３２ビ
ットの汎用レジスタを利用し、ミドルモードでは３２ビ
ットの汎用レジスタの下位１６ビットだけを用いる。絶
対アドレス３２ビットのアドレシングモードを有する命
令に対しては、アドバンストモード／マキシマムモード
ではそのまま３２ビットを用い、ミドルモードでは下位
１６ビットのみを用いる。

【００８５】動作モードの動的な切換えによって変更さ
れる命令解釈の内容は命令デコーダＤＥＣの論理構成に
よって決まる。例えば、レジスタ間接アドレシングモー
ドに対して、ミドルモードでは図８に例示されるように
汎用レジスタの下位１６ビットを用いる解釈の他、図１
２に例示されるように汎用レジスタの下位８ビットを用
いる解釈を採用してもよい。この場合には汎用レジスタ
の空きエリアを更に多く採ることが可能になる。

【００８６】図１３にはレジスタ間接アドレシングモー
ドに対して、ミドルモードで選択する更に別の命令解釈
の例が示される。ここでは、ミドルモードが設定される
と、所定のデータ転送命令又は所定の演算命令に対し
て、処理データに対するシフト動作等のオプション操作
を行なう為の解釈が付加される。図１３の例では、レジ
スタ間接で指定される汎用レジスタの１６ビットデータ
を２ビット左シフト動作してディスプレースメントとの
加算演算を行なう命令解釈とされる。このシフト付き演
算は配列データのアクセスアドレスの演算等を容易化す
るのに役立つ。例えば、配列において基底バイトアドレ
スの２^ｎ倍のアドレスにデータ転送する場合に、シスト
動作が付加された一つのデータ転送命令によってその処
理を指示することが可能になる。そのようなシフト動作
付加の有無に関する命令解釈を動作モードに応じて動的
に変更すれば、特定動作モードにおける所定のデータ転
送処理や演算処理の為のプログラムコードの効率向上と
演算処理の高速化が可能になる。

【００８７】図１４にはレジスタ間接アドレシングモー
ドに対して、ミドルモードで選択する更に別の命令解釈
の例が示される。図１３との相違点は、レジスタ間接で
指定される汎用レジスタの８ビットデータを２ビット左
シフト動作してディスプレースメントとの加算演算を行
なう命令解釈とする点である。アドレシング可能範囲は
狭くなるが、プログラムコード効率の向上、演算処理の
高速化という同様の作用効果を得ることができる。

【００８８】図１５にはミドルモードとは直接関係ない
が、所定の動作モード例えばアドバンストモードが選択
されたとき特定のデータ転送命令や演算命令に対してレ
ジスタ間接で指定される汎用レジスタの３２ビットデー
タを２ビット左シフト動作してディスプレースメントと
の加算演算を行なう命令解釈とする例が示される。

【００８９】《動作モードの動的切換え》図１６にはＣ
ＰＵの動作モード切換えに着目した構成が例示される。
ＣＰＵ２の動作モードは、モード端子ＭＤ０〜ＭＤ２の
状態に従って命令デコーダＤＥＣに指示することができ
る。

【００９０】リセット動作を伴わない動的な動作モード
の変更は、動作モード制御レジスタ３３の設定、イクス
テンドレジスタＥＸＲに対するモード制御ビットの設定
により行なうことができる。動作モード制御レジスタ３
３は例えば前記ＣＰＵＣＲ２２に含まれる一つのレジス
タとされる。

【００９１】モード制御レジスタ３３はＣＰＵ２のアド
レス空間に配置され、アドレスバスＩＡＢ及びデータバ
スＩＤＢを介してＣＰＵ２がアクセスすることにより任
意に書き換え可能にされる。モード制御レジスタ３３を
用いた動作モードの切換えはＣＰＵ２が当該モード制御
レジスタ３３に対するデータ転送命令等を実行して行な
うことができる。図１６ではモード制御レジスタ３３の
１ビットのモード制御信号３３Ｍが代表的に例示される
が、実際には複数ビットのモード制御信号の論理値の組
み合わせに応じて動作モードを指定する。モード制御レ
ジスタ３３からのモード指定とモード端子ＭＤ０〜ＭＤ
２によるモード指定が相違する場合、命令デコーダＤＥ
Ｃはモード制御レジスタ３３によるモード指定を優先し
て採用する。尚、ＣＰＵ２のリセット動作においてモー
ド制御レジスタ３３のモード制御ビットは全てディスエ
ーブル状態にされる。

【００９２】イクステンドレジスタＥＸＲのモード制御
ビットに対しては、ＣＰＵ２のビット操作命令等の制御
用命令を実行して設定値変更を行なうことができる。別
のモード設定手段として、イクステンドレジスタＥＸＲ
にモード制御ビットを割り当て、割込み要因に応じて割
込みコントローラ３がモード制御ビットを設定する構成
を採用してもよい。即ち、割込みコントローラ３は割込
み要因別モード制御回路３６を含み、そこには割込要因
別モード設定レジスタ３７が配置される。割込要因別モ
ード設定レジスタ３７の各ビットには割込要因が割当て
られ、イネーブルビットにされた割込要因の割込みが発
生すると、信号３５で対応するモード制御ビットをセッ
トし、他のモード制御ビットをリセットする。図１６で
はモード制御ビットに対応する１ビットのモード制御信
号３４Ｍと信号３５が代表的に例示されるが、実際には
複数ビットのモード制御信号の論理値の組み合わせに応
じて動作モードを指定する。イクステンドレジスタＥＸ
Ｒによるモード指定とモード端子ＭＤ０〜ＭＤ２による
モード指定が相違する場合、命令デコーダＤＥＣはイク
ステンドレジスタＥＸＲによるモード指定を優先して採
用する。尚、ＣＰＵ２のリセット動作においてイクステ
ンドレジスタＥＸＲのモード制御ビットは全てディスエ
ーブル状態にされ、若しくは初期化される。

【００９３】モード端子ＭＤ０〜ＭＤ２、モード制御レ
ジスタ３３、イクステンドレジスタＥＸＲの夫々による
動作モード指定を採用する場合、モード制御レジスタ３
３によるモード指定とイクステンドレジスタＥＸＲによ
るモード指定の何れか一方に指定を優先させればよい。

【００９４】命令デコーダＤＥＣは実効アドレスの演算
結果に対してアドレス出力バッファＡＢにアドレス拡張
信号３８を出力して、動作モード及び命令デコード結果
に応じたアドレス拡張を行なう。アドレス拡張は、ミド
ルモードにおけるアドレシングモードで説明した図８、
図１０、図１２、図１３、図１４に示されるような上位
側アドレスに対する“１”拡張、“０”拡張、又は符号
拡張である。何れの拡張を行なうかは命令のオペレーシ
ョンコードの解読結果にしたがって決定する。例えばミ
ドルモードにおいて図１１のアクセス可能なデータ領域
をアクセスするのに必要な上位側アドレスに対する
“１”拡張又は“０”拡張を行なえばよい。その他にア
ドレス拡張を必要とするのは、アドバンストモードやマ
キシマムモードにおける８ビット絶対アドレスや１６ビ
ット絶対アドレスのアドレシングモードの命令を実行す
る場合である。

【００９５】動作モードの動的切換えにおいて、前記命
令デコーダＤＥＣは、動作モードに応じて同一命令に対
する解釈を変更するが、その変更内容の代表が前記アド
レス拡張の有無である。例えば、３２ビット絶対アドレ
スによるアドレシングモードの命令に対し、アドバンス
トモードでの実行であればアドレス拡張を要せず（図９
参照）、ミドルモードでの実行であれば、実効アドレス
の演算結果に対して上位側アドレス１６ビットを“１”
拡張又は“０”拡張する（図１０参照）。

【００９６】動作モードの動的切換えにおいて、前記命
令デコーダＤＥＣが行なう同一命令に対する解釈変更の
別の例は、汎用レジスタに対するレジスタ長の指定であ
る。この制御は、命令デコーダＤＥＣからレジスタ選択
回路ＲＥＳＬを介して行なう。例えば、３２ビットディ
スプレースメント付きレジスタ間接によるアドレシング
モードの命令に対し、アドバンストモードでの実行であ
れば指定された３２ビットの汎用レジスタ（ＥＲｎ）を
指定し（図７参照）、ミドルモードでの実行であれば、
指定された３２ビットレジスタの下位１６ビット部分の
レジスタ（Ｒｎ）を指定する（図８参照）。

【００９７】《データ空間の指定》各種アドレシングモ
ードでアクセスするデータ空間の指定方式として把握さ
れるところの、アドレス拡張に対して、今までの説明で
は、実効アドレス演算結果に対する上位側アドレス情報
の“１”拡張、“０”拡張、及び符号化拡張に代表され
るように、ハードウェアで幾つかの固定値を用意し、こ
れを動的に切り換えて用いた。この他に、指定された汎
用レジスタの内容を拡張アドレスとして用いる、プログ
ラマブルに書き換え可能な拡張アドレス設定用レジスタ
を設け、その設定値を拡張アドレスとして用いる、とい
う手段を採用することも可能である。

【００９８】図１７にはアドバンストモード／マキシマ
ムモードにおいて汎用レジスタの内容又は拡張アドレス
設定用レジスタの設定値を拡張アドレスとして用いるア
ドレス拡張態様が例示される。図１８及び図１９にはミ
ドルモードにおいて汎用レジスタの内容又は拡張アドレ
ス設定用レジスタの設定値を拡張アドレスとして用いる
アドレス拡張態様が例示される。

【００９９】図２０には汎用レジスタの内容又は拡張ア
ドレス設定用レジスタの設定値を拡張アドレスとして用
いるアドレス拡張によるデータ領域の変化が例示され
る。

【０１００】図２１には拡張アドレス設定用レジスタを
用いてデータ空間切換えが可能にされたＣＰＵ２が例示
される。拡張アドレス設定用レジスタ４３はＣＰＵ２の
アドレス空間に配置され、ＣＰＵ２の命令実行によって
任意の値を設定可能にされる。拡張アドレスとして、拡
張アドレス設定用レジスタ４３の値を選択するのか、
“１”拡張を選択するのか、“０”拡張を選択するのか
を、命令のデコード結果だけでなく、拡張アドレス選択
レジスタ４０からの選択信号４０Ｍ、イクステンドレジ
スタＥＸＲのモード制御ビットに応ずる選択信号４１
Ｍ、割込みコントローラから所定の割込み要求に応じて
出力される選択信号４２Ｍを参照して指定可能にされて
いる。即ち、命令デコーダＤＥＣは命令のオペレーショ
ンコードを解読することにより、その命令のアドレシン
グモードで利用する拡張アドレスとして、前記信号４０
Ｍ，４１Ｍ，４２Ｍの内の所定の信号が指示しているも
のを選択可能か、命令デコード結果によって一義的に決
まるものを選択するかを判別する。前記信号４０Ｍ，４
１Ｍ，４２Ｍの内の所定の信号が指示しているものを選
択可能な場合には、当該所定の選択信号がディスエーブ
ル以外の選択値を有していれば、それが指定する拡張ア
ドレスを用いる。そうでない場合には命令デコード結果
によって一義的に決まる拡張アドレスを採用する。例え
ば、拡張アドレス設定用レジスタ４３の設定値を拡張ア
ドレスとして採用可能なことを選択信号４１Ｍが示して
いるならそれを拡張アドレスとして採用する、という命
令解読結果に対し、選択信号４１Ｍがそのような選択状
態を指示しているなら、拡張アドレス設定用レジスタ４
３の設定値を拡張アドレスとして採用する。

【０１０１】これにより、ＣＰＵ２が短縮形命令等を実
行するとき、上位アドレスとして、その専用レジスタの
内容を利用することができるから、短縮形の命令コード
に含まれない上位アドレスとして、ソフトウェアで設定
した任意の値を用いることが可能になる。

【０１０２】尚、前記拡張アドレス選択レジスタ４０及
び拡張アドレス設定用レジスタ４３は例えば前記ＣＰＵ
ＣＲ２２に含まれるレジスタとされる。拡張アドレス設
定用レジスタ４３はＣＰＵ2に内蔵させてもよい。

【０１０３】図２２には拡張アドレス設定用レジスタを
用いてデータ空間切換えが可能にされたＣＰＵ２の別の
例が示される。ここでは、割込要因別の拡張アドレス設
定用レジスタ４５を採用する。この割込要因別の拡張ア
ドレス設定用レジスタ４５は、幾つかの割込要因毎に拡
張アドレスを保有することができる。この割込要因別の
拡張アドレス設定用レジスタ４５に設定された拡張アド
レスは、割込要因別拡張アドレス制御回路４６から出力
される選択信号４６Ｍによって内部バス３９にリードさ
れ、アドレスバッファＡＢの上位側１６ビットに転送さ
れる。選択信号４６Ｍは要因対応レジスタ４７の要因ビ
ットに対応され、要因ビットは対応する割込み処理の間
イネーブルにされ、実効アドレス演算結果を出力するタ
イミングで選択信号４６Ｍとして出力可能にされる。

【０１０４】図２１及び図２２の構成においては、選択
可能な拡張アドレスは、ＣＰＵ２のソフトウェアに基づ
いて、ＣＰＵ２の動作中に動的に切換えることが可能で
ある。

【０１０５】《割込みによるモード切換えタイミング》
割込みによるモード制御ビットの設定やデータ空間の切
換えを行なうときのタイミングについて説明する。図２
３には割込み処理のタイミングチャートが例示され、図
２４には割り込み復帰処理のタイミングチャートが例示
される。割込み処理において、動作モードの変更はプロ
グラムカウンタＰＣの値などが退避された後であって割
込み処理ルーチンが開始される前に行われる。例えば図
１６の構成では図２３の時刻ｔｉに制御信号３５を介し
割込要因別モード設定レジスタ３７の所定のビットの値
が転送されモード制御ビットが設定される。割込み復帰
処理において、動作モードの変更は、プログラムカウン
タＰＣの値等が復帰された後であって、元の処理ルーチ
ンが開始される前に行われる。例えば図１６の構成では
図２４の時刻ｔｊに退避されていたイクステンドレジス
タＥＸＲの値が復帰され、割込み処理実行前の元のモー
ドが再設定される。

【０１０６】《フロー制御》ＣＰＵ２は、動的にプログ
ラムカウンタＰＣの値を変化させるフロー制御命令を命
令セットに持っている。フロー制御命令は例えば、Ｂｃ
ｃ(Ｂranch conditionally)命令、ＪＭＰ(Ｊump)命令、
ＪＳＲ(Ｊump to subroutine)命令、ＲＴＳ(Ｒeturn fr
om subroutine)命令等と称される命令である。

【０１０７】前記Ｂｃｃ命令は、ある条件のもとに、指
定された数値をプログラムカウンタＰＣに加算し分岐す
る命令である。前記ＪＭＰ命令及びＪＳＲ命令は、無条
件に、オペランドで指定した実行アドレス、または、指
定したレジスタの内容を実効アドレスとして分岐する命
令である。前記ＪＳＲ命令は、実行時に、次の命令のア
ドレス（プログラムカウンタＰＣの値）をスタックエリ
アに退避する。ジャンプ先のサブルーチンの最後に、Ｒ
ＴＳ命令を実行することで、ＪＳＲ命令実行時に退避し
た値をＰＣに再設定することで、もとのルーチンの続き
（ＪＳＲ命令の次の実行アドレス）に復帰することがで
きる。退避処理を要するフロー制御命令を分岐命令と総
称し、復帰処理を指示する命令を復帰命令と総称する。

【０１０８】前記ノーマルモードでは、ＪＳＲ命令およ
びＲＴＳ命令実行時のスタック／アンスタックのデータ
量は少なく、実行速度は、アドバンストモード／マキシ
マムモードに比べて速い。これは、アドバンストモード
（プログラム空間：１６ＭＢ／アドレス２４ビット）、
及びマキシマムモード（同：４ＧＢ／同３２ビット）を
使用している場合、必要となるプログラムカウンタＰＣ
のビット数は、それぞれ、２４ビット、または３２ビッ
トであるのに対し、ノーマルモード（プログラム空間：
６４ＫＢ／アドレス１６ビット）では、プログラムカウ
ンタＰＣは１６ビットのみが有効だからからである（バ
ス幅を１６ビットと仮定）。

【０１０９】前記したように、アドバンストモード／マ
キシマムモードにおいても、仮に、アドレスの上位がＪ
ＳＲ、ＲＴＳ命令実行の前後で同じであることが予め解
っているのであれば、当該アドレス上位の情報をスタッ
ク及びアンスタックする操作が不要となる。この観点よ
り、ＣＰＵ２は、所要のプログラムで使用するサブルー
チンの存在するアドレスを一定の範囲内におき、特定動
作モードを指定することによって、スタック／アンスタ
ック（退避／復帰）する命令アドレスを短縮するように
する。

【０１１０】特定動作モード設定時にＪＳＲ／ＲＳＴ命
令実行時に退避／復帰するプログラムカウンタＰＣの値
を短縮する方式として、例えば、退避／復帰の対象をプ
ログラムカウンタＰＣ値の下位の１６ビットのみとす
る。ノーマルモードにおける退避／復帰の範囲と同じで
ある。このためには、１７ビットから上位のプログラム
カウンタＰＣの内容（アドレス）で決まる６４ＫＢ単位
のブロック内に、一連のプログラムが納まるようにすれ
ばよい。これにより、ＪＳＲ／ＲＴＳ命令実行時におけ
るプログラムカウンタＰＣの値の退避／復帰処理は、ア
ドバンストモード／マキシマムモードもノーマルモード
と同様になる。プログラムの配置は、プログラムエリア
内の１７ビットから上位のアドレスで決まる６４ＫＢ単
位のブロックのいずれでもよい。各６４ＫＢブロックの
境界を越える領域への分岐、及び復帰が必要な場合に
は、各命令の実行の直前に前記特定モードを解除すれば
よい。モードの切換えは、前述の通り、特定動作モード
の指定に応じて命令デコーダＤＥＣによる同一命令に対
する命令解釈を変更するようにして、対応すればよい。
そのような特定動作モードは前記モード端子ＭＤ０〜Ｍ
Ｄ２の状態やＣＰＵＣＲ２２の設定状態に応じて設定／
解除すればよい。特定動作モードの設定／解除状態は当
然命令デコーダＤＥＣに与えられる。

【０１１１】図２５には前記特定動作モード（分岐範囲
抑制モード）を設定しない場合の分岐範囲が例示され、
図２６には前記分岐範囲抑制モードを設定した場合の分
岐範囲が例示される。

【０１１２】図２７にはアドバンストモード／マキシマ
ムモードにおいて前記分岐範囲抑制モードを設定しない
場合の分岐命令実行時のタイミングチャートが示され
る。図２８にはアドバンストモード／マキシマムモード
において前記分岐範囲抑制モードを設定しない場合にお
ける復帰命令実行時のタイミングチャートが示される。
双方のタイミングチャートに例示されるように、プログ
ラムカウンタＰＣのスタック及びアンスタックには夫々
バスアクセスサイクルを２サイクル要している。プログ
ラムカウンタＰＣのビット数が３２ビットであり、バス
アクセスは１６ビット単位で行われるからである（バス
幅を１６ビットと仮定）。

【０１１３】図２９にはアドバンストモード／マキシマ
ムモードにおいて前記分岐範囲抑制モードを設定した場
合の分岐命令実行時のタイミングチャートが示される。
図３０にはアドバンストモード／マキシマムモードにお
いて前記分岐範囲抑制モードを設定した場合における復
帰命令実行時のタイミングチャートが示される。双方の
タイミングチャートに例示されるように、プログラムカ
ウンタＰＣのスタック及びアンスタックには夫々１サイ
クルのバスアクセスサイクルで済む。３２ビットのプロ
グラムカウンタＰＣのスタック／アンスタック範囲を下
位側１６ビットに限定しているからである。

【０１１４】尚、前記アドバンストモード／マキシマム
モードとミドルモードを動的に切換えたとき、命令デコ
ーダＤＥＣはミドルモードでは前記分岐範囲抑制モード
が設定されたとして復帰命令及び分岐命令を解釈してよ
い。

【０１１５】以上説明したデータプロセッサによれば以
下の作用及び効果を得ることができる。

【０１１６】〔１〕ミドルモードではデータ領域を限定
することにより命令長の短縮及び命令フェッチの高速
化、及び使用可能な汎用レジスタが実行的に増加するこ
とによるＣＰＵの性能向上等を達成するが、アドバンス
トモードに比べてデータ領域が狭くなる。このとき、ア
ドバンストモード／マキシマムモードとミドルモードを
ＣＰＵ２のリセット無しで動的に切換え可能であるか
ら、ＣＰＵ２の持つ全アドレス空間の任意の領域にデー
タ領域を割付けて利用する事ができる。高速アクセスを
要するデータについてはミドルモードでアクセス可能な
領域に局在的に位置すればよい。動作モードをアドバン
ストモード／マキシマムモードに切換えればその他のデ
ータについてもアクセスできる。このように、アドバン
ストモード／マキシマムモードとミドルモードとをＣＰ
Ｕ２の動作時に動的に切換えられる仕組みを設けること
で、結果として、広いデータ領域を使用した場合の使い
勝手を劣化させることなく、ミドルモードの利点を活か
すことが可能となる。従って、ＣＰＵ２の命令セットに
追加／変更を行うことなく、ＣＰＵ２が持つハードウェ
ア、及びその潜在的な処理能力を、従来以上に有効活用
することが可能となる。

【０１１７】〔２〕図２０に例示されるように短縮形命
令でアクセス可能なデータ領域を変更することが可能で
あるから、システム設計の自由度が向上し、ＣＰＵ２の
パフォーマンスを最大限に引き出すことができる。例え
ば、短縮形命令でアクセスできるアドレス空間に、内蔵
Ｉ／Ｏレジスタ、内蔵ＲＡＭ、一部の外部アドレスを割
り付ける場合に、短縮形命令で固定となっている例えば
８ビットのアドレス範囲を考えた場合、短縮命令でアク
セス可能なデータ領域は絶対アドレス８ビット空間の２
５６バイトと少ない。このとき、そのような８ビットア
ドレス空間の配置を拡張アドレス設定用レジスタ４３な
ど対する設定値に従ってプログラマブルに変更可能であ
れば、短縮形命令でアクセスできる絶対アドレス８ビッ
ト空間を複数設定し、夫々に内蔵Ｉ／Ｏレジスタ、内蔵
ＲＡＭ、一部の外部アドレスを割り付けることが可能に
なる。

【０１１８】上記より、短縮形命令でアクセスできるデ
ータ空間が実質的に増加する。これにより、短縮形に置
きかえることが可能なフルアドレス指定の命令コードの
割合、または、＠ａａ:８で置きかえ可能な＠ａａ:１６
の割合が増加し、コード効率の更なる向上を図ることが
可能になると共に、ＣＰＵ２のパフォーマンスを更に向
上させることができる。

【０１１９】〔３〕データ領域をプログラマブルに任意
指定できるようにすることで、短縮形命令でアクセスで
きるデータ空間、及びデータ容量に対する制限が実質的
になくなる。

【０１２０】〔４〕分岐範囲抑制モードのような特定動
作モードを設定することにより、ＪＳＲ及びＲＳＴの実
行時にスタックされるプログラムカウンタＰＣのデータ
量を削減することで、スタックメモリの使用量を削減す
るとともに、サブルーチン分岐／サブルーチンリターン
の高速化を図ることができる。そして、そのような特定
動作モードが動的に切換え可能であるから、プログラム
カウンタＰＣのフルアドレスに応じた広い範囲での分岐
／復帰機能を満たしつつ、ＣＰＵ２の性能を向上させる
ことができる。

【０１２１】以上本発明者によってなされた発明を実施
形態に基づいて具体的に説明したが、本発明はそれに限
定されるものではなく、その要旨を逸脱しない範囲にお
いて種々変更可能であることは言うまでもない。

【０１２２】例えば、ＣＰＵの動作モードは上記説明の
動作モードに限定されず、それに応じて、ＣＰＵが管理
可能な最大アドレスビット数、データビット数等も適宜
変更可能である。ＣＰＵの汎用レジスタ構成も３２ビッ
ト汎用レジスタを８本有する構成に限定されない。ＣＰ
Ｕが並列演算処理可能なデータビット数に応じて汎用レ
ジスタのビット数も変更可能である。データプロセッサ
が保有する周辺回路の種類、内部バスの構成等について
も適宜変更可能である。また、動的に設定される動作モ
ードに応じて付加される処理はシフト処理に限定され
ず、加算や減算などのその他の演算処理であってもよ
い。また、データプロセッサはマイクロコンピュータに
限定されない。システムオンチップの通信用ＬＳＩ、画
像処理用ＬＳＩ等にも適用することができる。

【０１２３】以上の説明では主として本発明者によって
なされた発明をその背景となった利用分野である、レジ
スタ間接アドレシングモードや短縮形アドレシングモー
ドを持つＣＰＵを内蔵したデータプロセッサに適用した
場合について説明したが、本発明はそれに限定されず、
種々のデータプロセッサに適用することができる。

【０１２４】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば下記
の通りである。

【０１２５】すなわち、動作モードの動的な切換えに応
じて同一命令に対する解釈を変更可能な命令制御部を採
用してデータプロセッサを構成するから、アドレス空間
に対するデータ領域の限定によるコード効率の向上と命
令フェッチの高速化を優先させる動作モードの選択状態
と、使用可能なデータ領域の制限を極力無くすという動
作モードの選択状態とを、動的に切換えることが可能に
なる。これにより、ＣＰＵの使い勝手を劣化させるこな
く、短縮型命令等による利点を活かす事ができる。

【０１２６】アクセスできるアドレス空間を限定し、フ
ルアドレスの指定を必要としない短縮形命令において、
アクセスできるアドレス空間を動的に切換えることによ
り、局在化されたデータを操作する処理プログラムに、
絶対アドレス等の短縮形を使用可能にして、コード効率
の短縮と、処理速度の向上を更に進めることができる。

【０１２７】動的に切換え可能な動作モードに従ってス
タック／アンスタックの情報量を変更することにより、
広い範囲での分岐処理を完全に閉ざすこと無く、データ
処理の高速化を実現することができる。

【図面の簡単な説明】

【図１】本発明に係るデータプロセッサが内蔵するＣＰ
Ｕの詳細な一例を示すブロック図である。

【図２】本発明に係るデータプロセッサの一例であるシ
ングルチップマイクロコンピュータを示すブロック図で
ある。

【図３】ＣＰＵの汎用レジスタ及びコントロールレジス
タの構成例を示す説明図である。

【図４】汎用レジスタの使用形態を例示する説明図であ
る。

【図５】ＣＰＵの動作モードとアドレス空間を夫々例示
する説明図である。

【図６】絶対アドレスモードやレジスタ間接モードなど
のＣＰＵのアドレシングモードを例示する説明図であ
る。

【図７】アドバンストモード又はマキシマムモードにお
けるレジスタ間接アドレシングモードによる実効アドレ
スの演算手法及びその時の汎用レジスタの利用形態を例
示する説明図である。

【図８】ミドルモードにおけるレジスタ間接アドレシン
グモードによる実効アドレスの演算手法及びその時の汎
用レジスタの利用形態を例示する説明図である。

【図９】アドバンストモード又はマキシマムモードにお
ける絶対アドレスのアドレシングモードによる実効アド
レスの演算手法を例示する説明図である。

【図１０】ミドルモードにおける絶対アドレスのアドレ
シングモードによる実効アドレスの演算手法を例示する
説明図である。

【図１１】ミドルモードとアドバンストモード／マキシ
マムモードとの切換えによるデータ領域の変化を例示す
る説明図である。

【図１２】汎用レジスタの下位８ビットを用いる解釈を
採用するミドルモードにおけるレジスタ間接アドレシン
グモードによる実効アドレスの演算手法及びその時の汎
用レジスタの利用形態を例示する説明図である。

【図１３】レジスタ間接アドレシングモードに対してミ
ドルモードで選択する更に別の命令解釈を例示する説明
図である。

【図１４】レジスタ間接アドレシングモードに対して、
ミドルモードで選択する更に別の命令解釈として汎用レ
ジスタの８ビットデータを２ビット左シフト動作してデ
ィスプレースメントとの加算演算を行なう命令解釈を例
示する説明図である。

【図１５】アドバンストモードが選択されたとき特定の
データ転送命令や演算命令に対してレジスタ間接で指定
される汎用レジスタの３２ビットデータを２ビット左シ
フト動作してディスプレースメントとの加算演算を行な
う命令解釈を例示する説明図である。

【図１６】動作モード切換えに着目したＣＰＵの構成を
例示する説明図である。

【図１７】アドバンストモード／マキシマムモードにお
いて汎用レジスタの内容又は拡張アドレス設定用レジス
タの設定値を拡張アドレスとして用いるアドレス拡張態
様を例示する説明図である。

【図１８】ミドルモードにおいて汎用レジスタの内容又
は拡張アドレス設定用レジスタの設定値を拡張アドレス
として用いるアドレス拡張態様の一部を例示する説明図
である。

【図１９】ミドルモードにおいて汎用レジスタの内容又
は拡張アドレス設定用レジスタの設定値を拡張アドレス
として用いるアドレス拡張態様のその他を例示する説明
図である。

【図２０】汎用レジスタの内容又は拡張アドレス設定用
レジスタの設定値を拡張アドレスとして用いるアドレス
拡張によるデータ領域の変化を例示する説明図である。

【図２１】拡張アドレス設定用レジスタを用いてデータ
空間切換えが可能にされたＣＰＵを例示する説明図であ
る。

【図２２】拡張アドレス設定用レジスタを用いてデータ
空間切換えが可能にされたＣＰＵの別の構成を例示する
説明図である。

【図２３】割込み処理を例示するタイミングチャートで
ある。

【図２４】割り込み復帰処理を例示するタイミングチャ
ートである。

【図２５】分岐範囲抑制モードを設定しない場合の分岐
範囲を例示するアドレスマップである。

【図２６】分岐範囲抑制モードを設定した場合の分岐範
囲を例示するアドレスマップである。

【図２７】アドバンストモード／マキシマムモードにお
いて前記分岐範囲抑制モードを設定しない場合の分岐命
令実行時のタイミングチャートである。

【図２８】アドバンストモード／マキシマムモードにお
いて前記分岐範囲抑制モードを設定しない場合における
復帰命令実行時のタイミングチャートである。

【図２９】アドバンストモード／マキシマムモードにお
いて前記分岐範囲抑制モードを設定した場合の分岐命令
実行時のタイミングチャートである。

【図３０】アドバンストモード／マキシマムモードにお
いて前記分岐範囲抑制モードを設定した場合における復
帰命令実行時のタイミングチャートである。

【符号の説明】

１ マイクロコンピュータ ２ ＣＰＵ ３ 割込みコントローラ ４ ＲＯＭ ５ ＲＡＭ ２２ コントロールレジスタ ＭＤ０〜ＭＤ２ モード端子 ＣＯＮＴ 命令制御部 ＥＸＥＣ 実行部 ＤＥＣ 命令デコーダ ＩＲ 命令レジスタ ＲＥＳＬ レジスタセレクタ ＥＲ０〜ＥＲ７ 汎用レジスタ ＰＣ プログラムカウンタ ＣＣＲ コンディションコードレジスタ ＥＸＲ エクステンドレジスタ ＡＢ アドレス出力バッファ ＩＡＢ 内部アドレスバス ＩＤＢ 内部データバス ３３ モード制御レジスタ ３６ 割込み要因別モード制御回路 ４０ 拡張アドレス選択レジスタ ４３ 拡張アドレス設定用レジスタ ４５ 拡張アドレス設定用レジスタ ４６ 割込み要因別拡張アドレス制御回路

───────────────────────────────────────────────────── フロントページの続き (72)発明者 安田 元 北海道亀田郡七飯町字中島145番地 日立 北海セミコンダクタ株式会社内 (72)発明者 三ッ石 直幹 東京都小平市上水本町五丁目20番１号 株 式会社日立製作所半導体グループ内 (72)発明者 石橋 謙一 北海道亀田郡七飯町字中島145番地 日立 北海セミコンダクタ株式会社内 Ｆターム(参考） 5B033 AA07 BA00 CA04 DA15 DA16 DD04 DD05 DE07 EA07 EA10

Claims (17)

【特許請求の範囲】
1. 【請求項１】 命令を実行可能なＣＰＵと、前記ＣＰＵ
   に接続するアドレスバスと、前記ＣＰＵに接続するデー
   タバスとを含み、前記ＣＰＵは動作モードに応じて同一
   命令に対する解釈を変更可能な命令制御部を含み、前記
   動作モードは前記ＣＰＵによるプログラムの実行結果に
   基づいて可変設定可能にされることを特徴とするデータ
   プロセッサ。
2. 【請求項２】 前記ＣＰＵによりアクセス可能であって
   前記動作モードを決定するための制御データを保有する
   モード制御レジスタを有することを特徴とする請求項1
   記載のデータプロセッサ。
3. 【請求項３】 命令を実行可能なＣＰＵと、前記ＣＰＵ
   に接続するアドレスバスと、前記ＣＰＵに接続するデー
   タバスとを含み、前記ＣＰＵは動作モードに応じて同一
   命令に対する解釈を変更可能な命令制御部と、前記動作
   モードを決定するための制御データを保有する内部制御
   レジスタとを含み、前記内部制御レジスタは、リセット
   指示の解除によりＣＰＵが命令実行を開始した後で可変
   設定可能にされることを特徴とするデータプロセッサ。
4. 【請求項４】 割込みコントローラを更に有し、前記割
   込みコントローラは、所定の割込み要因に応じて前記内
   部制御レジスタに対する制御データの設定変更を行なう
   ことを特徴とする請求項３記載のデータプロセッサ。
5. 【請求項５】 前記命令制御部による前記同一命令に対
   する解釈の変更は、データ領域として利用可能なアドレ
   ス空間の配置に対する解釈の変更であることを特徴とす
   る請求項１又は３記載のデータプロセッサ。
6. 【請求項６】 前記命令制御部による前記同一命令に対
   する解釈の変更は、データ領域として利用可能なアドレ
   ス空間のサイズに対する解釈の変更であることを特徴と
   する請求項１又は３記載のデータプロセッサ。
7. 【請求項７】 前記命令制御部は、データ領域として利
   用可能なアドレス空間のサイズに対する解釈変更によ
   り、アドレスバスのビット数で表現されるアドレス空間
   よりも小さなアドレス空間を利用させるとき、前記アド
   レスバスに出力するアドレス信号の所定上位側ビットを
   所定値に固定させることを特徴とする請求項６記載のデ
   ータプロセッサ。
8. 【請求項８】 前記所定値は、全ビット論理値“１”又
   は全ビット論理値“０”であることを特徴とする請求項
   ７記載のデータプロセッサ。
9. 【請求項９】 前記所定値は、前記ＣＰＵによる命実行
   で操作されるレジスタに設定された値であることを特徴
   とする請求項７記載のデータプロセッサ。
10. 【請求項１０】 前記ＣＰＵは前記アドレスバスに接続
    するアドレス出力バッファを含み、前記アドレス出力バ
    ッファが命令制御部からの指示に従って出力アドレス情
    報の所定上位側ビットを前記所定値に固定可能であるこ
    とを特徴とする請求項７記載のデータプロセッサ。
11. 【請求項１１】 前記命令制御部は、データ領域として
    利用可能なアドレス空間のサイズに対する解釈変更に応
    じて、汎用レジスタで利用するレジスタのレジスタ長を
    変更することを特徴とする請求項５記載のデータプロセ
    ッサ。
12. 【請求項１２】 前記同一命令に対する解釈の変更は、
    分岐においてスタックするプログラムアドレスのアドレ
    スビット数の変更であり、復帰においてアンスタックす
    るプログラムアドレスのアドレスビット数の変更である
    ことを特徴とする請求項１又は３記載のデータプロセッ
    サ。
13. 【請求項１３】 前記同一命令に対する解釈の変更は、
    データ転送命令又はデータ演算命令におけるシフト動作
    付加の有無であることを特徴とする請求項１又は３記載
    のデータプロセッサ。
14. 【請求項１４】 命令を解読して制御信号を生成する命
    令制御部と前記制御信号に基づいて命令を実行する実行
    部とを含むＣＰＵと、前記ＣＰＵに接続するアドレスバ
    スと、前記ＣＰＵに接続するデータバスとを含むデータ
    プロセッサであって、前記ＣＰＵによる命令実行により
    操作可能なモードレジスタを有し、前記モードレジスタ
    に設定された第１の値は、前記命令制御部に、データ領
    域として第１容量のアドレス空間を利用可能な第１動作
    モードを指示し、前記モードレジスタに設定された第２
    の値は、前記命令制御部に、データ領域として前記第１
    容量よりも小さな第２容量のアドレス空間を利用可能な
    第２動作モードを指示することを特徴とするデータプロ
    セッサ。
15. 【請求項１５】 前記モードレジスタは前記第１動作モ
    ード及び第２動作モードの双方において前記ＣＰＵのア
    ドレス空間に配置されたレジスタであることを特徴とす
    る請求項１４記載のデータプロセッサ。
16. 【請求項１６】 前記モードレジスタはＣＰＵの内部に
    配置され、所定の割込み要因に応じて前記モードレジス
    タに対して値を設定可能な割込みコントローラを更に含
    むことを特徴とする請求項１４記載のデータプロセッ
    サ。
17. 【請求項１７】 前記命令制御部は、アドレシングモー
    ドの解釈において、前記第１動作モードが指示されてい
    るときは汎用レジスタを第１容量のアドレス空間を指定
    するのに必要なビット数の第１レジスタ長で利用させ、
    前記第２動作モードが指示されているときは汎用レジス
    タを第２容量のアドレス空間を指定するのに必要なビッ
    ト数の第２レジスタ長で利用させることを特徴とする請
    求項１４記載のデータプロセッサ。