JPH03216776A - 集積回路装置及びそれにより構成されたマイクロプロセッサ - Google Patents

集積回路装置及びそれにより構成されたマイクロプロセッサ

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JPH03216776A
JPH03216776A JP2012831A JP1283190A JPH03216776A JP H03216776 A JPH03216776 A JP H03216776A JP 2012831 A JP2012831 A JP 2012831A JP 1283190 A JP1283190 A JP 1283190A JP H03216776 A JPH03216776 A JP H03216776A
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data bus
microprocessor
data
package
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Katsunori Suzuki
勝則 鈴木
Toyohiko Yoshida
豊彦 吉田
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、アセンブリ時に内部状態、たとえばデータバ
スの有効ビット幅を設定可能に構成された集積回路装置
及びそれを使用したマイクロブロセ７サに関し、更には
有効データバス幅を命令で変更可能なマイクロプロセッ
サに関する。
［従来の技術］ 従来、マイクロブロセソサを用いたシステムでは、ソフ
トウエアを使用せずにマイクロプロセッサの内部状態を
設定するには外部ピンを用いてハードウエアでプログラ
ムを行う手法が用いられている。
例えば、データバスサイズの異なる周辺デバイスが接続
されている外部データハスをアクセスするマイクロプロ
セッサでは、メモリあるいは１／０側の都合によりデー
タバスの幅を８ビット，１６ビット，３２ビット等に切
換えて外部デバイスをアクセスする必要がある。このデ
ータバス幅の切換えための一手法としてグイナミンク・
バス・サイジングと称される手法が知られている。
このグイナミノク・ハス・サイジングの手法では、メモ
リのリード・ライト時にデータストローブに対してアク
ナレノジを返す際に、現在アドレスされているメモリあ
るいはＴ／０デバイスデータの幅が何バイトであるかを
指定する信号をメモリ側からマイクロプロセノサに返送
する，ダイナミック・バス・サイジングの手法を採用し
ている従来のマイクロプロセノサの一例として、モトロ
ーラ社製のマイクロブロセソサＭＣ６８０２０が知られ
ている。
以下、従来例としてこのモトローラ社製マイクロプロセ
ッサ？ＩＣ６８０２０について説明する。
第１６図はマイクロプロセッサＭＣ６８０２０のバス・
インクフェイスの構成を示す模式図である。
マイクロプロセ・ノサＭＣ６８０２０のバス・インタフ
エイスは、ＡＯ〜Ａ３１ビソトの３２ビット幅を有する
アドレスバス５ｌと、Ｄθ〜［１３１　ピントの３２ビ
ット幅を有するデータバス５２と、シーケンス制御線及
び割込み，アビトレーション制御等のための信号線等を
備えている。
マイクロブロセ，サＭＣ６８０２０のハス・インクフエ
イスは、８ビット，１６ビソト，３２ビット幅のパスポ
ートにハス幅を合わせてデータを送出し、また受取るこ
とが可能である。しかし、ハスサイクル毎に異なるビッ
ト幅のバスとグイナミソクにインタフェイスする目的で
それぞれ２本のサイズ・ピン（５１ｚ１，　５１２０）
及びサイズド・データ・アクナレッジ・ビン（ＤＳＡＣ
κ１．　ＯＳＡＣＫＯ）を介してデータサイズを外部と
相互に知らせ合う。
マイクロプロセッサＭＣ６８０２０が要求するオペラン
ドのビット幅は、バスにつながる全てのデバイスにサイ
ズ・ピン（ＳＩ２１，　ＳＩＺＯ）を用いて知らせられ
る。
ここで、２ビットのＳＩＺ信号は ＳＩＺ　＝ＯＯ：．４バイト転送 ＝０１：１バイト転送 ＝１０１バイト転送 ＝１１１バイト転送 をそれぞれ表している。
またメモリは適切にアドレスされた場合、その番地から
実際に転送したオペランドのとノト幅をサイズド・デー
タ・アクナレソジ・ピン（ＤＳＡＣＫＩ，ＤＳＡＣＫＯ
）を用いてマイクロブロセンサＭＣ６８０２０に知らせ
る。
ここで、２ビットのロＳＡＣＫ信号は ＤＳＡＣＫ　＝Ｈｌｌ：データ転送なし＝ＨＬ：１バイ
ト・バス ＝ＬＨ１バイト・バス ＝ＬＬ：４バイト・バス をそれぞれ表している。
ＤＳＡＣＫ信号とＳＩＺ信号との関係を以下に示す。
）マイクロプロセッサＭＣ６８０２０が転送を要求する
メモリのアドレス（＾Ｏ−＾３１）とバイト数とをＳＩ
Ｚ信号として出力し、同時に転送の方向をリード／ライ
ト（Ｒ／Ｗ）信号で示す。
ｉｉ）次に、ロー・アクティブのへＳ信号がアクティブ
となってデータ転送のための諸信号が安定したことを示
す。
山）アドレス及びファンクション・コードにより指定さ
れたメモリ・ブロソク及びＩ／Ｏブロノクは以下の作業
を行う。
アドレスＡＩ，八〇の内容によりいずれのメモリがアク
セスされるかをデコードし、５１Ｚ信号により何バイト
がアクセスされるかが設定される。
メモリの幅が２バイトの場合（ＤＳＡＣＫ　＝　Ｌｌ｛
）、ＳＩＺ｛１５号が１バイトを示していればアドレス
ＡＯが“０”であるか“１”であるか（アドレスが偶数
であるか奇数であるか）により、上位バイトのみのアク
セスであるか下位バイトのみのアクセスであるかに対応
する必要が生じる。この場合は、アクセスの際のメモリ
ワード内のオフセントのコントロールが第１７図の模式
図に示すように８種類に分類される。
この際、ＤＳＡＣＫ信号がいずれの場合においても２バ
イトでマイクロプロセッサに返送される。
Ｓ■Ｚ信号が４゛バイトを示している場合（ＤＳＡＣＫ
＝　ＬＬ）にはかなりアクセスの際にかなり複雑なメモ
リワード内のオフセノトのコントロールがメモリ側に必
要とされるが、その様子を第１８図の模式図に示す。
このように全ての場合において、アドレス信号ＡＯ，＾
１によりメモリ・ワード内のオフセノトを決定し、決定
されたオフセノト位置からＳＩＺ信号により何バイトを
実際にアクセスするかを決定する必要がある． サイズ信号５１Ｚ１．　ＳＩＺ２とアドレス信号ＡＯ．
　Ａｔとのデコード機能は基本的には各メモリ・ブロッ
ク及びＩ／Ｏ・ブロソク毎に備える必要がある．なお、
マイクロプロセッサＭＣ６８０２０のグイナミソク・バ
ス・サイジングの手法についての詳細はＭＯＴＯＲＯＬ
Ａ　’ＭＣ６８０２０　３２Ｂｉｔ　Ｍｉｃｒｏｐｒｏ
ｃｅｓｓｏｒ　Ｕｓｅｒ　ｓ門ａｎｕａｌ’　ｐａｇｅ
　ｎｕｍｂｅｒ　５−２に記されている。
［発明が解決しようとする課Ｂ］ 従来のマイクロプロセッサは以上のように構成されてい
るので、マイクロプロセノサから周辺デバイスにオペラ
ンド要求のデータ幅を示す信号を出力する外部ピン及び
周辺デバイスからマイクロプロセッサに転送したオペラ
ンドの幅を示す信号を受け取る外部ビンを必要とする。
更に、オペランド要求のデータ幅を示す信号とアドレス
との関係をデコードするための外付け回路が各メモリ・
ブロソク及びＩ／Ｏ・フロソクそれぞれに必要になる。
本発明は、上述のような従来のマイクロプロセッサにみ
られる問題点を解決するためになされたものであり、外
部ビンの増加を伴わず、周辺デバイスそれぞれにオペラ
ンド要求のデータ幅を示す信号とアドレスとの関係をデ
コードするための外付け回路を設ける必要もなしに、バ
スサイズが異なる種々のデバイスに対するアクセスが容
易に可能なマイクロプロセッサ及びそのための集積回路
装置の提供を目的とする。
［課題を解決するための千段］ 本発明に係る集積回路装置は、半導体チップに複数の初
期化状態のいずれかをとらせるための信号が入力される
信号パッドを、アンセンブリ時に電源電位又はグランド
電位のいずれかに物理的に接続しておく。
また本発明に係るマイクロプロセッサは、上述の半導体
千ノプにより構成されている．更に本発明のマイクロプ
ロセッサは、アセンブリ時にデータサイズ指定用の信号
パッドを電ａ電位あるいはグランド電位のいずれかに接
続することにより有効データバス幅を制御するレジスタ
の初期値を設定可能な信号パッドを備えている．更にま
た本発明のマイクロブロセソサは、有効データバス幅を
制御するレジスタを設け、命令でデータバス幅レジスタ
の設定値を変更することにより、データバスの有効ピン
ト幅を初期設定値とは異なる値に変更する． ［作用］ 本発明に係る集積回路装置では、アフセンブリ時に半導
体チップの信号パッドをパッケージの電源電位のリード
またはグランド電位のリードのいずれに接続するかによ
り、半導体チソブに予め設定されている複数の初期状態
のいずれかが選択されて設定される． また本発明に係るマイクロプロセッサでは、アソセンブ
リ時の信号パッドの接続により複数の初期化状態のいず
れかがプログラムされる．更に本発明に係るマイクロブ
ロセソサでは、リセット時にデータバス幅制御レジスタ
の初期値がデータサイズ指定用のパッドから入力されて
セントされる。
更にまた本発明に係るマイクロプロセッサでは、データ
バス幅変更命令の実行により、その時点で実行されてい
た命令に割込みがかけられ、その直後の命令が新たに設
定された有効バス幅でフェフ［発明の実施例］ 以下、本発明をその実施例を示す図面に基づいて詳述す
る。
第７図は本発明のマイクロプロセッサを使用したシステ
ムのデータバスの接続状態の概略を示すブロック図であ
る． 第７図において、参照符号ｌはマイクロプロセッサ，１
４はＲＯＭ．　　１７は主メモリ，１８は外部データハ
スである。
なお、マイクロプロセッサｌは後述する如《パッケージ
３に封入された半導体チソブｌｃにて構成されており（
第１図参照）、３２ビットのデータサイズを有している
．主メモリ１７も３２ビットのデータサイズを有してい
る．外部データバス１８には異なったバスサイズの図示
しない複数のデバイスが接続されている。
一方、ブート時のシステム初期設定を行うプログラム等
の情報を記憶しているＲＯＭ１４は、マイクロプロセッ
サＩ及び主メモリ１７とは異なり、８ビットのデータサ
イズを有している。
マイクロプロセッサｌは本実施例では以下のように構成
されている． （ｌ）「本発明のマイクロプロセッサの命令フォーマン
ト」 本発明のマイクロプロセッサの命令は１６ビット単位で
可変長となっており、奇数バイト長の命令はない。
本発明のマイクロプロセッサでは高頻度命令を短いフォ
ーマントとするため、特に工夫された命令フォーマノト
体系を有する。例えば、２オペランド命令に対しては基
本的に“４バイト＋拡張部”の構成を有し、全てのアド
レッシングモードを利用可能な一般形フォーマノトと、
穎度の高い命令及びアドレソシングモードのみを使用可
能な短縮形フォーマントとの２つのフォーマットがある
。
本発明のマイクロプロセッサの命令フォーマント中に現
われる記号の意味は以下の通りである。
：オペレーションコードが入る部分 ＃：リテラル、または即値が入る部分 Ｅａ：８ビットの一般形のアドレフシングモードでオペ
ランドを指定する部分 Ｓｈ：６ビットの短縮形のアドレソシングモードでオペ
ランドを指定する部分 Ｒｎ：レジスタ上のオペランドをレジスタ番号で指定す
る部分 各フォーマットは、第１０図に示すように右側がＬＳＢ
側で、かつ高いアドレスになっている．アドレスＮとア
ドレスＮ＋１との２バイトを見ないと命令フォーマット
が判別できないようになっているが、これは命令が必ず
１６ビット（２バイト）単位でフェソチ及びデコードさ
れることを前提としているからである． 本発明のマイクロプロセッサでは、いずれのフォーマソ
トの場合も、各オペランドのＥａまたはｓｈの拡張部は
必ずそのＨａ又はｓｈの基本部を含むハーフワードの直
後に置かれる。これは、命令により暗黙に指定される即
値データ及び命令の拡張部に優先する。従って、４バイ
ト以上の命令ではＨａの拡張部によって命令のオペコー
ドが分断される場合がある。
（２》「機能ブロックの構成」 第８図は本発明のマイクロプロセッサの一構成例を示す
プロソク図である。
本発明のマイクロブロセソサの内部を機能的に大きく分
けると、命令フェッチ部１９，命令デコード部２０．　
ＰＣ計算部２１．オペランドアドレス計算部２２．マイ
クロＲＯＭ部２３．データ演算部２４．外部バスインタ
ーフエイス部２５に分かれる。
第８図では、その他にＣＰＵ外部ヘアドレスを出力する
ためのアドレス出力回路２６と、ＣＰＵ外部とデータを
入出力するためのデータ入出力回路２７と、制御信号入
出力回路５０とを他の機能ブロック部と分けて示した。
（２．１）　　ｒ命令フエ，チ部」 命令フェッチ部１９には、ブランチバソファ，命令キュ
ーとその制御部等があり、次にフェッチすべき命令のア
ドレスを決定してブランチバソファ又はＣＰＵ外部のメ
モリから命令をフェッチする。
また、命令フエノチ部１９はブランチバソファへの命令
登録も行う。ブランチバソファは小規模の命令キャソシ
ュであり、セレクテイプキャッシュとして動作する。
次にフェフチすべき命令のアドレスは、図示しない命令
キューへ入力すべき命令のアドレスとして専用のカウン
タにて計算される。分岐あるいはジャンプが発生しと場
合には、新たな命令のアドレスが、ＰＣ計算部２１また
はデータ演算部２４から転送されてくる。
ＣＰＵ外部のメモリから命令をフェツチする場合は、外
部バスインターフヱイス部２５を通じて、フェッチすべ
き命令のアドレスがアドレス出力回路２６からＣＰ［Ｉ
外部へ出力されることにより、データ入出力回路２７か
ら命令コードがフェソチされる。
この際、ＣＰＵ外部のメモリアクセスのための制御信号
は制御信号入出力回路５０を通じて入出力される。
バンファリングした命令コードの内、次にデコードすべ
き命令コードを命令デコード部２０へ出力されてデコー
ドされる． （２．２）　　ｒ命令デコード部」 命令デコード部２０においては、基本的には１６ビット
（ハーフワード）単位で命令コードがデコードされる．
このブロックには命令コードの第１ハーフワードに含ま
れるオペレーションコードをデコードするＦＨ−デコー
ダ、第２，第３ハーフワードに含まれるオペレーション
コードをデコードするＮｐｕｗテコーダ、アドレノシン
グモードをデコードするアドレノシングモードデコーダ
が含まれる。
Ｆ｝ＩＷデコーダあるいはＮＦＨＷデコーダの出力を更
にデコードしてマイクロＲＯＭのエントリアドレスを計
算する第２デコーダ，条件分岐命令の分岐予測を行う分
岐予測機構１オペランドアドレス計算の際のパイプライ
ンコンフリクトをチェノクするアドレス計算コンフリク
トチェソク機構も命令デコード部２０に含まれる。
命令デコード部２０は命令フエフチ部１９から入力され
た命令コードを２クロノクにつきＯ〜６バイトのデコー
ドする。デコード結果の内、データ演算部２４での演算
に関係する情報がマイクロＲＯＭ部２３に、オペランド
アドレス計算に関係する情報がオペランドアドレス計算
部２２へ、ＰＣ計算に関係する情報がｐｃ計算部２１へ
それぞれ出力される。
（２．３）　　ｒマイクロＩＩＯＭ部ＪマイクロＲＯＭ
部２３には、主にデータ演算部２４を制御するマイクロ
プログラムが格納されているマイクロＲＯ？ｌ，　　マ
イクロシーケンサ．マイクロ命令デコーダ等が含まれる
。
マイクロ命令はマイクロＲＯＭから２クロノクに１度読
出される。マイクロシーケンサはマイクロプログラムで
示されるシーケンス処理の他に、例外，割込及びトラノ
プ（この３つをあわせてＢＩＴと称す）の処理をハード
ウエア的に受付ける。またマイクロＲＯＭ部２３はスト
アバノファの管理も行う。
マイクロＲＯＭ部２３には命令コードに依存しない割込
みあるいは演算実行結果によるフラソグ情報と、第２デ
コーダの出力等の命令デコード部２０の出力が入力され
る。
マイクロデコーダの出力は主にデータ演算部２４に対し
て出力されるが、ジャンプ命令の実行による他の先行処
理中止情報等の一部の情報は他のブロノクへも出力され
る。
（２．４）　　ｒペランドアドレス計算部」オペランド
アドレス計算部２２は命令デコード部２０のアドレスデ
コーダ等から出力されたオペランドアドレス計算に関係
する情報によりハードワイヤード制御される。このブロ
ソクではオペランドのアドレス計算に関するほとんどの
処理が行われる。メモリ間接アドレシングのためのメモ
リアクセスのアドレス及びオペランドアドレスがメモリ
にマノプされたＩ／Ｏ領域に入るか否かのチェノクもこ
のオペランドアドレス計算部２２で行われる。
オペランドアドレス計算部２２でのアドレス計算結果は
外部バスインターフェイス部２５へ送られる。
アドレス計算に必要な汎用レジスタやプログラムカウン
タの値はデータ演算部２４から入力される。
メモリ間接アドレノシングが行われる際は外部バスイン
ターフェイス部２５を通してアドレス出力回路２Ｇから
ＣＰＵ外部へ参照すべきメモリアドレスが出力されるこ
とにより、データ入出力部２７から入力された間接アド
レス値が命令デコード部２０をそのまま通遇してフェッ
チされる。
（２．５）　　ｒＰＣ算部」 ＰＣ計算部２１は命令デコード部２０から出力されるＰ
Ｃ計算に関係する情報でハードワイヤードに制御され、
命令のＰＣ値を計算する。
本発明のマイクロプロセッサは可変長命令セットを有し
ており、命令をデコードしなければその命令の長さが判
らない。このため、ＰＣ計算部２１は命令デコード部２
０から出力される命令長をデコード中の命令のＰＣ値に
加算することにより次の命令のｐｃ値を作り出す。
また、命令デコード部２０が分岐命令をデコードしてデ
コード段階での分岐を指示した場合は、ＰＣ計算部２ｌ
は命令長の代わりに分岐変位を分岐命令のＰＣ値に加算
することにより分岐先命令のＰＣ値を計算する。分岐命
令に対して命令デコード段階で分岐を行う処理を本発明
のマイクロプロセノサではプリブランチと称す。
ＰＣ計算部２１での計算結果は各命令のｐｃ値とじて命
令のデコード結果と共に出力される他、ブリブランチ時
には次にデコードすべき命令のアドレスとして命令フエ
ノチ部１９へ出力されると共に、次に命令デコード部２
０でデコードされる命令の分岐予測のためのアドレスに
も使用される。
（２．６）　　ｒデータ演算部」 データ演算部２４はマイクロプログラムにより制御され
、マイクロＲＯＭ部２３の出力情報に従って各命令の機
能を実現するに必要な演算をレジスタと演算器とで実行
する。
オペランドアドレス計算部２２で計算されたアドレスを
外部バスインターフェイス部２５を通じてデータ演算部
２４が得る場合、あるいはそのアドレスでフェッチを行
ったオペランドをデータ入出力回路２７からデータ演算
部２４が得る場合もある。
演算器としてはＡＬＵ．　　ハレルシフタ，プライオリ
ティエンコーダあるいはカウンタ，シフトレジスタなど
がある。レジスタと主な演算器との間は３バスで結合さ
れており、１つのレジスタ間演算を指示する１マイクロ
命令を２クロソクサイクルで処理される。
データ演算時にＣＰＵ外部のメモリをアクセスする必要
がある場合は、マイクロプログラムの指示により外部バ
スインターフェイス部２５を通じてアドレス出力回路２
６からアドレスがＣＰＵ外部へ出力されることにより、
データ入出力回路２７を通じて目的のデータがデータ演
算部２４にフェッチされる。
データ演算部２４がＣＰＵ外部のメモリにデータをスト
アする場合は、外部バスインターフェイス部２５を通じ
てアドレス出力回路２６からアドレスを出力すると同時
に、データ入出力回路２７からデータをＣＰＵ外部へ出
力する。オペランドストアを効率的に行うためデータ演
算部２４には４バイトのストアバッファが備えられてい
る． ジャンプ命令の処理あるいは例外処理などを行って新た
な命令アドレスをデータ演算部２４が得た場合は、これ
をデータ演算部２４は命令フェソチ部１９とｐｃ計算部
２１とへ出力する． （２．７）　　ｒ外部バスインターフェイス部」外部バ
スインターフェイス部２５は本発明のマイクロプロセフ
サの外部バスでの通信を制御する。
メモリのアクセスはすべてクロンク同期で行われ、最小
２クロソクサイクルで行うことができる。
外部バスとの通信に必要な信号は制御信号入出力回路５
０を通じて外部と入出力される。
メモリに対するアクセス要求は命令フエンチ部１９，ア
ドレス計算部２２，データ演算部２４から独立に生じる
。外部バスインターフェイス部２５はこれらのメモリア
クセス要求を調停する。
更に、メモリとＣＰＵとを結ぶデータバスサイズである
３２ビット（１ワード）の整置境界をまたぐメモリ番地
にあるデータのアクセスは、この外部バスインターフェ
イス部２５内で自動的にワード境界をまたぐことを検知
して、２回のメモリアクセスに分解して行われる。また
、有効データハス幅より広いサイズのデータアクセスを
有効外部データハス幅にて複数回に分けてアクセスする
制御も外部バスインターフェイス部２５が行う。
ブリフェッチされるオペランドとストアされるオペラン
ドとが重なる場合のコンフリクト防止処理及びストアオ
ペランドからフェッチオベランドへのバイパス処理もこ
の外部バスインターフエイス部２５が行う。
（３）「パイプライン機構」 本発明のマイクロプロセッサのパイプライン処理は第９
図の模式図に示されているように構成されている。
命令のブリフェソチを行う命令フェソチステージ（ＩＰ
ステージ）２８，　　命令のデコードを行うデコードス
テージ（Ｄステージ）２９，　　オペランドのアドレス
計算を行うオペランドアドレス計算ステージ（Ａステー
ジ）３０　　マイクロＲＯＭアクセス　（特にＲステー
ジ３３と称す）を行う部分とオペランドのブリフェソチ
（特にＯＦステージ３４と称す）を行う部分とからなる
オペランドフェフチステージ（Ｆステジ）３１．　　命
令を実行する実行ステージ（Ｅステージ）３２０５段構
成を本発明のマイクロプロセッサのパイプライン処理の
基本とする。
なお、Ｅステージ３２では１段のストアパノファがある
他、高機能命令の一部は命令実行自体がパイプライン化
されているため、実際には５段以上のパイプライン処理
効果がある． 各ステージは他のステージとは独立に動作し、理論上は
５つのステージが完全に独立して動作する．各ステージ
は１回の処理を最小２クロソクで行うことができる。従
って、理想的には２クロソクごとに次々とパイプライン
処理が進行する．本発明のマイクロプロセッサには、メ
モリーメモリ間演算あるいはメモリ間接アドレッシング
等の如く１回の基本パイプライン処理のみでは処理し得
ない命令もあるが、本発明のマイクロブロセ・ノサはこ
れらの処理に対してもなるべ《均衡のとれたパイプライ
ン処理が行えるように構成されている。本発明のマイク
ロプロセノサでは複数のメモリオペランドを有する命令
に対しては、メモリオペランドの数に基づいてデコード
段階で複数のパイプライン処理単位（ステノプコード）
に予め分解してパイプライン処理を行う． ＩＦステージ２８からＤステージ２９へ渡される情報は
命令コード３５そのものである。Ｄステージ２９からＡ
ステージへ渡される情報は命令で指定された演算に関す
るもの（Ｄコード３６と称す）と、オペランドのアドレ
ス計算に関係するもの（Ａコード３７と称す）との２つ
ある。
Ａステージ３０からＦステージ３１へ渡される情報はマ
イクロプログラムルーチンのエントリ番地，マイクロプ
ログラムへのパラメータ等を含むＲコード３８と、オペ
ランドのアドレスとアクセス方法指示情報等を含むＦコ
ード３９との２つである。
Ｆステージ３１からＥステージ３２へ渡される情報は演
算制御情報とリテラル等を含むＥコード４０と、オペラ
ンドやオペランドアドレス等を含むＳコード４１との２
つである。
Ｅステージ３２以外のステージで検出されたＥＩＴは、
そのコードがＥステージ３２へ到達するまではＢＩＴ処
理を起動しない．Ｅステージ３２で処理されている命令
のみが実行段階の命令であり、ＩＦステージ２８からＦ
ステージ３１までの間で処理されている命令は未だ実行
段階に至っていないからである。
従って、Ｅステージ３２以外で検出されたＢＩＴ、は検
出したことがステンプコード中に記録して次の《４》「
データバスサイズが異なる外部デバイスへのアクセス動
作」 第７図は前述の如ク、３２ビット（４バイト）のデータ
バス幅の本発明のマイクロプロセンサ１と１バイト（８
ビット）のデータバス幅のＲＯＭ１４と４バイト（３２
ビット）のデータバス幅の主メモリ１７とを外部データ
バス１８にて接続したシステムの概略構成を示すブロソ
ク図である。
以下、本発明のマイクロプロセッサを用いたシステムの
ブート時の動作について、その手順を示す模式的説明図
である第６図を参照して説明する。
第６図に示すように、マイクロプロセッサ１は外部デバ
イスのバスサイズ状態を指定するバスサイズ指定レジス
タ１２を外部バスインターフェイス部２５に内蔵し、算
術・論理演算に関する各種の演算フラグ及び制御フラグ
状態を示すＰＳＷ９，プログラム中の命令のアドレスを
示すＰＣＩＩ，外部割込み用スタンクボインクＳＰＩ１
０をデータ演算部２４にそれぞれ内蔵している。また、
制御信号入出力回路５０と接続されている外部端子とし
て、リセ，ト端子１３，ブート時のデータ幅を設定する
データバスサイズ指定端子７．８を備えている。
本発明のマイクロブロセソサを用いたシステムでは、リ
セット割込みに対する処理ハンドラ（ブート時のシステ
ム初期設定を行うプログラム１６）の先頭アドレスとり
セント割込みのベクトル番号との対応を示すベクトルテ
ーブルが外部ＲＯＭ１４に予め格納されている．このテ
ーブルの１つのエンド１月５には、リセント割込みに対
する処理ハンドラの先頭アドレス（ＰＣＩＩの初期値１
５ａ）のみならず、外部割込み用スタソクポインタＳＰ
ＩＩＯの初期値１５ｂも指定されている。
本発明の集積回路装置に構築されたマイクロプロセノサ
は、電源を印加後あるいはリセノト信号のアサート後か
ら最初の命令を実行し始めるまでの期間に、マイクロＲ
ＯＭ部２３に格納されているマイクロプログラムに従っ
てリセットシーケンスを実行する。リセノトシーケンス
では以下のような処理が実行される。
まず、リセノト割込みに応じたベクトル番号が生成され
る。次に、データサイズ指定端子７．８から入力された
値がバスサイズ指定レジスタ１２に取込まれる． 本実施例ではこのデータサイズ指定端子７，８への入力
信号により指定されるデータバス幅は外部ＲＯＭ１４の
データバス幅と同じく１バイト（８ビット）のサイズに
設定されている．データサイズ指定端子７．８への入力
信号と外部ＲＯＭ１４のデータサイズとの関係を第１１
図に示す。
データサイズ指定端子７，８の出力信号の設定はチップ
のアセンブリ時に行われるが、詳細については後述する
。
次にマイクロプロセッサ１はバスサイズ指定レジスタｌ
２の値で指定されるデータバス幅で上述のベクトル番号
に従う外部ＲＯＭ１４のアドレスをアクセスし、外部Ｒ
ＯＭ１４中にあるテーブルの１つのエント＋Ｊ１５の内
容をフェッチする。エンド１月５にはブート時のシステ
ム初期設定を行うためのプログラム１６の先頭アドレス
値（ＰＣＩＩの初期値１５ａ）及び外部割込み用のスタ
ソクポインタｌＯの初期値１５ｂが登録されている． マイクロプロセッサｌは、フェフチしたエント１月５の
内容に従って、ブート時のシステム初期設定を行うため
のプログラムｌ６の先頭アドレス値をＰＣＩＩに、外部
割込み用スタソクポインタ値をＳＰＩＩＯにそれぞれセ
ノトすると共に、ＰＳｌ４９の値を“０“に、割込み優
先マスク（ＩＭ＾ＳＫ）　９ａをレベル“Ｏ”にそれぞ
れセットする． ＰＣＩＩにセントされた先頭アドレスに従って、マイク
ロプロセノサ１は外部ＲＯＭ１４からブート時のシステ
ム初期設定を行うプログラム１６を読出して実行する。
外部ＲＯ？ｌ１４からマイクロプロセノサｌがフェッチ
するシステム初期設定プログラム１６の末尾には、ハス
サイズ指定レジスタ１２の値を変更するＬＤＣ命令がプ
ログラムされている。このＬＤＣ命令の実行により、ハ
スサイズ指定レジスタ１２にセントされている値が”０
１”から“１１”に変更される。即ち、外部ＲＯＭ１４
のデータサイズが８ビットから主メモリ１７のデータサ
イズである３２ビットに変更される。
ＬＤＣ命令のフォーマントを第１５図の模式図に示す。
このＬＤＣ命令は、ビットフィールドｓｒｃのアドレッ
シングモードが指定するソースオペランドを、ビットフ
ィールドｄｅｓ　ｔのアドレソシングモードが指定する
制御レジスクにロードする命令である。
また、本発明のマイクロプロセッサでは、ＬＤＣ命令の
実行によりバスサイズ指定レジスタｌ２の値が変更され
た後にＬＤＣ命令の次の命令を新たにフェッチする。外
部ＲＯＭ１４のアドレスと主メモリｌ７のアドレスとは
連続して割付けられており、ＬＤＣ命令の次の命令のＰ
Ｃ値は主メモリ１７上のアドレスになるようにプログラ
ムされている。このため、ＬＤＣ命令の次の命令は主メ
モリ１７からフェッチされる． このようにして、ブートトラノプが終了した後、マイク
ロプロセノサｌのアクセス先が外部ＲＯ旧４から主メモ
１月７に切換えられ、同時にデータバス幅も変更される
。
以下に、データサイズ指定端子７．８への入力信号の設
定に関して説明する． データサイズ指定端子７．８の信号は外部から信号を入
力するのではなく、本発明のマイクロプロセッサが構築
されている本発明の集積回路装置の半導体チップをパッ
ケージにアセンブリする際にデータサイズ指定端子７，
８のパッドをバノケージ側の電源リード５Ｖｃｃ又はグ
ランドリード５ＧＮＤのいずれかにボンディングワイヤ
４にて接続する。この接続状態とそれにより指定される
データサイズとの関係は第１１［ｆｆｌに示す如くであ
る。
本発明の集積回路装置のパッケージの詳細配線の模式図
を第１図乃至第５図に示す。但し、パッケージとしては
、アセンブリの際に電源及びグランドを自由に選択出来
るようピングリソトアレイ（ＰＧＡ）にチノブをパッケ
ージする。
第１図は本発明の集積回路装置の構成を示す模式的平面
図である。
図中、３はパッケージであり、その中央部は開口されて
いて、半導体チップ１ｃが配設されている。
パッケージ３内には後述する如く、最上層に信号線レイ
ヤ３Ｓが、中間層に電源レイヤ３Ｖｃｃが、最下層にグ
ランドレイヤ３ＧＮＤがそれぞれ積層構成されている． 半導体チップ１ｃの周辺には複数のバノド２が配列され
ている。本実施例では、これらの複数のバノド２の内の
２個がデータサイズ指定端子７及び８として使用されて
いる。
パッケージ３の開口部には最上層の信号線レイヤ３Ｓが
露出している。この信号線レイヤ３Ｓの開口部の周辺に
は複数のり一ド５が配列されている。
これらの複数のり一ド５には、半導体チノプＩＣに電源
電位を供給する電源リード５Ｖｃｃと、接地電位を供給
するグランドリード５ＧＮＤと、通常の信号を伝送する
ためのリード５とがある。
これらのり一ド５の内の一つの電源リード５Ｖｃｃとデ
ータサイズ指定端子７（又は８）とを、一つのグランド
リード５ＧＮＤとデータサイズ指定端子８（又は７）と
をア・ノセンブリ時にそれぞれ接続することにより、第
１１図に示した如き信号をデータサイズ指定端子７．８
へ入力させる。
第２図は最上層の信号綿レイヤ３Ｓの模式的平面図であ
る。この最上層の信号線レイヤ３Ｓは、ボンディングワ
イヤ４が接続されるレイヤである。信号線レイヤ３Ｓの
各リード５の一端はボンディングワイヤ４に接続され、
他端は下層の電源レイヤ３ｖｃｃ及びグランドレイヤ３
ＧＮＤに通じるスルーホール配線５７Ｈに接続されてい
る。
第３図は電源レイヤ３Ｖｃｃの模式的平面図である。
信号線レイヤ３Ｓの電源リード５Ｖｃｃに接続するスル
ーホール配１５ＴＨは本レイヤ３Ｖｃｃに接続され、他
の信号用のり一ド５及びグランドリード５ＧＮＤに接続
するスルーホール配ｌ　５　ＴＨは本７７２８レイヤ３
νＣ（を通過する。なお、本電源レイヤ３Ｖｃｃからは
後述する電源ピン６Ｖｃｃへの電源配線が下層のグラン
ドレイヤ３ＧＮＤ側へ延出されている。
第４図はグランドレイヤ３ＧＮＤの模式的平面図である
。
信号線レイヤ３Ｓのグランドリード５ＧＮＤに接続する
スルーボール配＋４ｌＡ５　ＴＦＩは本レイヤ３１；Ｎ
Ｄに接続され、他の信号用のり一ド５に接続するスルー
ホール配線５Ｔ｝ｌは本グランドレイヤ３ＧＮＤを通過
する。
また、電源レイヤ３Ｖｃｃから外部電源ピン６Ｖｃｃに
接続される電源配線も本グランドレイヤ３ＧＮＤを通遇
する。なお、本グランドレイヤ３ＧＮＤからは後述する
グランドビン６ＧＮＤへのグランド配線が下層側へ延出
されている。
第５図は本発明の集積回路装置の外部ビンの配置状況を
示す模式的平面図である。
信号線レイヤ３Ｓから電源レイヤ３Ｖｃｃとグランドレ
イヤ３ＧＮＤとを通過したスルーホール配線５ＴＨはそ
のまま信号用の外部ピン６Ｐに接続される。また、電源
レイヤ３Ｖｃｃからグランドレイヤ３ＧＮＤを通過して
下層へ配線された電源配線は電源ビン６Ｖｃｃに接続さ
れ、グランドレイヤ３ＧＮ［ｌから下層へ配線されたグ
ランド配線はグランドピン６ＧＮＤに接続されている。
以上のように本発明では、ブート時には、外部ＲＯＭ１
４からマイクロプロセッサ１ヘシステム初期設定プログ
ラム１６がフェソチされるまでの間に外部ＲＯＭ１４の
データサイズがハスサイズ指定レジスタ１２にセノトさ
れるように構成されているので、● 従来のような外付け回路を必要とせず、またデー夕サイ
ズ指定端子７，８をチップのアセンブリ時に電源電位又
はグランド電位に接続することによりデータサイズの初
期設定を行うようにしているので、集積回路装置の外部
ピン数を削減することができる。
「他の実施例］ 上記実施例ではデータバス幅のサイズを制御するレジス
タへの初期設定値をアセンブリ時にワイヤボンディング
で行う集積回路装置の例について説明したが、データバ
ス幅の制御のみならず、ＰＳーの割込みマスク値あるい
はり七ノト時のベクトル番号等の制御も可能である。
ここで、ＰＳ一の割込みマスク値の初期設定を行う構成
を第２の実施例として以下に説明する。
第６図に示す如く、マイクロブロセソサ１は算術・論理
演算に関する各種の演算フラグ及び制御フラグの状態を
示すＰＳＷ９，プログラム中の命令のアドレスを示すＰ
ＣＩ！，外部割込み用スタソクポインタＳＰＩＩＯをデ
ータ演算部２４に内蔵している。
また、制御信号入出力回路５０と接続される外部端子と
して、リセット端子１３，ブート時の割込みマスクレベ
ルを設定するための割込みマスクレヘル指定端子７ａ＋
　７ｂ，７ｃ，　７ｄ，外部割込み（ＩＲＬＯ：２）端
子Ｂａ＋　８ｂ，　８ｃ＋外部割込み受付け（■＾ＣＫ
）端子９ｂを備えている。また、ＰＳＷ９は特定の４ビ
ットを割込みマスクレベル指定フィールド（ＩＭＡＳＫ
）９ａとして設定している。
マイクロプロセノサｌには外部割込みの優先順位として
予め７レベルが設定されている。
割込み要求のレベルはＩＲＬＯ：２端子８ａ，　８ｂ，
　８ｃそれぞれに“１”又は“Ｏ”の信号が入力される
ことにより、第１２図に示されている割込みレベルが１
１される。ＩＲＬＯ：２端子８ａ，　８ｂ．　８ｃから
入力された信号はＩＭＡＳＫ９ａにその時点で設定され
ている値と比較される。この比較の結果、ＩＭＡＳＫ９
ａに設定されているレベルよりも優先順位が高い割込み
が要求されているのであれば、ＩＡｃＫ端子９ｂがアサ
ートされて割込みの要求が受付けられたことが外部へ知
らされる。
第１の実施例の集積回路装置と同様、リセノト割込みに
対する処理ハンドラ（ブート時のシステム初期設定を行
うプログラム１６）の先頭アドレスとりセント割込みの
ヘクトル番号との対応を示すベクトルテーブルが外部Ｒ
ＯＭ１４に予め格納されている。このテーブルの一つの
エントリｌ５には、処理ハンドラの先頭アドレス（ＰＣ
ＩＩの初期値１５ａ）のみならず、外部割込み用スタッ
クポインタＳＰＩＩＯの初期値１５ｂも指定されている
。
第２の実施例の集積回路装置に構築されているマイクロ
プロセフサは、電源を印加後あるいはり七ノト信号のア
サート後から最初の命令を実行し始めるまでの期間に、
マイクロＲＯＭ部２３に格納されているマイクロプログ
ラムに従ってリセノトシーケンスを実行する。このリセ
ットシーケンスでは以下のような処理が実行される。
まず、リセノト割込みに応したヘクトル番号が生成され
る。次に、割込みマスクレヘル指定端子７ａ，　７ｂ，
　７ｃ，　７ｄから入力された値がＰＳＷ９の割込みマ
スクレベル指定フィールド団＾ＳＫ９ａに取込まれる．
この際、ＰＳＷ９の他のフィールドは全て“０”である
。
この第２の実施例では、割込みマスクレベル指定端子７
ａ，　７ｂ．　７ｃ，　７ｄをそれぞれ順に、ＧＮＤ，
　ＧＮＤ，Ｖｃｃ＋　ＧＮＤ　（Ｖｃｃは電源電位を、
ＧＮＤはグランド電位をそれぞれ表す）に接続してＩＭ
ＡＳＫ９ａへの入力信号を“００１０”とすることによ
り、リセット直後の最初に命令がフェソチされるまでの
期間には、レベル２までの優先順位の割込み要求がマス
クされる。
割込みマスクレベル指定端子７ａ，　７ｂ，　７ｃ．　
７ｃｌへの入力信号とマスクされる剖込みレヘルとの関
係は第１３図に示す如くである。
第１４図は割込みマスクレヘル指定端子７ａ，　７ｂ．
７ｃ，　７ｄそれぞれへの入力信号をアｙセンブリ時に
設定するための配線状態を示す集積回路装置の模式的平
面図である。
次に、マイクロプロセッサｌは上述のベクトル番号に従
う外部ＲＯＭ１４のアドレスをアクセスし、外部ＲＯＭ
１４中にあるテーブルの１つのエントリ１５の内容をフ
ヱフチする．エントリ１５にはブート時のシステム初期
設定を行うためのプログラム１６の先頭アドレス値（Ｐ
ＣＩＩの初期値１５ａ）及び外部割込み用のスタソクポ
インタ１０の初期値１５ｂが登録されている。
マイクロブロセソサ１は、フェソチしたエント■月５の
内容に従って、プート時のシステム初期設定を行うため
のプログラム１６の先頭アドレス値をＰＣＩＩに、外部
割込み用スタソクポインタ値をＳＰＩＩＯにそれぞれセ
ノトする． ＰＣＩＩにセントされた先頭アドレスに従って、マイク
ロプロセッサ１は外部ＲＯＭ１４からプート時のシステ
ム初期設定を行うプログラムｌ６を読出して実行する。
システム初期設定を行うプログラム１６の実行中はｒＭ
ＡｓＫ９ａの設定値によりレベル２までの割込みはマス
クされている。このため、ＩＲＬＯ：２端子８ａ＋８ｂ
，　８ｃからレベル２乃至６　（”０１０”乃至’１１
０”）の割込みが要求された場合はその割込み要求は受
付けられず、ＩＡＣＫ端子９ｂの出力はネゲートされる
．従― って、マイクロプロセッサ１はそのままシステム初期設
定を行うためのプログラム１６の実行を継続する。
システム初期設定を行うプログラム１６の末尾には、割
込みマスクレベルの値を変更するＬＤＣ命令がプログラ
ムされている。このＬＤＣ命令の実行により、ＩＭＡＳ
Ｋ９ａにセントされている値が’００１０’以外の値に
変更される。即ち、システム初期設定を行うプログラム
１６の実行後は割込みマスクレベルが変更される。
一方、システム初期設定を行うプログラム１６の実行中
に、ＩＲＬＯ：２端子８ａ．　８ｂ．　８ｃヘの入力信
号によりレベル０又は１　（’０００″又“００１″）
の割込み要求があった場合はその割込みは受付けられて
［ＡＣＫｉ子９ｂの出力がアサートされる． これにより、マイクロプロセッサ１が実行中のシステム
初期設定を行うプログラム１６は中断され、割込みレベ
ル０又は１に対応する処理ハンドラに処理が移される。
以上のように、この第２の実施例では、リセット直後か
ら最初の命令がフェフチされるまでの期間に要求された
割込みを外部割込みマスクレベル指定端子への入力信号
により任意にマスクレベルを指定することが可能になる
。
［発明の効果］ 本発明の集積回路装置及びそれを使用したマイクロプロ
センサでは、集積回路装置のアセンブリ時に半導体チッ
プのパッドをパッケージの電源リードまたはグランドリ
ードのいずれかと接続することにより、１種類のチノプ
で複数種類の初期状態を設定することが可能になる。こ
の初期設定に使用されるリードはパッケージ内で電源ま
たはグランドに接続されているので、バソケージの外部
ビンが増加することはない。
また、本発明のマイクロプロセッサでは、外部アクセス
時に使用されるデータバス幅を制御するバスサイズ制御
レジスタを設け、その内容を所定の命令で変更すること
により、データハス幅の異なる外部デバイスをアクセス
することが可能にな更に、本発明のマイクロプロセッサ
では、バスサイズ制御レジスタの初期値を集積回路装置
のアセンブリ時のワイヤボンデイングで決定することに
より、ブート時にシステム初期化プログラムが記憶され
ている外部ＲＯ？＋のデータバス幅を設定することが可
能になる。外部ＲＯＭに用いられるデバイスの業界標準
品はデータバス幅が１バイト以下であることが多い。こ
のため、プート時にシステムが４バイトのデータバス幅
でＲＯＭをアクセスする機能しか有していない場合、従
来はＲＯＭは４個必要であった。しかし、本発明ではシ
ステムの初期設定を行うプログラムは１つのＲＯＭの記
憶容量の１／１０以下であることが多く、本発明のマイ
クロプロセッサを用いたマイクロプロセッサシステムで
は、システム初期設定を行うプログラムのために１つの
ＲＯＭがあれば十分である。
【図面の簡単な説明】
第１図は本発明の集積回路装置の構成を示す模式的平面
図であり、アセンブリ時のデータサイズ指定用パッドの
接続状態を示す。 第２図はパッケージの信号線レイヤの模式的平面図であ
る。 第３図はパンケージの電源レイヤの模式的平面図である
。 第４図はパッケージのグランドレイヤの模式的平面図で
ある。 第５図はパッケージのビン配置を示す模式的平面図であ
る。 第６図は本発明のマイクロプロセッサのブート時の動作
説明のための模式図である。 第７図は本発明のマイクロプロセッサを使用したシステ
ムのデータバス接続の状態を示すブロノク図である。 第８図は本発明のマイクロプロセッサの機能構成を示す
ブロック図である。 第９図は本発明のマイクロブロセソサのパイプライン構
成を示すブロソク図である。 第１０図は本発明のマイクロプロセッサの命令フォーマ
ントを示す模式図である。 第１１図は本発明のマイクロプロセッサのデータサイズ
指定端子への入力信号と外部ＲＯ？ｌのデータサイズと
の関係を示す図である。 第１２図は本発明のマイクロプロセッサの外部割込み指
定端子への入力信号と割込みレベルとの関係を示す図で
ある。 第１３図は本発明のマイクロプロセッサの割込みマスク
レベル指定フィールドの内容と割込みマスクレベル指定
端子への入力信号との関係を示す図である。 第１４図は本発明の集積回路装置の第２の実施例の構成
を示す模式的平面図である。 第１５図はＬＤＣ命令のフォーマットを示す模式図であ
る。 第１６図はモトローラ社製のマイクロプロセッサＭＣ６
８０２０のバス・インクフェイスの構成を示す模式図で
ある。 第１７図はモトローラ社製のマイクロプロセノサ１’ｌ
ｃ６８０２０におけるデータ幅がワードである場合のア
クセスの分類を示す模式図である。 第１８図はモトローラ社製のマイクロブロセソサＭＣ６
８０２０におけるデータ幅がロング・ワードである場合
のアクセスの分類を示す模式図である．１・・・マイク
ロプロセッサ　　１ｃ・・・半導体チップ２・・・パッ
ド　　３・・・パッケージ　　３Ｓ・・・信号線レイヤ
　　３Ｖｃｃ・・・電源レイヤ　　３ＧＮＤ・・・グラ
ンドレイヤ　　４・・・ボンディングワイヤ　　５Ｖｃ
ｃ・・・電源リード　　５ＧＮＤ・・・グランドリード
　　７，８・・・データサイズ指定端子　　１２・・・
バスサイズ指定レジスタ　　１４・・・外部ＲＯＭ　　
１６・・・システム初期設定を行うプログラム　　１７
・・・主メモリ　　１８・・・外部データバス　　１９
・・・命令フェフチ部　　２０・・・命令デコーダ部　
　２４・・・データ演算部 なお、図中、同一符号は同一、又は相当部分を示す。

Claims (4)

    【特許請求の範囲】
  1. （１）複数の初期状態をとり得る半導体チップをパッケ
    ージに封入してなる集積回路装置において、 前記パッケージは、第１の電位及び第２の 電位がそれぞれ印加されるリード線を有し、前記半導体
    チップは、自身と前記パッケー ジのリード線とを電気的に接続するための信号パッドを
    有し、該信号パッドと前記第１及び第２の電位のリード
    線との接続状態に応じて前記複数の初期状態のいずれか
    に初期化されるべくなしてあることを特徴とする集積回
    路装置。
  2. （２）複数の初期状態をとり得る半導体チップをパッケ
    ージに封入してなる集積回路装置にて構成されるマイク
    ロプロセッサにおいて、 前記パッケージは、第１の電位及び第２の 電位がそれぞれ印加されるリード線を有し、前記半導体
    チップは、自身と前記パッケー ジのリード線とを電気的に接続するための信号パッドと
    、命令をデコードする命令デコード回路と、命令を実行
    する命令実行回路と、リセット時に前記信号パッドと前
    記第１及び第２の電位のリード線との接続状態に応じて
    前記複数の初期状態のいずれかに初期化された後に先頭
    の命令を実行する制御回路と を備えたことを特徴とするマイクロプロセ ッサ。
  3. （３）パッケージに半導体チップを封入してなる集積回
    路装置にて構成されるマイクロプロセッサにおいて、 外部とデータを入出力するデータバスと、 該データバスの有効ビット幅を定めるデー タバス幅制御レジスタと、 該データバス幅制御レジスタの初期値を定 める信号が入力される信号パッドと、 命令をデコードする命令デコード回路と、 リセット時に前記信号パッドから入力され た信号値を前記データバス幅制御レジスタに設定する制
    御回路と、 リセット後に前記命令デコード回路でデコ ードされた命令を実行する際に、前記データバス幅制御
    レジスタの設定内容により定められるデータバス幅で前
    記データバスを通じて外部とデータを入出力する命令実
    行回路と を備えたことを特徴とするマイクロプロセ ッサ。
  4. （４）パッケージに半導体チップを封入してなる集積回
    路装置にて構成されるマイクロプロセッサにおいて、 外部から命令を入力するデータバスと、 該データバスの有効ビット幅を定めるデー タバス幅制御レジスタと、 前記データバスを通じて外部から命令を入 力する命令フェッチ回路と、 該命令フェッチ回路によリフェッチされた 命令をデコードする命令デコード回路と、 命令を実行する命令実行回路と、 前記命令デコード回路の出力に従って命令 の実行を制御する制御回路とを備え、 前記データバス幅制御レジスタの設定内容 により定められる有効ビット幅で前記データバスを通じ
    てデータバス幅変更命令が入力された場合に、このデー
    タバス幅変更命令を前記命令デコード回路でデコードし
    、前記命令実行回路により実行することにより新たに前
    記データバス幅制御レジスタの内容を設定し、この設定
    内容により定められる有効ビット幅で前記データバスを
    通じて前記データバス幅変更命令に引き続いて実行すべ
    き命令を入力すべくなしてあることを特徴とするマイク
    ロプロセッサ。
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