JPH01119828A - マイクロプロセッサ - Google Patents
マイクロプロセッサInfo
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- JPH01119828A JPH01119828A JP62277410A JP27741087A JPH01119828A JP H01119828 A JPH01119828 A JP H01119828A JP 62277410 A JP62277410 A JP 62277410A JP 27741087 A JP27741087 A JP 27741087A JP H01119828 A JPH01119828 A JP H01119828A
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- 238000000034 method Methods 0.000 description 8
- 238000013507 mapping Methods 0.000 description 5
- 238000004891 communication Methods 0.000 description 4
- 238000010586 diagram Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 238000006073 displacement reaction Methods 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- GSDSWSVVBLHKDQ-UHFFFAOYSA-N 9-fluoro-3-methyl-10-(4-methylpiperazin-1-yl)-7-oxo-2,3-dihydro-7H-[1,4]oxazino[2,3,4-ij]quinoline-6-carboxylic acid Chemical compound FC1=CC(C(C(C(O)=O)=C2)=O)=C3N2C(C)COC3=C1N1CCN(C)CC1 GSDSWSVVBLHKDQ-UHFFFAOYSA-N 0.000 description 1
- 230000006835 compression Effects 0.000 description 1
- 238000007906 compression Methods 0.000 description 1
- 238000004904 shortening Methods 0.000 description 1
- 238000012546 transfer Methods 0.000 description 1
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/22—Microcontrol or microprogram arrangements
-
- G—PHYSICS
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- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
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- G06F9/3017—Runtime instruction translation, e.g. macros
- G06F9/30178—Runtime instruction translation, e.g. macros of compressed or encrypted instructions
-
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- G06F9/22—Microcontrol or microprogram arrangements
- G06F9/26—Address formation of the next micro-instruction ; Microprogram storage or retrieval arrangements
- G06F9/261—Microinstruction address formation
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
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- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/30145—Instruction analysis, e.g. decoding, instruction word fields
-
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- Engineering & Computer Science (AREA)
- Software Systems (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Executing Machine-Instructions (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はマイクロプロセッサに係り、特にｒ＝ ｓ １
化する際のホ面積化、高性能化に好適な命令コード体系
および内部制御論理構成に関する。
化する際のホ面積化、高性能化に好適な命令コード体系
および内部制御論理構成に関する。
従来の８ビツトマイコンの命令コードはアキュムレータ
演算を中心とした命令セットで、１バイト命令を基本と
していた。これら命令セットの例として８ビツトマイコ
ンＨＤ６３０３Ｘ （日立）等がある。ところが、１６
ビツトマイコンになると、汎用レジスタおよびオペラン
ド（演算データの）アドレス（通常Ｅｆｆｅｃｔｉｖｅ
Ａｄｄｒｅｓｓ ： Ｅ Ａと称す）の演算モードが
導入された。そのため、１命令のコード長も１バイト以
上となった。この命令セットの例として１６ビツｉ−マ
イコン８０８６ （インテル）等がある。さらに、高級
言語のコンパイルを効率よく実行するために、演算とオ
ペランドアドレスの演算モードを直交させる。
演算を中心とした命令セットで、１バイト命令を基本と
していた。これら命令セットの例として８ビツトマイコ
ンＨＤ６３０３Ｘ （日立）等がある。ところが、１６
ビツトマイコンになると、汎用レジスタおよびオペラン
ド（演算データの）アドレス（通常Ｅｆｆｅｃｔｉｖｅ
Ａｄｄｒｅｓｓ ： Ｅ Ａと称す）の演算モードが
導入された。そのため、１命令のコード長も１バイト以
上となった。この命令セットの例として１６ビツｉ−マ
イコン８０８６ （インテル）等がある。さらに、高級
言語のコンパイルを効率よく実行するために、演算とオ
ペランドアドレスの演算モードを直交させる。
即ち、基本的には全ての演算に対して全てのオペランド
アドレスの演算モードが対応できるようにすることを進
めてきた。この例として１６ビツトマイコン６８０００
（モ１−ローラ）（モニュアルはｒ−ｒｏ６８００
０（日立）を添付）等がある。このように全ての演算に
対してオペランドアドレスの演算モードをそれぞれ設定
できるようにすると、１命令のコード長は長くなり、た
とえば６８０００では１命令２バイト長が基本となって
いる。
アドレスの演算モードが対応できるようにすることを進
めてきた。この例として１６ビツトマイコン６８０００
（モ１−ローラ）（モニュアルはｒ−ｒｏ６８００
０（日立）を添付）等がある。このように全ての演算に
対してオペランドアドレスの演算モードをそれぞれ設定
できるようにすると、１命令のコード長は長くなり、た
とえば６８０００では１命令２バイト長が基本となって
いる。
演算とオペランドアドレス形式の直交性を重視したマイ
クロプロセッサの構成法として、特開昭５６−１０８１
４９のマイクロプログラム方式のプロセッサ構成法等が
ある。この構成法では、演算とそのオペランドアドレス
の演算モードとを同時に表わす１命令のコードがら、演
算実行用のマイクロプログラムのスタートアドレスと、
オペランドアドレス演算用のマイクロプログラムのスタ
ートアドレスのように、複数のマイクロプログラムのス
タートアドレスを生成する。■命令を実行するためには
、これらスタートアドレスで、マイクロプログラムのサ
ブルーチンを順次起動させていく。１つの命令では演算
とオペランドアドレスの演算形式とは独立に指定される
ため、マイクロプログラムの容量削減には、このサブル
ーチン化の手法が有効であった。
クロプロセッサの構成法として、特開昭５６−１０８１
４９のマイクロプログラム方式のプロセッサ構成法等が
ある。この構成法では、演算とそのオペランドアドレス
の演算モードとを同時に表わす１命令のコードがら、演
算実行用のマイクロプログラムのスタートアドレスと、
オペランドアドレス演算用のマイクロプログラムのスタ
ートアドレスのように、複数のマイクロプログラムのス
タートアドレスを生成する。■命令を実行するためには
、これらスタートアドレスで、マイクロプログラムのサ
ブルーチンを順次起動させていく。１つの命令では演算
とオペランドアドレスの演算形式とは独立に指定される
ため、マイクロプログラムの容量削減には、このサブル
ーチン化の手法が有効であった。
上記従来技術は、Ｉ命令の基本コード長が長くなってい
る点、その長い命令コードをデコードするための命令デ
コーダの論理規模の点について配慮がされておらず、プ
ログラム実行時の動的な命令コードのコード効率（実際
に使用した総命令コード長の逆数）の低下、および命令
デコーダの規模の増大の問題があった。
る点、その長い命令コードをデコードするための命令デ
コーダの論理規模の点について配慮がされておらず、プ
ログラム実行時の動的な命令コードのコード効率（実際
に使用した総命令コード長の逆数）の低下、および命令
デコーダの規模の増大の問題があった。
本発明の目的は、プログラム実行時のコード効率を上げ
、命令デコーダの回路規模を低下させ、かつ演算とオペ
ランドのアドレス演算モードとを直交させた従来方式の
マイクロプロセッサと同等の性能を有するマイクロプロ
セッサを提供することにある。
、命令デコーダの回路規模を低下させ、かつ演算とオペ
ランドのアドレス演算モードとを直交させた従来方式の
マイクロプロセッサと同等の性能を有するマイクロプロ
セッサを提供することにある。
上記目的は、命令コードの基本コード長を１バイトとし
、オペランドのアドレス演算のマイクロプログラムシー
ケンスと演算とを分離すること、１バイトの命令コード
のコード体系を共通化することで命令デコーダを共有化
することにより達成される。
、オペランドのアドレス演算のマイクロプログラムシー
ケンスと演算とを分離すること、１バイトの命令コード
のコード体系を共通化することで命令デコーダを共有化
することにより達成される。
命令コードの基本コード長を短くすることで必然的にプ
ログラム実行時のコード効率は向上する。
ログラム実行時のコード効率は向上する。
基本コード長を短くするためには、オペランドのアドレ
ス演算シーケンスと、演算シーケンスとを分離すること
が必要であるが、これは命令コードの一部を保存する手
段を設け、次に実行されるシーケンス内でこれを参照す
ることができるようにすることで可能となる。
ス演算シーケンスと、演算シーケンスとを分離すること
が必要であるが、これは命令コードの一部を保存する手
段を設け、次に実行されるシーケンス内でこれを参照す
ることができるようにすることで可能となる。
さらに、各実行シーケンスの起動アドレスを生成するデ
ータとして使用される基本コード長の命令コードの体系
（コードマツピン゛グ）を、各シーケンス別に共通のも
のとすることにより命令デコーダは共通化される。この
各シーケンスの区別はマイクロプログラムで指示すれば
よい。
ータとして使用される基本コード長の命令コードの体系
（コードマツピン゛グ）を、各シーケンス別に共通のも
のとすることにより命令デコーダは共通化される。この
各シーケンスの区別はマイクロプログラムで指示すれば
よい。
以下、本発明の一実施例を第１図により説明する。本実
施例ではマイクロプロセッサとメモリの一部とをシング
ルチップ化したマイクロプロセラサの構成で説明する。
施例ではマイクロプロセッサとメモリの一部とをシング
ルチップ化したマイクロプロセラサの構成で説明する。
内蔵されたメモリ９は、マイクロプロセッサとは８ビツ
トデータバス１６゜１７の１６ビツト幅で接続されてい
る。マイクロプロセッサからアドレスバス１５を介して
アドレスが供給されると、データバス１．６，１．７を
介してデータの読出し書込みが実行される。マイクロプ
ロセッサはチップ外のメモリ等のデバイスと通信を行な
う時には、内部１６ ｂデータバスのうち上位側のデー
タバスＨ］ ７を使用する。データバスを介して供給さ
れるデータのうち、命令コードはプリフェッチした命令
コードを蓄えておくブリフェッチレジスタ１８．］９を
通し、命令レジスタ】Ｏに送られる。一方演算処理を行
なうデータは、演算回路４に入力される。
トデータバス１６゜１７の１６ビツト幅で接続されてい
る。マイクロプロセッサからアドレスバス１５を介して
アドレスが供給されると、データバス１．６，１．７を
介してデータの読出し書込みが実行される。マイクロプ
ロセッサはチップ外のメモリ等のデバイスと通信を行な
う時には、内部１６ ｂデータバスのうち上位側のデー
タバスＨ］ ７を使用する。データバスを介して供給さ
れるデータのうち、命令コードはプリフェッチした命令
コードを蓄えておくブリフェッチレジスタ１８．］９を
通し、命令レジスタ】Ｏに送られる。一方演算処理を行
なうデータは、演算回路４に入力される。
命令コードは、命令レジスタ】０からさらに、命令デー
タ１および、命令コードの一部を命令実行中に保持して
おく間接レジスタ１．１，１．２゜１．３．］、４に送
られる。命令デコーダ１は、マイクロプログラムのアド
レスを生成して、マイクロプログラム格納用メモリ５に
、そのアドレスを出力する。マイクロプログラム格納用
メモリ５は、入力アドレスに対応した複数のマイクロプ
ログラムを同時に出力する。実行すべきマイクロプログ
ラムの指定は分岐制御７で行なう。分岐制御７は、分岐
条件、演算結果等を入力して、前述のマイクロプログラ
ムの選択信号を生成する。
タ１および、命令コードの一部を命令実行中に保持して
おく間接レジスタ１．１，１．２゜１．３．］、４に送
られる。命令デコーダ１は、マイクロプログラムのアド
レスを生成して、マイクロプログラム格納用メモリ５に
、そのアドレスを出力する。マイクロプログラム格納用
メモリ５は、入力アドレスに対応した複数のマイクロプ
ログラムを同時に出力する。実行すべきマイクロプログ
ラムの指定は分岐制御７で行なう。分岐制御７は、分岐
条件、演算結果等を入力して、前述のマイクロプログラ
ムの選択信号を生成する。
選択されたマイクロプログラムの一部は、Ａ Ｌ Ｕ制
御２．レジスタ制御３．入出力制御や命令ブリフェッチ
系等を含むその他制御８に送られて、内部制御信号を生
成する。Ａ Ｌ Ｕ制御２は、演算回路４内の数理演算
を実行するＡ’ＬＵ４００の実行すべき演算を指定する
制御信号を生成すると同時に、ＡＬＵ４００から出力さ
れたゼロ情報やオーバフロー情報等チエツクして、分岐
制御７に分岐情報として出力する。レジスタ制御３は、
演算回路４内のレジスタ群４０１の動作制御信号を生成
する。演算回路４では命令コードで指定されたデータ演
算を、マイクロプログラムに従って実行する。
御２．レジスタ制御３．入出力制御や命令ブリフェッチ
系等を含むその他制御８に送られて、内部制御信号を生
成する。Ａ Ｌ Ｕ制御２は、演算回路４内の数理演算
を実行するＡ’ＬＵ４００の実行すべき演算を指定する
制御信号を生成すると同時に、ＡＬＵ４００から出力さ
れたゼロ情報やオーバフロー情報等チエツクして、分岐
制御７に分岐情報として出力する。レジスタ制御３は、
演算回路４内のレジスタ群４０１の動作制御信号を生成
する。演算回路４では命令コードで指定されたデータ演
算を、マイクロプログラムに従って実行する。
データバス１．６．１７を通して命令レジスタ１０にセ
ットされる命令コードのフォーマット例を第２図に示す
。図示した命令フォーマットは、オペランドアドレスの
演算モードと演算とを直交させている命令のものである
。オペランドのアドレス演算法は、命令コードの最初の
１バイトである５０で指定する。さらにこの演算で使用
されるディスプレースメント等のデータは拡張部として
１バイト単位に５１の形で付加される。演算指定は最後
の１バイ１へ５２で指定する。オペランドアドレスの演
算モードを指定する１バイ１〜の命令コードと、演算を
指定する１バイトの命令コードは共通のフォーマットを
している。そのフォーマツＩ・を第３図、第４図に示す
。第３図のフォーマットの命令コードでは、最初の４ビ
ツトでオペランドのアドレス演算モードあるいは、演算
指定を行なう。次の１ビツトは演算サイズあるいは演算
指定の一部として使用する。最後の３ビツトで８本存在
する汎用レジスタ４０１のレジスタ番号を指定する。第
４図のフォーマットの命令コードはレジスタ指定のない
場合に適用させるフォーマットで、８ｂ全てを用いてア
ドレス演算モードあるいは演算を指定する。
ットされる命令コードのフォーマット例を第２図に示す
。図示した命令フォーマットは、オペランドアドレスの
演算モードと演算とを直交させている命令のものである
。オペランドのアドレス演算法は、命令コードの最初の
１バイトである５０で指定する。さらにこの演算で使用
されるディスプレースメント等のデータは拡張部として
１バイト単位に５１の形で付加される。演算指定は最後
の１バイ１へ５２で指定する。オペランドアドレスの演
算モードを指定する１バイ１〜の命令コードと、演算を
指定する１バイトの命令コードは共通のフォーマットを
している。そのフォーマツＩ・を第３図、第４図に示す
。第３図のフォーマットの命令コードでは、最初の４ビ
ツトでオペランドのアドレス演算モードあるいは、演算
指定を行なう。次の１ビツトは演算サイズあるいは演算
指定の一部として使用する。最後の３ビツトで８本存在
する汎用レジスタ４０１のレジスタ番号を指定する。第
４図のフォーマットの命令コードはレジスタ指定のない
場合に適用させるフォーマットで、８ｂ全てを用いてア
ドレス演算モードあるいは演算を指定する。
第３図、第４図に示す２種類の８ｂ命令コードは、第５
図に示すコード体系にマツピングされる。
図に示すコード体系にマツピングされる。
第５図の縦軸は８ｂコードのうちの上位４ｂを１６進で
表示し、横軸は下位４ｂを１６進で表示したものである
。例えば５３にマツピングされた命令コードは２進数表
現では、ｏ ｏ ｏ ｔ Ｏ］、 Ｏ０（１６進表現’
１．４’）となる。また５４にマツピングされた命令コ
ードは２進数表現で１、 Ｏ］、 １０＊＊＊ （＊は
Ｏあるいは１）となる。
表示し、横軸は下位４ｂを１６進で表示したものである
。例えば５３にマツピングされた命令コードは２進数表
現では、ｏ ｏ ｏ ｔ Ｏ］、 Ｏ０（１６進表現’
１．４’）となる。また５４にマツピングされた命令コ
ードは２進数表現で１、 Ｏ］、 １０＊＊＊ （＊は
Ｏあるいは１）となる。
このように５５の部分にマツピングされた命令コードは
第４図に示した命令フォーマットの命令コード、５６の
部分にマツピングされた命令コードは第３図に示した命
令フォーマットの命令コードである。
第４図に示した命令フォーマットの命令コード、５６の
部分にマツピングされた命令コードは第３図に示した命
令フォーマットの命令コードである。
オペランドのアドレス演算モードを指定する８ｂの命令
コードマツプと、演算を指定する８ｂの命令コードマツ
プは前述のように、第５図に示すコード体系となってい
るが、コードマツプとしでは全く別のものである。つま
り、オペランドのアドレス演算モード指定の８ｂの命令
コードと全く同一なものが、演算指定の８ｂの命令コー
ドの中にある場合がある。命令コードのコードマツプを
第６図、第７図、第８図に示す。
コードマツプと、演算を指定する８ｂの命令コードマツ
プは前述のように、第５図に示すコード体系となってい
るが、コードマツプとしでは全く別のものである。つま
り、オペランドのアドレス演算モード指定の８ｂの命令
コードと全く同一なものが、演算指定の８ｂの命令コー
ドの中にある場合がある。命令コードのコードマツプを
第６図、第７図、第８図に示す。
第６図はアドレス演算モードを指定する８ｂの命令コー
ドマツプである。例えば２進表示で’１．１］、ＯＯ＊
＊＊’ （１６進表示で」二位４ｂがＥ）の命令コー
ドは＠ （ｄｊｓｐ ８ 、 Ｒｎ ） （ｂｙｔｅ）
と表示されているが、これは前記’＊ ＊ ＊’ の３
ｂで指示したレジスタの内容と、この８ｂの命令コード
に続く拡張部（第２図５１）の８ｂ（この値をディスプ
レースメント（ｄｉｓｐ）と言う）とを加算した値をア
ドレスとするメモリ上のデータ（オペランド）を演算に
使用することを意味する。
ドマツプである。例えば２進表示で’１．１］、ＯＯ＊
＊＊’ （１６進表示で」二位４ｂがＥ）の命令コー
ドは＠ （ｄｊｓｐ ８ 、 Ｒｎ ） （ｂｙｔｅ）
と表示されているが、これは前記’＊ ＊ ＊’ の３
ｂで指示したレジスタの内容と、この８ｂの命令コード
に続く拡張部（第２図５１）の８ｂ（この値をディスプ
レースメント（ｄｉｓｐ）と言う）とを加算した値をア
ドレスとするメモリ上のデータ（オペランド）を演算に
使用することを意味する。
第６図に示されたアドレス演算形式の表示は、マイコン
等のマニュアルでは標準的な表記法である。
等のマニュアルでは標準的な表記法である。
なお、このコードマツプの中にはオペラン１−を必要と
しない命令、例えば条件付分岐命令（図中では」二位４
ｂが１６進表現で′２′ または′３′のＢｃｃ）等が
同時にマツピングされている。また、第２図で示すアド
レス演算モード指定と演算指定とを完全に直交させた命
令形式では命令長が長くなるため、使用頻度の高い比較
演算（図中では」二位４ｂが１６進表現で４′のＣＭＰ
）等は、従来の８ｂ系マイコンの命令セットと同様に８
ｂ長の命令コードのみで、アドレス演算モード指定と演
算指定とが同時に指定できる特殊な短縮形の命令コード
もマツピングしている。
しない命令、例えば条件付分岐命令（図中では」二位４
ｂが１６進表現で′２′ または′３′のＢｃｃ）等が
同時にマツピングされている。また、第２図で示すアド
レス演算モード指定と演算指定とを完全に直交させた命
令形式では命令長が長くなるため、使用頻度の高い比較
演算（図中では」二位４ｂが１６進表現で４′のＣＭＰ
）等は、従来の８ｂ系マイコンの命令セットと同様に８
ｂ長の命令コードのみで、アドレス演算モード指定と演
算指定とが同時に指定できる特殊な短縮形の命令コード
もマツピングしている。
第７図、第８図は演算指定の命令コードである。
第６図の命令コードで示されたオペランドしか使用しな
い命令、例えば定数加算命令（図中の１６進表示で０８
，０９．ＱＣ，ＯＤ）等は５．第４図で示す命令コード
フォーマットとなる。一方、もう１つのオペランドが必
要な一般的数理演算、例えば加算（図中の１６進表示で
」二位４ｂが２′のＡＤＤ）、減算（図中の１６進表示
で上位４ｂが１３′ の５ＵＢ）等は第３図で示す命令
コードフォーマットとなる。
い命令、例えば定数加算命令（図中の１６進表示で０８
，０９．ＱＣ，ＯＤ）等は５．第４図で示す命令コード
フォーマットとなる。一方、もう１つのオペランドが必
要な一般的数理演算、例えば加算（図中の１６進表示で
」二位４ｂが２′のＡＤＤ）、減算（図中の１６進表示
で上位４ｂが１３′ の５ＵＢ）等は第３図で示す命令
コードフォーマットとなる。
命令デコーダ１では、次に読出すべきマイクロプログラ
ムのアドレスを生成するが、その生成手段は、前述の命
令コードをデコードして生成する場合と、マイクロプロ
グラム内で次アドレスを指定し、その値をアドレスとす
る場合とがある。命令デコーダ１の内部構成を第９図に
、また、この命令デコーダ１に入力されるマイクロプロ
グラムのフォーマットを第１０図に示す。８ビツトの命
令コード１０３は８ｂデータを６ｂデータに圧縮する論
理１００を通し、６ｂデータとして出力される。この６
ｂデータは、第１０図に示すデコードモードのピッ１〜
とマージして、マイクロプログラムのサブルーチンの先
頭アドレス１０５として使用する。マイクロプログラム
で直接法のマイクロアドレスを指定（第９図１０６）す
る場合は、第１０図に示すマイクロプログラムフォーマ
ツ１〜で先頭ビットが０の形式で指定する。この先頭ビ
ットが１の場合には、セレクタ１０２を通して前述のサ
ブルーチンの先頭アドレス１０５が命令デコーダ１から
マイクロプログラム格納用メモリ５に出力される。セレ
クタ１０２の制御信号は、選駅制御論理１０１で第１０
に示すマイクロプログラムフォーマットの先頭ビットを
参照して生成する。
ムのアドレスを生成するが、その生成手段は、前述の命
令コードをデコードして生成する場合と、マイクロプロ
グラム内で次アドレスを指定し、その値をアドレスとす
る場合とがある。命令デコーダ１の内部構成を第９図に
、また、この命令デコーダ１に入力されるマイクロプロ
グラムのフォーマットを第１０図に示す。８ビツトの命
令コード１０３は８ｂデータを６ｂデータに圧縮する論
理１００を通し、６ｂデータとして出力される。この６
ｂデータは、第１０図に示すデコードモードのピッ１〜
とマージして、マイクロプログラムのサブルーチンの先
頭アドレス１０５として使用する。マイクロプログラム
で直接法のマイクロアドレスを指定（第９図１０６）す
る場合は、第１０図に示すマイクロプログラムフォーマ
ツ１〜で先頭ビットが０の形式で指定する。この先頭ビ
ットが１の場合には、セレクタ１０２を通して前述のサ
ブルーチンの先頭アドレス１０５が命令デコーダ１から
マイクロプログラム格納用メモリ５に出力される。セレ
クタ１０２の制御信号は、選駅制御論理１０１で第１０
に示すマイクロプログラムフォーマットの先頭ビットを
参照して生成する。
命令をマイクロプログラムレベルで順次実行していくた
めには、マイクロプログラムサブルーチンの最後のステ
ップで、第１０図に示すマイクロプログラムの先頭ビッ
トを１として、次のマイクロプログラムのサブルーチン
の先頭アドレスを生成する。その後のサブルーチン内で
はマイクロプログラムで次のマイクロプログラムのアド
レスを指定していけばシーケンスを構成することができ
る。
めには、マイクロプログラムサブルーチンの最後のステ
ップで、第１０図に示すマイクロプログラムの先頭ビッ
トを１として、次のマイクロプログラムのサブルーチン
の先頭アドレスを生成する。その後のサブルーチン内で
はマイクロプログラムで次のマイクロプログラムのアド
レスを指定していけばシーケンスを構成することができ
る。
マイクロプログラムサブルーチンの先頭アドレス１０５
は、前述したように８ｂ命令コード１０３の圧縮結果で
ある６ｂデータとマイクロプログラム内のデコード・モ
ード情報とをマージしたものである。８ｂ命令コードは
第５図に示すコード体系となっているから、このコード
体系内では第５図５５の部分にマツピングされる３２命
令と、５６の部分にマツピングされる２８命令の計６０
命令を区別すればよい。この６０命令をコード化して６
ｂ情報とする。命令コードマツプは第６図から第８図に
示すように複数ある。そのため、このコードマツプの区
別をマイクロプログラム内のデコードモード情報（第１
０図）で指示する。
は、前述したように８ｂ命令コード１０３の圧縮結果で
ある６ｂデータとマイクロプログラム内のデコード・モ
ード情報とをマージしたものである。８ｂ命令コードは
第５図に示すコード体系となっているから、このコード
体系内では第５図５５の部分にマツピングされる３２命
令と、５６の部分にマツピングされる２８命令の計６０
命令を区別すればよい。この６０命令をコード化して６
ｂ情報とする。命令コードマツプは第６図から第８図に
示すように複数ある。そのため、このコードマツプの区
別をマイクロプログラム内のデコードモード情報（第１
０図）で指示する。
マイクロプログラムでは、次に実行すべき処理系はわか
っているのだから、これを指定することができる。例え
ば、第６図から第８図の場合では、１つの命令実行の最
後のマイクロプログラムでは、第６図の命令コードマツ
プを用いて次の命令のオペランドアドレス演算のマイク
ロプログラムのサブルーチンを起動させればよい。この
サブルーチンの最後では、第７図あるいは第８図の演算
処理を指定する命令コードマツプを指定すればよい。
っているのだから、これを指定することができる。例え
ば、第６図から第８図の場合では、１つの命令実行の最
後のマイクロプログラムでは、第６図の命令コードマツ
プを用いて次の命令のオペランドアドレス演算のマイク
ロプログラムのサブルーチンを起動させればよい。この
サブルーチンの最後では、第７図あるいは第８図の演算
処理を指定する命令コードマツプを指定すればよい。
この命令コードマツプの区別も、コード化したデコード
・モード情報として指定する。このような構成で命令デ
コードを行なっているため、従来の命令デコーダのよう
に、命令コードを幾つかのフィールドに分けて、別々に
デコーダを構成する必要がない。
・モード情報として指定する。このような構成で命令デ
コードを行なっているため、従来の命令デコーダのよう
に、命令コードを幾つかのフィールドに分けて、別々に
デコーダを構成する必要がない。
第１０図に示すマイクロプログラムフォーマットのうち
、上位ビットが１の場合、下位側６ｂは間接レジスタ１
１．．１２，１．３．］、４の制御に使用する。この間
接レジスタの役割は２種類あって、１つはマイクロプロ
グラムの共通化によるマイクロステップの削減、もう１
つはマイクロプログラムサブルーチン間の連絡にある。
、上位ビットが１の場合、下位側６ｂは間接レジスタ１
１．．１２，１．３．］、４の制御に使用する。この間
接レジスタの役割は２種類あって、１つはマイクロプロ
グラムの共通化によるマイクロステップの削減、もう１
つはマイクロプログラムサブルーチン間の連絡にある。
この間接レジスタの内容の更新はマイクロサブルーチン
あるいは命令の切れ日毎に行なえばよいので、前述の６
ｂで更新の指示を行なう。この６ｂ情報は間接レジスタ
制御論理６に入力され、間接レジスタの入力制御信号に
変換される。間接レジスタの出力情報は制御されずに、
入力された情報そのまま出力する。
あるいは命令の切れ日毎に行なえばよいので、前述の６
ｂで更新の指示を行なう。この６ｂ情報は間接レジスタ
制御論理６に入力され、間接レジスタの入力制御信号に
変換される。間接レジスタの出力情報は制御されずに、
入力された情報そのまま出力する。
間接レジスタ］１は、命令コードで指定される分岐条件
を格納する。この分岐条件は１分岐制御論理７に出力さ
れる。マイクロプログラムの分岐を制御する信号は、分
岐制御論理７の動作で説明したように、この分岐条件と
演算結果とを用いて生成される。このように、分岐条件
が直接、分岐制御論理７に入力されるため、マイクロプ
ログラムではこの分岐条件に従って分岐するという指示
を与えるだけでよく、命令コードの分岐条件毎に異なる
マイクロプログラムを作成する必要がなくなる。
を格納する。この分岐条件は１分岐制御論理７に出力さ
れる。マイクロプログラムの分岐を制御する信号は、分
岐制御論理７の動作で説明したように、この分岐条件と
演算結果とを用いて生成される。このように、分岐条件
が直接、分岐制御論理７に入力されるため、マイクロプ
ログラムではこの分岐条件に従って分岐するという指示
を与えるだけでよく、命令コードの分岐条件毎に異なる
マイクロプログラムを作成する必要がなくなる。
間接レジスタ１２は、第１１図に示すコード分割に従い
、Ａ、 Ｌ ＴＪの演算を指定するのに用いられる。マ
イクロプログラムでは、Ａ Ｌ Ｕの加算、減算等の動
作を、直接指定することも、また前述の間接レジスタ１
２で指定される第１１図に示す動作を間接的に指定する
こともできる。例えば命令コードの」二位４ｂが１６進
表現で′３′であれば、間接演算指定は減算（ＳＵＢ）
である。マイクロプログラムで直接Ａ Ｌ Ｕの動作を
指定している場合は、この間接演算指定は無視され、マ
イクロプログラム指定の演算を実行する。マイクロプロ
グラムで間接演算を実行する指示をすると、Ａ Ｌ Ｕ
は減算を実行する。即ち、マイクロプログラムで間接演
算の実行を指示した場合のみ、第１１図のコード分割に
対応した演算を実行する。
、Ａ、 Ｌ ＴＪの演算を指定するのに用いられる。マ
イクロプログラムでは、Ａ Ｌ Ｕの加算、減算等の動
作を、直接指定することも、また前述の間接レジスタ１
２で指定される第１１図に示す動作を間接的に指定する
こともできる。例えば命令コードの」二位４ｂが１６進
表現で′３′であれば、間接演算指定は減算（ＳＵＢ）
である。マイクロプログラムで直接Ａ Ｌ Ｕの動作を
指定している場合は、この間接演算指定は無視され、マ
イクロプログラム指定の演算を実行する。マイクロプロ
グラムで間接演算を実行する指示をすると、Ａ Ｌ Ｕ
は減算を実行する。即ち、マイクロプログラムで間接演
算の実行を指示した場合のみ、第１１図のコード分割に
対応した演算を実行する。
第１１図で示すコード分割により指定可能な間接演算は
、第７図、第８図で示した演算指定の命令コードのマツ
ピングに対応している。このため、データ転送の制御が
同じで、Ａ Ｌ Ｕの動作のみが異なる数理演算は、こ
の間接演算指定を用いてマイクロプログラムを作成すれ
ば、共通のサブルーチンとすることができる。そのため
、命令コードの数理演算毎に異なるマイクロプログラム
を作成する必要がなくなる。
、第７図、第８図で示した演算指定の命令コードのマツ
ピングに対応している。このため、データ転送の制御が
同じで、Ａ Ｌ Ｕの動作のみが異なる数理演算は、こ
の間接演算指定を用いてマイクロプログラムを作成すれ
ば、共通のサブルーチンとすることができる。そのため
、命令コードの数理演算毎に異なるマイクロプログラム
を作成する必要がなくなる。
間接レジスタ１３，１．４は８本のレジスタ４０の入出
力動作指定情報として使われる。実行する命令の命令コ
ードは、第２図で示した形で、順次１バイトずつ送られ
てくる。そのため、この間接レジスタがなければ、演算
処理を行なうサブルーチン内では、アドレス演算モード
の命令コードで指定したレジスタの指定情報はなくなっ
てしまう。
力動作指定情報として使われる。実行する命令の命令コ
ードは、第２図で示した形で、順次１バイトずつ送られ
てくる。そのため、この間接レジスタがなければ、演算
処理を行なうサブルーチン内では、アドレス演算モード
の命令コードで指定したレジスタの指定情報はなくなっ
てしまう。
これを避けるため間接レジスタを用いて、この情報を保
存しておく。マイクロプログラムからは、Ａ Ｌ Ｕの
場合と同様に、直接、レジスタを指定することも、また
間接レジスタ１．３．１４の情報に従って指定すること
も可能である。レジスタ入出力の制御信号を生成するレ
ジスタ制御回路３の内部構成を第１２図に示す。間接レ
ジスタ１３゜１４からの出力信号３０３，３０４は３ｂ
デコーダ３００，３０１でデコードされ、間接指定すべ
きレジスタを指示する。この指示情報と、マイクロプロ
グラムの情報３０２とをレジスタ指定論理３０２で処理
して、レジスタ４０の入出力動作を制御する信号の生成
を行なう。
存しておく。マイクロプログラムからは、Ａ Ｌ Ｕの
場合と同様に、直接、レジスタを指定することも、また
間接レジスタ１．３．１４の情報に従って指定すること
も可能である。レジスタ入出力の制御信号を生成するレ
ジスタ制御回路３の内部構成を第１２図に示す。間接レ
ジスタ１３゜１４からの出力信号３０３，３０４は３ｂ
デコーダ３００，３０１でデコードされ、間接指定すべ
きレジスタを指示する。この指示情報と、マイクロプロ
グラムの情報３０２とをレジスタ指定論理３０２で処理
して、レジスタ４０の入出力動作を制御する信号の生成
を行なう。
本実施例のマイクロプロセッサは、命令コードをバイト
単位で処理するため、命令の取込みはバイト単位で行な
ってもよい。しかし、ＬＳｉ内部の動作サイクルは、メ
モリのアクセスサイクルに比較して高速化されている。
単位で処理するため、命令の取込みはバイト単位で行な
ってもよい。しかし、ＬＳｉ内部の動作サイクルは、メ
モリのアクセスサイクルに比較して高速化されている。
また、ＬＳｉ外部との通信はＬＳｉパッケージのピン数
制約により、バス幅の広いパラレル通信は困随な状況で
あるが、ＬＳｉ内部はプロセスの微細化により、バス幅
を広げることが比較的容易である。そのため、ＬＳｉ内
部でのメモリとマイクロプロセッサの通信は第１図に示
すように１．６ ｂ幅のデータバスを使い高速化が可能
である。この時、１６ｂｔ１１．位で読まれた命令コー
ドのうち、最初に使用される命令コードは上位側の８ｂ
である。ＬＳ＋外部との通信を８ｂ幅で行なう場合、こ
の８ｂは、前述の命令コードの使用順序を考えると、上
位側データバス１７の方が、制御のし易さの点で有利で
ある。
制約により、バス幅の広いパラレル通信は困随な状況で
あるが、ＬＳｉ内部はプロセスの微細化により、バス幅
を広げることが比較的容易である。そのため、ＬＳｉ内
部でのメモリとマイクロプロセッサの通信は第１図に示
すように１．６ ｂ幅のデータバスを使い高速化が可能
である。この時、１６ｂｔ１１．位で読まれた命令コー
ドのうち、最初に使用される命令コードは上位側の８ｂ
である。ＬＳ＋外部との通信を８ｂ幅で行なう場合、こ
の８ｂは、前述の命令コードの使用順序を考えると、上
位側データバス１７の方が、制御のし易さの点で有利で
ある。
外部からオペランド（データ）を取込む場合のビット位
置の整合は、演算回路の入出力部４０２で行なえばよい
。
置の整合は、演算回路の入出力部４０２で行なえばよい
。
本発明によれば、オペランドのアドレス演算とオペラン
ド演算とを直交させたマイクロプロセッサの命令体系を
、バイト単位で構築できるためコード効率がよい。さら
に、命令コードのフィールド毎に命令デコーダを作る必
要がないので回路規模を小さくすることができる。また
、命令コードの一部を保持することでマイクロプログラ
ム容量を削減することもできるので、さらに回路規模が
小さくなるという効果がある。
ド演算とを直交させたマイクロプロセッサの命令体系を
、バイト単位で構築できるためコード効率がよい。さら
に、命令コードのフィールド毎に命令デコーダを作る必
要がないので回路規模を小さくすることができる。また
、命令コードの一部を保持することでマイクロプログラ
ム容量を削減することもできるので、さらに回路規模が
小さくなるという効果がある。
第１図は本発明の一実施例のブロック図、第２図は命令
コードの構成例、第３図、第４図は命令コードのピッ１
〜構成、第５図は命令コードのマツピング表示法、第６
図、第７図、第８図は命令コードのマツピング例、第９
図は命令デコーダ論理の詳細ブロック図、第１０図は命
令デコーダ部制御用のマイクロプログラムフォーマツ１
へ、第１１図は間接演算指定のマツピング例、第１２図
はレジスタ制御論理の詳細ブロック図である。 ■・・・命令デコーダ、５・・・マイクロプログラム格
納用メモリ、４・・・演算回路、９・・・内蔵メモリ、
］、１．，１２，１３．１４・・・間接制御用レジスタ
。
コードの構成例、第３図、第４図は命令コードのピッ１
〜構成、第５図は命令コードのマツピング表示法、第６
図、第７図、第８図は命令コードのマツピング例、第９
図は命令デコーダ論理の詳細ブロック図、第１０図は命
令デコーダ部制御用のマイクロプログラムフォーマツ１
へ、第１１図は間接演算指定のマツピング例、第１２図
はレジスタ制御論理の詳細ブロック図である。 ■・・・命令デコーダ、５・・・マイクロプログラム格
納用メモリ、４・・・演算回路、９・・・内蔵メモリ、
］、１．，１２，１３．１４・・・間接制御用レジスタ
。
Claims (1)
- 【特許請求の範囲】 １、オペランドのアドレス演算とオペランド演算との直
交化を意図したマイクロプロセッサにおいて、その命令
コードをバイト単位で、オペランドアドレス演算指定と
、オペランド演算指定に分割したことを特徴とするマイ
クロプロセッサ。 ２、特許請求の範囲第１項マイクロプロセッサにおいて
、オペランドアドレス演算指定のコードマップと、オペ
ランド演算指定のコードマップとが同一のコード分割に
なっていることを特徴とするマイクロプロセッサ。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62277410A JP2635057B2 (ja) | 1987-11-04 | 1987-11-04 | マイクロプロセッサ |
| KR1019880014140A KR970004473B1 (ko) | 1987-11-04 | 1988-10-29 | 마이크로 프로세서 |
| US07/265,539 US5117488A (en) | 1987-11-04 | 1988-11-01 | Microprogram controlled microprocessor having a selectively expandable instruction code length including independent description of operand addressing and a type of operation for an operand by single instruction in a common coding scheme |
| EP88118235A EP0315139B1 (en) | 1987-11-04 | 1988-11-02 | Microprocessor |
| DE3856139T DE3856139T2 (de) | 1987-11-04 | 1988-11-02 | Mikroprozessor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62277410A JP2635057B2 (ja) | 1987-11-04 | 1987-11-04 | マイクロプロセッサ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01119828A true JPH01119828A (ja) | 1989-05-11 |
| JP2635057B2 JP2635057B2 (ja) | 1997-07-30 |
Family
ID=17583158
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62277410A Expired - Fee Related JP2635057B2 (ja) | 1987-11-04 | 1987-11-04 | マイクロプロセッサ |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5117488A (ja) |
| EP (1) | EP0315139B1 (ja) |
| JP (1) | JP2635057B2 (ja) |
| KR (1) | KR970004473B1 (ja) |
| DE (1) | DE3856139T2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6209079B1 (en) | 1996-09-13 | 2001-03-27 | Mitsubishi Denki Kabushiki Kaisha | Processor for executing instruction codes of two different lengths and device for inputting the instruction codes |
Families Citing this family (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2835103B2 (ja) * | 1989-11-01 | 1998-12-14 | 富士通株式会社 | 命令指定方法及び命令実行方式 |
| JPH04156613A (ja) * | 1990-10-20 | 1992-05-29 | Fujitsu Ltd | 命令バッファ装置 |
| SG52380A1 (en) * | 1991-09-23 | 1998-09-28 | Intel Corp | A computer system and method for executing interrupt instructions in two operating modes |
| WO1993019416A1 (en) * | 1992-03-25 | 1993-09-30 | Zilog, Inc. | Fast instruction decoding in a pipeline processor |
| US5542058A (en) * | 1992-07-06 | 1996-07-30 | Digital Equipment Corporation | Pipelined computer with operand context queue to simplify context-dependent execution flow |
| JP3339132B2 (ja) * | 1993-09-14 | 2002-10-28 | ソニー株式会社 | 中央処理装置 |
| JP3711422B2 (ja) * | 1995-12-20 | 2005-11-02 | セイコーエプソン株式会社 | 情報処理回路 |
| US5905893A (en) * | 1996-06-10 | 1999-05-18 | Lsi Logic Corporation | Microprocessor adapted for executing both a non-compressed fixed length instruction set and a compressed variable length instruction set |
| JP3781519B2 (ja) * | 1997-08-20 | 2006-05-31 | 富士通株式会社 | プロセッサの命令制御機構 |
| US6182202B1 (en) * | 1997-10-31 | 2001-01-30 | Oracle Corporation | Generating computer instructions having operand offset length fields for defining the length of variable length operand offsets |
| US6012138A (en) * | 1997-12-19 | 2000-01-04 | Lsi Logic Corporation | Dynamically variable length CPU pipeline for efficiently executing two instruction sets |
| US6237078B1 (en) * | 1998-08-21 | 2001-05-22 | Advanced Micro Devices, Inc. | Code segment default operation determination |
| US6708268B1 (en) * | 1999-03-26 | 2004-03-16 | Microchip Technology Incorporated | Microcontroller instruction set |
| KR100308211B1 (ko) | 1999-03-27 | 2001-10-29 | 윤종용 | 압축 명령을 갖는 마이크로 컴퓨터 시스템 |
| US6633969B1 (en) | 2000-08-11 | 2003-10-14 | Lsi Logic Corporation | Instruction translation system and method achieving single-cycle translation of variable-length MIPS16 instructions |
| CN117118570B (zh) * | 2023-09-06 | 2024-04-02 | 上海交通大学 | 有限位数的最大码距遥控指令码生成系统及方法 |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4087857A (en) * | 1976-10-04 | 1978-05-02 | Honeywell Information Systems Inc. | ROM-initializing apparatus |
| JPS6029126B2 (ja) * | 1977-01-14 | 1985-07-09 | 株式会社日立製作所 | デ−タ処理装置 |
| US4162480A (en) * | 1977-01-28 | 1979-07-24 | Cyclotomics, Inc. | Galois field computer |
| GB2077010B (en) * | 1980-06-02 | 1984-10-31 | Hitachi Ltd | Microprogramme control method and apparatus therefor |
| US4432052A (en) * | 1981-04-13 | 1984-02-14 | Texas Instruments Incorporated | Microcomputer device using dispatch addressing of control ROM |
| US4797808A (en) * | 1981-06-22 | 1989-01-10 | Texas Instruments Incorporated | Microcomputer with self-test of macrocode |
| JPS58146941A (ja) * | 1982-02-26 | 1983-09-01 | Hitachi Ltd | マイクロプログラム制御デ−タ処理装置 |
-
1987
- 1987-11-04 JP JP62277410A patent/JP2635057B2/ja not_active Expired - Fee Related
-
1988
- 1988-10-29 KR KR1019880014140A patent/KR970004473B1/ko not_active IP Right Cessation
- 1988-11-01 US US07/265,539 patent/US5117488A/en not_active Expired - Lifetime
- 1988-11-02 EP EP88118235A patent/EP0315139B1/en not_active Expired - Lifetime
- 1988-11-02 DE DE3856139T patent/DE3856139T2/de not_active Expired - Fee Related
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6209079B1 (en) | 1996-09-13 | 2001-03-27 | Mitsubishi Denki Kabushiki Kaisha | Processor for executing instruction codes of two different lengths and device for inputting the instruction codes |
| US6463520B1 (en) | 1996-09-13 | 2002-10-08 | Mitsubishi Denki Kabushiki Kaisha | Processor for executing instruction codes of two different lengths and device for inputting the instruction codes |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0315139A2 (en) | 1989-05-10 |
| KR900006853A (ko) | 1990-05-09 |
| US5117488A (en) | 1992-05-26 |
| KR970004473B1 (ko) | 1997-03-28 |
| JP2635057B2 (ja) | 1997-07-30 |
| EP0315139A3 (en) | 1991-03-20 |
| DE3856139T2 (de) | 1998-11-05 |
| EP0315139B1 (en) | 1998-03-04 |
| DE3856139D1 (de) | 1998-04-09 |
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