JPS58146941A - マイクロプログラム制御デ−タ処理装置 - Google Patents

マイクロプログラム制御デ−タ処理装置

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JPS58146941A
JPS58146941A JP57028808A JP2880882A JPS58146941A JP S58146941 A JPS58146941 A JP S58146941A JP 57028808 A JP57028808 A JP 57028808A JP 2880882 A JP2880882 A JP 2880882A JP S58146941 A JPS58146941 A JP S58146941A
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は、マイクープ冑グラム制御データ処理装置に係
り、特にオペランドのアドレッシングモード１に指定す
るオペランド指定子がオペレーションを指定するコード
部分から独立して与えられる可変長命令を扱うマイクー
プ闘グラム制御データ処履装置に関するものである。
本発明で扱う可変長命令では、オペランドの７ドレツＶ
ングモードがオペレーションを指定するオペコードから
独立して与えられる。このため、デエステイネイシ曹ン
となるオペランドがメモリ上かレジスタ上となるかの情
報はオペブードで与えられず、デエステイネイク璽ンと
なるオペランドのオペランド指定子で与えられる。一般
に、命令実行の九め（Ｑ−ｅイクー命令先頭アドレスは
オペコードをもとに生成されるが、このような命令アー
キテクチャでは、デイステイネイシ菖ンとなるオペラン
ドＯ所在が認識され１ｋｖｈため、マイク冒プ冒グフム
Ｏ適中でメ峰すとレジスタＯ識別を行うマイクー命令を
挿入する必要が６！、ｊｌｌ−は、本発明で扱う可変長
命令の命令形式〇−例を示すもＯである。１１１１図に
は、３領のオペランド指定子（０８，，０８雪）ｔｌｌ
つ２オペランド命令を示してお炒、命令■はオペ；−ド
部（０１’）と、命令にて定められている１ｌｉｌ、ま
光は複数個のオペツンドＨ７Ｉ定子０８　ｔ　−０８！
を持つことがで龜る。
このような可変長命令体系は例えば、 ｒＢ１７０Ｑ　　Ｃ０ＢＯＬ／＆ｉ’Ｇ−８−Ｌａｎｌ
ｕｌｌｌ＠。
１０Ｓ８１１ｊｔｌｌ−Ｏｌｌ、　ＣＯＰ７ｒ１ｇｋｌ
ｔ　１９７１゜Ｂｕｒｒｏｕｇｋｓ　Ｃｏ、Ｊ中ｒｖＡ
ｘｉｌＡｒｇｈｉｔ＊ｃｔｉｉｒ・Ｈａｎｄｂｏｏｋ、
Ｃｏｐｙｒｉｇｈｔ　１９７９．　ｂＹ　Ｄｉｇムｔａ
１ｇｑｍｔｐｍｅｍｔ　ＣｏｒｐｏｒａｔｔｏｎＪ　Ｋ
示され、周知である。
ｓａｇＡは、パイプフィン制御を図る従来方式Ｏデータ
感層装置における実行ユ二ッ）（Ｍユニット）のＭＯＶ
Ｅ命令のマイターグ田グツムフｗ　−ｆ示すｔのである
。ＭＯＶｇ命令は、ｊｌｌ図に示す命令＠形式と同じ２
オペランド命令でるる、第２図において、ｌＫ１ステッ
プ２００において、第１オペ２／ド（８ＲＣＯＰ）ｔワ
ークレジスタ（ＷＫαすに退避し、１ｓ２ステツプ２０
５にて、第２オペランドの所在がレジスタかメモリかを
判定し、次のステップにてそれぞれ必要となる沓き込み
処理を行う。
１７ＩｉＺ図に示す様に、従来方式では、！イク薗プロ
グクム中にデエステイネイションとなるオペランドの所
在を判定するステップが必要となり、このため、実行時
間の低下ｔｇｓＶｈていた。
本発明の目的は、可変長命令を高速に実行するマイクロ
プログラム制御データ処理装置ｔｇ＆供するに６る。
本発明の響徴は、オペ２７ド指定子で指定されるデエス
テイネイシ曹ンとなるオペランドがレジスタ上にあるか
一七す上にるるかを指示する手段を有し、マイク謬プロ
グ２ムがめるパターンｏとき、上記指示手段によって指
示され九オペランドの位置への書込みを指示するように
し、デエステイネイションとなるオペランドの所在に無
関係に１つＱｖイクー命令にて、オペランド指定子で指
定名詐る位置への書込みｔ可能にしていることである。
以下、本発明の一実施例を詳細に説明する。
第３図は、不発＠七適用したマイク−プログラム制御デ
ータ処理装置の一実施例の全体構成を示すプ賞ツク図で
ある。Ｃのデータ処理装置は、主記憶（略称ＭＭ）３０
Ｇ、主記憶制御装置（略称ＭＣＵ）３０５、高速バッフ
ァメモリ（略称ＢＭ、、ＢＭＩ）３１０，３１５、命令
準備ｚ＝ツ）（略称ｌυ）３２０、命令実行ユニット（
略称ＢＵ）８２５から構成される。ｌＵ３２０は、命令
バッファ及びデコードｉｌ（略称ＩＢ＆ＤＥＣ）３３０
アドレス計算部（略称五人ＬＵ）３ａｓ、及びオペラン
ドメモリアクセスｖｓ（略称ＯＰＪ）ＭＡ　）　ａ　４
０から構成される。
纂８図において、ＭＭ３０Ｇは可変長命令、及びこの命
令が扱うオペランドを記憶するもので、ＭＣＵ３０５Ｏ
制御を受はテＢ　Ｍｔ　３１０　ｓ　Ｂ　Ｍｔ３１５と
の閣でシステムバス１２人を介してｆ−タの授受を行う
。ＩＢ＆ＤＥＣ３３０はＢ　Ｍｔ　３１０に信号線１５
Ａによりアドレスを送出し、信号線１５Ｃによりアクセ
ス起動信号を送出し、信号線１５８に介して読み出した
命令を命令バッファに取り込み、オペコードをデコード
してマイクロ命令の先頭アドレスを生成して信号線１７
人を介してｌＵ３２５に転送し、オペ２７ド指定子を１
つずつ順次デコードして、アドレス計算の情報を信号！
１１７Ｅｔ−介してんＬＬＵｔ３５に転送し、オペラン
ド準備の次めの制御信号を信号！１７Ｂで、デエステイ
ネイションとなるジェネラルレジスタのアドレスを信号
線１７Ｃで、それぞれ転送する。
ＡＡＬＵ３３５は、アドレス計算を行い、求めたオペラ
ンドのアドレス音信号ｍ１ｍＡ！介して、ま九アドレス
の準備が完了し九通知を信号線１８Ｂｔ介してＯＰＤＭ
Ａ３４０に転送する。ＯＰＤＭＡ３４０は、信号線１７
Ｂにより制御信号を受は取り、信号線１８人によりアド
レスを受は取９、メモリアクセスを行う。ｌＵ３２５は
信号！１１７Ａによりマイクープログラムの先鎮アドレ
スを受け１１．Ｄ、命令の実行を行う。
本発明はマイクロ命令の実行とメモリアクセスの制御方
式に係わり、これは第３図のＯＰＤＭＡ８４０とＥＵ３
２ＳとＯｓ分に％黴がある。そこで、籐４図、ａｇｓ＃
Ａ、及び１ｓ＠図により更にこれらの部分を詳細に説明
する。
１１４＃Ａは、ｏＰＤＭＡ１４０　ｏｌｊｉＥｔｙｒｃ
、すフ＊−）１図でめる。ＯＦＤＭＡ３４Ｇは、メモリ
アドレスレジスタ（略称ＭＡＲ）４３Ｇ、アドレス準備
完了７ツグ（略称ＡＲＤＹＦ）４２５、オペランド指定
子に含まれるレジスタのアドレスを保持するレジスタ（
略称ＧＲＡ＆）　４２　Ｇ　、ライトデータを保持する
メ毫リライトレジスタ（略称ＭＷＲ）４１５、制御部（
略称Ｃ０ＮＴ）４１Ｇ、オペランドがメモリかレジスタ
であるかを通知するレジスタ（略称ＭＯＤ＆）４４Ｂ、
ソースとなるオペランドを保持するバッファレジスタ（
略称０ＢＢ３４４Ｇ。
０ＢＢ４４Ｇにオペランドが準備されたことを通知する
ためのフラグ（略称０ＲＤＹＦ　）　４３　Ｂ　、　　
ドライバ４４５，４５０に主な要素として構成される。
もちろん、この他にも説明しなかったいくつかの要素が
６るが、本発明の理解には必Ｉ！ないので説明を省略し
た。
次に０ＰＤｌｊＡ３４Ｇの動作をオペランドがソースの
場合とデエステイネイシーンとの場合について説明する
。
（１）オペランドがソースの場合 ＭＡＲ４８０に設定されたアドレスを信号線１６Ａｔ介
してＢＭ、３１！＄に転送し、Ｃ０ＮＴ４１０はメモリ
リードの起動信号を信号線１６Ｃを介して８ＭｌＢ１５
に過卸し、ＢＭ、３１５から読み出され九データはデー
タバス１６ｆ３に介して０ＢＲ４４０に路内される。オ
ペランドの準備を完了するとＣ０ＮＴ４１Ｇは信号線２
１Ａを介して０ＲＤＹＦ　ｔ−セットし、オペランドの
準備完了を傷１１１１１．１ 号＊１９Ｅｋ介してＥＵ３２１ｋＪＩＣ通知する。メモ
リリードアクセス中は信号Ｍ２１Ｂ、２１Ｃによりドラ
イバ４４５，４５Ｏｔともにオフ状態としてデータバス
１６Ｂ上でのデータのぶつかりを防ぐ。オペランドがイ
ン−ディエツトモードやレジスタモードで与えられる場
合にはメモリアクセスが不要である。
この場合には、オペランドそのものがＭＡＲ４３０にセ
ラＦされるため、信号１１４２１ＢＫよりドライバ４５
（ｌオンさせることにより　ＭＡＲ４８Ｇのオペランド
ｔＯＢＢ４４Ｇに格納する。このようにすることによっ
てソースオペランドのｆｆｉ＆によらずＥＵ３２５は、
０ＢＢ４４Ｇからオペランドを受は取ることが可能とな
る。
（２）オペランドがデエステイネイシ璽ンの場合。
オペランドがメモリの場合、オペランドのアドレスがＭ
ＡＲ４３０に格納され、ＩＢＤＴＰ４２１ｋがセットさ
れて、アドレスの準備完了ｔ−傷信号１９ＤによりＥＵ
３２Ｂに通知する。この時ＭＯＪ）Ｒ４４５はＩ　ＯＩ
Ｉにセットされ、オペランドがメモリであることｔ信号
＃１９Ｃｔ−介してＥＵ３２ｓに通知する。ＥＵ３２＄
は、信号線１９Ｄ、１９Ｃを受けてライトデータを信号
線１９ムを介してＭＷＲ４１５に格納し、メモリライト
動作の開始を信号線１ＧＢｋ介してＣ０ＮＴ４１Ｇに通
知する。
Ｃ０ＮＴ４１０は信号線１９Ｂの通知を受けて、信号線
１６Ｃ１−介して８ＭｌＢ１５にメモリライトの起動信
号を発行し、信号線２１Ｃｔ−介してドライバ４４５ｔ
オン状態にし、ＭＷＲ４１５のライトデータをデータバ
スｉｓｇｔ−介してＢＭ、３１５に転送する。このよう
な手順に従い、メモリライトの動作を行う。
オペランドがレジスタの場合、レジスタのアドレスがＧ
ＲＡＲ４２０に格納されて、ＭＯＤＲ４４５は＠１ｕｌ
ｌにセットされ、オペランドがレジスタであることが信
号線１９Ｃｔ介してＥＵ３２５に通知される。この時、
ＥＵ３１５はＧ）ＬＡＲ４２０の出力１９０ｔアドレス
としてライトデータ音ジェネラルレジスタの該当曽地に
書き込む動作を行う。
この時は、信号線１９Ｂのメ篭りライト開始の信号は出
力されなｉため、メモリライトのアクセスは行われない
。
淘、オペランド指定子で与えられるオペランド６形式と
して、ノースとデエスティネイシ冒ンｔ兼ねたモディフ
ァイ形式のものがるるか、これは先にソースオペランド
とデエステイネイ７１ンオベランド０２つのオペランド
に予め分解されて、ＯＰＤＭＡ３４０に転送されるため
、新たな動作モードとする必ｌＩはな−。
ｊＩ５図はＥＵ３２５ｔ２）詳細を示すプ關ツク図であ
る。ＥＵ３２５は、マイクロブ四グラム制御部（略称Ｍ
ＰＣ）５１Ｇ、ジェネラルレジスタファイル（略称ＧＲ
）５１５．ワークレジスタファイル（略称ＷＫ）５２Ｇ
、セレクタ（略称８ＥＬ）１２８．５３０１及び演算器
（略称ＥＡＩ、Ｕ　）　５８５から構成される。この他
にも種々の構成要素があることはもちろんである。
１Ｕ３２Ｂの中では骨にマイクロプログラム制御ＩＩ（
ＭＰＣ）５１Ｇが本発明に係わるため、第１１１ＷＪＫ
よりＭＰＣ５１０の構成を詳しく説明する。
ＭＰＣ５１０は、マイクロプログラムを格納するメモリ
（Ｂ　Ａ　Ｍ　：　Ｂａｎａｏｍ　Ａｃｃｅｓ　ｓ　Ｍ
ｓｍｏｒｙ　）６１５、マイクロ命令レジスタ（略称Ｍ
ＩＲ）６２０１マイクｐプログラムアドレス制御部（略
称ＭＰＡＣ）　６１０．デコーダ（略称Ｄ　Ｅ　Ｃ）６
２５、ＡＮＤゲート（略称ム）６３０，６３５．６４０
゜６５０．６６０．及びＯＲゲート（略称０Ｒ）６４５
．６５５から構成される。もちろん、この他に多くの構
成要素を含むが本発明の通解には必要ないので省略した
。
ＭＰＡＣ６１０は次に実行するマイクロ命令のアドレス
を出力するもので、信号［４０人によりアドレスｔ″８
λＭ６１５に送出してアクセスし、読み出したマイクロ
命令は信号線４１Ａｔ−介してＭＩＲ４２０にセットさ
れる。ＭＩＲ６２Ｇにセットされたマイクロ命令により
各即動作が制御さｎる０次に実行式れるマイクロ命令の
アドレスはＭＩ　１６２０の出力４２ＡによりＭＰＡＣ
６１０に送られる。ＭＩＲ，６２０の出力３１ＢはＷＫ
５２Ｇのアドレスを指示する。ＭＩＲ６？Ｏの出力４２
Ｂは、レジスタへの書き込み、メモリアクセスの制御、
オペランドの−は取りの制御を行う信号−であり、これ
は、ＤＥＣ６２５によってデコードされる。ＤＥＣ！６
２５の出力４３Ａはデエステイネイシ曹ンオペランドへ
の書き込みの時に”１″となる信号線で、出力４３Ｂは
、ソースオペランドをｇＵ３２５へ取り込むマイク−命
令の時１１”となる信号線で、出力３１ＣはＷＫへめ曹
龜込み許可を与える信号線である。
出力４３人が１１”の時、すなわち、デエステイネイシ
１ンオベランドへの書き込み時、ＭＯＤＢ４４５（２）
出力１９Ｃが”ｌ”ｆ６ｔＬば、Ｇａ４１５へＯ書會込
み許可信号でめるゲート６３ｓの出力３１ムが１１”と
なり、演算結果の出力は、Ｇａ４　Ｉ　５へ’１ｌｌｌ
込−＊ｔＬｈ、　ＭＯＤＲＯ出力１　Ｉ　Ｃカ＠Ｏ″で
、かつ人ＲＤＹＦ４２５の出力１９Ｄが１１”の時、メ
モリライトアタセスの開始を示す制御信号１９Ｂが出力
される。
出力４３Ｂが′″１″の時、すなわち、ソースオペラン
ドを受は取るマイクロ命令の実行時、オペランドの準備
完了を示す信号線１９Ｋが＠Ｏ”の時、信号線４６Ａ、
４７人、４８人はともＫ”Ｏ”と９る。’ｌＩ号１１ｉ
１４８ＡＵ、ＥＵ３２５０Ｗ／ａ／命令の実行を制御す
るクーツク信号の許可条件を与えるもので、これが＠　
Ｑ　ＩＩの時、そのマシンティクルでのマイクロ命令の
実行はサプレスされる。
出力４３ムが１１”で、信号！１１９０が”ｏ”で、か
つ信−１’ｔ！１１９Ｄが＠Ｏ＃の時、すなわちメモリ
がデエステイネイシ冒ンとなるオペランドでデエステイ
ネイシ璽ンへの薔龜込みｔマイクロ命令が実行しようと
したが、まだアドレスが準備さｎていない状態の時で、
この時もやはりゲート６５０の出力４８ムが１０″とな
り、マイクロ命令の実行はサグレスされる。
第７図は、纂３図、第４図、第５図、及び第６図で説明
したデータ処１１ｍ直の命令実行ユニット（ＥＵ）３２
５（ＤＭＯＶＢ命令Ｏｆ（／Ｅ！プログ２ムを示すもの
でめ゛る。籐１ステップ７００では、ソースオペランド
でるるＪｇｌオペランドｔ−Ｉυ３２Ｇから受は取って
ＷＫ（１）に格納し、＄２ステップ７１０では、ＷＫ（
１）の内容′に第２オペランドの所在する位置への書き
込みｔ指示する。
１ｉ４１ステツプ７００で、＠Ｓ几ＣＯＰ”が指定され
るとＤＥＣ＠２５の出力４３Ｂが′″ｌ”となり、０Ｒ
ＤＹＦ　４３５の出力１９Ｂが′″１”の条件、すなわ
ちソースオペランドの準備が完了したという条件、てマ
イクロ命令の興行が行われる。ｇｇステップ７１Ｇでデ
エステイネイシｌンに＠ＧＨｏｒＭＷＲ″が指定される
と、ＤＥＣ６２５の出力４３１Ａが＠ＩＩＩとなり、Ｍ
ＯＤｋ＜、４４５の状態に応じてデエステイネイシ画ン
オペランドへの書き込みが行われる。
本発明によれば、デエステイネイシｉｉ／となるオペラ
ンドの所在をマイクロプログラムで判定する必要がなく
なり、マイクロプログラムステップ歓を短縮することが
でき、命令実行時間の短縮とマイクログログ２ム容量の
削減を可能とすることができる。
【図面の簡単な説明】
第１図は、本発明が扱う可変長命令７オーマツトの一例
を示す図、ＪＩＫ２図は、従来方式のマイクロブ四グラ
ムフローを示す図、第３図は、本発明を適用するデータ
処理装置全体を示すブロック図、ｌＩ４図、第５図は第
３図の内の本発明に係わる部分の詳細ブロック図、纂６
図は、第５図の内の本発明に係わる部分の詳細ブロック
図、第７図は、本発明を使用した場合のマイクロプログ
ラム７Ｗ−を示す図である。 ４２５．４３１１％・・・フラグ％　４１５，４４５．
４２０゜４３０．４４０，６２０−・レジスタ、６２５
−デコーダ、６３０，６３５，６４０，６４５，６５０
゜第　　／　　目 第　　２　図 ＭＯＶＥ命令 第　　３　　口 第　４　図 、３４０ 第６図 Ｓ／θ

Claims (1)

  1. 【特許請求の範囲】 Ｌ　オペランドのアドレッシング噌−ドｔｅｘｔルオヘ
    ランド指定子がオペレージ冒ンｔ！Ｉｊｌｔ、！＋オペ
    レージ璽ン＝−ド部分から独立してｖｈ為可変長命令を
    実行するマイクープ躍グラム制御データ＃＆ｉｇｎ置に
    おいて、オペ２ンドの準備状＠Ｖｔ細示する１１１１の
    手段と、第１０手段からの細示を受け、マイク璽プーグ
    ツムの実行を制御する＄１４２）手段と、オペランド指
    定子で指定されるデエスティネイシ璽ンとなるオペラン
    ドがレジスタ上に参るかメモリ上ＫＴｏるかを指示する
    Ｈｓの手段と、マイクーグ胃グが番るパターンのとき、
    該第８０十段によって指示されたオペランドの位置へ０
    書込みｔ指示する＄１４０手ＲＹＥ備ええことｔ４Ｉ黴
    とするマイクロプログツム制御データ処ｍ装置。 Ｌ　脣許讃求ｏｓｉｍ第１項記載０落、ｉ　（）手段は
    、ソースオペランドの準備完了ｔ−指示するフラグと、
    デエステイネイＶ曹ンのメ篭リアドレスの準備完了を指
    示するフラグからなるマイクロプログラム制伺データ処
    理装置。
JP57028808A 1982-02-26 1982-02-26 マイクロプログラム制御デ−タ処理装置 Granted JPS58146941A (ja)

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JP57028808A JPS58146941A (ja) 1982-02-26 1982-02-26 マイクロプログラム制御デ−タ処理装置
DE8383101877T DE3380602D1 (de) 1982-02-26 1983-02-25 Microprogram controlled data processing apparatus
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DE (1) DE3380602D1 (ja)

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