JPS60157635A - マイクロプログラム制御装置 - Google Patents
マイクロプログラム制御装置Info
- Publication number
- JPS60157635A JPS60157635A JP1396184A JP1396184A JPS60157635A JP S60157635 A JPS60157635 A JP S60157635A JP 1396184 A JP1396184 A JP 1396184A JP 1396184 A JP1396184 A JP 1396184A JP S60157635 A JPS60157635 A JP S60157635A
- Authority
- JP
- Japan
- Prior art keywords
- microprogram
- address
- branch
- output
- microinstruction
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Advance Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〈産業上の利用分野〉
本発明は、マイクロプログラム制御装置に関し、特に２
レベルパイプライン制御力式におけるアドレス分岐処理
の高速化を図るものである。
レベルパイプライン制御力式におけるアドレス分岐処理
の高速化を図るものである。
〈従来技術〉
・マイクロプログラムの２レベルパイプライン制御装置
は、マイクロ命令の実行サイクル中に、次サイクルに実
行すべきマイクロ命令の読み出しと、更にその次のサイ
クルに実行ずべきマイクロ命令のアドレス生成とが並列
して行なわれ、処理の高速化を図るものである。
は、マイクロ命令の実行サイクル中に、次サイクルに実
行すべきマイクロ命令の読み出しと、更にその次のサイ
クルに実行ずべきマイクロ命令のアドレス生成とが並列
して行なわれ、処理の高速化を図るものである。
その従来例として、第１図に示す構成のものが知られて
いる。
いる。
第１図において、１はマイクロプログラムの条件付き分
岐を行なう際の条件を選択するマルチプレクサ１１とマ
イクロプログラムのアドレスを生成するシーケンサ１２
よりなる制御部、２はシーケンナ１２からのアドレス出
力を保持する第１のパイプラインレジスタ、３はマイク
ロプログラムを格納するマイクロプログラムメモリ、４
（五マイクロブ０グラムメモリ３からのマイクロ命令出
力を保持する第２のパイプラインレジスタ、５はマイク
ロ命令に基いて演算を行なう演算部、６は演算部５の各
種スティタスが保持されるスティタスレジスタである。
岐を行なう際の条件を選択するマルチプレクサ１１とマ
イクロプログラムのアドレスを生成するシーケンサ１２
よりなる制御部、２はシーケンナ１２からのアドレス出
力を保持する第１のパイプラインレジスタ、３はマイク
ロプログラムを格納するマイクロプログラムメモリ、４
（五マイクロブ０グラムメモリ３からのマイクロ命令出
力を保持する第２のパイプラインレジスタ、５はマイク
ロ命令に基いて演算を行なう演算部、６は演算部５の各
種スティタスが保持されるスティタスレジスタである。
また、コントロールク［ｌツクＣＰは、シーケンサ１２
、第１のパイプラインレジスタ２、第２のパイプライン
レジスタ４、演算部５、スティタスレジスタ６にマイク
ロサイクル毎に与えられる。更に第２のパイプラインレ
ジスタ４より出力されたマイクロ命令は、その命令フィ
一ルドに応じて、セレク１−フィールドＳ［：はマルチ
プレク”ｊ−１１のＳｔ）！ｉｔ子へ、分岐アドレスフ
ィールド８ＡＦはシーケンサ１２のＤ端子へ、演算フィ
ールドＣＦは演算部５へ、また外部Ｚへも与えられる。
、第１のパイプラインレジスタ２、第２のパイプライン
レジスタ４、演算部５、スティタスレジスタ６にマイク
ロサイクル毎に与えられる。更に第２のパイプラインレ
ジスタ４より出力されたマイクロ命令は、その命令フィ
一ルドに応じて、セレク１−フィールドＳ［：はマルチ
プレク”ｊ−１１のＳｔ）！ｉｔ子へ、分岐アドレスフ
ィールド８ＡＦはシーケンサ１２のＤ端子へ、演算フィ
ールドＣＦは演算部５へ、また外部Ｚへも与えられる。
また、演算部５の演算結果はスティタスレジスタ６を介
してマルチプレクサ１１へ与えられる。
してマルチプレクサ１１へ与えられる。
このような構成の２レベルパイプライン制０１１１置の
動作を第２図のチャートを用いて説明する。
動作を第２図のチャートを用いて説明する。
第２図（ａ）はマイクロプログラムに分岐がない場合、
（ｂ）はマイクロプログラムに条件付き分岐がある場合
のタイムチャートである。
（ｂ）はマイクロプログラムに条件付き分岐がある場合
のタイムチャートである。
第２図において、ＣＰはコントロールクロック、（イ）
はマイクロプログラムアドレス、（ロ）はシーケンサ１
２出力、（ハ）はパイプラインレジスタ２出力、（ニ）
はマイクロプログラムメモリ３出力、（ホ）はパイプラ
インレジスタ４出力、くべ）はスティタスレジスタ６出
力、ＣＣはマルチプレクｇ１１のコンディションコーＦ
ＣＣ，ＢＡは分岐アドレスである。
はマイクロプログラムアドレス、（ロ）はシーケンサ１
２出力、（ハ）はパイプラインレジスタ２出力、（ニ）
はマイクロプログラムメモリ３出力、（ホ）はパイプラ
インレジスタ４出力、くべ）はスティタスレジスタ６出
力、ＣＣはマルチプレクｇ１１のコンディションコーＦ
ＣＣ，ＢＡは分岐アドレスである。
（ａ）マイクロプログラムに分岐がない場合第２図（ａ
）において、（インのマイクロプログラムアドレスＡの
マイクロアドレスＣ１に注目する。
）において、（インのマイクロプログラムアドレスＡの
マイクロアドレスＣ１に注目する。
マイクロサイクルＣ１において、（ハ）第１のパイプラ
インレジスタ２は現在実行中のマイクロサイクルＣ１の
次のマイクロサイクルＣ２のマイクロアドレスＡ＋１を
出力し、（ニ）マイクロプログラムメモリ３からはアド
レスＡ＋１のマイクロ命令Ｊ（Ａ＋１）を読み出し、（
ホ）第２のパイプラインレジスタ４はマイクロ命令Ｉ
（Ａ）を出力し、（へ）スティタスレジスタ５からは演
算部５の演算結果５（Ａ−１）がマルチプレクサ１１へ
送られる。このとき、マイクロ命令Ｉ （Ａ＞の演算フ
ィールドＣＦは演算部５へ、セレクトフィールドＳＦは
マイクロプログラム分岐なしの信号を、マルチプレクサ
１１のＳ端子へ送り、マルチプレクサ１１は入力条件と
して分岐なしを常に選択するため、マルチプレクサ１１
のコンディションコードＣＣの出力が゛［′”となり、
（ロ）シーケンサ１２は、現在実行中のマイクロサイク
ルＣ１の２サイクル先のマイクロサイクルＣ３のマイク
ロアドレスＡ＋２を生成する。
インレジスタ２は現在実行中のマイクロサイクルＣ１の
次のマイクロサイクルＣ２のマイクロアドレスＡ＋１を
出力し、（ニ）マイクロプログラムメモリ３からはアド
レスＡ＋１のマイクロ命令Ｊ（Ａ＋１）を読み出し、（
ホ）第２のパイプラインレジスタ４はマイクロ命令Ｉ
（Ａ）を出力し、（へ）スティタスレジスタ５からは演
算部５の演算結果５（Ａ−１）がマルチプレクサ１１へ
送られる。このとき、マイクロ命令Ｉ （Ａ＞の演算フ
ィールドＣＦは演算部５へ、セレクトフィールドＳＦは
マイクロプログラム分岐なしの信号を、マルチプレクサ
１１のＳ端子へ送り、マルチプレクサ１１は入力条件と
して分岐なしを常に選択するため、マルチプレクサ１１
のコンディションコードＣＣの出力が゛［′”となり、
（ロ）シーケンサ１２は、現在実行中のマイクロサイク
ルＣ１の２サイクル先のマイクロサイクルＣ３のマイク
ロアドレスＡ＋２を生成する。
これら一連の動作がマイクロサイクルＣ１において同時
に行なわれる。
に行なわれる。
このように、プログラムの分岐がない場合には、マイク
ロアドレスＡ＋１を有する次のマイクロサイクルＣ２へ
進み、同様の動作が繰り返し行なわ５− れる。
ロアドレスＡ＋１を有する次のマイクロサイクルＣ２へ
進み、同様の動作が繰り返し行なわ５− れる。
（ｂ）マイクロプログラムに条件付き分岐がある場合
第２図（ｂ）において、マイクロプログラムアドレスＡ
のマイクロサイクルＣ１に注目する。
のマイクロサイクルＣ１に注目する。
この時、マイクロプログラムに分岐がない場合と同様の
動作により、（ホ）第２のパイプラインレジスタ５から
マイクロ命令１ （Ａ）が出力されるが、マイクロ命令
１ （Ａ）はマイクロプログラムの条件付き分岐を指定
するものとすると、マイクロ命令１ （Ａ）にお（ブる
セレクトフィールドＳＦがマルチプレクサ１１へ条件付
き分岐ありの信号を送り、条件選択の結果、分岐が成立
した場合にはマルチプレクサ１１のコンディションコー
ドＣＣの出力がＨ″°となり、（ロ）分岐アドレスフィ
ールドＢＡＦからの分岐信号がシーケンサ１２の０端子
より入力され、ＢＡに示す分岐プログラムのアドレスＢ
がシーケンサ１２で生成され、分岐プログラムのステッ
プが開始する。
動作により、（ホ）第２のパイプラインレジスタ５から
マイクロ命令１ （Ａ）が出力されるが、マイクロ命令
１ （Ａ）はマイクロプログラムの条件付き分岐を指定
するものとすると、マイクロ命令１ （Ａ）にお（ブる
セレクトフィールドＳＦがマルチプレクサ１１へ条件付
き分岐ありの信号を送り、条件選択の結果、分岐が成立
した場合にはマルチプレクサ１１のコンディションコー
ドＣＣの出力がＨ″°となり、（ロ）分岐アドレスフィ
ールドＢＡＦからの分岐信号がシーケンサ１２の０端子
より入力され、ＢＡに示す分岐プログラムのアドレスＢ
がシーケンサ１２で生成され、分岐プログラムのステッ
プが開始する。
以上が、従来の２レベルパイプライン制御ｌｌ装置６−
であるが、この従来の例において、マイクロプログラム
に分岐が行われる場合、次に述べるような問題点があっ
た。
に分岐が行われる場合、次に述べるような問題点があっ
た。
即ち、このような従来の２１ノベルパイプライン制御に
よるマイクロプログラム制御装置において、制御部のシ
ーケンサにより、常に、現在実行中のマイクロサイクル
より２サイクル先のマイクロサイクルにおけるアドレス
を生成しているため、マイクロサイクルＣ１において、
第２のパイプラインレジスタ４から出力され、実行され
るマイクロ命令Ｉ （Ａ）がマイクロプログラムの分岐
を命令し、分岐プログラムのステップＢへ移行する場合
でも、アドレスＡ−１を有するＧＯサイクルにおいて生
成された△＋１アト１ノスの命令Ｉ（Ａ＋１）が実行さ
れてしまい、分岐ステップＢに移行する前に、アドレス
Ａ＋１を有するＣ２サイクルという余分なリーイクルを
通過しな（プればならず、プログラムの進行が１サイク
ル遅れるという問題点があった。
よるマイクロプログラム制御装置において、制御部のシ
ーケンサにより、常に、現在実行中のマイクロサイクル
より２サイクル先のマイクロサイクルにおけるアドレス
を生成しているため、マイクロサイクルＣ１において、
第２のパイプラインレジスタ４から出力され、実行され
るマイクロ命令Ｉ （Ａ）がマイクロプログラムの分岐
を命令し、分岐プログラムのステップＢへ移行する場合
でも、アドレスＡ−１を有するＧＯサイクルにおいて生
成された△＋１アト１ノスの命令Ｉ（Ａ＋１）が実行さ
れてしまい、分岐ステップＢに移行する前に、アドレス
Ａ＋１を有するＣ２サイクルという余分なリーイクルを
通過しな（プればならず、プログラムの進行が１サイク
ル遅れるという問題点があった。
〈発明の目的〉
本発明は、上記した問題点を解決し、２レベルパイプラ
イン方式のマイクロプログラム制御装置において、余分
なサイクルを除去し、マイクロプログラム進行の高速化
をはかることを目的とする。
イン方式のマイクロプログラム制御装置において、余分
なサイクルを除去し、マイクロプログラム進行の高速化
をはかることを目的とする。
〈発明の構成〉
本発明は、次のように構成される。
本発明は、マイクロプログラムのアドレスを生成する制
（社）部、制御部によりマイクロプログラムの非分岐時
にイネーブル、分岐時にディスエーブルとされアドレス
を出力する第１のパイプラインレジスタ、制御部により
マイクロプログラムの非分岐時にディスエーブル、分岐
時にイネーブルとされ分岐アドレスを出力するバッファ
、第１のパイプラインレジスタとバッファのどちらかの
アドレス出力に従ってマイクロ命令を出力するマイクロ
プログラムメモリ、マイクロプログラムメモリからのマ
イクロ命令を保持する第２のパイプラインレジスタ、第
２のパイプラインレジスタより出力されたマイクロ命令
により演算を行なう演算部、演算部の演算結果であるス
ティタスを保持するスティタスレジスタ、マイクロプロ
グラム分岐時の分岐アドレスに１を加えたアドレスを制
御部に与えるインクリメンタを備えるマイクロプログラ
ム制御装置である。
（社）部、制御部によりマイクロプログラムの非分岐時
にイネーブル、分岐時にディスエーブルとされアドレス
を出力する第１のパイプラインレジスタ、制御部により
マイクロプログラムの非分岐時にディスエーブル、分岐
時にイネーブルとされ分岐アドレスを出力するバッファ
、第１のパイプラインレジスタとバッファのどちらかの
アドレス出力に従ってマイクロ命令を出力するマイクロ
プログラムメモリ、マイクロプログラムメモリからのマ
イクロ命令を保持する第２のパイプラインレジスタ、第
２のパイプラインレジスタより出力されたマイクロ命令
により演算を行なう演算部、演算部の演算結果であるス
ティタスを保持するスティタスレジスタ、マイクロプロ
グラム分岐時の分岐アドレスに１を加えたアドレスを制
御部に与えるインクリメンタを備えるマイクロプログラ
ム制御装置である。
く゛動作〉
本発明は、このような構成において、マイクロプログラ
ムが分岐を行う場合、そのマイクロサイクルでは、第２
のパイプラインレジスタに保持されたマイクロ命令を実
行すると同時に、マイクロプログラムメモリへのアドレ
スを第１のパイプラインレジスタの出力から、分岐アド
レスを与えるバッファの出力に切り換え、分岐アドレス
に対応するマイクロ命令を読み出し、一方、インクリメ
ンタで１を加えた分岐アドレス信号を制御部に与えるも
のである。
ムが分岐を行う場合、そのマイクロサイクルでは、第２
のパイプラインレジスタに保持されたマイクロ命令を実
行すると同時に、マイクロプログラムメモリへのアドレ
スを第１のパイプラインレジスタの出力から、分岐アド
レスを与えるバッファの出力に切り換え、分岐アドレス
に対応するマイクロ命令を読み出し、一方、インクリメ
ンタで１を加えた分岐アドレス信号を制御部に与えるも
のである。
〈実施例〉
本発明を実施したマイクロプログラム制御装置の例を第
３図に示す。
３図に示す。
従来例を示した第１図と同じ符号のものは、同じ機能を
持つので説明は省略する。
持つので説明は省略する。
−９＝
本発明は、マイクロプログラムメモリ３の前段にバッフ
ァ７を設け、糾御部１の前段にインクリメンタ８を設け
、それぞれにマイクロプログラムの分岐時の分岐アドレ
スフィールドＢＡＦが供給されることを特徴としている
。
ァ７を設け、糾御部１の前段にインクリメンタ８を設け
、それぞれにマイクロプログラムの分岐時の分岐アドレ
スフィールドＢＡＦが供給されることを特徴としている
。
このバッフ１７は、第２のパイプラインレジスタ４より
出力された命令が分岐を行なうものである時、その分岐
アドレスを第１のパイプラインレジスタに切り換わって
、マイクロプログラムメモリ３の入力に与えるためのも
のであるが、第１のパイプラインレジスタ２又はバッフ
ァ７のいずれかの選択は、マルチプレクサ１１の出力に
よって決められる。即ち、マイクロ命令のセレク１〜フ
ィールドＳＦがプログラム条件付き分岐を指定し、マル
チプレクサ１１のコンディションコードＣＣ出力が、“
薯−１°′の時はバッファ７ 、ＩＩ Ｌ ＩＩの時は
第１のパイプラインレジスタ２の出力がイネーブル状態
となる。
出力された命令が分岐を行なうものである時、その分岐
アドレスを第１のパイプラインレジスタに切り換わって
、マイクロプログラムメモリ３の入力に与えるためのも
のであるが、第１のパイプラインレジスタ２又はバッフ
ァ７のいずれかの選択は、マルチプレクサ１１の出力に
よって決められる。即ち、マイクロ命令のセレク１〜フ
ィールドＳＦがプログラム条件付き分岐を指定し、マル
チプレクサ１１のコンディションコードＣＣ出力が、“
薯−１°′の時はバッファ７ 、ＩＩ Ｌ ＩＩの時は
第１のパイプラインレジスタ２の出力がイネーブル状態
となる。
インクリメンタ８は、以上の動作と同時に、マイクロプ
ログラムの分岐先アドレスに１をプラス１０− （ノたアドレスを制御部１のシーケンサ１２へ与えるた
めのものである。
ログラムの分岐先アドレスに１をプラス１０− （ノたアドレスを制御部１のシーケンサ１２へ与えるた
めのものである。
以−ト、本発明のマイクロブ「Ｊグラムｌｌｉ！制御装
置の動作を第４図を用いて説明する。
置の動作を第４図を用いて説明する。
第４図は、マイクロプログラムに条例付ぎ分岐がある場
合のタイムチャートであるが、マイクロブ１コグラムに
分岐のない場合は、その動作は従来の例と同様であり、
（ト）はバッファ７出力、（ヂ）はインクリメンタ８出
力で゛ある。
合のタイムチャートであるが、マイクロブ１コグラムに
分岐のない場合は、その動作は従来の例と同様であり、
（ト）はバッファ７出力、（ヂ）はインクリメンタ８出
力で゛ある。
第３図及び第４図にお−いて、マイクロプログラムがマ
イクロ命令Ｉ （Ａ）により分岐を行なう場合の動作を
説明する。
イクロ命令Ｉ （Ａ）により分岐を行なう場合の動作を
説明する。
本図において、マイクロサイクルＣ１に注目する。
このどき、（ホ）マイクロ命令Ｉ （Ａ）が第２のパイ
プラインレジスタ４から出力される。マイクロ命令１（
Ａ）はセレクトフィールドＳＦ、分岐アドレスフィール
ドＢＡＦ、演算フィールドＣＦ等の各種フィール１−よ
りなり、演算フィールドＣＦは演算部５に与えられ、そ
の結果であるスティタス５（Ａ）はスティタスレジスタ
６に入力される。更にこの時、くべ）１つ前のサイクル
の演算結果スティタス５（Ａ−１）ＧｃＬマルチプレク
サ１１へ出力され、その際、マイクロ命令１ （Ａ＞の
セレクト信号によりスティタス５（Ａ−１）の１つを選
択し、分岐を行なう場合にはマルチプレクサ１１の］ン
テイションコードＣＣ出力は’ ｌ−１”’となる。こ
のコンディションコードＣＣにより第１のパイプライン
レジスタ２の出力がディスユニープル状態、バッファ７
の出力がイネーブル状態どなる。
プラインレジスタ４から出力される。マイクロ命令１（
Ａ）はセレクトフィールドＳＦ、分岐アドレスフィール
ドＢＡＦ、演算フィールドＣＦ等の各種フィール１−よ
りなり、演算フィールドＣＦは演算部５に与えられ、そ
の結果であるスティタス５（Ａ）はスティタスレジスタ
６に入力される。更にこの時、くべ）１つ前のサイクル
の演算結果スティタス５（Ａ−１）ＧｃＬマルチプレク
サ１１へ出力され、その際、マイクロ命令１ （Ａ＞の
セレクト信号によりスティタス５（Ａ−１）の１つを選
択し、分岐を行なう場合にはマルチプレクサ１１の］ン
テイションコードＣＣ出力は’ ｌ−１”’となる。こ
のコンディションコードＣＣにより第１のパイプライン
レジスタ２の出力がディスユニープル状態、バッファ７
の出力がイネーブル状態どなる。
この時、（ト）バッファ７を通じて、分岐アドレスフィ
ールドＢＡＦより分岐アドレスＢがマイクロプログラム
メモリ３に出力され、（ニ）次のり”イクルに実行すべ
きマイクロプログラムアドレスＢのマイク１コ命令１（
Ｂ）が読み出される。
ールドＢＡＦより分岐アドレスＢがマイクロプログラム
メモリ３に出力され、（ニ）次のり”イクルに実行すべ
きマイクロプログラムアドレスＢのマイク１コ命令１（
Ｂ）が読み出される。
一方、マイクロ命令Ｉ （Ａ＞の分岐アドレスフィール
ドＢＡＦはインクリメンタ８へも与えられ、（チ）イン
クリメンタ８においては分岐アドレスＢに１をプラスし
、アドレスＢ＋１がシーケンサ１２の］）端子へ与えら
れる。この時、シーケンＶ１２へのコンディションコー
ドＣＣは゛トビ°レベルであるので、（ロ）シーケンυ
１２からは〔〕端子のＢ＋１アドレスが出力される。ま
た、分岐後のアドレス生成はシークレザ１２内にあるレ
ジスタにおいて生成される。
ドＢＡＦはインクリメンタ８へも与えられ、（チ）イン
クリメンタ８においては分岐アドレスＢに１をプラスし
、アドレスＢ＋１がシーケンサ１２の］）端子へ与えら
れる。この時、シーケンＶ１２へのコンディションコー
ドＣＣは゛トビ°レベルであるので、（ロ）シーケンυ
１２からは〔〕端子のＢ＋１アドレスが出力される。ま
た、分岐後のアドレス生成はシークレザ１２内にあるレ
ジスタにおいて生成される。
即ち、マイクロ命令Ｉ （Ａ）が条件付き分岐を指定し
た場合でも、以」−の動作により、余分なサイクルＡ＋
１を発生しない。
た場合でも、以」−の動作により、余分なサイクルＡ＋
１を発生しない。
〈発明の効果〉
このように、マイクロプログラムのアドレス分岐を行な
う場合、マイクロプログラムメモリへのアドレスを第１
のパイプラインレジスタより分岐アドレスを与えるバッ
ファに切り換え、また、インクリメンタにより、分岐ア
ドレスに１をプラスした値を制御部のシーケンサへの分
岐アドレスとしているので、分岐アドレスの次に実行す
べぎマイクロプログラムのアドレス準備ができ、余分な
サイクルなしに次の分岐アドレスで実行１べきマイクロ
命令をそのマイクロサイクル内で高速に読１３− み出すことができる。
う場合、マイクロプログラムメモリへのアドレスを第１
のパイプラインレジスタより分岐アドレスを与えるバッ
ファに切り換え、また、インクリメンタにより、分岐ア
ドレスに１をプラスした値を制御部のシーケンサへの分
岐アドレスとしているので、分岐アドレスの次に実行す
べぎマイクロプログラムのアドレス準備ができ、余分な
サイクルなしに次の分岐アドレスで実行１べきマイクロ
命令をそのマイクロサイクル内で高速に読１３− み出すことができる。
第１図は従来の２レベルパイプライン方式によるマイク
ロプログラム制御Ｉ装置、 第２図（ａ）、（ｂ）は従来のマイクロプログラム制御
装置の動作を説明するためのタイムチャート図、 第３図は本発明の実施例によるマイクロプログラム制御
装置、 第４図は本発明の実施例によるマイクロプログラム制御
装置の動作を説明づるためのタイムチャート図である。 １・・・制御部、 ２・・・パイプラインレジスタ、 ３・・・マイクロプログラムメモリ、 ４・・・パイプラインレジスタ、 ５・・・演算部、 ６・・・スティタスレジスタ、 ７・・・バッファ、 ８・・・インクリメンタ、 １４− １１・・・マルチプレクサ、 −１５− １図 特開昭ＧＯ−１５７６３５（６）
ロプログラム制御Ｉ装置、 第２図（ａ）、（ｂ）は従来のマイクロプログラム制御
装置の動作を説明するためのタイムチャート図、 第３図は本発明の実施例によるマイクロプログラム制御
装置、 第４図は本発明の実施例によるマイクロプログラム制御
装置の動作を説明づるためのタイムチャート図である。 １・・・制御部、 ２・・・パイプラインレジスタ、 ３・・・マイクロプログラムメモリ、 ４・・・パイプラインレジスタ、 ５・・・演算部、 ６・・・スティタスレジスタ、 ７・・・バッファ、 ８・・・インクリメンタ、 １４− １１・・・マルチプレクサ、 −１５− １図 特開昭ＧＯ−１５７６３５（６）
Claims (1)
- マイクロプログラムのアドレスを生成する制御部と、こ
の制御部によりマイクロプログラムの非分岐時にイネー
ブル、分岐時にディスエーブルとされ制御部から与えら
れたアドレスを出力する第１のパイプラインレジスタと
、前記制御部によりマイクロプログラムの非分岐時にデ
ィスエーブル、分岐時にイネーブルとされ後述する第２
のパイプラインレジスタから与えられた分岐アドレスを
出力するバッファと、前記第１のパイプラインレジスタ
と前記バッファのどちらかのアドレス出力に従ってマイ
クロ命令を出力するマイクロプログ−シムメモリと、こ
のマイクロプログラムメモリからのマイクロ命令を保持
する第２のパイプラインしノジスタと、マイクロプログ
ラム分岐時の前記分岐アドレスに１を加えたアドレスを
前記制御部に与えるインクリメンタとからなるマイクロ
プログラム制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1396184A JPS60157635A (ja) | 1984-01-27 | 1984-01-27 | マイクロプログラム制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1396184A JPS60157635A (ja) | 1984-01-27 | 1984-01-27 | マイクロプログラム制御装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60157635A true JPS60157635A (ja) | 1985-08-17 |
Family
ID=11847805
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1396184A Pending JPS60157635A (ja) | 1984-01-27 | 1984-01-27 | マイクロプログラム制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60157635A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6282402A (ja) * | 1985-10-07 | 1987-04-15 | Toshiba Corp | シ−ケンス制御装置 |
| JPS62192444U (ja) * | 1986-05-27 | 1987-12-07 | ||
| JPS63280334A (ja) * | 1987-05-13 | 1988-11-17 | Nec Corp | 情報処理装置 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5048851A (ja) * | 1973-09-01 | 1975-05-01 |
-
1984
- 1984-01-27 JP JP1396184A patent/JPS60157635A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5048851A (ja) * | 1973-09-01 | 1975-05-01 |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6282402A (ja) * | 1985-10-07 | 1987-04-15 | Toshiba Corp | シ−ケンス制御装置 |
| JPS62192444U (ja) * | 1986-05-27 | 1987-12-07 | ||
| JPH0445063Y2 (ja) * | 1986-05-27 | 1992-10-23 | ||
| JPS63280334A (ja) * | 1987-05-13 | 1988-11-17 | Nec Corp | 情報処理装置 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2554050B2 (ja) | デ−タ処理方法 | |
| JPS6029126B2 (ja) | デ−タ処理装置 | |
| US5742801A (en) | Microprocessor to which additional instructions are added and instructions addition method thereof | |
| JPS60157635A (ja) | マイクロプログラム制御装置 | |
| JPS583040A (ja) | 情報処理装置 | |
| JPH04359323A (ja) | マイクロコンピュータ | |
| US5463747A (en) | Microprogram data processor processing operand address calculation and instruction execution with common hardware | |
| JPS6057435A (ja) | マイクロプロセツサ | |
| KR950006585B1 (ko) | 마이크로프로그램 제어장치 및 그 제어방법 | |
| JPS6051739B2 (ja) | マイクロプログラム方式 | |
| JPH0557614B2 (ja) | ||
| JPH0561660B2 (ja) | ||
| JPS6278630A (ja) | 情報処理装置 | |
| JP2625510B2 (ja) | 計算機システム | |
| JPS59183433A (ja) | マイクロプログラム制御方式の中央処理装置 | |
| JPS6375833A (ja) | 情報処理装置 | |
| JPH02277130A (ja) | マイクロプロセッサ | |
| JPH05189231A (ja) | 命令フェッチにおけるエラー処理方式 | |
| JPH0375904B2 (ja) | ||
| JPH0269826A (ja) | 条件付命令制御方式 | |
| JPH0731599B2 (ja) | デ−タ処理システム | |
| JPS6146857B2 (ja) | ||
| JPH0625966B2 (ja) | マイクロプログラム制御装置 | |
| JPS6366637A (ja) | 情報処理装置 | |
| JPS6120135A (ja) | デ−タ処理装置 |