JP2625510B2 - 計算機システム - Google Patents

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、ベクトルレジスタを持たない汎用の計算機
システムに係り、特に、粒子推進タイプのリスト演算の
高速化に最適な計算機システムに関する。

〔従来の技術〕

リスト演算を高速に行うことを可能にした計算機シス
テムに関する従来技術として、例えば、特開昭61−1733
45号公報等に記載された技術が知られている。まず、本
発明が適用される汎用計算機システムを図面により説明
する。

第４図は本発明が適用される従来技術による汎用計算
機システムの構成を示すブロツク図である。

第４図において、命令制御部１は、該計算機システム
で実行される命令の解読、演算部２や記憶制御部３への
動作指令、命令実行順序の制御等を行う。演算部２は命
令の実行を行う。記憶制御部３は、主記憶装置４に対す
るデータの読み出し（以下、フエツチと呼ぶことにす
る）、データの格納（以下、ストアと呼ぶことにする）
を行う。主記憶装置４は、アドレスづけされた記憶媒体
であり、記憶制御部３の指令により、データの読み出
し、格納を行う。以後、アドレスというときは、主記憶
装置４のアドレスを指すものとする。汎用レジスタ群５
は、番号づけされた複数のレジスタからなり、使用する
レジスタ番号は、命令中で指定される。

さて、第４図で示される汎用計算機でベクトル演算を
行う場合、通常、演算部２の中にベクトル演算を高速に
行う機構として内蔵アレイプロセツサ（IAP:Integrated
Array Processor）を付加する。このIAPについては、
例えば、HITAC Ｍ−180/200H/280H内蔵アレイプロセツ
サ解説書（資料番号8080−２−041−20）に述べられて
いる。こゝで、IAPを使用する命令をIAP命令（ベクトル
命令）と呼ぶ。

IAP命令の形式を第５図に示す。命令の動作は「Ｂフ
イールドに示された汎用レジスタの値＋Ｄフイールドの
値」によつて指定される。R1フイールドで示された汎用
レジスタは、演算すべきベクトル要素の起点を示す初期
カウントを格納する。R1＋１で示された汎用レジスタ
は、演算回数に対応するベクトル長を格納する。R3フイ
ールドで示された汎用レジスタは、OAV（Operand Addre
ss Vector）の最初のバイトの主記憶アドレスを与え
る。OAVは、ベクトルオペランドに対するVDT（Vector D
escriptor Table）のアドレスを与える主記憶上のテー
ブルである。具体的には、第５図に示すように、VDT2
（第２オペランドのVDT）の先頭アドレス、VDT3（第３
オペランドのVDT）先頭アドレス、VDT1（第１オペラン
ドのVDT）の先頭アドレス、マスクベクトル・アドレス
から成る。

VDTは、第６図に示す形式をしており、最左端または
最右端のベクトル要素アドレス（すなわち演算の対称と
なる最初のベクトル要素のアドレス）、フラグ、インク
リメント値（ベクトル要素間の間隔）から成る。

マスクベクトルは、０または１のビツト列であり、第
７図に示す形式をしている。マスクベクトルの各々のビ
ツトがオペレーシヨン単位に対応する。つまり、左端の
ビツトが初期カウント０に対応し、順次右へ1,2,……に
対応する。マスクベクトルの長さ（ｎ＋１）は、R1フイ
ールド中の数＋１で示された汎用レジスタに示された数
である。

IAP命令は、第２オペランドと第３オペランドを演算
して、第１オペランドに書き込む命令である。演算の種
類は、前述の「Ｂフイールドに示された汎用レジスタの
値＋Ｄフイールドの値」によつて指定され、各オペラン
ドベクトルのアドレスは前述のVDTに示される。演算の
最初のオペランドの位置は、各オペランドの先頭アドレ
スに、前述のR1フイールドで示される初期カウントとVD
T中のインクリメント値の積を代数的に加算することに
よつて得られる。R1フイールドで示される汎用レジスタ
の内容は、１組のベクトル要素に対する演算が終了する
たびに１ずつ加算され、次の演算は、各オペランドの先
頭アドレスに、この更新されたR1レジスタ中の数とVDT
中のインクリメント値の積を代数的に加算したアドレス
にあるオペランドに対して行われる。そして、R1レジス
タの内容がR1＋１レジスタの内容と等しくなつたとき、
命令の実行は終了する。なお、マスクベクトルは、演算
の実行の許可を行うものである。

ところで、一般に、科学技術計算では、次のような、
フオートラン文で記述されたプログラムがよくある。

DO 10 Ｉ＝1,100 ……（２） Ｊ＝Ｃ（Ｉ） （３） Ｋ＝Ｄ（Ｉ） （４） Ａ（Ｊ）＝Ａ（Ｋ）＋Ｂ（Ｉ） （５） 10 CONTINUE （６） このプログラムは、加算の左辺の配列の引数及び右辺
の配列の引数が共に配列となつている。

配列の引数が配列となつている場合の演算を、一般
に、リスト演算と呼ぶが、このタイプのプログラム、す
なわち、第１の配列の要素が要素番号になつている第２
の配列と、通常の（要素番号が順番についている）第３
の配列とを要素毎に演算して、その演算結果を、前記第
１の配列の第４の配列の要素の示す要素番号に格納する
演算は、科学技術計算の分野の中でも、特に、粒子推進
の分野によく利用されるので、以後、この演算を粒子推
進タイプのリスト演算と呼ぶことにする。

第４図に示す従来技術は、この粒子推進タイプのリス
ト演算についてはベクトル化されていなかつた。すなわ
ち、この演算は、前述したIAP命令のように、ベクトル
演算を行う命令の列に展開できなかつた。

リスト演算をベクトル化する技術として、前記公報、
すなわち、特開昭61−173345号公報に記載された従来技
術が知られているが、この公報に記載された従来技術
は、次のようなフオートラン文で記述されたプログラム
のみをベクトル化することが可能である。

DO 10 Ｉ＝1,100 Ａ（Ｉ）＝Ｂ（Ｃ（Ｉ）） 10 CONTINUE すなわち、前記従来技術は、式の右辺または左辺の配
列のいずれか一方の引数が配列になつていて、しかも、
単に、データを移動するだけで演算を行わない場合にし
かベクトル化できないものであつた。

〔発明が解決しようとする課題〕

前述したように、従来技術によるIAPを付加した汎用
計算機システムは、前述の粒子推進タイプのリスト演算
をサポートする構成となつていなかつた。従つて、前記
従来技術は、粒子推進タイプのリスト演算を行う場合に
は、要素を１個ずつ処理しなければならず、すなわち、
ベクトル要素を１個ずつロード命令、ストア命令等を用
いて処理しなければならず、演算時間が長く必要になる
という問題点があつた。

本発明の目的は、前記従来技術の問題点を解決し、粒
子推進タイプのリスト演算をベクトル演算として高速に
実行することを可能とした計算機システムを提供するこ
とにある。

〔課題を解決するための手段〕 本発明によれば、前記目的は、第１のリストベクトル
の要素アドレスを計算する手段と、該手段により算出さ
れたアドレスから、第１のリストベクトルの要素をフエ
ツチし、該要素を整数倍した値と第１オペランドベクト
ルの先頭アドレスとを加えたアドレスから第１オペラン
ドベクトル要素をフエツチし、第２オペランドベクトル
の要素アドレスを計算する手段と、該手段により算出さ
れたアドレスから、第２オペランドベクトル要素をフエ
ツチし、第２のリストベクトルの要素アドレスを計算す
る手段と、該手段により算出されたアドレスから、第２
のリストベクトルの要素をフエツチし、その要素を整数
倍した値と第１オペランドベクトルの先頭アドレスとを
加えたアドレスに、前記第１オペランドベクトル要素と
前記第２オペランドベクトル要素とを演算した結果をス
トアする手段とを備えることにより達成される。

〔作 用〕

前述のフオートラン文により記述されたプログラムの
式（２）〜式（６）について考える。これらの式におい
て、配列C,Dは、それぞれ、第２のリストベクトル、第
１のリストベクトルに対応する。また、配列A,Bは、そ
れぞれ、第１オペランドベクトル、第２オペランドベク
トルとに対応する。

そして、前述のようにして得られた第１のリストベク
トルの要素は、式（４）のＫに対応する。従つて、前述
のようにリストベクトル要素を要素番号として得た第１
オペランドベクトル要素は、式（５）のＡ（Ｋ）に対応
する。

前述のようにして得られた第２オペランドベクトル要
素は、式（５）のＢ（Ｉ）に対応する。従つて、ストア
する結果は、式（５）の右辺に示すＡ（Ｋ）＋Ｂ（Ｉ）
となる。

さらに、前述のようにして得られた第２のリストベク
トルの要素は、式（３）のＪに対応する。従つて、前述
のようにして得られたストアのアドレスは、式（５）の
左辺Ａ（Ｊ）となる。

従つて、前述の操作は、式（５）を満足させているの
で、この操作をベクトルの要素長回繰返して行うことに
より、前述のフオートラン文により記述された式（２）
〜（６）のプログラムは、ベクトル演算として実行する
ことができる。

〔実施例〕

以下、本発明による計算機システムの一実施例を図面
により詳細に説明する。

第１図は本発明の一実施例の構成を示すブロツク図、
第２図は動作を説明するフローチヤート、第３図はVEAX
命令の形式を説明する図である。第１図において、1,1
3,36,40はフエツチアドレスレジスタ、11,15,27,37,41
はインクリメントレジスタ、12,16,28,38,42はアドレス
加算器、14,44は初期アドレスレジスタ、21,46,47,48は
フエツチデータレジスタ、22,50はシフタ、23はストア
データレジスタ、26はストアアドレスレジスタ、30,51
はレジスタ、45,49はシフトカウントレジスタ、53,54,5
7,58はセレクタである。

まずはじめに、リストベクトルについて説明する。リ
ストベクトルは、次に説明するような働きをする。

いま、Ｊをある整数とすると、通常のIAP命令のベク
トルオペランドのＪ番目の要素アドレスは、ベクトル先
頭アドレスに、インクリメント値を（Ｊ−１）倍した値
を加えた値である（ベクトル先頭アドレスとインクリメ
ント値とは、VDT内で示される）。

これに対し、リストベクトルで指定されたベクトルオ
ペラントのＪ番目の要素アドレスは、ベクトル先頭アド
レスに、リストベクトルのＪ番目の要素を、扱うデータ
長に応じて何倍かした値を加えた値である。通常、その
倍数は、ベクトルオペランドデータのデータ長が４バイ
トか８バイトかに応じて、それぞれ、４倍まはた８倍で
ある。

本発明においては、前述の粒子推進タイプのリスト演
算を実現するIAP命令として、VEAX（Vector Elementwis
e Add Indxed）命令を設定し、次に説明するような仕
様とする。

VEAX命令：第１リストベクトルで指定される第１オペラ
ンドベクトルの各ベクトル要素と、第２オペランドベク
トルの各ベクトル要素とを加え、その結果を、第２リス
トベクトルで指定される第１オペランドベクトルの各ベ
クトル要素の主記憶上の位置に格納する。

このようなVEAX命令の仕様を数式で表わすと、次のよ
うになる。

Ｘ（Ｍ（ｉ））＝Ｘ（Ｌ（ｉ））＋Ｙ（ｉ） ………（１） 但し、X:第１オペランドベクトル Y:第２オペランドベクトル L:第１リストベクトル M:第２リストベクトル i:ベクトル要素番号 このVEAX命令のオペランド指定形式は、第３図に示す
ような形式となり、以下、これについて説明する。

第３図において、オペランド・アドレス・ベクトルOA
Vは、第１リストベクトルのVDTの先端アドレス、第２リ
ストベクトルのVDTの先頭アドレス、第２オペランドベ
クトルのVDTの先頭アドレス及び第１オペランドベクト
ルのVDTの先頭アドレスから成る。

第１リストベクトルのVDTは、リストベクトル先頭ア
ドレスとインクリメント値とから成る。第１リストベク
トルの最初のベクトル要素のアドレスは、第１リストベ
クトルのVDT内に示されたリストベクトル先頭アドレス
に、R1フイールドで示される汎用レジスタ内に格納され
ている初期カウント値と第１リストベクトルのVDT内の
インクリメント値との積を加えることによつて得ること
ができる。このアドレスを用いることにより、第１リス
トベクトルの最初のベクトル要素を得ることができる。

第２リストベクトルに関しても、第１リストベクトル
の場合と同様にして、第２リストベクトルの最初のベク
トル要素を得ることが可能である。

第１オペランドベクトルの最初の被演算ベクトル要素
のアドレスは、第１オペランドベクトルのVDTに示され
た、第１オペランドベクトルの先頭アドレスに、前記第
１リストベクトルの最初のベクトル要素の４倍（オペラ
ンドが32ビツトデータの場合）、または８倍（オペラン
ドが64ビツトデータの場合）を加えた値である。このア
ドレスを用いることにより、第１オペランドベクトルの
最初の被演算ベクトル要素を求めることができる。

第２オペランドベクトルのベクトル要素のアドレス
は、すでに述べた通常のIAP命令の場合と同様に求める
ことができ、このアドレスにより、第２オペランドベク
トルの最初の被演算ベクトル要素を求めることができ
る。

前述により求められた第１オペランドベクトルと第２
オペランドベクトルのそれぞれの最初の被演算ベクトル
要素は、加算される。その加算結果は、第１オペランド
ベクトルの、主記憶上の最初の結果格納アドレスに格納
される。この第１オペランドの最初の結果格納アドレス
は、第１オペランドベクトルのVDTに示された、第１オ
ペランドベクトルの先頭アドレスに、前述の第２リスト
ベクトルの最初のベクトル要素の４倍（オペランドが32
ビツトデータの場合）、または８倍（オペランドが64ビ
ツトデータの場合）を加えた値である。

R1フイールドで示される汎用レジスタの内容は、１組
のベクトル要素に対する演算、この場合、第１リストベ
クトルで示された第１オペランドベクトル要素と、第２
オペランドベクトル要素とを加算して、その加算結果
を、第２リストベクトルで示された第１オペランドアド
レスに格納する処理が終了するたびに、１ずつ加算され
る。

次の演算の被演算要素となる第１オペランドベクトル
の要素は、第１リストベクトル先頭アドレスに、この更
新されたR1レジスタの内容とVDT中のインクリメント値
との積を代数的に加算することによつて得られるアドレ
スにある第１リストベクトル要素を用いて指定される。
この指定は、前述と同様に、第１オペランドの先頭アド
レスに、前記第１リストベクトル要素の４倍または８倍
を加えることにより行われる。

また、次の演算の被演算要素となる第２オペランドベ
クトル要素は、前記更新されたR1レジスタの内容を用い
て、前述した通常のIAP命令と同様に求めることができ
る。

次の演算の結果の格納アドレスは、第２リストベクト
ル先頭アドレスに、更新されたR1レジスタの値とVDT内
のインクリメント値との積を代数的に加算することによ
り得られるアドレスにある第２リストベクトル要素を用
いて指定される。この指定は、前述と同様に、第１オペ
ランドの先頭アドレスに、前記第２リストベクトル要素
の４倍または８倍を加えることにより行われる。

R1レジスタの内容がR1＋１レジスタの内容と等しくな
つたとき、命令の実行は終了する。

次に、第１図，第２図により本発明の一実施例の構成
と動作を説明する。

第１図は本発明を適用した第４図に示す汎用計算機の
演算部２の詳細を示すブロツク図である。

第１図において、フエツチアドレスレジスタ10,12に
は、フエツチすべきデータのアドレスがセツトされる。
該レジスタ10,13にセツトされたアドレスは、それぞ
れ、フエツチアドレス線17,18を介して記憶制御部３に
送られ、そのアドレスにおける主記憶装置４内のデータ
が、それぞれ、フエツチデータ線19,20上に読み出され
る。なお、本発明による計算機システムにおいては、フ
エツチアドレス線17,18によるフエツチ動作は、同時に
行うことができるものとする。フエツチデータレジスタ
21は、主記憶装置４から読み出されたデータがフエツチ
データ線19を介して与えられ、これを格納する。シフタ
22は、このレジスタ21に格納されたデータを、シフトカ
ウントレジスタ45にセツトされている値だけ左または右
にシフトし、このシフトされたデータがレジスタ30に格
納される。ストアアドレスレジスタ26には、主記憶装置
４内にストアすべきデータのアドレスがセツトされる。
この場合のストア動作は、記憶制御部３が、ストアデー
タレジスタ23内のデータを、ストアデータ線24を介して
入手し、このデータをストアアドレス線29を介して入手
するストアアドレスレジスタ26内の主記憶装置アドレス
にストアすることにより行われる。演算器33は、データ
線31とデータ線32に送られるデータに対して演算を行
い、その結果を前記ストアデータレジスタ23にセツトす
る。

本発明は、前述の構成に、さらに、インクリメントレ
ジスタ11,15,37,41,27、初期アドレスレジスタ14,44、
アドレス加算器12,16,38,42,28、フエツチアドレスレジ
スタ36,40、フエツチデータレジスタ47,48、シフタ50、
レジスタ51、及び信号線25,52を備えて構成した点に特
徴を有する。

インクリメントレジスタ11,41には、それぞれ、第1,
第２リストベクトルのインクリメント値（第３図により
説明したように、第1,第２リストベクトルのVDT内にセ
ツトされている）が格納される。初期アドレスレジスタ
14,44には、その両方に、第１オペランドベクトルの先
頭アドレス（第３図により説明したように、第１オペラ
ンドベクトルのVDT内にセツトされている）が格納され
る。なお、これらのレジスタ14,44は同一のものを共通
に用いてもよいが、ここでは、説明の便宜上、別々に備
えるものとする。インクリメントレジスタ37には、第２
オペランドベクトルのインクリメント値（第３図により
説明したように、第２オペランドベクトルのVDT内にセ
ツトされている）が格納される。フエツチデータレジス
タ48は、主記憶装置４から読み出されたデータが、フエ
ツチデータ線20を介して格納される。シフタ50は、前記
レジスタ48にセツトされたデータを、シフトカウントレ
ジスタ49にセツトされている値だけ、左または右にシフ
トし、このシフトされたデータは、レジスタ51に格納さ
れる。インクリメントレジスタ15,27には、それぞれ、
レジスタ30,51内の値が信号線25,52を介してセツトされ
る。フエツチアドレスレジスタ36,40にセツトされたア
ドレスは、それぞれ、フエツチアドレス線17,18を介し
て、記憶制御部３に送られ、そのアドレスにおける主記
憶装置４内のデータが読み出される。

ここで、セレクタ53は、フエツチアドレスレジスタ10
からのフエツチアドレス線34、フエツチアドレスレジス
タ36からのフエツチアドレス線39のいずれか一方を選択
し、フエツチアドレス線17に接続し、セレクタ54は、フ
エツチアドレスレジスタ13からのフエツチアドレス線3
5、フエツチアドレスレジスタ40からのフエツチアドレ
ス線54のいずれか一方を選択し、フエツチアドレス線18
に接続する。

フエツチデータレジスタ46,47は、主記憶装置４から
読み出されたデータを、それぞれ、フエツチデータ線2
0,19を介して格納する。これらのフエツチデータレジス
タ46,47に格納されたデータは、それぞれ、データ線55,
56を介して演算器33に入力される。このとき、セレクタ
57,58は、前記データ線55,56を選択して、演算器33に対
する入力データ線31,32に接続する。

アドレス加算器12は、フエツチアドレスレジスタ10内
の値と、インクリメントレジスタ11内の値とを加算し、
その加算結果をフエツチアドレスレジスタ10に再格納す
る。アドレス加算器16は、初期アドレスレジスタ14内の
値とインクリメントレジスタ15内の値とを加算し、フエ
ツチアドレスレジスタ13に格納する。アドレス加算器38
は、フエツチアドレスレジスタ36内の値と、インクリメ
ントレジスタ37内の値とを加算し、その加算結果をフエ
ツチアドレスレジスタ36に再格納する。アドレス加算器
42は、フエツチアドレスレジスタ40内の値と、インクン
リメントレジスタ41内の値とを加算し、その結果をフエ
ツチアドレスレジスタ40に再格納する。さらに、アドレ
ス加算器28は、初期アドレスレジスタ44内の値と、イン
クリメントレジスタ27内の値とを加算し、その結果をス
トアアドレスレジスタ26に格納する。

本発明の一実施例による演算部２を構成する各機能要
素は、前述のような各種データを保持するとともに、前
述のような演算処理を行つている。以下、これらの機能
要素により、第１図に示す演算部が、VEAX命令を実行す
る場合の動作を、本発明の一実施例の動作例として説明
する。

本発明による演算部２は、マイクロプログラムで制御
されるものとする。VEAX命令のマイクロプログラムによ
る処理の流れが第２図に示されている。

第２図に示す処理に先立つて、命令制御部１は、フエ
ツチアドレスレジスタ10に、第１リストベクトルの先頭
アドレス（第３図により説明した第１リストベクトルの
VDT内にセツトされている）を格納し、インクリメント
レジスタ11に、第１リストベクトルのインクリメント値
を格納し、初期アドレスレジスタ14は、第１オペランド
ベクトルの先頭アドレス（第３図により説明した第１オ
ペランドベクトルのVDT内にセツトされている）を格納
し、フエツチアドレスレジスタ36に、第２リストベクト
ルの先頭アドレス（第３図により説明した第２オペラン
ドベクトルのVDT内にセツトされている）を格納し、イ
ンクリメントレジスタ37に、第２リストベクトルのイン
クリメント値を格納し、フエツチアドレスレジスタ40
に、第２オペランドベクトルの先頭アドレス（第３図に
より説明した第２オペランドベクトルのVDT内にセツト
されている）を格納し、インクリメントレジスタ41に、
第２オペランドベクトルのインクリメント値を格納し、
初期アドレスレジスタ44に、第１オペランドベクトルの
先頭アドレスを格納し、シフトカウントレジスタ45,49
に、オペランドデータが32ビツトデータの場合“4"を、
オペランドデータが64ビツトデータの場合“8"を格納す
る処理を行う。

前述の処理が前処理として命令制御部２により実行さ
れ、その後、第２図に示すステツプが順次実行される。

（１）．フエツチレジスタ10の値をアドレスとして、主
記憶装置４からデータを読み出す。このとき、セレクタ
53は、データ線34を選択している。主記憶装置４から読
み出されたデータが、第１リストベクトルの最初の要素
である。また、フエツチアドレスレジスタ40の値をアド
レスとして、主記憶装置４からデータを読み出す。この
とき、セレクタ54は、データ線43を選択している。この
読み出されたデータが、第２リストベクトルの最初の要
素である。さらに、リストベクトルの１要素を処理し
た、ということで、初期カウント値がセツトされている
R1レジスタに１を加算する（ステツプ201）。

（２）．ステツプ201で読み出された第１リストベクト
ルの最初の要素が、フエツチデータ線19を介してフエツ
チデータレジスタ21にセツトされる。同様に、ステツプ
201で読み出された第２リストベクトルの最初の要素
が、フエツチデータ線20を介してフエツチデータレジス
タ48にセツトされる。また、第１リストベクトルの次の
要素アドレスを求めるために、フエツチアドレスレジス
タ10の値にインクリメントレジスタ11を値を加える処理
をアドレス加算器12で行い、その加算結果をフエツチア
ドレスレジスタ10に再セツトする。同様に、第２リスト
ベクトルの次の要素アドレスを求めるために、フエツチ
アドレスレジスタ40の値にインクリメントレジスタ41の
値を加算する処理をアドレス加算器42で行い、その加算
結果をフエツチアドレスレジスタ40に再セツトする（ス
テツプ202）。

（３）．フエツチデータレジスタ21に格納されている第
１リストベクトルの最初の要素を、シフトカウントレジ
スタ45に示される数だけシフタ22で左シフトし、そのシ
フト結果をレジスタ30にセツトする。また、フエツチデ
ータレジスタ48に格納されている第２リストベクトルの
最初の要素を、シフトカウントレジスタ49に示される数
だけシフタ50で左シフトし、その結果をレジスタ51にセ
ツトする（ステツプ203）。

（４）．ステツプ203でレジスタ30にセツトされた値、
すなわち、第１リストベクトルの最初の値をシフトした
値を、インクリメントレジスタ15にセツトする。また、
レジスタ51内の値、すなわち、第２リストベクトルの最
初の値をシフトした値を、インクリメントレジスタ27に
セツトする（ステツプ204）。

（５）．初期アドレスレジスタ14に格納されている第１
オペランドベクトルの先頭アドレスに、インクリメント
レジスタ15に、ステツプ204で格納された、第１リスト
ベクトルの最初の要素のシフト結果を、アドレス加算器
16により加え、この加算結果をフエツチアドレスレジス
タ13にセツトする。このレジスタ13にセツトされた値
が、第１オペランドベクトルの最初の被演算要素のアド
レスである。また、初期アドレスレジスタ44に格納され
ている第１オペランドベクトルの先頭アドレスと、イン
クリメントレジスタ27にステツプ204で格納された、第
２リストベクトルの最初の要素のシフト結果とを、アド
レス加算器28により加算し、その加算結果をストアアド
レスレジスタ26にセツトする。このレジスタ26にセツト
された値が、第１オペランドベクトルの中の最初にスト
アされるベクトルのアドレスである（ステツプ205）。

（６）．フエツチアドレスレジスタ13が示すアドレスに
より、主記憶装置４からデータを読み出す。このとき、
セレクタ54は、データ線35を選択している。これにより
読み出されたデータが、第１オペランドベクトルの最初
の被演算要素、すなわち、前述した式（１）のＸ（Ｌ
（ｉ））である。また、フエツチアドレスレジスタ36が
示すアドレスにより、主記憶装置４からデータを読み出
す。このとき、セレクタ53は、データ線39を選択してい
る。これにより読み出されたデータが、第２オペランド
ベクトルの最初の被演算要素、すなわち、前述した式
（１）のＹ（ｉ）である（ステツプ206）。

（７）．ステツプ206で読み出された第１オペランドベ
クトルの最初の被演算要素が、フエツチデータ線20を通
つてフエツチデータレジスタ46にセツトされる。また、
同様に、ステツプ206で読み出された第２オペランドベ
クトルの最初の被演算要素が、フエツチデータ線19を通
つてフエツチデータレジスタ47にセツトされる。さら
に、第２オペランドベクトルの次の要素のアドレスを求
めるため、フエツチアドレスレジスタ36の値と、インク
リメントレジスタ37の値とを、アドレス加算器38により
加算し、その加算結果をフエツチアドレスレジスタ36に
再セツトする（ステツプ207）。

（８）．フエツチデータレジスタ46に格納された第１オ
ペランドベクトルの最初の被演算要素と、フエツチデー
タレジスタ47に格納された第２オペランドベクトルの最
初の被演算要素とを、演算器33により加算し、その加算
結果をストアデータレジスタ23にセツトする（ステツプ
208）。

（９）．主記憶装置４内のストアアドレスレジスタ26で
示される、第１オペランドベクトルのうち最初にストア
されるベクトルのアドレスに、ステツプ208でセツトさ
れた、ストアデータレジスタ23内の加算結果をストアす
る。このストアにより、前述した式（１）におけるＸ
（Ｍ（ｉ））の最初の要素が得られたことになる。これ
によつて、VEAX命令の最初の要素が処理できたことにな
る。R1レジスタ内の最後に処理した要素の番号が、R1＋
１レジスタ内にセツトされている最終要素番号に等しく
なければ、ステツプ201に戻り前述の処理を繰返し実行
し、等しくなつたときに、全要素に対する演算が終了し
たものとして後処理に移行する（ステツプ209）。

後処理では、最後のステツプ209が実行された後に生
じる割込みの受付けと、R1レジスタに“0"をセツトする
処理が行われる。

前述の前処理、ステツプ201〜ステツプ209の処理及び
後処理によつて、本発明の実施例は、VEAX命令を処理す
ることができ、これにより、粒子推進タイプのリスト演
算をベクトル演算として高速に実行することができる。

前述の実施例の説明において、演算器33により行われ
る演算の種類を加算としたが、本発明は、この演算の種
類を、減算，乗算，除算等の種々の演算に変更すること
が可能であり、これにより、第１オペランドベクトルの
各ベクトル要素と、第２オペランドベクトルの各ベクト
ル要素とに対して、減算，乗算，除算等の種々の演算を
行う仕様の命令に対する処理も行うことができる。

〔発明の効果〕

以上説明したように、本発明によれば、汎用計算機シ
ステムにおいて、第１リストベクトルで指定される第１
オペランドベクトルの各ベクトル要素と、第２オペラン
ドベクトルの各ベクトル要素を演算し、その結果を、第
２リストベクトルで指定される第１オペランドベクトル
の各ベクトル要素の主記憶装置上の位置に格納する演算
を、ベクトル演算として実行することができるので、第
１の配列の要素が要素番号になつている第２の配列と、
通常の要素番号が順番についている第３の配列とを要素
毎に演算して、その演算結果を、前記第１の配列の第４
の配列の要素の示す要素番号に格納する演算、いわゆる
粒子推進タイプのリスト演算を含むプログラムを高速に
処理することが可能となる。

【図面の簡単な説明】

第１図は本発明の一実施例の構成を示すブロツク図、第
２図は動作を説明するフローチヤート、第３図はVEAX命
令の形式を説明する図、第４図は本発明が適用される従
来技術による汎用計算機システムの構成を示すブロツク
図、第５図はIAP命令の形式を説明する図、第６図は第
５図におけるVDTの形式を説明する図、第７図は第５図
におけるマスクベクトルの形式を説明する図である。 １……命令制御部、２……演算部、３……記憶制御部、
４……主記憶装置、５……汎用レジスタ群、10,13,36,4
0……フエツチアドレスレジスタ、11,15,27,37,41……
インクリメントレジスタ、12,16,28,38,42……アドレス
加算器、14,44……初期アドレスレジスタ、21,46,47,48
……フエツチデータレジスタ、22,50……シフタ、23…
…ストアデータレジスタ、26……ストアアドレスレジス
タ、30,51……レジスタ、45,49……シフトカウントレジ
スタ、53,54,57,58……セレクタ。

Claims (2)

(57)【特許請求の範囲】
1. 【請求項１】ベクトルレジスタを持たない汎用計算機シ
   ステムにおいて、第１のリストベクトルの要素アドレス
   を計算する手段と、該手段により算出されたアドレスに
   より第１のリストベクトルの要素をフエツチし、該要素
   を整数倍した値と第１オペランドベクトルの先頭アドレ
   スとを加えたアドレスにより第１オペランドベクトル要
   素をフエツチし、第２オペランドベクトルの要素アドレ
   スを計算する手段と、該手段により算出されたアドレス
   により第２オペランドベクトル要素をフエツチし、第２
   のリストベクトルの要素アドレスを計算する手段と、該
   手段により算出されたアドレスにより第２のリストベク
   トルの要素をフエツチし、その要素を整数倍した値と第
   １オペランドベクトルの先頭アドレスとを加えたアドレ
   スに、前記第１オペランドベクトル要素と前記第２オペ
   ランドベクトル要素とを演算した結果をストアする手段
   とを備えることを特徴とする計算機システム。
2. 【請求項２】ベクトルレジスタを持たない汎用計算機シ
   ステムにおいて、第１リストベクトルのインクリメント
   値を格納するレジスタと、第１オペランドベクトルの初
   期アドレスを格納するレジスタと、第１オペランドベク
   トルのインクリメント値を格納する第１レジスタと、フ
   エツチデータアドレスに前記第１リストベクトルのイン
   クリメント値を加える手段と、前記第１オペランドベク
   トルの初期アドレスを格納するレジスタの値に前記第１
   オペランドベクトルのインクリメント値を格納する第１
   レジスタの値を加える手段と、該加算結果をフエツチデ
   ータアドレスに接続する手段と、記憶装置から読み出さ
   れたデータをビツトシフトした値を、前記第１オペラン
   ドベクトルのインクリメント値を格納する第１レジスタ
   に格納する手段と、第２リストベクトルのインクリメン
   ト値を格納するレジスタと、第１オペランドベクトルの
   インクリメント値を格納する第２レジスタと、フエツチ
   データアドレスに前記第２リストベクトルのインクリメ
   ント値を格納するレジスタの値を加える手段と、前記第
   １オペランドベクトルの初期アドレスを格納するレジス
   タの値に前記第１オペランドベクトルのインクリメント
   値を格納する第２レジスタの値を加える手段と、該加算
   結果をストアデータアドレスに接続する手段と、記憶装
   置から読み出されたデータをビツトシフトした値を、前
   記第１オペランドベクトルのインクリメント値を格納す
   る第２レジスタに格納する手段と、第２オペランドベク
   トルのインクリメント値を格納するレジスタと、フエツ
   チデータアドレスに前記第２オペランドベクトルのイン
   クリメント値を格納するレジスタの値を加える手段と、
   記憶装置から読み出された第１オペランドベクトル要素
   を格納するレジスタと、記憶装置から読み出された第２
   オペランドベクトル要素を格納するレジスタと、前記第
   １オペランドベクトル要素を格納するレジスタの値を演
   算器の入力に接続する手段と、前記第２オペランドベク
   トル要素を格納するレジスタの値を演算器の入力に接続
   する手段とを備え、第１の配列の要素が要素番号になつ
   ている第２の配列と、要素番号が順番についている通常
   の第３の配列とを要素毎に演算して、その演算結果を、
   前記第１の配列の第４の配列の要素の示す要素番号に格
   納する演算を行うことを特徴とする計算機システム。