JPS62134763A - ３アドレス・コ−ドの指標づけ装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 Ａ、産業上の利用分野 本発明は、科学用プロセッサに関する。さらに詳しくは
、科学用プロセッサの操作において有用なメモリにアク
セスするために、アドレス・ベクトルを発生するための
フレキシブルな装置に関する。

Ｂ、従来技術およびその問題点 ＣＤＣ７６００（商標）やクレイ１　（商［）等のマシ
ンによって代表される、超高速科学計算用の「スーパー
」コンピュータは、「３アドレス・コード」と呼ばれる
命令を用いる。３アドレス・コード操作とは、各命令ワ
ードが３アドレスを持つことによって特徴づけられる。

３アドレスのうちの２つはオペランド用であり、１つは
結実用である。通常、２つのオペランドは、所定のマシ
ン・サイクルの間に浮動小数点数演算論理機構に与えら
れ、演算論理機構からの結果は、同じサイクルの間にメ
モリに記憶し直される。パイプライン化されたシステム
では、該サイクルの間に記憶される結果は、より早期の
命令で与えられたオペランドに対する操作に対応する。

従来の３アドレス・コードを扱うマシンは、アドレス指
定機能に制限を加えていた。通常、そのようなマシンは
、スカシ・モードまたは高速ベクトル・モードで作動す
る。スカシ・モードでは、アドレスは、各命令サイクル
の間にソフトウェアによって独立して生成または付与さ
れる。高速ベクトル・モードでは、発生したアドレスは
、マシンによって、各サイクル毎にアドレスを１つ増す
カウンタによって、指標づけられる。

このような従来技術におけるアドレス指定能力は、科学
用コンピュータで望まれる多くの操作には不十分である
。例えば、いわゆる分散・集合ベクトル操作（後述する
第４Ａ図および第４Ｂ図参照）は、標準的なベクトル・
モードのマシンまたはスカシ・モードのマシンでは極め
てわずられしいものとなる。さらに、従来のマシンでは
、アドレスの非自明の更新を必要とするベクトルに対す
る、他の簡単な操作は、比較的遅いスカシ・モードで行
わなければならない。

Ｃ５問題点を解決するための手段 本発明は、従来の３アドレス・コード式「スーパー」コ
ンピュータに共通する硬直した順序づけを克服する科学
用コンピュータの、アドレス発生に用いられるベクトル
・レジスタの指標づけをフレキシブルに行うアーキテク
チャを提供するものである。

一面では１本発明は、連続するサイクルにおいて、命令
ワードに応答し、ｒビットのアドレスによってアドレス
指定可能なデータ・オブジェクトを記憶するメモリのた
めに、アドレスを発生させるための装置である。該メモ
リは、少なくとも、第１のｒビット・アドレス・ポート
と関連する出力レジスタ、第２のｒビット・アドレス・
ポートと関連する出力レジスタおよび第３のｒビット・
アドレス・レジスタと関連する入力レジスタを含む。該
装置は、第１、第２および第３の指標レジスタを含み、
これらの指標レジスタは、それぞれ、ｒビット・アドレ
ス・ポートにアドレスとして与えるための変更可能な第
１、第２および第３の指標を記憶する。さらに、該装置
は、１サイクルにおいて、命令ワードの少なくとも一部
に応答し、該サイクルの間に、独立して、第１、第２お
よび第３の指標を増加させるカウンタ手段を含む。この
面において、本装置は、第１、第２および第３の指標レ
ジスタのために、命令ワードから直接、部分基底アドレ
スを与える手段も含む。さらに、１サイクルにおいて、
命令ワードの少なくとも１部に応答し、該サイクルの間
に、独立して、第１、第２および第３の指標の少なくと
も１つを更新するために、第１、第２および第３の指標
レジスタの少なくとも１つに任意の指標を与える手段が
追加される。

３つの独立した指標レジスタを規定し、命令ワードの一
部による制御の下、１または０増加するカウンタを各レ
ジスタに対応させることにより、典型的な科学用コンピ
ュータによる指標づけが提供される。さらに、指標レジ
スタに与えるための任意の指標を発生させる手段により
、非自明の更新がもたらされる。本発明は、ベクトル・
モードの指標づけと結びつけてアドレスの非自明な更新
を提供することにより、科学用プロセッサまたは他のベ
クトル計算を行うプロセッサの能力を飛」的に高める。

Ｄ、実施例 丑圭旦と１履■ 以下１図面を参照しつつ、本発明の好ましい実施例を説
明する。第１図は、本発明に応じた浮動小数点プロセッ
サのアーキテクチャを示している。

第２Ａ、２Ｂ、３．４Ａ、４Ｂ図は１本発明の応用を示
している。第５図は、本実施例用の３ボ一トＲＡＭを示
している。

第１Ａ、ＩＢ、ＩＣ図では、本発明の具体例である浮動
小数点数プロセッサのアーキテクチャが示されている。

該アーキテクチャは、命令レジスタ１０２に、連続する
サイクルで命令ワードを与えるための順序づけ手段１ｏ
を含む。順序づけ手段１０は、命令メモリ１０１のアド
レス指定のための順序づけモジュール１００を含む。命
令メモリ１０１からのデータは、命令レジスタ１０２に
クロックされる。命令レジスタ１０２の内容を、プロセ
ッサの命令ワードと呼ぶ。プロセッサが１つの命令ワー
ドを実行する時間を、１命令サイクルと呼ぶ。

該アーキテクチャは、固定小数点手段２０（第１Ｂ図参
照）を含む。該固定小数点手段２０は、１サイクルで命
令ワードの一部に応答して、任意の指標を独立して該サ
イクルの間に与えるためのものである。指標の用途は以
下で述入る。固定小数点手段２０は、固定小数点数の計
算用のマイクロプロセッサ１０３を含む、また、指標レ
ジスタと固定小数点メモリ（Ｘメモリ）１０５を含む、
固定小数点アドレス（Ｘアドレス）・カウンタ１０４も
、固定小数点手段２０に含まれる。固定小数点アドレス
・カウンタ１０４は、固定小数点メモリ１０５にアドレ
スを与える。

本実施例に従う浮動小数点手段３０（第１Ｃ図参照）は
、浮動小数点メモリ（Ｆメモリ）１０６を含む。Ｆメモ
リ１０６は、３ボートＲＡ　Ｍから成り立っているが、
その説明は第５図に譲る。１命令サイクルの間に、Ｆメ
モリ１０６は、第１のｒビット・アドレス・ポート（Ａ
アドレス・ポート）１０７にて与えられるアドレスに記
憶されているデータ項目を、関連する出力ポート（Ａ出
力ボート）１０８に取り出すとともに、第２のｒビット
・アドレス・ポート（Ｂアドレス・ポート）１０９に与
えられるアドレスに記憶されているデータ項目を、関連
する出力ボート（Ｂ出力ボート）１１０に取り出し、さ
らに、入力ポート（Ｃ入力ポート）１１１に与えられる
データ項目を、第３のｒビット・アドレス・ポート（Ｃ
アドレス・ポート）１１２にて与えられるアドレスに記
憶する。

また、浮動小数点手段３０は、浮動小数点数演算論理機
構（Ｆ−ＡＬＵ）１１３を含む。Ｆ−ＡＬＵ１１３は、
Ｆメモリ１０６のＡ出力ボート１ｏ８およびＢ出力ボー
ト１１０からのデータを組み合わせ、結果を得る。該結
果は、例えばｄ命令サイクルのパイプライン遅れの後、
メモリ１０６のＣ入力ボート１１１に与えられる。数ｄ
は、演算論理機構１１３のパイプ深さと呼ばれる。

順序づけ手段１０に関連する条件コード・マルチプレク
サ（ｍｕｘ）　１１４は、マイクロプロセッサ１０３に
よって与えられるＸ条件コード（Ｘ　−ＣＣ）１１５と
、Ｆ−ＡＬＵ１１３によって与えられるＦ条件コードＣ
Ｆ−ＣＣ）１１６（７）うちの１つを選択し、選択した
ものを順序づけモジュール１００へ送る。

Ａアドレス・ポート１０７、Ｂアドレス・ポート１０９
およびＣアドレス・ポート１１２にアドレスを与える手
段は、Ａカウンタ１１８、Ｂカウンタ１２３およびＣカ
ウンタ１２８から成り、これらはそれぞれ第１．第２．
第３の指標レジスタを含んでいる。本実施例におけるア
ドレス付与手段を記述するために、ｒは自然数で、かっ
Ｒ＝２＊＊ｒ（ｊ中本Ｊは「ｒ」がべき指数であること
を示す）とし、Ｆメモリ１０６には内部アドレスがＲ個
あるものとする。したがって、Ｆメモリ１０６のアドレ
スは、ｒビット・アドレスで指定することができる。ｍ
はｒより小さな自然数で、ｒビット・アドレスのための
部分基底アドレスの長さであるとする。

Ｆメモリ１０６のＡアドレス・ポート１０７に与えられ
るアドレスの下位（ｒ−ｍ）桁１１７は、Ａカウンタ１
１８の中の指標レジスタの下位（ｒ−ｍ）ビットから成
る。Ｆメモリ１０６のＡアドレス・ポート１０７に与え
られるアドレスの上位ｍビット１１９は、回路１２０の
出力に由来する。

該回路１２０は、Ａカウンタ１１８の上位ｍビットと１
ｍビット幅の部分基底アドレス（基底（Ａ））１２１の
ビット毎のＯＲを計算する。ここで、部分基底アドレス
１２１は、命令レジスタ１０２からの命令ワードのうち
のｍビット幅の部分として与えられる。

Ｆメモリ１０６のＢアドレス・ポート１０９に与えられ
るアドレスの下位（ｒ−ｍ）桁１２２は、Ｂカウンタ１
２３の中の指標レジスタの下位（ｒ−ｍ）ビットから成
る。Ｆメモリ１０６のＢアドレス・ポート１０９に与え
られるアドレスの上位ｍビット１２４は、回路１２５の
出方に由来する。

該回路１２５は、Ｂカウンタ１２３の上位ｍビットと、
ｍビット幅の部分基底アドレス（基底（Ｂ））１２６の
ビット毎のＯＲを計算する。ここで、部分基底アドレス
１２６は、命令レジスタ１０２からの命令ワードのうち
のｍビット幅の部分として与えられる。

Ｆメモリ１０６のＣアドレス・ポート１１２に与えられ
るアドレスの下位（ｒ　−ｍ　）桁１２７は、Ｃカウン
タ１２８の中の指標レジスタの下位（ｒ−ｍ）ビットか
ら成る。Ｆメモリ１０６のＣアドレス・ポート１１２に
与えられるアドレスの上位ｍビット１２９は、回路１３
０の出力に由来する。

該回路１３０は、Ｃカウンタ１２８の上位ｍビットと１
ｍビット幅の部分基底アドレス（基底（Ｃ））１３１の
ビット毎のＯＲを計算する。ここで１部分基底アドレス
１３１は、命令レジスタ１０２からの命令ワードのうち
のｍビット幅の部分として与えられる。

命令メモリ１０１、順序づけモジュール１００、マイク
ロプロセッサ１０３、固定小数点メモリ１０５、Ｘアド
レス・カウンタ１０４、浮動小数点メモリ１０６、Ａカ
ウンタ１１８、Ｂカウンタ１２３、Ｃカウンタ１２８、
メイン・メモリおよび外部入出力機構は、システム・バ
ス１３４を経由して通信する。メイン・メモリと外部入
出力機構は、完全を期すために述べたのであり、第１図
には示されていない。

分岐即値命令、固定小数点即値命令および浮動小数点即
値命令の実行用に、命令レジスタ１０２からシステム・
バス１３４へ至るデータ経路が設けられている。これら
のデータ経路は、完全を期すだめに述べたものであり、
第１図には示されていない。

命令ワード、すなわち命令レジスタ１０２の内容は、い
くつかのフィールドに分割される。タイプ・フィールド
１３８は、命令タイプを決定し、それによって、命令ワ
ードの残りのビットの意味が順に決定される。命令タイ
プには１分岐即値操作、固定小数点即値命令、浮動小数
点即値命令用のものと、メモリ１０１．１０５．１０６
．メイン・メモリ、外部入出力機構の間のデータの移動
用のものとがある。本発明に関連する命令タイプは、「
計算」命令タイプである。

計算命令タイプでは、タイプ・フィールド１３８の外の
命令ワードのビットは、３つの大きなフィールドに再分
化されている。１番目は、Ｓ命令（順序づけ命令）フィ
ールド１３９であり、条件コード・マルチプレクサ１１
４を制御するとともに、順序づけモジュール１００の操
作を決定する。

２番目は、Ｘ命令（固定小数点命令）フィールド１４０
であり、マイクロプロセッサ１０３．固定小数点メモリ
１０５、Ｘアドレス・カウンタ１０４、Ａカウンタ１１
８、Ｂカウンタ１２３およびＣカウンタ１２８を制御す
る。Ｘ命令フィールド１４０は、５つのサブフィールド
、つまり、ソース・フィールド１４１、Ｘ操作フィール
ド１４２、宛先フィールド１４３、テスト・ビットＸＴ
１４５およびカウンタ・フィールド１４４に分割される
。カウンタ・フィールドには、４つのビットｘ、ａ、ｂ
およびＣがある。ソース・フィールド１４１による制御
の下、Ｘメモリ１０５のＸデータ・ボート１５０の内容
、またはＸアドレス・カウンタ１０４の値、またはＡカ
ウンタ１１８の値、またはＢカウンタ１２３の値、また
はＣカウンタ１２８の値は、システム・バス１３４を経
由してマイクロプロセッサ１０３にロードされる。

Ｘ操作フィールド１４２による制御の下、マイクロプロ
セッサ１０３にロードされたデータは、マイクロプロセ
ッサ１０３に内的に記憶されているデータと論理的に組
み合わされる。テスト・ビットＸＴ１４５が０の場合は
、前記組合せの結果はシステム・バス１３４に戻される
。そして、宛先フィールド１４３による制御の下、前記
結果は、Ｘメモリ１０５のデータ・ボート、Ｘアドレス
・カウンタ１０４、Ａカウンタ１１８、Ｂカウンタ１２
３、Ｃカウンタ１２８のうちの１つないし複数にロード
されたり、あるいはどれにもロードされなかったりする
。テスト・ビットＸＴ１４５が１の場合、宛先フィール
ド１４３は条件コード・マスクとして解釈される。そし
て、該条件コード・マスクによって指定されるテストが
前記結果に適用され、Ｘ条件コード１１５が更新される
。

カウンタ・フィールド１４４のビットＸが１の場合は、
Ｘアドレス・カウンタ１０４の中の指標レジスタが増加
される。カウンタ・フィールド１４４のビットａが１の
場合は、Ａカウンタ１１８の中の指標レジスタが増加さ
れる。カウンタ・フィールド１４４のビットｂが１の場
合は、Ｂカウンタ１２３の中の指標レジスタが増加され
る。カウンタ・フィールド１４４のビットＣが１の場合
は、Ｃカウンタ１２８の中の指標レジスタが増加される
。カウンタが、宛先フィールド１４３による制御の下、
ロードされ、さらに、カウンタ・フィールド１４４によ
る制御の下、増加される場合には、ロードの方が増加よ
りも優先する。

命令サイクルにおいてＸメモリ１０５のＸデータ・ボー
ト１５０にロードされるデータは、同命令サイクルの終
わりにおいてＸアドレス・カウンタ１０４が指示する位
置に自動的に記憶される。

命令サイクルｉにおいてＸアドレス・カウンタ１０４が
変更されると、命令サイクルｉの終わりにてカウンタが
指示するメモリ位置の内容が、命令サイクル（ｉ＋１）
の終わりにおいてＸデータ・ボート１５０にロードされ
る。この過程は、パイプライン化が可能である。

３番目は、Ｆ命令（浮動小数点命令）フィールド１４６
であり、５つのサブフィールド、つまり、既に定義した
基底（Ａ）１２１、基底（Ｂ）１２６、基底（Ｃ）１３
１およびＦ操作フィールド１４７、ＦＴテスト・ビット
１４８を持つ。命令サイクルの間に、Ａカウンタ１１８
、Ｂカウンタ１２３およびＣカウンタ１２８の中の指標
レジスタの値は、Ｘ命令１４０による制御下で更新され
る前に、上述したように、それぞれ回路１２０．１２５
、ｌ　３０　ニよッテ、基底（Ａ）１２１．基底（Ｂ）
１２６、基底（Ｃ）１３１のフィールドの部分基底アド
レスと組み合わされる。その結果発生するアドレスＡ、
Ｂ、Ｃは、それぞれＡアドレス・ボート１０７、Ｂアド
レス・ボート１０９、Ｃアドレス・ボート１１２にロー
ドされる。また。

Ｆ操作フィールド１４７の内容は、Ｆ操作レジスタ１４
９の中へパイプライン化されている。

次の命令サイクルでは、Ａアドレス・ボート１０７によ
り指定されるオペランドが、Ｆメモリ１０６のＡオペラ
ンド・ボート１０８にロードされるとともに、Ｂアドレ
ス・ボート１０９により指定されるオペランドが、Ｂオ
ペランド・ボート１１０にロードされる。同じ命令サイ
クルの間に、オペランドは、ボート１０８，１１０から
Ｆ−ＡＬＵＩＬ３にロードされる。また、同じ命令サイ
クルの間に、Ｆ操作レジスタ１４９の内容がＦ−ＡＬＵ
１１３にロードされる。Ｆ−ＡＬＵ１１３の中では、レ
ジスタ１４９の内容によって指定される操作が、オペラ
ンドに対して適用される。さらにｄ　（パイプライン深
さ）命令サイクル後に、結果は使用可能となり、ＦＴテ
スト・ビット１４８による制御の下、記憶またはテスト
の一方が行われる。

ＦＴテスト・ビット１４８が０の場合は、Ｆ−ＡＬＵに
よってメモリ１０６のＣ入力ボート１１１に与えられる
データは、アドレスＣに記憶される。ＦＴテスト・ビッ
ト１４８が１の場合は、Ｃアドレス１１２の先頭のｍビ
ットは条件コード・マスクとして解釈され、このマスク
により指定されるテストが、この命令サイクルにおいて
、Ｆ−ＡＬＵ１１３により伝達される結果に対して適用
されるとともに、Ｆ条件コード１１６が更新される。こ
の過程はパイプライン化が可能である。

１命令サイクルの間に条件コードＸ−ＣＣｌｌ５および
Ｆ−ＣＣ１１６のどれか１つが更新されると、順序づけ
モジュール１００による命令の選択（次の命令サイクル
の間に、命令レジスタ１゜２に取り出すためのもの）に
影響が現れ得る。

瓜朋■ １、べ之Σ土艮止 パイプライン式浮動小数点プロセッサにおける。

ベクトル・レジスタを用いる操作の代表として、２つの
ベクトルＸ＝（Ｘ（０）、・・・・、Ｘ（Ｎ−１））と
Ｙ＝（Ｙ（０）、・・・・、Ｙ（Ｎ−１））を１例えば
成分毎に掛は合わせて、つまり、１＝Ｏ１・・・・、Ｎ
−１についてＺ　（ｉ）：　＝Ｘ（ｉ）＊　Ｙ（ｉ）と
して。

第３のベクトルＺ＝（Ｚ（０）、・・−・、Ｚ（Ｎ−１
））を得る組合せを挙げることができる。オペランド・
ベクトルＸ、Ｙは、少なくともＮの長さのベクトル・レ
ジスタからロードされ、結果Ｚは少なくともＮの長さの
ベクトル・レジスタに記憶される。

Ｍ＝２傘傘ｍとし、Ｌ＝２拳＊（ｒ−ｍ）とする。第２
Ａ図に示されるように、Ｆメモリ１０６を、それぞれの
長さがＬであるＭ個のベクトル・レジスタのように使う
ことができる。ｉ＝０、・・・・、Ｍ−１とすると、ｉ
番目のベクトル・レジスタの機能は、メモリ１０６のｉ
Ｌ、ｉＬ＋１、・・・・、（ｉ＋１）Ｌ−１の位置によ
り営まれる。

ｉ番目のベクトル・レジスタの連続するＬ個のアドレス
を、以下のようにして、Ｌ個の連続する命令サイクルの
間に、例えばＦメモリ１０６のＡアドレス・ボート１０
７にて発生させることができる。まず、Ｘ操作フィール
ド１４２による制御の下、マイクロ・プロセッサ１０３
は値Ｏを発生し、それをシステム・バス１３４にのせる
。次に。

値０は、宛先フィールド１４３による制御の下、Ａカウ
ンタ１１８の指標レジスタにロードされる。

続く命令の間に、カウンタ・フィールド１４４のビット
ａによる制御の下、Ａカウンタ１１８は指標を（Ｌ−１
）回増加させる一方、基底（Ａ）１２１のフィールドは
、値ｉを持つ。Ａカウンタの中の指標レジスタの指標は
Ｌ＝２拳傘（ｒ−ｍ）より小さいままなので、該指標の
先頭のｍ個は零である。したがって、Ａアドレス１０７
の先頭のｍビット１１９は、基底（Ａ）１２１のフィー
ルドによって指定される値と全く一致する。このように
して、発生したＡアドレスは、（ｉ＊２＊＊（ｒ−ｍ）
＋０）、・・・・、（ｉ＊２＊＊（ｒ−ｍ）＋Ｌ−１）
となる。

表１．１および１．２は、プログラムと第１図に示され
るプロセッサ内の様々なレジスタの内容を例示する。こ
れらは、それぞれ、ベクトルＸとＹの成分毎の積を求め
るプログラムが実行される際のものである。ｐ、ｇ、ｓ
はベクトル・レジスタのナンバとする。ベクトルＸ、Ｙ
はＮ＝６の長さを持つものとし、ベクトル・レジスタｐ
、ｇの最初の６個の位置に記憶されていると仮定する。

また、値Ｏがマイクロプロセッサ１０３の内部レジスタ
Ｒ（０）に記憶されているとする。表１．１の内容は、
ベクトルＸ、Ｙの成分毎の積を求め、結果として生じる
ベクトルＺをベクトル・レジスタＳの最初の６個の位置
に記憶させるプログラムである。

Ｐ＝ｐ＊Ｌ、Ｑ＝ｑ＊Ｌ、Ｓ＝ｓ傘りとしている。表１
．２は、命令１から９を実行後の、Ａ、Ｂ、Ｃカウンタ
１１８．１２３．１２８の中の指標レジスタ、Ａ、Ｂ、
Ｃアドレス１０７．１１２．１２７、オペランド１０８
．１１０．Ｆ操作レジスタ１４９および結果１１１の値
を示す。Ｆ−ＡＬＵ１１３のパイプ深さｄ＝２を仮定し
ている。

第２Ｂ図に示されるように、Ｆメモリ１０６をもつと少
ない個数に区分し、もつと長いベクトル・レジスタを作
ることもできる。例えば、Ｍ／２個のベクトル・レジス
タに区分して、それぞれの長さを２Ｌとすることができ
る。この場合、ｉ番目のベクトル・レジスタは、ｉ＊２
Ｌ、・・・・、（ｉ＋１）＄２Ｌ−１の位置を占める。

ｉ番目のベクトル・レジスタの２Ｌ個の連続するアドレ
スを、以下のようにして、２Ｌ個の連続する命令サイク
ルの間に、例えばＦメモリ１０６のＡアドレス・ボート
１０７にて発生させることができる。まず、Ｘ命令フィ
ールド１４０による制御の下、値ＯはＡカウンタ１１８
の指標レジスタにロードされる。続く命令の間に、カウ
ンタ・フィールド１４４のビットａによる制御の下、Ａ
カウンタ１１８はその指標レジスタを（２Ｌ−１）回増
加させる一方、基底（Ａ）１２１のフィールドは値２ｉ
を持つ。２１は偶数なので、基底（Ａ）の最下位のビッ
トはＯである。指標レジスタの指標はＬ−＝２ｉｉ＊（
ｒ−ｍ＋１）より小さいので、該指標の先頭の（ｍ−１
）個は零である。したがって、Ａアドレス１０７の先頭
の（ｍ−１）ビットは、基底（Ａ）の先頭の（ｍ−１）
ビットと全く一致する、つまり、値ｉを表わすとともに
、後の（ｍ＋１）ビットは、指標を表わす。このように
して、発生したＡアドレスは、（ｉ傘２＊拳（ｒ−ｍ＋
１）＋Ｏ）、・・・・、（ｉ＊２＊＊（ｒ−ｍ＋１）＋
２Ｌ−１）となる。

また、表１．２は、ベクトル操作の進行中（命令１．２
、・・・・）に、マイクロプロセッサ１０３、Ｘアドレ
ス・カウンタ１０４および固定小数点メモリ］０５は休
んでおり、ベクトル操作と並行して自分自身の計算を行
い得ることを示している。

２、−２のストライドを、つアドレス 計算する際に、一定のストライドｍだけ異なる例えばｎ
個のアドレスａ、ａ＋ｍ、ａ＋２ｍ、・・・・、ａ＋（
ｎ−１）ｍを発生させる必要がしばしば生じる。例えば
、第３図では、Ａは１行ｍ列の行列であり、行（Ａ（０
，○）、・・・・、Ａ（０，ｍ−１））　ｉ　・・・・
ｉ　（Ａ（ｎ　−１、Ｏ））、　・・・・Ａ　（ｎ　−
１、ｍ−１）を持つ。Ａは、行毎に、Ｆメモリ１０６の
す、ｂ＋１、・・・・、ｂ＋ｎ＊（ｍ−１）レジスタに
記憶される。Ａの転置行列が行毎に位置Ｃから記憶され
ると仮定する。例えばＡの転置行列の第１行を生成する
ためには、位＠ａ、ａ＋ｍ、・・・・、ａ＋（ｎ−１）
ｍからデータを取り出して位置ｃ、ｃ＋１、・・・・、
ｃ＋ｈ−１に記憶しなければならない。

前のセクションでは、Ａ、Ｂ、Ｃカウンタ１１８．１２
３．１２８を一定値に初期設定する方法、カウンタ・フ
ィールド１４４のビットを用いて連続するアドレスｃ、
ｃ＋１、・・・・、ｃ＋ｎ−１を発生させる方法および
命令ワードからのフィールド１２１，１２６．１３１に
よってもたらされる基底アドレスによりカウンタ１１８
．１２３．１２８の値を修正する方法について述べた。

例えば一定のストライドを持つａ、ａ＋ｍ、ａ＋２ｍと
いうＡアドレス１１７を発生させるためには、まずマイ
クロプロセッサ１０３にストライド値ｍを内的に記憶さ
せるとともに、Ａカウンタ１１８を値ａに初期設定する
。以下の各命令において、Ａカウンタ１１８はｍずつ増
加されなければならない。これは、ソース・フィールド
１４１でＡカウンタ１１８を指定しくこれにより、Ａカ
ウンタの指標の現在値は２マイクロプロセツサにロード
される）、Ａカウンタの現在の指標にｍを加え（マイク
ロプロセッサ１０３は、Ｘ操作フィールド１４２による
制御の下、これを行う）、宛先フィールド１４３でＡカ
ウンタ１１８を指定する（これにより、古い指標にｍを
加えたものが、Ａカウンタの指標レジスタにロードされ
る）ことにより達成される。

表２．１は、（既に第３図を参照して述べたような、行
列Ａの第１列を、位置Ｃから始まる連続した位置に記憶
させるプログラムを示す。表２゜２は、様々なレジスタ
を通して計算の進度を示す。

値ｍが例えばマイクロプロセッサ１０３の内部レジスタ
Ｒ（０）に記憶されているとともに、Ａカウンタ１１８
の指標が値ａに初期設定され、かつＣカウンタ１２８の
指標が値Ｃに初期設定されていると仮定している。さら
に、Ｂカウンタ１２３が値すに初期設定されており、か
つＦメモリ１０６の位置すにはＯが記憶されていると仮
定している。したがって１位置すから取り出されたＢオ
ペランド１１０をＡオペランド１０８に加えると、最初
のＡオペランド１０８と同じＣ結果が得られる。

この例では、基底フィールド１２１，１２６゜１３１は
示されていない。これらは使用できるけれども、０であ
ると仮定している。表２．２には、パイプ・フィル（ｐ
ｉｐｅ　ｆｉｌｌ）およびパイプが一杯（ｆｕｌｌ、フ
ル）になった場合の最初の２つの命令サイクルの間の計
算の進度が示されている。

３、且丘亙主旦分散 第４Ａ、４Ｂ図は、それぞれ集合操作、分散操作を示す
。Ｉ＝（Ｉ（０）、・・・・、Ｉ（ｎ−１））を指標ベ
クトルとする。Ｘ＝（Ｘ（０）、・・・・、Ｘ（Ｎ−１
））は、ベクトルエより長いベクトルとする。ベクトル
エ、Ｘ、’ｌＩらベクトルＺ＝（Ｘ（工（ｏ））、・・
・・、Ｘ（Ｉ　（ｎ　−１））を計算することを集合操
作と呼ぶ。

Ｉと又は上述の通りとする。ｙ＝　（ｙ（０）、・・・
・、Ｙ（ｎ−１））は、ベクトル■と同じ長さのベクト
ルとする。すべてのｉ＝０．・・・・、ｎ−１について
、ベクトルＸの要素Ｘ（ｉ）をベクトルＹの要素ｙ（Ｉ
（ｉ））と置換することを、分散操作と呼ぶ。

指標ベクトルエが固定小数点メモリ１０５において位置
ｉから記憶されているとともに、ベクトルＸがＦメモリ
１０６において位置ｘから記憶されており、ベクトルＺ
が集合操作によってベクトル１．Ｘから計算され、かつ
Ｆメモリ１０６において１位置Ｚから記憶されるものと
仮定する。

この応用例においては、アドレスＸ十Ｉ（０）、Ｘ＋Ｉ
（１）、・・・・、Ｘ＋Ｉ（ｈ−１）のセットを発生さ
せ、かつＡカウンタ１１８にロードしなげればならない
。まず、値Ｘをマイクロプロセッサ１０３に内的に記憶
させるとともに、Ｘアドレス・カウンタ１０４を値ｉに
初期設定する。続く命令において、カウンタ・フィール
ド１４４のビットＸによる制御の下、Ｘアドレス・カウ
ンタ１０４を増加させる。したがって、Ｘアドレス・カ
ウンタ１０４は、イ直ｉ、ｉ＋１、ｉ＋２、・・・・を
引き受け、その結果、固定小数点メモリ１０５のＸデー
タ・ボート１５０にデータＩ（ｉ）、Ｉ　（ｉ　＋　１
）、Ｉ　（ｉ　＋　２）・・・・が現れる。これらのデ
ータは使用可能になると、マイクロプロセッサ１０３に
ロードされ（Ｘデータ・ポート１５０がソース・フィー
ルド１４１にて指定されている）、アドレスＸに（Ｘ操
作フィールド１４２による制御の下、マイクロプロセッ
サ１０３において内的に加算され、その和はシステム・
バス１３４に乗せられ、（宛先フィールド１４３によっ
て指定される）Ａカウンタ１１８の指標レジスタにロー
ドされる。ベクトルＺを記憶するアドレスは連続してい
るが、既に前のセクションにおいて、そのようなアドレ
スの発生のさせ方は示されている。

表３．１および３．２は、集合操作の実行のためのプロ
グラムとレジスタの進度をそれぞれ示す。

値又はマイクロプロセッサ１０３の内部レジスタＲ（０
）に記憶され、Ｘアドレス・カウンタ１０４は値ｉに初
期設定され、Ｃアドレス・カウンタ１２８の指標は値２
に初期設定され、Ｆメモリ１０６の位［ｂは値○で記憶
しており、そして、Ｂカウンタ１２３の指標は値すに初
期設定されていると仮定する。

表３．１の命令は、このような状況で集合操作を開始す
る。基底フィールド１２１，１２６．１３１は示されて
いないが、値０を持つものと仮定する。表３．２は、パ
イプが一杯になりつつある間およびパイプが一杯（フル
）になった場合の最初の２つの命令サイクルの間の計算
の進度が示されている。

分散操作は同様の方法により行われる。分散操作の場合
は、連続するＡアドレスが発生されるとともに、アドレ
スＸ＋■（Ｏ）、Ｘ＋Ｉ（１）、・・・・は適当な時に
Ｃカウンタにロードされる。

４、　　ベクトルの生 この応用例では、前の応用例で用いられたベクトルエの
ような指標ベクトルの、効率的な発生のさせ方が示され
ている。

ペクト／Ｌ／Ｘ＝（Ｘ（０）、−−−−１Ｘ（Ｎ−１）
）がＦメモリ１０６にて位［Ｘから記憶されていると仮
定する。Ｘ（Ｉ（０））、・・・・、Ｘ（ｕｎ−１））
は、ベクトルＸの要素であって、一定値りよりも小さい
ものとする。前記値りはＦメモリ１０６の位置ｄに記憶
されており、また、指標ベクトルエ＝（Ｉ　（０）、・
・・・、Ｉ（ｎ−１））は計算されて、固定小数点メモ
リ１０５にて位置ｉから記憶されるものと仮定する。

初め、値（ｉ−１）がＸアドレス・カウンタ１０４に記
憶されていると仮定する。また、マイクロプロセッサ１
０３の内部レジスタＲ（０）には値１が記憶され、かつ
マイクロプロセッサ１０３のアキュムレータ（ａｃｅ）
には、初め、値（−１）が記憶されていると仮定する。

指標ベクトルエは、次のようにして計算される。

Ａカウンタ１１８は、カウンタ・フィールド１４４のビ
ットａによる制御の下、アドレスＸ、Ｘ＋１、・・・・
を発生させる。Ｂカウンタ１２３はアドレスｄを保持す
る。基底（Ａ）１２１．基底（Ｂ）１２６のフィールド
は０である。Ｆ操作フィールド１４７は、Ａオペランド
１０８（つまりベクトルＸの要素Ｘ　（ｉ　）からＢオ
ペランド１１０（つまり値Ｄ）を引くように指定する。

テスト・ビットＦＴ１４８は、オン状態にある。基底（
Ｃ）１３１のフィールドは、Ｆ−ＡＬＵ１１３による演
算結果がＯより小さい場合に、Ｆ条件コード１１６がオ
ンとなるような条件コード・マスクを指定する。

Ｃカウンタ１２８の値は０である（もし０でないと、Ｃ
カウンタの頭のビットが１回路１３０を経由してくる条
件コード・マスクと干渉する可能性がある）。

Ｆ条件コード１１６の機能として、２つの命令のうちの
１つが取り出される。例えば、命令コードがＯの場合に
、命令ａが取り出され、０でない場合に、命令すが取り
出される。どちらの命令でも、レジスタＲ（０）の内容
は、マイクロプロセッサ１０３のアキュムレータに加算
される。このようにして、アキュムレータの値は、ｒＸ
（ｊ）＜Ｄ？Ｊというテストが、前記命令を取り出す条
件コードを作ることになるような指標ｊと等しくなる。

命令ａでは、他に何もなされない。命令すでは、アキュ
ムレータの新しい値がシステム・バス１３４に乗せられ
、宛先フィールド１４３による制御の下、固定小数点メ
モリ１０５のＸデータ・ボート１５０にロードされる。

また、命令すでは、カウンタ・フィールド１４４のビッ
トＸによる制御の下、Ｘアドレス・カウンタ１０４は増
加される。指標ｊがｒＸ（ｊ）＜Ｄ」というテストが命
令すを取り出す結果を招くようなに番目の指標であった
ならば、Ｘアドレス・カウンタ１０４は値（ｉ＋ｋ　　
１）まで増加し、値、ｊ＝Ｉ（ｋ−１）が。

固定小数点メモリ１０５の位置（ｉ＋に−１）に記憶さ
れる。

表４．１．４．２は、上述のようにして、指標べクトル
エを発生させて固定小数点メモリ１０５に記憶させるプ
ログラムとレジスタの進度をそれぞれ示す。Ｘ（１）、
Ｘ（２）はＤより小さく、かつＸ（０）、Ｘ（３）、Ｘ
（４）はＤより大きいと仮定する。

表４．１では、上述にようにして指標ベクトルエの発生
を開始する一連の命令が示されている。表４．２では、
パイプ・フィルおよびパイプが一杯になった場合の最初
の２つの命令サイクルの間の計算の進度が示されている
。

Ｆメモリ１０６の 第５図は、Ｆメモリ１０６のような３ポ一トＲＡＭの、
よく知られた実現方法を示す。各位置は、２つのバンク
、つまりＡバンク５１３に１度、Ｂバンク５１４に１度
、複写される。Ａオペランドを取り出すために、Ａアド
レス１０７が、Ａアドレス・マルチプレクサ５１１を経
てＡ／＜ンク５１３に送られる。Ａオペランドは、Ａア
ドレス１０７によって指定された位置から取り出され、
Ａオペランド・ボート１０８にロードされる。

Ｂオペランドを取り出すためには、Ｂアドレス１０９が
、Ｂアドレス・マルチプレクサ５１２を経てＢバンク５
１４に送れらる。Ｂオペランドは、Ｂアドレス１０９に
よって指定された位置から取り出され、Ｂオペランド・
ボート１１０にロードされる。

Ｃ結果を記憶するために、Ｃアドレス１１２が、Ａアド
レス・マルチプレクサ５１１を経てＡバンク５１３に送
られ、かつ、Ｂアドレス・マルチプレクサ５１２を経て
Ｂバンク５１４に送られる。

Ｃ結果ボート１１１からのデータは、ドライバ５１５を
経由してＡバンク５１３のデータ・ボート５１７に送ら
れる。データは、そこからＣアドレス１１２によって指
定される位置に記憶される。

また、Ｃ結果ボート１１１からのデータは、ドライバ５
１６を経由してＢバンク５１４のデータ・ボート５１８
にも送られる。データは、そこからＣアドレス１１２に
よって指定される位置に記憶される。

１命令サイクルの間の２回の読取りと１回の書込みから
なるアドレス操作では、命令サイクルの前半で読取りが
行われ、後半で書込みが行われる。

を　　する　　− 表５では、複数ボートメモリ１０６を除き、第１図に示
される浮動小数点プロセッサのモジュールを実現する部
品であって、広く手に入るものが掲載されている。表６
では、第５図に示される３ボ一トＲＡＭのモジュールを
実現する部品が示されている。

粘」Ｌ 以上、開示したものは、３アドレス・コード操作を効率
よく行うのに適用される。浮動小数点プロセッサのため
の強力なアーキテクチャである。

実施例とその応用例は、説明用に選ばれたものである。

もちろん１本発明の要旨を逸脱しない範囲で、種々の変
形が可能であることは言うまでもな１１゜ 部用　　　しく　　普　　畳　　費　　　畳　　優　　
　費　　ンく　８に１　　−　−　−　−　　　〇　　
〇　　　〇　　〇　　〇　　〇″　　　司　− ス 、δ ０？　　　国　　の　　　ぐ　　■　　　Ｑ　　ミ　　
ω　　■需４　　１Ｂ　　　＋、＞ｉ　　　＋、ｔ！ｏ
　　ＯＯ。

処 Ａｌ　　ｏ　　ｏ　　ｏ　　。

Φ１　ｏ　　ｏ　　ｏ　　。

ｓｌ、−１＋　　　−− Ｑ　　　　−４Ｎ　　　　　　　　１３ａｓｌ　　Ｆ−
１＋　　　−、−＋　　　　　　　　　　（川ｏｏｏ　
ｏ　、＋ ：、１ Ｘ　　　　　　Ｋ　　　　　　　　　　　　　　　　　
ＸＸ　　　　　　バ　　　　　　　　　　　　　　　　
　ｋバ　　　　　　　　　　　　　　　　　　　　　　
　ｋ−Ｓ　　　＋Ｖ　　　−で１ Ｏ間　℃　　　　　　　　　　　　　　　　　　　１　
　１＜−− Ｑ（’Ｊ　　ｔ”−Ｎの　　　リ ＝１ の 寸　　　　　　　＋＠　　０ ０　　の０　　．０ Ｑ　　　　　　　　　Ｏ、−Ｉ　　　ＬＩ’）　　　Ｏ
の　　−リー　　　　　　　　−処　　Ｏの　　へ　　
、　■　　　　　−＾　　ぐ　　トー！　　　ぐ 葦　さ　■　φ　さ　ぐ 遅　　の　　−　　Σ　　の　　へ ′　　−二　　−民　　− ■ ０　　へ　　　　　　　− 、−− さ　　　、、ｃ。

Ｏ−ぐ　　〇　　− 、−１、−１−−１の 、ＬＬ１′）　　　の　　＋　　　。

１　　訃　　、　　、　■ 菫へのり一 嚇　　Δ　　−Ω　　− ベトの一゛（ Δ蚕へＬ驚 ′Ｌ全八へ１い ト？　＋／噛ヱ Ｅ０発明の効果 本発明によれば、３アドレス式コンピュータにおけるア
ドレス指定能力が飛躇的に高まり、ベクトルに対する操
作がアドレスの非自明の更新を伴う場合でも、速いベク
トル・モードで行うことが可能になる。

【図面の簡単な説明】

第１Ａ、ＩＢおよびＩＣ図は、−緒になって本発明の説
明図を構成する図、 第１Ｄ図は第１Ａ乃至第１Ｃ図の並べ方を説明する図、 第２Ａ、２Ｂ図は１本発明の一面が教える基底アドレス
指定によりもたらされるフレキシビリティを示す図、 第３図は、１応用例として、本発明によるベクトル・ア
ドレスの非自明の更新を示す図、第４Ａ、４Ｂ図は、本
発明により効率よく行われる集合および分散操作をそれ
ぞれ示す図。 第５図は、本発明と用いられる３ボート・メモリの説明
図である。 孕（ ×Ｑ　令　＋４０ ．Φ＋１４６　　　　才ＩＣ圀 ンΔ 一２ 第３　回 Ｆメ七す 条含琢作 Ｘ（Ｎ−１１矛４Ａ図 第４日図　　　　　Ｘ（Ｎ−１） 才５回

Claims (2)

【特許請求の範囲】
1. （１）連続するサイクルにおいて、命令ワードに応答し
   、ｒビットのアドレスによつてアドレス指定可能なデー
   タ・オブジェクトを記憶するメモリのために、アドレス
   を発生させるための装置であつて、該メモリが、少なく
   とも、第１のｒビット・アドレス・レジスタと関連する
   出力レジスタ、第２のｒビット・アドレス・レジスタと
   関連する出力レジスタおよび第３のｒビット・アドレス
   ・レジスタと関連する入力レジスタを有するものであり
   、 第１のｒット・アドレス・レジスタにアドレスとして与
   えるための、変更可能な第１の指標を記憶する第１の指
   標レジスタと、 第２のｒビット・アドレス・レジスタにアドレスとして
   与えるための、変更可能な第２の指標を記憶する第２の
   指標レジスタと、 第３のｒビット・アドレス・レジスタにアドレスとして
   与えるための、変更可能な第３の指標を記憶する第３の
   指標レジスタと、 １サイクルにおいて、命令ワードの少なくとも一部に応
   答し、該サイクルの間に、独立して、第１、第２および
   第３の指標レジスタの第１、第２および第３の指標をそ
   れぞれ増加させるカウンタ手段と、 １サイクルにおいて、命令ワードの少なくとも一部に応
   答し、該サイクルの間に、独立して、第１、第２および
   第３の指標の少なくとも１つを更新するために、第１、
   第２および第３の指標レジスタの少なくとも１つに任意
   の指標を与える手段と から成ることを特徴とする３アドレス・コードの指標づ
   け装置。
2. （２）連続するサイクルにおいて、命令ワードに応答し
   、ｒビットのアドレスによつてアドレス指定可能なデー
   タ・オブジェクトを記憶するメモリのために、アドレス
   を発生させる装置であつて、該メモリが、少なくとも第
   １のｒビット・アドレス・レジスタと関連する出力レジ
   スタ、第２のｒビット・アドレス・レジスタと関連する
   出力レジスタおよび第３のｒビット・アドレス・レジス
   タと関連する入力レジスタを有するものであり、 第１のｒビット・アドレス・レジスタにアドレスとして
   与えるための、変更可能な第１の指標を記憶する第１の
   指標レジスタと、 第２のｒビット・アドレス・レジスタにアドレスとして
   与えるための、変更可能な第２の指標を記憶する第２の
   指標レジスタと、 第３のｒビット・アドレス・レジスタにアドレスとして
   与えるための、変更可能な第３の指標を記憶する第３の
   指標レジスタと、 １サイクルにおいて、命令ワードの少なくとも一部に応
   答し、該サイクルの間に、独立して、第１、第２および
   第３の指標レジスタの第１、第２および第３の指標をそ
   れぞれ増加させるカウンタ手段と、 第１、第２および第３の指標レジスタの少なくとも１つ
   と通信して、１サイクルにおいて、それぞれの指標の上
   位のｍ（ｒより小さい）ビットを命令ワードからのｍビ
   ットと組み合わせ、該サイクルの間に、それぞれのｒビ
   ット・アドレス・レジスタに与えるためのアドレスを発
   生させる手段と から成ることを特徴とする３アドレス・コードの指標づ
   け装置。