JPH0371337A - マイクロプロセツサ回路 - Google Patents

マイクロプロセツサ回路

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JPH0371337A
JPH0371337A JP2196445A JP19644590A JPH0371337A JP H0371337 A JPH0371337 A JP H0371337A JP 2196445 A JP2196445 A JP 2196445A JP 19644590 A JP19644590 A JP 19644590A JP H0371337 A JPH0371337 A JP H0371337A
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adder
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linear
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JP2196445A
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Ashish Dixit
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    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はコンピュータシステムに関し、特に、コンピュ
ータシステム内部にかいて高いクロックレートでアドレ
スを発生するための構成に関する。
〔従来の技術及び発明が解決しようとする問題点〕
カリ７オル二ア州サンタクララにあるＩｎｔｅｌＣｏｒ
ｐｏｒａｔｉｏｎが製造している８０３８６−ｒイクロ
プロセツサは、１６メガヘルツ以上のシステムクロック
速度で動作することができると共に、４ギガバイトの物
理メモリと、６４テラバイトの仮想メモリという非常に
大きなアドレスペースを７ドレツシングすることができ
る３２ビットマイクロプロセッサである。このマイクロ
プロセッサは、Ｉｎｔｅｌがパーソナルコンピュータ用
に設計したシリーズのマイクロプロセッサに使用されて
いる従来のプロセッサと比較して、非常な高速で動作し
且つきわめて大量の情報を処理することができる。
Ｉｎｔｅｌ　８０３８６マイクロプロセツサは大きな成
果をあげたが、その動作速度と情報処理能力を増すこと
は依然として要望されている。従って。
このマイクロプロセッサが動作する速度を改善しようと
する試みは継続してなされている。たとえば、Ｉｎｔｅ
ｌ　８０３８６マイクロプロセツサにおいては、メモリ
のアクセスを要求する１つのアドレスの発生は、実行段
階で少なくとも２つのクロック周期を必要とする。その
ため、メモリ参照を伴なう命令、すなわち、動作中にメ
モリを１度アクセスすることを要求する命令は、処理の
ための実行段階で少女くとも２つのクロック周期をそれ
ぞれ必要とするのである。アドレス発生のたびに２つの
システムクロック周期を使用しなければならないという
この条件は、Ｉｎｔｅｌ　８０３８６マイクロプロセツ
サの動作を著しく遅くしていた。
〔問題点を解決するための手段〕
従って、本発明の目的は、コンピュータシステム、特に
マイクロプロセッサの動作をスピードアップすることで
ある。
本発明の別の目的は、コンピュータシステムに基づくマ
イクロプロセッサにかいてアドレスを発生するために必
要とされる時間を短縮することである。
本発明の上記の目的及びその他の目的は、実行クロック
周期ごとに１つのアドレスを形成するマイクロプロセッ
サ回路であって、３入力加算器と、２入力加算器と、第
１のクロック周期の間に仮想アドレスの構成要素を第１
及び第２の加算器に供給する手段と、第１のクロック周
期の間にセグメント基底アドレスを第１の加算器に供給
する手段と、第２のクロック周期の間に加算器により発
生されたアドレスの種類を確定する手段と、第２のクロ
ック周期の間に出力アドレスを発生する手段とを具備す
るものによって達成される。
本発明のこれらの目的と特徴並びにその他の目的と特徴
は、添付の図面と関連させながら以下の説明を読むこと
によう明白になるであろう。尚、いくつかの図を通して
、同じ図中符号は同じ要素を指示している。
〔表記法及び用語〕
以下の詳細な説明の中には、コンピュータメモリにかけ
るデータビットの操作をアルゴリズム及び記号表示によ
って表わしている部分がある。そのようなアルゴリズム
による説明や表示は、データ処理技術の分野に熟達した
人がその作業の内容を他の当業者に最も有効に伝達する
ために利用する手段である。
ここでは、また、一般的にも、アルゴリズムは所望の１
つの結果に至る首尾一貫した一連のステップであると理
解されている。ステップは、物理的な量の物理的操作を
必要とするステップである。
通常、それらの量は記憶、転送、組合せ、比較及びその
他の方法による操作が可能である電気的信号又は磁気的
信号の形態をとるが、必ずしもそうである必要はない。
主として一般に共通する用語であるという理由によう１
時によっては、それらの信号をビット、値、要素、記号
、文字、項、数などと呼ぶと便利であることがわかって
いる。ただし、これらの用語及びそれに類する用語は、
全て、適切な物理的な量と関連させるべきものであって
、そのような量に便宜上付されたラベルであるにすぎｉ
いということを忘れてはならない。
さらに、実行される知的な動作と一般に関連している加
算又は比較などの用語で呼ぶことが多いが、ここで説明
するような、本発明の一部を成す動作のどれをとっても
、そのようなオペレータの能力は、多くの場合、不要で
あるか又は望ましくない。すなわち、動作は機械の動作
である。本発明の動作を実行するのに有用な機械には、
汎用デジタルコンピュータ又はその他の同様な装置があ
る。いずれの場合にも、コンピュータを動作させる際の
方法動作と、計算それ自体の方法との区別に留意すべき
である。本発明は、電気的信号又はその他の（たとえば
、機槻的、化学的）物理的信号を処理して、別の所望の
物理的信号を発生させるときにコンビエータを動作させ
る装置及び方法ステップに関する。
〔実施例〕
Ｉｎｔｅｌの８０３８６マイクロプロセツサは、メモリ
のセグメンテーションアドレッシングと、要求時ベージ
ングによるアドレッシングの双方が可能であるように編
成されたメモリ管理システムを利用する。このような編
成には数多くの利点がある。
セグメンテーションアドレッシングを使用した場合、１
つのグログツムの複数の論理上関連する部分は、クンダ
ムアクセスメモリにおいて、２ンダムアクセスメモリの
その特定のセグメントの開始アドレス、すなわち基底ア
ドレスから始ｔ、ｂ、そのセグメントの終端筐で順次連
続するようにまとめられる。そのようなセグメントはク
ンダムアクセスメモリで利用できる任意の長さを有して
いて良い。この順次情報グループ化によう、グログ２ゴ
ーは、プログラムを、全てが同じ特性を有している複数
の論理部分に分割することが可能になる。たとえば、プ
ログラムを、「読取シ専用」と指定される複数の命令を
含む１つのセグメントと、変更されるべきではなく、同
様に「読取シ専用」と指定されるデータを含む別のセグ
メントと、「読取ジ」と「書込み」の双方とも指定され
、特定の所望の特性を選択された各セグメントと関連づ
けるさらに別のセグメントとに分割しても良い。
セグメンテーションアドレッシングは、それぞれ個々の
セグメントに、そのセグメントの全ての部分が同じよう
に処理されるように特定の制御とアクセス限界を与え且
つその他の方法による指定を与えることができるという
点で有用である。これは、各セグメントと関連する記述
子の利用によって可能である。記述子は、セグメントの
基底アドレスと、２ンダムアクセスメモリにかいてセグ
メントが到達しても良い限界と、アクセス及び制御の制
限と、セグメントが先に書込筐れているか否かを表わす
情報とを含む６４ビツトの情報である。
Ｉｎｔｅｌ　８０３８６マイクロプロセツサで実現すれ
る要求時ページアドレッシング方式は、物理メモリをペ
ージと呼ばれる同じ大きさの複数の部分に分割する。各
ページは４キロバイト分の記憶容量を有する。二次メモ
リからランダムアクセスメモリＪ　（ＲＡＭ）へ情報が
転送されるとき、ページサイスの１つの部分がランダム
アクセスメモリ内の１つの物理メモリブロックへ転送さ
れる。プロセスのためにさらに多くの情報が必要であれ
ば、その追加情報もランダムアクセスメモリの他のペー
ジサイズ部分へ転送される。ランダムアクセスメモリの
物理ページにある情報には、中央処理装置（ＣＰＵ）に
より仮想アドレスが割当てられる。ＣＰＵは、仮想アド
レスと物理アドレスとを関連づけｂページテーブルを作
成する。仮想アドレスは、該当する情報をアクセスする
ことが必要になったときに、ページテーブル変換プロセ
スを使用して、その情報の物理アドレスに変換される。
要求時ページアドレッシングシステムでは、特定０１つ
のプロセス又はアプリケーションと関連するページをメ
モリ内で互いに物理的に関連づける必要はｆｋいので、
メモリをよシ経済的に利用することができる。さらに、
２ンダムアクセスメモリ内部に物理メモリが存在してい
ないにもかかわらず、仮想アドレスによって大量のメモ
リをアドレッシングできる。ただ、二次メモリをアクセ
スし、その情報をページマツプテーブルの変換プロセス
を経てランダムアクセスメモリに導入するだけで良い。
セグメンテーションアドレッシングと、要求時ページア
ドレッシングのいずれか一方を使用するにせよ、双方を
使用するにせよ、Ｉｎｔｅｌ　８０３８６マイクロプロ
セツサで何れかの情報をアドレスするためには、筐ず、
線形アドレスを発生させなければならない。この線形ア
ドレスは、セグメンテーションアドレッシングのみがイ
ネーブルされたときに、ランダムアクセスメモリから情
報を取出すためにメモリ管理装置のセグメンテーション
装置により使用される物理アドレスである。Ｉｎｔｅｌ
８０３８６マイクロプロセツサのセグメンテーションア
ドレッシングとベージアドレッシングの２つの動作モー
ドがイネーブルされたときには、この線形アドレスはペ
ージマツプテーブルへ転送され、そこで、変換プロセス
を経て、メモリ（二次メモリのランダムアクセス）中の
特定のページの物理アドレスが取出される。いずれの場
合にも、開始アドレスとして線形アドレスを発生しなけ
ればならない。
Ｉｎｔｅｌ　８０３８６マイクロプロセツサにかいては
、１つのプロセスにより指定される何れかの特定のセグ
メントの始ｔ、ｂを指定する基底アドレスを含むいくつ
かの部分から線形アドレスが発生される。以下、この基
底アドレスを「セグメント基底アドレス」という。アク
セスすべき情報の特定のアドレスを得るために、このセ
グメント基底アドレスにオフセットが追加される。この
オフセット（「実効アドレス」又は仮想アドレスと呼ば
れる）は、いくつかの構成要素から成ると考えられる。
それらの構成ｌ！索のうち第１のものも基底アドレスと
呼ばれるが、これは、実際には、セグメント基底アドレ
スで始する特定のセグメントの内部における相対アドレ
スである。このいわゆる基底アドレスを、以下では、「
相対基底アドレス」という。
セグメント基底アドレスと相対基底アドレスとの組合せ
が完全な線形アドレスを構成することは多いのであるが
、線形アドレス愕到達するために、いくつかの異なる係
数（０，１，２及び４）と乗算しても良いインデックス
をセグメント基底アドレスに加算しても良い。インデッ
クスは、メモリの中で情報の大きな部分を移動させるの
に有用である。たとえば、特定のプログラムにおいて、
ランダムアクセスメモリ内の情報のプレイ又はストリン
グを１つの場所から別の場所へ移動させることが望まれ
る場合は多いであろう。インデックスはこの移動を容易
に得るための手段である。さらに、実効アドレス、すな
わちオフセットの一部として、変位をセグメント基底ア
ドレスに加算しても良い。変位は、たとえば、特定の数
のメモリ位置だけ移動することが望筐れる飛越し命令の
場合に有用である。
実効アドレスハ、システムのセグメンテーション装置の
制御の下に、相対基底と、インデックスと、利用可能に
なった変位とを互いに加算することにより発生される。
次に、実効アドレスをセグメント基底アドレスに加算す
ることにより、実際の線形アドレスを発生する。Ｉｎｔ
ｅｌ　８０３８６マイクロプロセツサにおいて、これを
実現するためには、実行段階の間に最小限で２のクロッ
ク周期が必要である。本発明は、実行段階で線形アドレ
スを発生するために必要とされる時間を２つのクロック
周期から１つのクロック周期に短縮し、従って、システ
ムの動作を相当にスピードアップする。
第１図は、マイクロプロセッサのセグメンテーション装
置にしいて本発明に従って実効アドレスと、線形アドレ
スの双方の形成を並行して実行する回路をブロック線図
の形辷゛で示す。アドレス形成装置１０は１対の加算器
１２及び１４を含む。
加算器１２は線形アドレス加算器と呼ばれる３入力加算
器でＴｏシ、加算器１４は実効アドレス加算器と呼ばれ
る２入力加算器である。これらの加算器は、従来の技術
で良く知られているＩＩＣ理に従って構成されれば良い
。詳細にいえば、線形アドレスの形成を有効に実行する
のに適する３入力加算器は、１９８５牢１２月２４日出
願、１９８８年１１月８日発行の米国特許第４，７８３
，７５７号に示されている。
線形アドレス加算器１２に対する入力は３つのラッチレ
ジスタ１５．１６及び１Ｔから供給される。これらのレ
ジスタは３つのマルチプレクサ２０．２１及び２２から
それぞれ入力を受信する。
マルチプレクサ２０に対する入力は実効アドレス（ＥＡ
）／＜スト、命令ポインタ（■ｐ）バスと、システムｒ
ＩＪバスとを含む。実効アドレスバスは、実効アドレス
加算器１４の動作の結果得られた実効アドレスを搬送す
る。ＩＰババス、ポインタの位置から特定のアドレスを
形成すべき場合に使用して良い命令ポインタのアドレス
を搬送する。Ｉバスは、形成すべき特定のアドレスに応
じて、インデックスと相対基底アドレスの双方を搬送し
ても良い。制御線Ｃ３ＬＡ及びｌ５ＬＡの制御信号に従
ってマルチプレクサ２０により選択された情報はレジス
タ１５へ転送されてそこにラッチされ、線形アドレスの
形成に備える。
ＩバスはｒＩＪ装置による制御の下でｒＤＪ装置からの
情報を転送する。Ｄ装置（データ装置）は、ユーザーが
視認できるデータを記憶するために使用される全てのレ
ジスタを含む。！装置は、コンピュータシステムの様々
な動作を実行するために、命令のコード流れをコンピュ
ータの他の部分により使用されるべき復号命令語に変換
する働きをする。さらに、工装置は、マイクロコードが
制御を引継ぐ前に１つの命令について実行される動作を
指示するために、様々な早期スタートマイクロ命令を順
序付けする。■パスに現われる情報は、システム命令復
号装置により供給される制御信号に応答して提供される
。
マルチプレクサ２１は実効アドレスバス２５゜ｒｎ」バ
ス及びＫＺＱ線から入力を受信する。実効アドレスはＥ
Ａパスに現われ、ＫＺＱ線には変位が現われ、また、Ｂ
バスには相対基底アドレスが現われると考えられる。シ
ステム制御装置からの制御線Ｃ８Ｌ＾　及びｌ５ＬＡの
制御信号に従ってマルチプレクサ２１により選択される
情報はレジスタ１６へ転送されてそこに２ツチされ、線
形アドレスの形成に備える。同様にして、マルチプレク
サ２２はセグメンテーション装置の記述子キャッシュか
らセグメント基底アドレスを受信し、その情報を制御線
Ｃ３ＬＡ及びｌ５ＬＡの制御信号の制御の下にレジスタ
１Ｔへ転送する。情報はレジスタ１７にラッチされて、
線形アドレスの形成に備える。
レジスタ１５及び１６の情報は線形アドレス加算器１２
と実効アドレス加算器１４の双方に供給される。この情
報は完全な形の実効アドレスと、完全な形の線形アドレ
スを形成するのに十分である。このように、先に挙げた
相対基底アドレスを保持するためにはレジスタ１５又は
１８のいずれか一方を要求すれば良く、筐た、レジスタ
１５がインデックスを保持し、レジスタ１６は変位アド
レスを保持すれば良い。実効アドレス加算器１４はレジ
スタ１５及び１６の３種類の情報を組合わせて、最終的
には実効アドレスバス２５を介して出力として提供され
る実効アドレスを形成する。
さらに、線形アドレス加算器１２は、レジスタ１５に記
憶されているセグメント基底アドレスを、実効アドレス
を構成するレジスタ１５及び１６０３ｆｆ！類の情報に
加算して、線形アドレスを形成する。線形アドレス加算
器１２は特定のアドレスに必要なそれらの要素に関する
３つの入力を加算して、線形アドレスバス２７に出力を
発生する。
尚、実効アドレスを形成するために、相対アドレスと、
インデックスと、変位とがそれぞれ要求されるというこ
とは通常あう得ない。従って、実効アドレス加算器１４
に供給される入力は２つだけである。実効アドレスの形
状に３つの要素の全てが必要となることはほとんどない
が、そのような場合には、実効アドレスの形成に２ステ
ツププロセスを使用する。この状況では、実効アドレス
加算器１４にかいて中間実効アドレスを形成し、マルチ
プレクサ２０又は２１を介してそれをレジスタ１５又は
１６へ戻す。その後、次のクロック周期の間に、この中
間実効アドレスを実効アドレスの残シの要素と組合せる
。同様に、実効アドレスの３つの要素全てが必要である
場合には、選択されたレジスタに保持されている中間実
効アドレスを、線形アドレス加算器１２により、線形ア
ドレスのその他の４！！素と組合せる。
また、限界違反又はアクセス権利違反が起こっているか
否かを判定するために、セグメンテーション装置により
実効アドレスバスをサンプリングすることに注意すべき
である。そのような違反のいずれかが起こっていた場合
には、違反に対応するために、システム割込みが発生さ
れる。
第２図は、第１図に示すブロック線図の動作にかける信
号のシーケンスを示すタイミング図である。第２図は本
発明の動作を理解する上で助けになるはずである。第２
図のタイミング図の最上部にはいくつかのクロック周期
が示されている。各クロック周期は正に向かう段階と、
それに続く負に向かう段階とに分割されている。タイミ
ング図の左側に沿って、動作が実行されているパイプラ
インの特定の段階が示されている。パイプ２インのＤ−
１段階は２つの実行前段階のうちの１つであシ、Ｄ−２
段階は第２の実行前段階であシ、Ｅ−段階はパイプライ
ンの実行段階であｐ、ｗＢ−段階はパイプラインの戻し
書込み段階である。それぞれのクロック周期において、
段階ごとに、信号は関連する特定の命令を示す番号によ
υ表わされている。そのため、それぞれの信号が適用さ
れる命令を容易に確定できる。
第１のクロック周期の第２の段階の間に、第１の命令に
関する線形アドレスの形成を開始するために、信号ＩＳ
Ｌ入〔１〕がｒＩＪ装置からＩ　Ｓｔ、Ａ制御線によっ
て送信される。ｌ５ＬＡ（１１信号は早期スタートアド
レス形成制御信号であう１本質的には、レジスタ１５．
１６及び１Ｔにラッチされるべきパスと、それらのバス
がレジスタにラッチされるべき時点とを規定する復号命
令である。
第１のクロック周期の同じ第２の段階で、別の制御信号
ＩＥＳＳＥＧ［Ｘ３　がｒＩＪ装置によりセグメンテー
ション装置に供給される。ｌ装置から供給されるこの制
御信号ＩＥＳＳＥＣ［：１）は、セグメント基底アドレ
スのうち使用すべき特定の１つを表わす。
以上説明したシステムにおいてメモリ管理のセグメンテ
ーションプロセスを実現する場合、各セグメントは、そ
の特定のセグメントのセグメント基底アドレスと、その
限界と、セグメントに関連する全てのアクセス権利と、
セグメントが先に書込まれているか否かに関する情報と
を含むセグメントの６４ビツト記述子を提供しているこ
とは先に述べた通シである。特定の１つのセグメントを
処理するに当たｂｌ　ロードセレクタ命命は該当するセ
グメントに関する記述子をセグメンテーション装置内の
記述子キャッシュにロードする。その結果、セグメンテ
ーション装置は、その記述子キャッシュの中に、処理す
べきセグメントのセグメント基底アドレスと、限界と、
アクセス権利とを保持していることになる。
第１の線形アドレスに関する信号ＩＥＳＳＥＧ［１〕は
、第１の線形アドレスの形成に必要であるセグメント基
底アドレス及びその他の情報を求めて、記述子キャッシ
ュをアクセスする。従って、第２のクロック周期の第１
の段階では、線形アドレス及び実効アドレスの形成に必
要な情報がセグメンテーション装置のレジスタ１５．１
６及び１７にラッチされる。
第２のクロック周期の第２の段階に入ると、線形アドレ
ス加算器１２は必要な加算を実行する。
第２のクロック周期の第２の段階では、信号ＧＳＢＲ（
１１が線形アドレスバス２Ｔに線形アドレスを発生させ
る。信号ＧＳＢＲ（１）は、発生されるアドレスの種類
を表示するために使用される。
すなわち、動作の第１の実行前段階Ｄｌと、ａＩｚの実
行前段階Ｄ２とにしいては、線形アドレス加算器１２の
入力端子に線形アドレスの構成要素が２ツチされ、さら
に、線形アドレスバス２Ｔを介して出力端子まで供給さ
れていることがわかるであろう。
同じクロック周期の間に、これらの制御信号は、実効ア
ドレス加算器１４により、レジスタ１５及び１６に記憶
されている同じ情報を使用して、実効アドレスを発生さ
せると共に、実効アドレス加算器１４の出力を実効アド
レスバス２５を介して供給させる。パイプラインの実行
段階である第３のクロック周期に入ると、セグメンテー
ション装置は、アクセス違反又は限界違反が起こってい
るか否かを判定するために、発生後、実効アドレスバス
２５に現われた実効アドレスについて違反検査を実行す
る。第３のクロック周期において、違反検査は、セグメ
ンテーション装置の違反検査装置により、何らかの違反
が発生した場合には割込み信号を発生できるような形で
実行される。
第２のクロック周期の第２の段階で、Ｄ−２段階にかい
て第１の命令に対し線形アドレスが計算されている時点
で、システムのｌ装置から供給された信号ｌ５ＬＡ［２
）及び信号ＩＥＳＳＥＧ　［２）により、第２の命令が
開始されてｂる。第１の線形アドレスを形成させた第１
の命令のときに供給された信号と同様に、ｌ５ＬＡ（２
）信号は、データをレジスタ１５．１８及び１Ｔに供給
すべきバスと、供給の時点とを規定する早期スタートア
ドレス情報信号である。信号ＩＥＳＳＥＧ（２）は、ア
ドレスを形成するに際して使用されるべきセグメント基
底アドレスを表わす。従って、第１の線形アドレスが形
成され、線形アドレスバス２Ｔに出力として供給されて
いる間に、第２のアドレスの要素はレジスタ１５．１６
及び１１にラッチされていることになる。
次に、第３のクロック周期の第１の段階の間には、第１
の線形アドレスについての違反検査が実行されているの
であるが、第２の段階に入ると、第２の命令の第１の部
分に関するバスサイクルの種類を表わす信号ＧＳＢＲ（
２−１：ｌが供給される。
ここで説明する第２の命令は、完全に実行するのに４つ
のクロックパルスを必要とする命令である。
そのような命令は、たとえば、特定のセグメントの６４
ビツト記述子をレジスタにロードする前述のようなロー
ドＤＳ命令であっても良いであろう。
このような命令は、それが処理しなければならない情報
の長さの関係上、アクセスするのにいくつかのアドレス
を必要とし、従って、実行するためにいくつかのクロッ
クパルスを必要とする。
第３のクロック周期の第２の段階では、先の命令アドレ
スについてセグメンテーション違反検査が実行されてい
る一方で、線形アドレス加算器１２は第２の命令の第１
の線形アドレスを発生し、線形アドレスバス２Ｔを介し
て供給する。第４のクロック周期に入ると、パイプライ
ンの実行段階で、第２の命令の第１のアドレスについて
違反検査が実行される。第４のクロック周期の第１の段
階では、システムの制御装置と、システムのＤ装置とに
より信号Ｃ３ＬＡ　［２−２）及び信号ＤＣＩＭＤ［：
２−２１が供給される。信号Ｃ３ＬＡは、第２の命令に
よ多発生されるべき第２のアドレスについて、レジスタ
１５，１６及び１Ｔにラップすべき特定のバスと、それ
らのバスをラッチすべき時点とを規定する←信号ＩｇＬ
Ａ　Ｋ類似する）信号である。従って、第２の命令に関
して発生された第１の線形アドレスについてセグメンテ
ーション違反検査が実行されている第４のクロック周期
の間には、線形アドレス加算器１２による第２の命令の
第２の線形アドレスと、実効アドレス加算器１４による
第２の実効アドレスの発生に先立って、レジスタにかい
ては次の線形アドレスの構成要素がセットアツプされて
いる。
第５のクロック周期の第１の段階の間には、第２の命令
の第２のアドレスに関して利用すべ！特定のバスを指定
するために、ＧＳＢＲＣ２−２）信号が供給される。こ
の後、第５のクロック周期の第２の段階では、第２の線
形アドレスを実際に発生する。また、第５のクロック周
期の第１の段階の間に、該当するセグメントにおける特
定のアドレス形成情報を指定するために、第２の命令に
よ多発生されるべき第３の線形アドレスに関するアドレ
ス情報制御信号Ｃ３ＬＡ［２−３）ε、第２の命令の同
じ線形アドレスに関する信号ＤＣＩＭＤ（２−３〕　も
発生される。
第６のクロック周期の第１の段階では、信号ＧＳＢＲＣ
２−３）によりバス仕様を指定し、第６のクロック周期
の第２の段階では、第２の命令のＭ３０線形アドレスを
発生する。第６のクロック周期の第１の段階にかいては
、第２の線形アドレスに関する検査も実行される。
最後に、第７のクロック周期の第１の段階では、第２の
命令の第３の線形アドレスに関するセグメンテーション
違反検査が実行される。
このシステムは第３のクロック周期の実行段階で発生さ
れた第１の線形アドレスに関するセグメンテーション違
反検査を実行し、第４のクロック周期では第２の線形ア
ドレスを完成する第２の線形アドレスのセグメンテーシ
ョン違反検査を実行し、第６のクロック周期では第２の
命令について第２の線形アドレスの実行を完成するセグ
メンテーション違反検査を実行し、第７のクロック周期
では第２の命令について第３の線形アドレスの実行を完
成するセグメンテーション違反検査を実行することが認
められるであろう。従って、本発明のシステムの動作中
、クロック時間ごとにシステムによう１つの線形アドレ
スが供給されるとしっても良い。このような構成により
、システムの動作をかなうスピードアップすることがで
きるので、特定の期間中に処理しうる命令の数は著しく
多くなる。
以上、好ましい一実施例により本発明を説明したが、本
発明の趣旨から逸脱せずに、説明した発明に対して数多
くの変形を実施できることは当業者には明白であろう。
従って、本発明は特許請求の範囲により詳細に規定され
るものと考慮されるべきであることが理解されるであろ
う。
【図面の簡単な説明】
第１図は、本発明に従って構成されたアドレス発生装置
を示すブロック線図、第２図は、本発明の動作を示す上
で有用なタイミング図である。 １２・・・・線形アドレス加算器、１４・・・・実効ア
ドレス加算器、１５，１６．１７・・・・レジスタ、２
Ｇ、２１．２２・・・・マルチプレクサ。

Claims (2)

    【特許請求の範囲】
  1. （１）実行クロック周期ごとに１つのアドレスを形成す
    るマイクロプロセッサ回路において、３入力加算器と、
    ２入力加算器と、第１のクロック周期の間に仮想アドレ
    スの要素を第１及び第２の加算器に供給する手段と、第
    １のクロック周期の間にセグメント基底アドレスを第１
    の加算器に供給する手段と、第２のクロック周期の間に
    第１及び第２の加算器により発生されたアドレスの種類
    を確定する手段と、第２のクロック周期の間に第１及び
    第２の回路に出力アドレスを発生させる手段とを具備す
    るマイクロプロセッサ回路。
  2. （２）実行クロック周期ごとに１つのアドレスを形成す
    るマイクロプロセッサ回路において、変位、相対基底ア
    ドレス及びインデックスを表わす信号を供給する手段と
    ；変位、相対基底アドレス及びインデックスを表わす信
    号を組合せて、実効アドレスを形成する手段と；セグメ
    ント基底アドレスを表わす信号を供給する手段と；変位
    、相対ベースアドレス、インデックス及びセグメント基
    底アドレスを表わす信号を組合せて、線形アドレスを形
    成する手段とを具備するマイクロプロセッサ回路。
JP2196445A 1989-08-04 1990-07-26 マイクロプロセツサ回路 Pending JPH0371337A (ja)

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